JP2012203940A - 半導体記憶装置及びその動作環境設定方法 - Google Patents

Abstract

【課題】パラメータの統廃合や新規追加、及び規格の変更等に柔軟に対応可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの記憶動作に必要な機能を有する内部回路と、内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、内部回路の動作を指示するコマンドを記憶するコマンドレジスタと、製品間又は規格間で相違するパラメータアドレス及びコマンドの少なくとも一方を内部回路で共通化するための変換回路とを備える。
【選択図】図４

Description

本発明の実施形態は、半導体記憶装置及びその動作環境設定方法に関する。

半導体記憶装置は、その動作に付随する様々な設定を行う為の複数のパラメータを内部に記憶している。この様なパラメータは、電圧設定値、電流設定値、タイマー設定値、動作方式、オプション、テストモード等、多岐に渡って設定され、予め定められた記憶場所に記憶されている。また、半導体記憶装置の微細化に伴って、半導体記憶装置の精密な制御が要求される為、パラメータは項目ごとに増殖しつつある。このため、半導体記憶装置の世代毎にパラメータの統廃合や新規追加が行われ、パラメータは半導体記憶装置の世代毎に整理した方が望ましい。

又、現在半導体記憶装置の高速化を主な目的として、様々なインターフェースモード（例えば、ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）やＴｏｇｇｌｅ等）が提案され、規格として実用化されている。このような種々の規格では、同等の動作に対応するコマンドが規格によって異なる場合もあるし、同じコマンドが異なる動作に割り当てられている場合もある。

以上の様に半導体記憶装置では、世代によってパラメータが変更されたり、規格によってコマンドが整合しないという問題が生じる。

特開２００７−４８８７号

本発明が解決しようとする課題は、パラメータの統廃合や新規追加、及び規格の変更等に柔軟に対応可能な半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、メモリセルアレイの記憶動作に必要な機能を有する内部回路と、内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、内部回路の動作を指示するコマンドを記憶するコマンドレジスタと、製品間又は規格間で相違するパラメータアドレス及びコマンドの少なくとも一方を内部回路で共通化するための変換回路とを備える。

本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。 同実施形態に係る半導体記憶装置のパラメータレジスタの構成を示す概略図である。 同実施形態に係る半導体記憶装置のパラメータレジスタの一部の構成の一例を示す概略図である。 同実施形態に係る半導体記憶装置のパラメータレジスタの一部の構成の一例を示す概略図である。 同実施形態に係る半導体記憶装置における、データの入力方式の一例を説明する為のタイムチャートである。 同実施形態に係る半導体記憶装置における、データの入力方式の一例を説明する為の図である。 本発明の第２の実施形態に係る半導体記憶装置のパラメータレジスタの構成の一例を示す概略図である。 同実施形態に係る半導体記憶装置のアドレス変換回路の構成の一例を示す概略図である。 本発明の第３の実施形態に係る半導体記憶装置のパラメータレジスタの構成の一例を示す概略図である。 同実施形態に係る半導体記憶装置のアドレス比較回路の構成の一例を示す概略図である。 本発明の第４の実施形態に係る半導体記憶装置の制御回路の構成の一例を示す概略図である。 同パラメータラッチ回路における、アドレス選択信号と複数のテスト規格との関係の一例を表した図である。 複数のテスト規格における、数種類のテストパターンに対応するコマンドを表した図である。 本発明の第５の実施形態に係る半導体記憶装置の制御回路の構成の一例を示す概略図である。 複数のテスト規格において、数種類のテストパターンに対応するコマンドを表した図である。 本発明の第６の実施形態に係る半導体記憶装置の制御回路の構成の一例を示す概略図である。 本発明の第７の実施形態に係る半導体記憶装置の制御回路の構成の一例を示す概略図である。

［第１の実施の形態］
［全体構成］
図１は、本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。

この半導体記憶装置は、例えば、ＮＡＮＤフラッシュメモリ等のメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うセンスアンプ回路２及びカラムデコーダ３が接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウデコーダ４が接続されている。

入出力制御回路１２は、複数本の信号入力用のピン、出力用のピン、データ入出力用のピンＩ／Ｏ０〜７と接続されている。信号入力用のピンはコマンドイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ及びリードイネーブル／ＲＥを含んでいる。又、信号出力用のピンはレディー・ビジー信号ＲＹ／ＢＹを含んでいる。なお、例えばＴｏｇｇｌｅ等の所定の規格においては、データ出力のタイミングを指示するデータストローブピンＤＳＰを有することもある。

データ入出力バッファ５は、入出力制御回路１２と接続され、入出力制御回路１２との間で書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ５は、受け取った書き込みデータをカラムデコーダ３に送り、カラムデコーダ３から読み出したデータを受け取って外部に出力する。入出力制御回路１２からデータ入出力バッファ５に供給されたアドレスは、アドレスバッファ６を介してカラムデコーダ３及びロウデコーダ４に送られる。また、入出力制御回路１２からデータ入出力バッファ５に供給されたコマンドは、制御回路７に送られる。制御回路７は、外部からの外部制御信号を受け、データ入出力バッファ５に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取り、コマンドレジスタ１０に格納する。コマンドレジスタ１０は入力したコマンドに応じてシーケンサ１１に命令を出力し、シーケンサ１１は入力した命令に応じて所定のシーケンス動作を行う。シーケンサ１１は電圧・電流生成回路８及びその他の内部回路を制御する。電圧・電流生成回路８はこれに応じて書込み・消去・読出し動作に必要な電圧・電流を生成し、センスアンプ２及びロウデコーダ４等の各部に供給する。

メモリセルアレイ１内にはＲＯＭ Ｆｕｓｅ領域が設けられており、半導体記憶装置を動作させるのに必要な様々な設定値を保持する。ＮＡＮＤフラッシュのような不揮発性半導体メモリを用いる場合には、メモリセルアレイ１の一部をＲＯＭ Ｆｕｓｅ領域として確保すれば良い。これに対し、ＤＲＡＭのような揮発性半導体メモリを用いる場合、半導体記憶装置の電源を切るとメモリセルアレイ１内に保持されている情報が消えてしまうため、メモリセルアレイ１内にＲＯＭ Ｆｕｓｅ領域として溶断型のレーザーヒューズを有する。

ＲＯＭ Ｆｕｓｅ領域に格納された各種設定値は、電源投入時に読み出され、制御回路７内に設けられたパラメータレジスタ９に格納される。パラメータレジスタ９は、各種設定値を一時的に格納可能なレジスタとしても動作可能である。例えば、チップの開発時にテストモードを使用して任意のパラメータセットを、後述するパラメータセットコマンドによりパラメータレジスタ９にセットすることができる。

パワーオンリセット回路１３は電源投入時にはリセット信号を出して制御回路７の初期化を行い、電源立ち下げ時には終了信号を発して各動作を中断させ高電圧が残らないように終了動作を行う。

［制御回路の構成］
図２は、制御回路７とその周辺の構成を示すブロック図である。制御回路７は、前述したシーケンサ１１及びパラメータレジスタ９の他に、パラメータレジスタ９にパラメータをセットするためのＡＮＤ回路７２を有している。

パラメータレジスタ９は、複数のパラメータラッチ回路９１を含んで構成されている。これらのパラメータラッチ回路９１に格納されるパラメータは様々な用途向けに存在しており、具体的には、各種電圧の設定値、各種電流の設定値、モード、用途別に複数存在する各種タイマ設定値、動作方式（書込み、読出し、消去の方法など）、オプションモード（動作方式に付随したさまざまなオプションの設定）、テストモードなどである。これらのパラメータのうち、例えば各種電圧・電流設定値は、電圧・電流生成回路８に供給され、タイマ設定値はオシレータ１４に供給され、動作方式、オプションモード、テストモードはシーケンサ１１に供給されるというように、それぞれの用途に応じて関連する内部回路に供給される。

これらのパラメータは、通常は、装置の起動時にメモリセルアレイ１のＲＯＭ Ｆｕｓｅ領域から転送される。一方、テストモード時には外部から任意に設定可能である必要がある。このため、パラメータレジスタ９内のパラメータラッチ回路９１には、それぞれパラメータの値を転送するデータバス、及びパラメータレジスタ９内において割り当てられた、パラメータラッチ回路９１のアドレスを指定するアドレスバスが接続されている。又、制御回路７に含まれるＡＮＤ回路７２は、入出力制御回路１２の入力信号であるライトイネーブル信号／ＷＥから生成されるクロック信号ＣＬＫと、後述するパラメータ設定コマンドＣＰとを入力し、その論理積をラッチ信号ＬＡＴｅｎとしてパラメータレジスタ９に出力する。

ＡＮＤ回路７２からパラメータレジスタ９にラッチ信号ＬＡＴｅｎが入力されると、アドレスバスから入力されたアドレス信号Ａｄｄｒｅｓｓによって指定されたアドレスに配置されているラッチ回路要素９１が活性化され、データバスを伝達する８ビットのパラメータデータが活性化されたラッチ回路９１に取り込まれることとなる。

パラメータラッチ回路９１は、具体的には、図３に示すパラメータラッチ回路９１ａ、又は図４に示すパラメータラッチ回路９１ｂによって構成される。このうち、パラメータラッチ回路９１ａは、１つの特定のアドレスが与えられると活性化されるものであるが、パラメータラッチ回路９１ｂは２種類のアドレスのうちいずれか一方を選択することができ、選択されたアドレスが与えられると活性化されるという特徴を有している。本実施形態では、パラメータレジスタ９を構成する複数のパラメータラッチ回路９１のうち、少なくとも１つはパラメータラッチ回路９１ｂであり、パラメータレジスタ９はパラメータラッチ回路９１ｂのみを用いて構成されていても良い。

図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のパラメータラッチ回路９１ａの構成を示す回路図である。パラメータラッチ回路９１ａは、アドレスデコード回路９１１ａと、ラッチ回路９１２とを含んで構成されている。アドレスデコード回路９１１ａは、予め割り当てられた所定のｍビットのアドレスＡｄｒｅｓｓが入力されると、アドレス変換器Ｃ１−１のｍビットの出力ビットが全て“Ｈ”になり、ラッチ信号ＬＡＴｅｎがＡＮＤ回路Ｃ１−２から出力されるように構成されている。ラッチ回路９１２は、ＡＮＤ回路Ｃ１−２から出力されたラッチ信号ＬＡＴｅｎをクロック信号ＣＬＫとして、データバスを伝達するｎビットのパラメータデータをラッチする。又、ラッチ回路９１２はパワーオンリセット回路１３から出力されたリセット信号と制御回路のリセット動作時に生成されるリセット信号の論理和で形成されるリセット信号を入力しており、このリセット信号に応じてラッチしたデータを消去する。

このパラメータラッチ回路９１ａは、１つの予め定められたアドレスに対応してパラメータを格納するものである。しかし、半導体記憶装置の世代が進むにつれてパラメータも随時変更すべき状況の中で、パラメータの割り付けに、より柔軟性を持たせることができれば、テストプログラム資産を有効利用することができる。

図４は、このような柔軟性を持たせた本発明の第１の実施形態に係る不揮発性半導体記憶装置のアドレス可変型のパラメータラッチ回路９１ｂの構成を示す回路図である。アドレス可変型のパラメータラッチ回路９１ｂは、パラメータアドレスの変換回路として動作するアドレスデコード回路９１１ｂの構成が、図３のパラメータラッチ回路９１ａとは異なっている。ラッチ回路９１２はパラメータラッチ回路９１ａのラッチ回路９１２と同様の構成である。

アドレスデコード回路９１１ｂは、それぞれ異なるアドレスが割り当てられたアドレス変換器Ｃ２−１及びＣ２−２、ＮＡＮＤ回路Ｃ２−３〜Ｃ２−５、ＡＮＤ回路Ｃ２−６、及びＮＯＴ回路Ｃ２−７を含んで構成されている。アドレス変換器Ｃ２−１は、入力されたｍビットのアドレスＡｄｒｅｓｓが予め割り当てられたｍビットの第１のアドレスＡｄｒｅｓｓ１と一致したときにｍビットの出力ビットが全て“Ｈ”になるように構成されている。また、アドレス変換器Ｃ２−２は、入力されたｍビットのアドレスＡｄｒｅｓｓが予め割り当てられたｍビットの第２のアドレスＡｄｒｅｓｓ２と一致したときにｍビットの出力ビットが全て“Ｈ”になるように構成されている。これらのアドレス変換器Ｃ２−１，Ｃ２−２の出力は、ＮＡＮＤ回路Ｃ２−３，Ｃ２−４にそれぞれ入力されている。

どちらのＮＡＮＤ回路Ｃ２−３，Ｃ２−４の出力を有効とするかはアドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔによって選択可能である。即ち、アドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔが１であった場合には、入力されたアドレスＡｄｒｅｓｓが第１のアドレスＡｄｒｅｓｓ１と一致したときにＮＡＮＤ回路Ｃ２−５から“Ｈ”が出力される。一方、アドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔが０であった場合には、入力されたアドレスＡｄｒｅｓｓが第２のアドレスＡｄｒｅｓｓ２と一致したときにＮＡＮＤ回路Ｃ２−５から“Ｈ”が出力される。その他の場合には、ＮＡＮＤ回路Ｃ２−５の出力は“Ｌ”となる。そして、ＮＡＮＤ回路Ｃ２−５から‘Ｈ’が出力されているときのみ、ＡＮＤ回路Ｃ２−６からラッチ信号ＬＡＴｅｎが出力される。ラッチ回路９１２は、このラッチ信号ＬＡＴｅｎをクロック信号ＣＬＫとして、データをラッチする。

［動作］
次に、本実施形態に係る半導体記憶装置の動作について説明する。

図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置における入出力制御回路１２の入出力端子に入出力される信号を示している。図中、最上段に図示している波形はチップイネーブル信号／ＣＥ、２番目はコマンドラッチイネーブル信号ＣＬＥ、３番目はアドレスラッチイネーブル信号ＡＬＥ、４番目はライトイネーブル信号／ＷＥ、５番目はリードイネーブル信号／ＲＥ、最下段は複数本のデータ入出力端子ＩＯ０〜７に入出力されるデータをそれぞれ図示している。

コマンド入力に際しては、チップイネーブル信号／ＣＥを“Ｌ”に設定し、コマンドラッチイネーブル信号ＣＬＥを“Ｈ”に立ち上げた状態で、ライトイネーブル信号／ＷＥを“Ｌ”に立ち下げる。この操作により、データ入出力端子ＩＯ０〜７に入力されたデータがコマンドとして認識され、制御回路７内にあるコマンドレジスタ１０に取り込まれる。

アドレス入力に際しては、チップイネーブル信号／ＣＥを“Ｌ”に設定し、アドレスラッチイネーブルＡＬＥを“Ｈ”に立ち上げた状態で、ライトイネーブル信号／ＷＥを“Ｌ”に立ち下げる。この操作により、データ入出力端子ＩＯ０〜７に入力されたデータがアドレスとして認識され、アドレスバッファ６に取り込まれる。

データ入力に際しては、チップイネーブル信号／ＣＥを“Ｌ”に設定し、ライトイネーブル信号／ＷＥを“Ｌ”に立ち下げる。この操作により、データ入出力端子に入力されたデータがデータとして認識され、動作モードに応じてメモリセル１、パラメータレジスタ９等に転送される。

データ出力に際しては、チップイネーブル信号／ＣＥを“Ｌ”に設定し、リードイネーブル信号／ＲＥを“Ｌ”に立ち下げる。この操作により、データ入出力端子ＩＯ０〜７からデータが出力される。

図６は、本実施形態に係る半導体記憶装置を操作する際に入出力制御回路１２に入力される信号の組合せの一例を示すタイムチャートであり、上段に示したＣａｓｅ１にはユーザモードにおける使用の場合、下段に示したＣａｓｅ２には開発時にテストモードを使用した使用した場合の例を示している。尚、図６においては説明のためにリセットコマンド入力を“ＣＲ”、パラメータセットコマンド入力を“ＣＰ”、アドレス入力を“Ａ”、データ入力を“Ｄ”、読み出し時のアドレス入力コマンド入力を“Ｃ１”、読み出し開始のコマンド入力を“Ｃ２”、特定モードのコマンドを“ＣＭ”、アドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔを設定するアドレス選択コマンドを“ＡＳ”と表す。尚、リセットコマンド“ＣＲ”、パラメータセットコマンド“ＣＰ”、読み出し時のアドレス入力コマンド“Ｃ１”、読み出し開始のコマンド“Ｃ２”、特定モードのコマンド“ＣＭ”、コマンド“ＡＳ”の入力の為には、図５において説明したコマンド入力の操作を行えばよい。

Ｃａｓｅ１（ユーザモード）においては、リセットコマンド“ＣＲ”を入力し、例えばデータのリードの場合には、リードコマンド“Ｃ１”、アドレス入力“Ａ”、リード開始コマンド“Ｃ２”を順次入力することで半導体記憶装置へのデータリードのためのアクセスが開始されてＢｕｓｙ状態となる。これにより、メモリセル１内の指定したアドレスに格納されているデータを読み出すことができる。Ｃａｓｅ１では再度リード動作を行ってリセットコマンド“ＣＲ”を入力している。

Ｃａｓｅ２（テストモード）においては、メモリセル１の書込み・読み出し動作に先立って、アドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔ及びパラメータの設定を行っている。アドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔの設定に際しては、初めにコマンド“ＡＳ”を入力して行う。パラメータセットでは、パラメータセットコマンド“ＣＰ”を入力後、アドレス入力“Ａ”、データ入力“Ｄ”を実行することで、あらかじめパラメータレジスタ９内の指定したアドレスにパラメータのデータを設定する。このとき、パラメータラッチ回路９１ｂでは、設定されたアドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔによって２種類のアドレスのうちの１つが割り当てられる。

尚、本実施形態においては、コマンド操作によってアドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔの設定を行っているが、直接外部から設定することも考えられる。各種パラメータの設定の終了後、Ｃａｓｅ１と同様の操作によって半導体記憶装置の読み出し・書込みを行う。尚、Ｃａｓｅ２において行ったパラメータの設定は、テスト終了後にリセットコマンド“ＣＲ”を入力することで初期状態に戻すことができる。

尚、本実施形態においてはアドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔの設定を行った後でリセットコマンド“ＣＲ”を入力している。従って、アドレス選択信号Ｆ＿ａｄｄｒｅｓｓ＿ｓｅｔの設定はリセットコマンドによってリセットされないように構成する必要がある。又、リセットコマンド“ＣＲ”の後で“ＡＳ”を入力することも可能である。

この様な構成によれば、Ｄ／Ｓ（Ｄｉｅ／Ｓｏｒｔ）プログラム内のパラメータアドレスを変更することなしにパラメータラッチのアドレスアサインを変更する事が可能となる為、テスト資産を有効利用しつつ、所望のアドレスにパラメータを割り付ける事が可能となり、テストプログラムの信頼性を高めつつパラメータの使い勝手を向上させる事が出来る。

［第２の実施の形態］
次に、本発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第１の実施形態に係る半導体記憶装置と同じであるが、アドレスデコード回路９１１ｂの構成が異なっている。

図７は、本実施形態に係る不揮発性半導体記憶装置のアドレス可変ラッチ回路９１ｂの構成を表す回路図である。本実施形態において、アドレスデコード回路９１１ｂは、アドレスバスに接続されたアドレス変換回路Ｃ３−１と、アドレス変換回路Ｃ３−１に接続された参照ラッチ回路Ｃ３−２と、同じくアドレス変換回路Ｃ３−１に接続されたアドレス変換器Ｃ３−３と、アドレス変換器Ｃ３−３に接続されたＡＮＤ回路Ｃ３−４とを含んで構成されている。

先の実施形態では、２種類のアドレス変換器Ｃ２−１，Ｃ２−２を用いたが、この実施形態では、１種類のアドレス変換器Ｃ３−３のみを用い、その前段のアドレス変換回路Ｃ３−１で、異なる２種類のアドレスを共通のアドレスに変換することにより、２種類のアドレスで１つのアドレス変換器Ｃ３−３を共用するようにしている。すなわち、アドレス変換回路Ｃ３−１はｍビットのアドレス信号Ａｄｄｒｅｓｓを入力し、参照ラッチ回路からｍビットの信号ｔｒａｎｓ＿ｄａｔａを参照してアドレスを選択的に変換する。参照ラッチ回路Ｃ３−２に与えるデータｔｒａｎｓ＿ｄａｔａによって、任意のアドレスＡｄｒｅｓｓを予め設定されたアドレスＡｄｄｒｅｓｓ′に変換することができる。変換されたアドレスＡｄｄｒｅｓｓ′がアドレス変換器Ｃ３−３で予め割り付けられているアドレスであるときに、アドレス変換器Ｃ３−３の全ビットが“Ｈ”になる点、およびその後のＡＮＤ回路Ｃ３−４以降については、図３及び図４のパラメータラッチ回路９１ａ，９１ｂと同様である。

なお、アドレス変換回路Ｃ３−１は、例えば図８に示すようなアドレス変換回路要素Ｃ３−１１をｍビット分備えて構成されている。各アドレス変換回路要素Ｃ３−１１は、クロックトインバータＣ３−１２、Ｃ３−１３及びＮＯＴ回路Ｃ３−１４、Ｃ３−１５から構成されている。アドレス変換回路要素Ｃ３−１１は、参照ラッチ回路Ｃ３−２から出力されるデータｔｒａｎｓ＿ｄａｔａ（ｋ）が“Ｈ”であるときには、クロックトインバータＣ３−１２が活性化されてアドレスＡｄｄｒｅｓｓをＮＯＴ回路Ｃ３−１４で反転させたアドレスＡｄｄｒｅｓｓ′を出力し参照ラッチ回路Ｃ３−２から出力されるデータｔｒａｎｓ＿ｄａｔａ（ｋ）が“Ｌ”であるときには、クロックトインバータＣ３−１３が活性化されてアドレスＡｄｄｒｅｓｓをそのままアドレスＡｄｄｒｅｓｓ′として出力する。

本実施形態においては、アドレス変換回路要素Ｃ３−１１がアドレス信号のビット数と同じｍ個存在してアドレス変換回路Ｃ３−１を構成しているが、これより少なくても良い。又、参照ラッチ回路Ｃ３−２は、本実施形態においてはアドレスデコード回路９１１ｂ毎に設けられているが、複数のアドレスデコード回路９１１ｂにおいて一つの参照ラッチ回路Ｃ３−２を共有する事も可能である。

初期状態においては、参照ラッチ回路には全て“Ｌ”がラッチされており、アドレスビットは反転されずに出力される。なお、本実施形態において、参照ラッチ回路Ｃ３−２は外部から自由に入力可能な回路とすることもできるし、ＲＯＭ Ｆｕｓｅ領域に記憶したデータをＳ／Ａ、カラムデコーダ、データバスを介して参照ラッチ回路に取り込むことでアドレス割付をＲＯＭ Ｆｕｓｅに設定することで変えることも可能である。

この様な構成によっても、第１の実施形態と同様の効果を得ることが可能となる。又、この実施形態によれば、参照ラッチ回路Ｃ３−２のデータの与え方により、任意のアドレスを規定のアドレスに変換するこができ、より自由度が高い構成とすることができる。更に、複数のアドレスデコード回路９１１ｂにおいて一つの参照ラッチ回路Ｃ３−２を共有する様な構成の場合、アドレスデコード回路９１１ｂの面積を大幅に抑えることが可能となる。

［第３の実施の形態］
次に、本発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置のアドレス可変ラッチ回路９１ｂの構成を、図９に示す。図７と同じ構成の部分については図７と同一の符号を付して説明を省略する。本実施形態に係る半導体記憶装置は、基本的には本発明の第２の実施形態に係る半導体記憶装置と同じであるが、第２の実施形態におけるアドレス変換回路Ｃ３−１のかわりにアドレス比較回路Ｃ４を有している点、アドレス変換器Ｃ３−３を有していない点において異なっている。

実施形態２においては参照ラッチ回路Ｃ３−２にアドレス変換回路Ｃ３−１で切り替えるべきアドレスビットが格納されていた。これに対し、本実施形態においては参照ラッチ回路Ｃ３−２にアドレスデータが格納されており、アドレス比較回路Ｃ４はアドレスバスから入力されたアドレス信号と、参照ラッチ回路Ｃ３−２に格納されているアドレスデータが一致した場合に“Ｈ”を出力する。全ビットにおいてアドレス信号とアドレスデータが一致した場合には、ラッチ信号ＬＡＴｅｎに応じてラッチ回路９１２にクロック信号ＣＬＫが出力される。

図１０は、アドレス比較回路Ｃ４の一部の構成であるアドレス比較回路要素Ｃ４１を示す回路図である。アドレス比較回路Ｃ４は、アドレスのビット数ｍと同じ数のアドレス比較回路要素Ｃ４１を有しており、図１０にはｍ個あるうちのｋ番目の構成が示されている。アドレス比較回路要素Ｃ４１にはアドレスバス及び参照ラッチ回路Ｃ３−２の１ビット分の端子が接続されている。

アドレス比較回路要素Ｃ４１は、入力端子に参照ラッチ回路Ｃ３−２に格納されているデータｔｒａｎｓ＿ｄａｔａ（ｋ）及びアドレスバスからのアドレス信号Ａｄｄｒｅｓｓ（ｋ）を入力し、アドレスデータ及びアドレス信号が一致していた場合には“Ｈ”を、一致していなかった場合には“Ｌ”を出力するＥＸ−ＮＯＲ回路Ｃ４２を備えて構成されている。

この様な構成によっても、第１の実施形態と同様の効果を得ることが可能となる。又、参照ラッチ回路Ｃ３−２をプログラム可能に構成する事により、任意のアドレス可変パラメータラッチ回路９１ｂに対し、任意のアドレスを割り当てることが可能となる。

［第４の実施の形態］
次に、本発明の第４の実施形態に係る半導体記憶装置について説明する。ここまでの実施形態は、パラメータレジスタ９の入出力に関するものであったが、本実施形態はコマンドレジスタ１０の入出力に関するものである。すなわち、本実施形態は、コマンドが規格により異なる場合でも、対応可能な構成を実現したものである。

図１１は、本実施形態に係る半導体記憶装置の制御回路７の一部の構成を示す回路図である。

コマンドレジスタ１０は、コマンドによる動作数に対応した数のコマンドレジスタ要素１０Ｘを有している。コマンドレジスタ要素１０Ｘは複数のコマンドレジスタ１０ＸＡ〜１０ＸＣ及び切換回路１０ＸＸを有して構成されている。コマンドレジスタ１０ＸＡ〜１０ＸＣは入出力バッファ５から出力されたコマンドを入力及びデコードし、それぞれコマンドＸＡｈ，ＸＢｈ，ＸＣｈが入力されたときに出力信号を活性化する。切換回路１０ＸＸは規格切り替えパラメータＦ＿ＭＯＤＥ［１：０］を入力し、規格切り替えパラメータＦ＿ＭＯＤＥ［１：０］に応じてコマンドレジスタ１０ＸＡ〜１０ＸＣからの出力を、選択的にシーケンサ１１に出力する。より詳細には、選択回路１０ＸＸは、規格切り替え用パラメータＦ＿ＭＯＤＥ［１：０］に、たとえば［０：０］が入力された時にはコマンドレジスタ１０ＸＡからの出力を選択し、［０：１］が入力された時にはコマンドレジスタ１０ＸＢからの出力を選択し、［１：０］が入力された時にはコマンドレジスタ１０ＸＣからの出力を選択する。この規格切り替え用バラメータＦ＿ＭＯＤＥ［１：０］の各パラメータ［１］，［０］と規格Ａ，Ｂ，Ｃとの関係の一例を、図１２に示す。

次に、本実施形態に係る制御回路７の動作について説明する。図１３は、複数の規格Ａ〜Ｃにおいて、数種類のテストパターンＴＥＳＴ−ｘ、ＴＥＳＴ−ｙに対応するコマンドを、それぞれ表した図である。図１３の例によれば、テストパターンＴＥＳＴ−ｘを行うためのコマンドが、規格ＡではＸＡｈ、規格ＢではＸＢｈ、規格ＣではＸＣｈであり、テストパターンＴＥＳＴ−ｙを行うためのコマンドが、規格ＡではＹＡｈ、規格ＢではＹＢｈ、規格ＣではＹＣｈである。例えばテスト規格Ｂにおいて、テストパターンＴＥＳＴ−ｘを実行する場合、コマンドＸＢｈが入力されると、コマンドレジスタＸＡ，ＸＢ，ＸＣのうち、コマンドレジスタＸＢの出力のみが活性化される。次に、規格切り替え用パラメータＦ＿ＭＯＤＥとして［０：１］が入力され、コマンドレジスタ１０ＸＢの活性化された出力が、テストパターンＴＥＳＴ−ｘを行うシーケンサ１１に送信される。

従って、本実施形態においては、対応すべき規格の数に応じてコマンドレジスタ１０ＸＡ〜Ｃを備えることにより、規格毎に異なるコマンドに対して対応可能になる。規格切り替え用パラメータＦ＿ＭＯＤＥは、予めＲＯＭ Ｆｕｓｅ領域に記憶されていて、起動時にパラメータレジスタ９に格納されるようにしても良いし、先の実施形態のように、外部からパラメータレジスタ９に設定するようにしても良い。

尚、本実施形態におけるパラメータレジスタ９としては、第１実施形態〜第３実施形態において示したパラメータレジスタを用いることも可能である。

［第５の実施の形態］
次に、本発明の第５の実施形態に係る半導体記憶装置について説明する。第４の実施形態では、同一の動作を実行するコマンドが規格毎に異なる例を示したが、本実施形態では、同一のコマンドで規格毎に動作が異なる場合の対応構成例を示している。

図１４は、本実施形態に係る半導体記憶装置の制御回路７の構成を示す回路図である。コマンドレジスタ要素１０Ｙは、複数のコマンドレジスタ１０ＹＡ、１０ＹＢ、１０ＹＹ及び選択回路１０Ｙ１、１０Ｙ２を備えている。コマンドレジスタ１０ＹＡ、１０ＹＢ、１０ＹＹは入出力バッファ５から出力されたコマンドを入力及びデコードし、それぞれコマンドＹＡｈ，ＹＢｈ，ＹＹｈが入力されたときに出力信号を活性化する。選択回路１０Ｙ１はコマンドレジスタ１０ＹＡ及び１０ＹＹからの出力を、規格切り替えパラメータＦ＿ＭＯＤＥに応じて選択的に、シーケンサ１１内のＴＥＳＴ−Ｙ１回路１１Ｙ１に出力する。同様に、選択回路１０Ｙ２はコマンドレジスタ１０ＹＢ及び１０ＹＹからの出力を、規格切り替えパラメータＦ＿ＭＯＤＥに応じて選択的に、シーケンサ１１内のＴＥＳＴ−Ｙ２回路１１Ｙ２に出力する。

図１５は、図１３と同様に、規格Ａ及びＢにおいて、テストパターンＴＥＳＴ−Ｙ１、ＴＥＳＴ−Ｙ２とこれを実行するコマンドとの関係をそれぞれ表した図である。図１５の例においては、テストパターンＴＥＳＴ−Ｙ１を行うためのコマンドが、規格ＡではＹＡｈ、規格ＢではＹＹｈであり、テストパターンＴＥＳＴ−Ｙ２を行うためのコマンドが、規格ＡではＹＹｈ、規格ＢではＹＢｈである。従って、規格ＡにおいてＴＥＳＴ−Ｙ２を行うためのコマンドと規格ＢにおいてＴＥＳＴ−Ｙ１を行うためのコマンドが同一である。

本実施形態によれば、例えば規格Ａに対応する場合、規格切り替えパラメータＦ＿ＭＯＤＥを“１”として、選択回路１０Ｙ１でコマンドレジスタＹＡの出力を選択すると共に、選択回路１０Ｙ２でコマンドレジスタＹＹの出力を選択する。また、規格Ｂに対応する場合、規格切り替えパラメータＦ＿ＭＯＤＥを“０”として、選択回路１０Ｙ１でコマンドレジスタＹＹの出力を選択すると共に、選択回路１０Ｙ２でコマンドレジスタＹＢの出力を選択する。これにより、各規格に対応可能である。規格切り替え用パラメータＦ＿ＭＯＤＥは、第４の実施形態と同様、予めＲＯＭ Ｆｕｓｅ領域に記憶されていて、起動時にパラメータレジスタ９に格納されるようにしても良いし、外部からパラメータレジスタ９に設定するようにしても良い。

尚、本実施形態におけるパラメータレジスタ９としては、第１実施形態〜第３実施形態において示したパラメータレジスタを用いることも可能である。

［第６の実施の形態］
次に、本発明の第６の実施形態に係る半導体記憶装置について説明する。図１６は、本実施形態に係る半導体記憶装置の制御回路７の構成を示す回路図である。コマンドレジスタ要素１０Ｚは、コマンドデコード回路１０ＺＸ及びコマンドレジスタ１０ＺＡを備えている。コマンドデコード回路１０ＺＸは規格切り替えパラメータＦ＿ＭＯＤＥに応じて、入出力バッファ５から出力されたコマンドコードを所定の共通化されたコマンドコードに変換する。コマンドレジスタ１０ＺＡはコマンドデコード回路１０ＺＸから出力された共通化されたコマンドを入力し、デコードする。又、コマンドレジスタ１０ＺＡは活性化された出力信号をシーケンサ１１に出力する。

本実施形態の様な構成においても、実施形態４及び５と同様の効果を得ることが可能となる。又、本実施形態の様な構成によれば、実施形態４及び５と比較してコマンドレジスタの数が抑制可能である為、コマンドレジスタ１０の面積を大幅に抑えることが可能となる。

尚、本実施形態におけるパラメータレジスタ９としては、第１実施形態〜第３実施形態において示したパラメータレジスタを組み合わせることも可能である。

［第７の実施の形態］
次に、本発明の第７の実施形態に係る半導体記憶装置について説明する。図１７は、本実施形態に係る制御回路７の構成を示す回路図である。コマンドレジスタ要素１０Ｗは、複数のコマンドレジスタ１０Ｗ１〜１０ＷＮ及びコマンドデコード回路１０ＷＸを備えている。コマンドレジスタ１０Ｗ１〜１０ＷＮは入出力バッファ５から出力されたコマンドを入力し、ラッチする。又、コマンドデコード回路１０ＷＸはコマンドレジスタ１０Ｗ１〜１０ＷＮにラッチされたデータを、規格切り替えパラメータＦ＿ＭＯＤＥに応じて変換し、シーケンサ１１に出力する。シーケンサ１１は、変換後のコマンドをコマンドレジスタｍｏｄｅ１〜Ｎ及びテスト回路Ｍｏｄｅ１〜Ｎに入力及びデコードし、対応する動作回路Ｍｏｄｅｋを駆動する。

コマンドレジスタ要素１０Ｗにおいては、複数の規格に対応して複数種のコマンドを、コマンドデコード回路１０ＷＸで一括して制御している。このコマンドデコード回路１０ＷＸは外部からデコードの仕方をプログラムする事が可能であり、コマンドテーブルを外部から入力する事により、どのようなコマンドコードの割り付けにも対応可能となる。

尚、本実施形態におけるパラメータレジスタ９としては、第１実施形態〜第３実施形態において示したパラメータレジスタを利用することも可能である。

１…メモリセルアレイ、２…センスアンプ回路、３…カラムデコーダ、４…ロウデコーダ、５…データ入出力バッファ、６…アドレスバッファ、７…制御回路、８…電圧・電流生成回路、９…パラメータレジスタ、１０…コマンドレジスタ、１１…シーケンサ、１２…入出力制御回路、１３…パワーオンリセット回路、１４…オシレータ、７２…ＡＮＤ回路、９１…パラメータラッチ回路。

Claims (7)

1. 複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイの記憶動作に必要な機能を有する内部回路と、
   前記内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、
   前記内部回路の動作を指示するコマンドを記憶するコマンドレジスタと、
   製品間又は規格間で相違する前記パラメータアドレス及び前記コマンドの少なくとも一方を前記内部回路で共通化するための変換回路と
   を備えたことを特徴とする半導体記憶装置。
2. 前記変換回路は、切換情報に基づいて前記パラメータアドレスと前記パラメータ記憶部の記憶場所との対応関係を切り換えるアドレスデコード回路を有する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記変換回路は、アドレス変換情報を記憶する参照ラッチ回路と、この参照ラッチ回路に記憶されたアドレス変換情報に基づいて前記パラメータアドレスと前記パラメータ記憶部の記憶場所との対応関係を切り換えるアドレス変換回路とを備えたアドレスデコード回路を有する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記変換回路は、切換情報に基づいて規格毎に異なるコマンドに対して一つの機能を実現する制御信号を選択して出力するコマンド切換回路を有する
   ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
5. 前記変換回路は、切換情報に基づいて一つのコマンドで規格毎に異なる機能を実現する制御信号を選択して出力するコマンド切換回路を有する
   ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
6. 前記変換回路は、複数の前記コマンドレジスタの他に設けられた前記内部回路の動作に対応した内部コマンドレジスタと、前記コマンドレジスタと前記内部コマンドレジスタとの対応を関係付けるコマンドデコード回路とを有する
   ことを特徴とする請求項１記載の半導体記憶装置。
7. 複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの記憶動作に必要な機能を有する内部回路と、前記内部回路の動作を規定する所定のパラメータを記憶しパラメータアドレスによって記憶場所が特定されるパラメータ記憶部と、前記内部回路の動作を指示するコマンドを記憶するコマンドレジスタとを備えた半導体記憶装置に対し、
   製品間又は規格間で相違する前記パラメータアドレス及び前記コマンドの少なくとも一方を前記内部回路で共通化するための前記製品又は規格に対応した切換情報を外部から与えるためのコマンドを入力する
   ことを特徴とする半導体記憶装置の動作環境設定方法。

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