KR20230036356A - 어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치 - Google Patents

어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치 Download PDF

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KR20230036356A
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Abstract

본 기술은 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하여 출력단을 통해 출력하도록 구성된 제 1 어드레스 처리부; 및 버스트 랭스(Burst Length)가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 내부 리드 명령에 따라 상기 출력단을 통해 출력하도록 구성된 제 2 어드레스 처리부를 포함할 수 있다.

Description

어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치{ADDRESS LATCH, ADDRESS CONTROL CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE ADDRESS CONTROL CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치의 어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 외부에서 제공된 어드레스 신호를 처리하기 위한 어드레스 제어회로를 포함한다. 어드레스 제어회로는 반도체 메모리 장치의 다양한 동작 모드별 리드 동작 및 라이트 동작을 지원하기 위해 다양한 회로 구성을 포함한다. 어드레스 제어회로의 구성이 복잡해질수록 레이아웃 마진이 감소하고, 어드레스 처리 과정의 지연을 증가시키는 문제를 발생시키게 된다.
본 발명의 실시예는 어드레스 처리 과정의 지연을 감소시키고 레이아웃 마진을 증가시킬 수 있는 어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하여 출력단을 통해 출력하도록 구성된 제 1 어드레스 처리부; 및 버스트 랭스(Burst Length)가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 내부 리드 명령에 따라 상기 출력단을 통해 출력하도록 구성된 제 2 어드레스 처리부를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 외부에서 입력되는 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하고 래치된 신호들을 제 1 출력 라인을 통해 출력하고, 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 내부 리드 명령에 따라 상기 제 1 출력 라인을 통해 출력하도록 구성된 리드/라이트 통합 어드레스 래치; 상기 반도체 장치의 라이트 동작 시 상기 제 1 출력 라인을 통해 출력되는 신호들을 복수의 입출력 제어 신호들에 따라 입력 받아 저장하고 저장된 신호들을 상기 제 1 출력 라인과 연결된 제 2 출력 라인을 통해 출력하도록 구성된 파이프 레지스터; 및 상기 제 2 출력 라인을 통해 출력된 신호들을 입력 받아 디코딩하여 뱅크 그룹 어드레스, 뱅크 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 생성하도록 구성된 디코더를 포함할 수 있다.
본 발명의 실시예는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들이 복수의 메모리 뱅크들로 구분되는 메모리 영역; 상기 메모리 영역과 연결되고, 반도체 장치 외부 또는 상기 메모리 영역과 데이터를 교환하도록 구성된 데이터 입출력 회로; 상기 반도체 장치의 외부에서 입력되는 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하고 래치된 신호들을 제 1 출력 라인을 통해 출력하고, 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 내부 리드 명령에 따라 상기 제 1 출력 라인을 통해 출력하며, 상기 제 1 출력 라인을 통해 출력된 신호들을 디코딩하여 뱅크 그룹 어드레스, 뱅크 어드레스 및 컬럼 어드레스를 생성하도록 구성된 어드레스 제어 회로; 및 상기 뱅크 그룹 어드레스, 상기 뱅크 어드레스 및 상기 컬럼 어드레스를 디코딩하고, 디코딩 결과에 따라 상기 메모리 영역을 억세스하도록 구성된 어드레스 디코더를 포함할 수 있다.
본 발명의 실시예는 상기 반도체 장치의 동작 모드로서, 상기 복수의 메모리 뱅크들을 복수의 뱅크 그룹으로 구분하여 제어하는 뱅크 그룹 모드를 포함하며, 상기 반도체 장치의 동작 모드가 상기 뱅크 그룹 모드로 설정된 상태에서 상기 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령이 입력되면, 상기 반도체 장치는 상기 복수의 뱅크 그룹 중에서 제 1 뱅크 그룹에 대해서 상기 제 1 값의 절반에 해당하는 버스트 랭스의 리드 동작을 먼저 수행한 후, 제 2 뱅크 그룹에 대한 리드 동작을 수행하는 구간 또는 공백 구간 이후 상기 제 1 뱅크 그룹의 나머지 절반에 해당하는 버스트 랭스의 리드 동작을 수행할 수 있다.
본 기술은 어드레스 처리 과정의 지연 감소 및 레이아웃 마진 증가가 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 2는 도 1의 메모리 영역의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 어드레스 제어회로의 구성을 나타낸 도면,
도 4는 본 발명의 실시예에 따른 동작 모드별 리드 동작을 나타낸 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 어드레스 제어회로의 구성을 나타낸 도면,
도 6은 도 5의 리드/라이트 통합 어드레스 래치의 구성을 나타낸 도면이고,
도 7은 본 발명의 다른 실시예에 따른 동작 모드별 리드 동작을 나타낸 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는 메모리 영역(101), 어드레스 디코더(102), 데이터 입출력 회로(104) 및 제어 회로(105)를 포함할 수 있다.
메모리 영역(101)은 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들은 휘발성 메모리와 비휘발성 메모리 중에서 적어도 하나를 포함할 수 있다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 반도체 장치(100)의 리드 동작 시 메모리 영역(101)에 저장된 데이터가 출력되고, 반도체 장치(100)의 라이트 동작 반도체 장치(10)의 외부에서 입력된 데이터가 메모리 영역(101)에 저장될 수 있다. 메모리 영역(101)의 메모리 셀들은 복수의 단위 메모리 영역 예를 들어, 복수의 메모리 뱅크들로 구분될 수 있다. 복수의 메모리 뱅크들은 예를 들어, 뱅크 그룹으로 구분되어 반도체 장치(100)의 리드 동작과 라이트 동작에 맞도록 제어될 수 있다.
어드레스 디코더(102)는 제어 회로(105) 및 메모리 영역(101)과 연결될 수 있다. 어드레스 디코더(102)는 제어 회로(105)에서 제공된 어드레스 신호를 디코딩하고, 디코딩 결과에 따라 메모리 영역(101)을 억세스할 수 있다. 제어 회로(105)에서 제공된 어드레스 신호는 로우 어드레스 신호 및 컬럼 어드레스 신호를 포함할 수 있다. 로우 어드레스 신호는 뱅크 그룹 어드레스, 뱅크 어드레스 등을 포함할 수 있다.
데이터 입출력 회로(104)는 메모리 영역(101)과 연결될 수 있다. 데이터 입출력 회로(104)는 외부 또는 반도체 장치(100) 내부와 데이터를 교환할 수 있다. 데이터 입출력 회로(104)는 데이터 입력 버퍼, 데이터 출력 버퍼 및 데이터 입출력 패드 등을 포함할 수 있다.
제어 회로(105)는 메모리 영역(101), 어드레스 디코더(102) 및 데이터 입출력 회로(104)와 연결될 수 있다. 제어 회로(105)는 반도체 장치의 리드 동작, 라이트 동작 및 어드레스 처리와 관련된 제어 동작을 수행할 수 있다. 제어 회로(105)는 커맨드/어드레스 핀들(CA)을 통해 반도체 장치(100) 외부에서 커맨드 및 외부 어드레스를 제공받을 수 있다. 제어 회로(105)는 어드레스 제어회로를 포함할 수 있다. 어드레스 제어회로는 반도체 장치(100)의 동작 모드별 리드 동작 및 라이트 동작에 맞도록 어드레스 신호를 제어할 수 있다. 어드레스 제어회로는 반도체 장치(100)의 동작 모드별 리드 동작 및 라이트 동작에 맞도록 어드레스 신호를 기 설정된 타이밍에 맞도록 래치할 수 있다. 커맨드/어드레스 핀들(CA)을 통해 커맨드와 외부 어드레스 신호가 정해진 타이밍에 맞도록 순차적으로 입력될 수 있다.
도 2는 도 1의 메모리 영역(101)의 구성을 나타낸 도면이다.
도 2를 참조하면, 메모리 영역(101)은 복수의 단위 메모리 블록들 예를 들어, 복수의 메모리 뱅크들(BK)을 포함할 수 있다. 반도체 장치(100)는 복수의 메모리 뱅크들(BK)을 그룹 단위로 구분하여 제어할 수 있다. 반도체 장치(100)는 복수의 메모리 뱅크들(BK)을 복수의 뱅크 그룹들(BG0 - BG3)로 구분하여 제어할 수 있다. 복수의 뱅크 그룹들(BG0 - BG3) 각각은 복수의 메모리 뱅크들(BK) 예를 들어, 4개의 메모리 뱅크들(BK)을 포함할 수 있다.
반도체 메모리 장치는 다양한 동작 모드를 지원해야 한다. 반도체 메모리 장치의 동작 모드는 예를 들어, 8 뱅크 모도, 16 뱅크 모드 및 뱅크 그룹 모드를 포함할 수 있다. 예를 들어, LPDDR5(Low Power DDR5)에 해당하는 뱅크 그룹 모드는 아주 짧은 시간 간격 즉, tCCD_S(Column to Column Delay short) 간격으로 서로 다른 뱅크 그룹의 리드/라이트 동작을 연속적으로 수행 할 수 있도록 한 것이다. 이때 뱅크 그룹 모드에서 버스트 랭스(Burst Length: BL)가 기본 값 예를 들어, '16'으로 설정된 리드 동작은 tCCD_S 간격으로 동작시켜도 타이밍 마진을 확보할 수 있다. 이때 본 발명의 실시예는 버스트 랭스의 기본 값이 '16'인 예를 든 것일 뿐 기본 값은 달라질 수 있다. 그러나 뱅크 그룹 모드에서 버스트 랭스가 기본 값의 정수배 예를 들어, 2배에 해당하는 '32'로 설정된 리드 동작을 수행 하기 위해서는 같은 뱅크 그룹을 tCCD_S 간격으로 동작시키기 위한 타이밍 마진이 부족할 수 있다. 따라서 뱅크 그룹 A에 대해서 BL32 중에서 절반에 해당하는 BL16 리드 동작을 먼저 수행하고, tCCD_S 구간 후에는 다른 뱅크 그룹 B를 동작시킨 후 뱅크 그룹 A의 나머지 절반에 해당하는 BL16 리드 동작은 그 다음 tCCD_S 구간 동안 수행할 수 있다. 본 발명의 실시예에 따른 반도체 장치(100)는 상술한 뱅크 그룹 모드에서의 BL32로 설정된 리드 동작에 대응하여 뱅크 그룹 B의 리드 동작 구간 동안 뱅크 그룹 A의 어드레스를 유지하도록 구성될 수 있다.
이하, BL16으로 설정된 리드 명령과 그에 따른 리드 동작을 각각 BL16 리드 명령과 BL16 리드 동작이라 칭하고, BL32로 설정된 리드 명령과 그에 따른 리드 동작을 BL32 리드 명령과 BL32 리드 동작이라 칭하기로 한다. 또한 BL32 리드 명령에 따라 수행되어야 하는 BL32 리드 동작 중에서 절반에 해당하는 BL16 리드 동작을 제 1 BL32 리드 동작이라 칭하고, BL32 리드 동작 중에서 나머지 절반에 해당하는 BL16 리드 동작을 제 2 BL32 리드 동작이라 칭하기로 한다.
도 3은 본 발명의 실시예에 따른 어드레스 제어회로(105-1)의 구성을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 어드레스 제어회로(105-1)는 도 1을 참조하여 설명한 제어 회로(105)에 포함될 수 있다.
어드레스 제어회로(105-1)는 제 1 어드레스 래치(211), 제 2 어드레스 래치(212), 제 1 파이프 레지스터(221), 제 2 파이프 레지스터(222), 제 1 디코더(231), 제 2 디코더(232), 다중화기(241), 제 1 입출력 제어 회로(250) 및 제 2 입출력 제어 회로(260)를 포함할 수 있다. 제 1 어드레스 래치(211), 제 2 어드레스 래치(212), 제 1 파이프 레지스터(221), 제 2 파이프 레지스터(222), 제 1 디코더(231), 제 2 디코더(232), 다중화기(241), 제 1 입출력 제어 회로(250) 및 제 2 입출력 제어 회로(260)는 클럭 신호(미 도시)를 입력 받아 동작할 수 있다.
제 1 어드레스 래치(211)는 라이트 명령 신호(WTF)에 따라 외부 어드레스 신호들(CA<0:5>)을 래치하여 제 1 라이트 어드레스 래치 신호들(BA_WR_PRE<0:3>, BYAC_WR_PRE<0:5>)을 생성할 수 있다. 제 1 라이트 어드레스 래치 신호들(BA_WR_PRE<0:3>, BYAC_WR_PRE<0:5>) 중에서 제 1 라이트 뱅크 어드레스 래치 신호들(BA_WR_PRE<0:3>)은 반도체 장치(100)의 라이트 동작 시 도 2의 복수의 메모리 뱅크들(BK)을 선택하기 위한 뱅크 어드레스로서 사용될 수 있다. 제 1 라이트 어드레스 래치 신호들(BA_WR_PRE<0:3>, BYAC_WR_PRE<0:5>) 중에서 제 1 라이트 컬럼 어드레스 래치 신호들(BYAC_WR_PRE<0:5>)은 반도체 장치(100)의 라이트 동작 시 제 1 라이트 뱅크 어드레스 래치 신호들(BA_WR_PRE<0:3>)에 의해 선택된 메모리 뱅크의 컬럼 억세스를 위한 컬럼 어드레스로서 사용될 수 있다.
제 2 어드레스 래치(212)는 리드 명령 신호(RDTF)에 따라 외부 어드레스 신호들(CA<0:5>)을 래치하여 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD _PRE<0:5>)을 생성할 수 있다. 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD_PRE<0:5>) 중에서 제 1 리드 뱅크 어드레스 래치 신호들(BA_RD_PRE<0:3>)은 반도체 장치(100)의 리드 동작 시 도 2의 복수의 메모리 뱅크들(BK)을 선택하기 위한 뱅크 어드레스로서 사용될 수 있다. 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD_PRE<0:5>) 중에서 제 1 리드 컬럼 어드레스 래치 신호들(BYAC_RD_PRE<0:5>)은 반도체 장치(100)의 리드 동작 시 제 1 리드 뱅크 어드레스 래치 신호들(BA_RD_PRE<0:3>)에 의해 선택된 메모리 뱅크의 컬럼 억세스를 위한 컬럼 어드레스로서 사용될 수 있다.
제 1 파이프 레지스터(221)는 제 1 라이트 어드레스 래치 신호들(BA_WR_PRE<0:3>, BYAC_WR_PRE<0:5>)을 복수의 입출력 제어 신호들(255)에 따라 저장하고 저장된 신호들을 제 2 라이트 어드레스 래치 신호들(BA_WR<0:3>, BYAC_WR<0:5>)로서 출력할 수 있다. 제 2 라이트 어드레스 래치 신호들(BA_WR<0:3>, BYAC_WR<0:5>)은 제 2 라이트 뱅크 어드레스 래치 신호들(BA_WR<0:3>) 및 제 2 라이트 컬럼 어드레스 래치 신호들(BYAC_WR<0:5>)로 구분될 수 있다.
제 2 파이프 레지스터(222)는 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD_PRE<0:5>)을 복수의 입출력 제어 신호들(265)에 따라 저장하고 저장된 신호들을 제 2 리드 어드레스 래치 신호들(BA_RD<0:3>, BYAC_RD<0:5>)로서 출력할 수 있다. 제 2 리드 어드레스 래치 신호들(BA_RD<0:3>, BYAC_RD<0:5>)은 제 2 리드 뱅크 어드레스 래치 신호들(BA_RD<0:3>) 및 제 2 리드 컬럼 어드레스 래치 신호들(BYAC_RD<0:5>)로 구분될 수 있다.
제 1 디코더(231)는 제 2 라이트 뱅크 어드레스 래치 신호들(BA_WR<0:3>)을 디코딩하여 제 3 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3, CBANKTB<0:3>)을 생성할 수 있다. 제 3 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3, CBANKTB<0:3>)은 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3) 및 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)로 구분될 수 있다.
제 1 디코더(231)는 제 2 라이트 뱅크 어드레스 래치 신호들(BA_WR<0:3>) 중에서 일부 비트들(예를 들어, BA_WR<0:1>)을 디코딩하여 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3)을 생성하고, 제 2 라이트 뱅크 어드레스 래치 신호들(BA_WR<0:3>) 중에서 나머지 비트들(예를 들어, BA_WR<2:3>)을 디코딩하여 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)을 생성할 수 있다.
제 2 디코더(232)는 제 2 리드 뱅크 어드레스 래치 신호들(BA_RD<0:3>)을 디코딩하여 제 3 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3, CBANKTB<0:3>)을 생성할 수 있다.
제 2 디코더(232)는 제 2 리드 뱅크 어드레스 래치 신호들(BA_RD<0:3>) 중에서 일부 비트들(예를 들어, BA_RD<0:1>)을 디코딩하여 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3)을 생성하고, 제 2 리드 뱅크 어드레스 래치 신호들(BA_RD<0:3>) 중에서 나머지 비트들(예를 들어, BA_RD<2:3>)을 디코딩하여 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)을 생성할 수 있다.
다중화기(241)는 반도체 장치(100)의 라이트 동작 시 제 1 디코더(231)에서 출력된 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3) 및 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)을 선택하여 출력하고, 제 2 라이트 컬럼 어드레스 래치 신호들(BYAC_WR<0:5>)을 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)로서 출력할 수 있다.
다중화기(241)는 반도체 장치(100)의 리드 동작 시 제 2 디코더(232)에서 출력된 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3) 및 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)을 선택하여 출력하고, 제 2 리드 컬럼 어드레스 래치 신호들(BYAC_RD<0:5>)을 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)로서 출력할 수 있다.
제 1 입출력 제어 회로(250)는 반도체 장치(100)의 라이트 동작 시 정해진 조건에 맞도록 복수의 입출력 제어 신호들(255)을 생성할 수 있다. 제 1 입출력 제어 회로(250)는 라이트 명령 신호(WTF) 또는/및 라이트 명령 신호(WTF)를 기준으로 생성된 적어도 하나의 신호에 따라 복수의 입출력 제어 신호들(255)을 생성할 수 있다.
제 1 입출력 제어 회로(250)는 복수의 카운터들(251-254)을 포함할 수 있다. 제 1 카운터(PIN counter)(251)는 제 1 라이트 뱅크 어드레스 래치 신호들(BA_WR_PRE<0:3>)의 입력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 2 카운터(POUT counter)(252)는 제 1 라이트 뱅크 어드레스 래치 신호들(BA_WR_PRE<0:3>)의 출력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 3 카운터(PIN counter)(253)는 제 1 라이트 컬럼 어드레스 래치 신호들(BYAC_WR_PRE<0:5>)의 입력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 4 카운터(POUT counter)(254)는 제 1 라이트 컬럼 어드레스 래치 신호들(BYAC_WR_PRE<0:5>)의 출력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다.
제 2 입출력 제어 회로(260)는 반도체 장치(100)의 리드 동작 시 정해진 조건에 맞도록 복수의 입출력 제어 신호들(265)을 생성할 수 있다. 제 2 입출력 제어 회로(260)는 리드 명령 신호(RDTF) 또는/및 리드 명령 신호(RDTF)를 기준으로 생성된 적어도 하나의 신호에 따라 복수의 입출력 제어 신호들(265)을 생성할 수 있다.
제 2 입출력 제어 회로(260)는 복수의 카운터들(261-264)을 포함할 수 있다. 제 1 카운터(PIN counter)(261)는 제 1 리드 뱅크 어드레스 래치 신호들(BA_RD_PRE<0:3>)의 입력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 2 카운터(POUT counter)(262)는 제 1 리드 뱅크 어드레스 래치 신호들(BA_RD_PRE<0:3>)의 출력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 3 카운터(PIN counter)(263)는 제 1 리드 컬럼 어드레스 래치 신호들(BYAC_RD_PRE<0:5>)의 입력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 4 카운터(POUT counter)(264)는 제 1 리드 컬럼 어드레스 래치 신호들(BYAC_RD_PRE<0:5>)의 출력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다.
도 4는 본 발명의 실시예에 따른 동작 모드별 리드 동작을 나타낸 타이밍도이다.
도 3 및 도 4를 참조하여, 본 발명의 실시예에 따른 어드레스 제어 회로(105-1)의 16 뱅크 모드 및 뱅크 그룹 모드 별 동작을 설명하면 다음과 같다.
먼저, 16 뱅크 모드의 동작을 설명하면, 커맨드/어드레스 핀들을 통해 커맨드 및 외부 어드레스 신호들(CA<0:5>)이 클럭 신호(CLK) 기준으로 순차적으로 입력될 수 있다. 예를 들어, 제 1 타이밍(t0)에 커맨드가 입력되고, 제 1 타이밍(t0) 기준으로 두 번째 클럭 신호의 한 주기 구간(DSEL) 동안 외부 어드레스 신호들(CA<0:5>)이 입력될 수 있다.
제 1 타이밍(t0)에 BL32 리드 명령(RD32)과 외부 어드레스 신호들(CA<0:5>)이 입력되면 어드레스 제어회로(105-1)가 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)를 생성할 수 있다.
제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>)에 따라 제 1 메모리 뱅크가 선택될 수 있다.
제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 1 메모리 뱅크에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
제 2 타이밍(t1)에 제 1 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다.
내부 리드 명령(IRD32)에 따라 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)의 값을 유지되고 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)의 값은 변경될 수 있다. 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>) 및 변경된 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 1 메모리 뱅크에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
제 3 타이밍(t2)에 새로운 BL32 리드 명령(RD32)과 외부 어드레스 신호들(CA<0:5>)이 입력되면 어드레스 제어회로(105-1)가 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)를 생성할 수 있다.
제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>)에 따라 제 2 메모리 뱅크가 선택될 수 있다.
제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 선택된 제 2 메모리 뱅크에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
제 4 타이밍(t3)에 제 2 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다.
내부 리드 명령(IRD32)에 따라 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>)의 값을 유지되고 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)의 값은 변경될 수 있다. 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>) 및 변경된 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 2 메모리 뱅크에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
다음으로, 뱅크 그룹 모드의 동작을 설명하면, 제 1 타이밍(t0)에 커맨드가 입력되고, 제 1 타이밍(t0) 기준으로 두 번째 클럭 신호의 한 주기 구간(DSEL) 동안 외부 어드레스 신호들(CA<0:5>)이 입력될 수 있다.
제 1 타이밍(t0)에 BL32 리드 명령(RD32)과 외부 어드레스 신호들(CA<0:5>)이 입력되면 어드레스 제어회로(105-1)가 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3), 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:3>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)을 생성할 수 있다.
제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3) 및 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>)에 따라 제 1 뱅크 그룹(BG0)의 메모리 뱅크가 선택될 수 있다.
제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 1 뱅크 그룹(BG0)의 메모리 뱅크에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
제 2 타이밍(t1)에 새로운 BL32 리드 명령(RD32)과 외부 어드레스 신호들(CA<0:5>)이 입력되면, 어드레스 제어회로(105-1)가 제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3) 및 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>)을 생성할 수 있다.
제 3 뱅크 그룹 어드레스 래치 신호들(ADDLATP_BG0, ADDLATP_BG1, ADDLATP_BG2, ADDLATP_BG3) 및 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>)에 따라 제 2 뱅크 그룹(BG1)의 메모리 뱅크가 선택될 수 있다.
제 2 타이밍(t1)에 입력된 제 2 뱅크 그룹(BG1)에 대한 BL32 리드 명령(RD32)에 상응하는 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD _PRE<0:5>)에 의해 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)의 값이 변경될 수 있다. 변경된 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 2 뱅크 그룹(BG1)의 메모리 뱅크에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
한편, 제 2 타이밍(t1)에 다른 뱅크 그룹에 대한 BL32 리드 명령(RD32)이 입력되지 않았을 경우에는 기 언급한 바와 같이, BL32 기준으로 같은 뱅크 그룹을 tCCD_S 간격으로 동작시키기 위한 타이밍 마진이 부족하므로 해당 구간(t1-t2)에 리드 동작을 수행하지 않는 공백 구간을 필요로 하며 이를 버블(Bubble)이라 칭할 수 있다. 구간(t1-t2) 동안 제 1 타이밍(t0)에 입력된 제 1 뱅크 그룹(BG0)에 대한 BL32 리드 명령(RD32)에 상응하는 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD _PRE<0:5>)이 추후 설명할 제 1 뱅크 그룹(BG0)의 메모리 뱅크에 대한 제 2 BL32 리드 동작을 위해 도 3의 제 2 파이프 레지스터(222)에 저장되어 그 값이 유지될 수 있다.
제 3 타이밍(t2)에 제 1 뱅크 그룹(BG0)의 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다.
제 1 뱅크 그룹(BG0)에 대한 BL32 리드 명령(RD32)에 상응하는 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD _PRE<0:5>)은 제 2 파이프 레지스터(222)에 기 저장되어 그 값이 유지되고 있다. 따라서 제 2 타이밍(t1)에 제 2 뱅크 그룹(BG1)에 맞도록 변경된 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)의 값이 제 3 타이밍(t2)에 내부 리드 명령(IRD32)에 따라 제 1 뱅크 그룹(BG0)에 맞도록 다시 변경될 수 있다. 제 1 뱅크 그룹(BG0)에 맞도록 다시 변경된 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 1 뱅크 그룹(BG0)의 메모리 뱅크에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
제 4 타이밍(t3)에 제 2 뱅크 그룹(BG1)의 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다.
제 2 뱅크 그룹(BG1)에 대한 BL32 리드 명령(RD32)에 상응하는 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD _PRE<0:5>)은 제 2 파이프 레지스터(222)에 기 저장되어 그 값이 유지되고 있다. 따라서 제 3 타이밍(t2)에 제 1 뱅크 그룹(BG0)에 맞도록 변경된 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)의 값이 제 4 타이밍(t3)에 내부 리드 명령(IRD32)에 따라 제 2 뱅크 그룹(BG1)에 맞도록 다시 변경될 수 있다. 제 2 뱅크 그룹(BG1)에 맞도록 다시 변경된 제 3 뱅크 어드레스 래치 신호들(CBANKTB<0:1>) 및 제 3 컬럼 어드레스 래치 신호들(BYAC<0:5>)에 따라 제 2 뱅크 그룹(BG1)의 메모리 뱅크에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
상술한 16 뱅크 모드와 달리 뱅크 그룹 모드는 BL32 리드 동작 시 제 1 BL32 리드 동작 및 제 2 BL32 리드 동작이 연속으로 이루어지지 못하고, 제 1 BL32 리드 동작을 수행하고 다른 뱅크 그룹에 대한 리드를 수행하는 구간 또는 버블 이후 제 2 BL32 리드 동작을 수행할 수 있다. 따라서 제 1 BL32 리드 동작 시의 제 1 리드 어드레스 래치 신호들(BA_RD_PRE<0:3>, BYAC_RD _PRE<0:5>)을 저장하였다가 제 2 BL32 리드 동작 시 사용하기 위해 라이트와 리드 각각에 대하여 독립적인 어드레스 래치가 가능한 도 3과 같은 형태의 어드레스 제어회로(105-1)를 구성할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 어드레스 제어회로(105-2)의 구성을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 어드레스 제어회로(105-2)는 도 1을 참조하여 설명한 제어 회로(105)에 포함될 수 있다.
어드레스 제어회로(105-2)는 리드/라이트 통합 어드레스 래치(300), 파이프 레지스터(400), 디코더(500) 및 입출력 제어 회로(600)로 구성될 수 있다. 리드/라이트 통합 어드레스 래치(300), 파이프 레지스터(400), 디코더(500) 및 입출력 제어 회로(600)는 클럭 신호(미 도시)를 입력 받아 동작할 수 있다.
리드/라이트 통합 어드레스 래치(300)는 외부 어드레스 신호들(CA<0:5>)을 제 1 신호 패스를 통해 반도체 장치(100)의 리드 명령 및 라이트 명령에 따라 래치하여 출력단을 통해 출력하고, BL32 리드 동작 시에는 제 2 신호 패스를 통해 상기 외부 어드레스 신호들(CA<0:5>)을 래치하였다가 내부 리드 명령에 따라 제 1 출력 라인(701)을 통해 출력하도록 구성될 수 있다. 제 1 출력 라인(701)은 파이프 레지스터(400)와 연결될 수 있다. 제 1 출력 라인(701)과 연결된 제 2 출력 라인(702)은 디코더(500)와 연결될 수 있다.
리드/라이트 통합 어드레스 래치(300)는 리드 명령 신호(RDTF), 라이트 명령 신호(WTF), 내부 리드 명령 신호(IRDTF), 제 1 리드 타이밍 신호(RD32CK) 및 제 2 리드 타이밍 신호(RD2nd)에 따라 외부 어드레스 신호들(CA<0:5>)을 래치하여 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)을 생성할 수 있다. 리드/라이트 통합 어드레스 래치(300)는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)을 파이프 레지스터(400) 및 디코더(500)에 제공할 수 있다.
제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)은 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>)과 제 1 통합 컬럼 어드레스 래치 신호들(BYAC_MRG<0:5>)로 구분될 수 있다. 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>)은 도 2의 복수의 메모리 뱅크들(BK)을 선택하기 위한 뱅크 어드레스로서 사용될 수 있다. 제 1 통합 컬럼 어드레스 래치 신호들(BYAC_MRG<0:5>)은 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>)에 의해 선택된 메모리 뱅크의 컬럼 억세스를 위한 컬럼 어드레스로서 사용될 수 있다.
리드/라이트 통합 어드레스 래치(300)는 리드 명령 신호(RDTF)와 라이트 명령 신호(WTF) 중에서 어느 하나라도 활성화되면 외부 어드레스 신호들(CA<0:5>)을 래치하고 래치된 신호들을 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다. 리드/라이트 통합 어드레스 래치(300)는 제 1 리드 타이밍 신호(RD32CK)에 따라 외부 어드레스 신호들(CA<0:5>)을 래치하여 제 1 래치 신호들을 생성하고 제 1 래치 신호들을 제 2 리드 타이밍 신호(RD2nd)에 따라 래치하여 제 2 래치 신호들을 생성하며 제 2 래치 신호들을 내부 리드 명령 신호(IRDTF)에 따라 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다.
파이프 레지스터(400)는 반도체 장치(100)의 라이트 동작에 대응되는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)을 제 1 출력 라인(701)을 통해 복수의 입출력 제어 신호들(650)에 따라 저장하고, 저장된 신호를 제 2 출력 라인(702)을 통해 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다.
디코더(500)는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)을 제 2 출력 라인(702)을 통해 입력 받아 디코딩하여 제 2 통합 어드레스 래치 신호들(ADD_BG0, ADD_BG1, ADD_BG2, ADD_BG3, BADD<0:3>, CADD<0:5>)을 생성할 수 있다. 제 2 통합 어드레스 래치 신호들(ADD_BG0, ADD_BG1, ADD_BG2, ADD_BG3, BADD<0:3>, CADD<0:5>)은 제 2 통합 뱅크 그룹 어드레스 래치 신호들(ADD_BG0, ADD_BG1, ADD_BG2, ADD_BG3), 제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)로 구분될 수 있다.
디코더(500)는 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>) 중에서 일부 비트들(예를 들어, BA_MRG<0:1>)을 디코딩하여 제 2 통합 뱅크 그룹 어드레스 래치 신호들(ADD_BG0, ADD_BG1, ADD_BG2, ADD_BG3)을 생성하고, 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>) 중에서 나머지 비트들(예를 들어, BA_MRG<2:3>)을 디코딩하여 제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>)을 생성할 수 있다. 디코더(500)는 제 1 통합 컬럼 어드레스 래치 신호들(BYAC_MRG<0:5>)을 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)로서 출력할 수 있다.
입출력 제어 회로(600)는 반도체 장치(100)의 라이트 동작 시 정해진 조건에 맞도록 복수의 입출력 제어 신호들(650)을 생성할 수 있다. 입출력 제어 회로(600)는 라이트 명령 신호(WTF)를 기준으로 생성된 적어도 하나의 신호를 기준으로 생성된 적어도 하나의 신호에 따라 복수의 입출력 제어 신호들(650)을 생성할 수 있다.
입출력 제어 회로(600)는 반도체 장치(100)의 리드 동작 시에는 리드/라이트 통합 어드레스 래치(300)에서 출력되는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)이 파이프 레지스터(400)에 입력되지 않도록 복수의 입출력 제어 신호들(650)의 값들을 제어할 수 있다. 따라서 파이프 레지스터(400)는 반도체 장치(100)의 라이트 동작 시에만 동작하고, 반도체 장치(100)의 리드 동작 시에는 그 동작이 중지될 수 있다.
입출력 제어 회로(600)는 복수의 카운터들(610-640)을 포함할 수 있다. 제 1 카운터(PIN counter)(610)는 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>)의 입력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 2 카운터(POUT counter)(620)는 제 1 통합 뱅크 어드레스 래치 신호들(BA_MRG<0:3>)의 출력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 3 카운터(PIN counter)(630)는 제 1 통합 컬럼 어드레스 래치 신호들(BYAC_MRG<0:5>)의 입력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다. 제 4 카운터(POUT counter)(640)는 제 1 통합 컬럼 어드레스 래치 신호들(BYAC_MRG<0:5>)의 출력 타이밍을 제어하기 위한 제어 신호를 생성할 수 있다.
도 6은 도 5의 리드/라이트 통합 어드레스 래치(300)의 구성을 나타낸 도면이다.
도 6을 참조하면, 리드/라이트 통합 어드레스 래치(300)는 제 1 어드레스 처리부(310) 및 제 2 어드레스 처리부(320)로 구성될 수 있다. 제 1 어드레스 처리부(310)가 제 1 신호 패스로서 사용될 수 있고, 제 2 어드레스 처리부(320)가 제 2 신호 패스로서 사용될 수 있다.
제 1 어드레스 처리부(310)는 리드/라이트 명령 신호(WT_RD) 및 반전된 리드/라이트 명령 신호(WTB_RDB)에 따라 외부 어드레스 신호들(CA<0:5>)을 래치하고, 래치된 신호들을 출력단(313)을 통해 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다.
제 1 어드레스 처리부(310)는 복수의 래치들(311) 및 복수의 로직 게이트들(312)로 구성될 수 있다. 복수의 래치들(311)은 반전된 리드/라이트 명령 신호(WTB_RDB)에 따라 외부 어드레스 신호들(CA<0:5>)을 래치할 수 있다. 복수의 로직 게이트들(312)은 복수의 래치들(311)에 래치된 신호들을 리드/라이트 명령 신호(WT_RD) 및 반전된 리드/라이트 명령 신호(WTB_RDB)에 따라 출력단(313)을 통해 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다.
제 2 어드레스 처리부(320)는 제 1 어드레스 처리부(310)에 래치된 외부 어드레스 신호들(CA<0:5>)을 내부 리드 명령 신호(IRDTF), 제 1 리드 타이밍 신호(RD32CK) 및 제 2 리드 타이밍 신호(RD2nd)에 따라 제어하여 출력단(313)을 통해 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)을 생성할 수 있다.
제 2 어드레스 처리부(320)는 제 1 어드레스 처리부(310)에 래치된 외부 어드레스 신호들(CA<0:5>)을 제 1 리드 타이밍 신호(RD32CK)에 따라 래치하여 제 1 래치 신호들(LATB1)을 생성하고, 제 1 래치 신호들(LATB1)을 제 2 리드 타이밍 신호(RD2nd)에 따라 래치하여 제 2 래치 신호들(LATB2)을 생성하며, 제 2 래치 신호들(LATB2)을 내부 리드 명령 신호(IRDTF) 및 반전된 내부 리드 명령 신호(IRDTFB)에 따라 출력단(313)을 통해 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다.
제 2 어드레스 처리부(320)는 복수의 제 1 래치들(321), 복수의 제 2 래치들(322) 및 복수의 로직 게이트들(323)로 구성될 수 있다. 복수의 제 1 래치들(321)은 제 1 어드레스 처리부(310)에 래치된 외부 어드레스 신호들(CA<0:5>)을 제 1 리드 타이밍 신호(RD32CK)에 따라 래치하여 제 1 래치 신호들(LATB1)을 생성할 수 있다. 복수의 제 2 래치들(322)은 제 1 래치 신호들(LATB1)을 제 2 리드 타이밍 신호(RD2nd)에 따라 래치하여 제 2 래치 신호들(LATB2)을 생성할 수 있다. 복수의 로직 게이트들(323)은 제 2 래치 신호들(LATB2)을 내부 리드 명령 신호(IRDTF) 및 반전된 내부 리드 명령 신호(IRDTFB)에 따라 출력단(313)을 통해 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력할 수 있다.
반전된 내부 리드 명령 신호(IRDTFB), 반전된 리드/라이트 명령 신호(WTB_RDB) 및 리드/라이트 명령 신호(WT_RD)는 도 1의 제어 회로(105)에서 생성될 수 있으며, 또는 어드레스 처리 이외의 리드/라이트 관련 회로 블록에서 생성되어 사용되는 신호일 수 있다. 또한 반전된 내부 리드 명령 신호(IRDTFB), 반전된 리드/라이트 명령 신호(WTB_RDB) 및 리드/라이트 명령 신호(WT_RD)를 어드레스 제어 회로(105-2)에서 생성할 수도 있다.
리드/라이트 통합 어드레스 래치(300)는 반전된 내부 리드 명령 신호(IRDTFB), 반전된 리드/라이트 명령 신호(WTB_RDB) 및 리드/라이트 명령 신호(WT_RD)를 생성하기 위한 제어 로직(330)을 더 포함할 수 있다. 제어 로직(330)은 복수의 로직 게이트들(331-333)을 포함할 수 있다. 제 1 로직 게이트(331)는 라이트 명령 신호(WTF)와 리드 명령 신호(RDTF)를 부정 논리합하여 반전된 리드/라이트 명령 신호(WTB_RDB)를 생성할 수 있다. 제 2 로직 게이트(332)는 라이트 명령 신호(WTF)와 리드 명령 신호(RDTF)를 논리합하여 리드/라이트 명령 신호(WT_RD)를 생성할 수 있다. 제 3 로직 게이트(333)는 내부 리드 명령 신호(IRDTF)를 입력 받아 반전된 내부 리드 명령 신호(IRDTFB)를 생성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 동작 모드별 리드 동작을 나타낸 타이밍도이다.
도 5 내지 도 7을 참조하여, 본 발명의 다른 실시예에 따른 어드레스 제어 회로(105-2)의 동작을 설명하면 다음과 같다.
먼저, 반도체 장치(100)가 뱅크 그룹 모드로 동작하고 BL32 리드 명령과 BL16 리드 명령이 연속 입력되는 케이스 1(Case 1)에 대하여 설명하면, BL32 리드 명령(RD32)과 외부 어드레스 신호들(CA<0:5>)이 입력되고 정해진 타이밍 이후에 리드 명령 신호(RDTF)가 생성될 수 있다.
리드 명령 신호(RDTF)에 의해 반전된 리드/라이트 명령 신호(WTB_RDB)가 생성되고, 반전된 리드/라이트 명령 신호(WTB_RDB)에 따라 외부 어드레스 신호들(CA<0:5>)이 래치될 수 있다.
래치된 외부 어드레스 신호들(CA<0:5>)이 리드/라이트 명령 신호(WT_RD) 및 반전된 리드/라이트 명령 신호(WTB_RDB)에 따라 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력될 수 있다.
제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)이 디코더(500)에 의해 디코딩되어 제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)이 생성될 수 있다.
제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)에 따라 뱅크 그룹 X(BG X)의 메모리 뱅크에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
이어서, BL16 리드 명령(RD16)과 외부 어드레스 신호들(CA<0:5>)이 입력되고 정해진 타이밍 이후에 리드 명령 신호(RDTF)가 생성될 수 있다.
리드 명령 신호(RDTF)에 의해 반전된 리드/라이트 명령 신호(WTB_RDB)가 생성되고, 반전된 리드/라이트 명령 신호(WTB_RDB)에 따라 커맨드/어드레스 신호(CA)가 래치되어 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력될 수 있다.
제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)이 디코더(500)에 의해 디코딩되어 제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)이 생성될 수 있다.
제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)에 따라 뱅크 그룹 Y(BG Y)의 메모리 뱅크에 대한 BL16 리드 동작이 수행될 수 있다.
한편, 뱅크 그룹 X(BG X)에 대응되는 BL32 리드 명령(RD32)이 입력되고 정해진 각각의 타이밍 이후에 제 1 리드 타이밍 신호(RD32CK) 및 제 2 리드 타이밍 신호(RD2nd)가 생성될 수 있다. 제 1 리드 타이밍 신호(RD32CK)는 BL32 리드 명령(RD32)이 입력되고 2tCK 이후 생성될 수 있고, 제 2 리드 타이밍 신호(RD2nd)는 제 1 리드 타이밍 신호(RD32CK)와 내부 리드 명령 신호(IRDTF)를 부정 논리합한 타이밍으로 생성될 수 있다.
제 1 리드 타이밍 신호(RD32CK)에 따라 제 1 래치 신호들(LATB1)이 생성되고, 제 2 리드 타이밍 신호(RD2nd)에 따라 제 2 래치 신호들(LATB2)이 생성될 수 있다.
뱅크 그룹 Y(BG Y)에 대한 BL16 리드 동작을 수행하는 동안 뱅크 그룹 X(BG X)에 대한 BL32 리드 명령(RD32)에 상응하는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>) 즉, 제 2 래치 신호들(LATB2)이 뱅크 그룹 X(BG X)의 메모리 뱅크에 대한 제 2 BL32 리드 동작을 위해 제 2 어드레스 처리부(320)에 저장 및 유지될 수 있다.
뱅크 그룹 Y(BG Y)의 메모리 뱅크에 대한 BL16 리드 동작 이후에, 뱅크 그룹 X(BG X)의 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다. 내부 리드 명령(IRD32)에 따라 내부 리드 명령 신호(IRDTF)가 생성될 수 있다.
내부 리드 명령 신호(IRDTF) 및 반전된 내부 리드 명령 신호(IRDTFB)에 따라 제 2 래치 신호들(LATB2)이 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)로서 출력될 수 있다.
제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>)이 디코더(500)에 의해 디코딩되어 제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)이 생성될 수 있다.
제 2 통합 뱅크 어드레스 래치 신호들(BADD<0:3>) 및 제 2 통합 컬럼 어드레스 래치 신호들(CADD<0:5>)에 따라 뱅크 그룹 X(BG X)의 메모리 뱅크에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
다음으로, 반도체 장치(100)가 뱅크 그룹 모드로 동작하고 BL32 리드 명령이 연속 입력되는 케이스 2(Case 2)에 대하여 설명하면, BL32 리드 명령(RD32)에 따라 뱅크 그룹 Z(BG Z)에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
이어서, 새로운 BL32 리드 명령(RD32)에 따라 뱅크 그룹 A(BG A)에 대한 제 1 BL32 리드 동작이 수행될 수 있다.
뱅크 그룹 A(BG A)에 대한 BL32 리드 명령(RD32)의 제 1 BL32 리드 동작이 수행되는 동안 뱅크 그룹 Z(BG Z)에 해당하는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>) 즉, 제 2 래치 신호들(LATB2)이 제 2 어드레스 처리부(320)에 저장 및 유지될 수 있다.
뱅크 그룹 A(BG A)에 대한 BL32 리드 명령(RD32)의 제 1 BL32 리드 동작이 수행된 이후, 뱅크 그룹 Z(BG Z)의 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다.
뱅크 그룹 Z(BG Z)에 대한 내부 리드 명령(IRD32)에 따라 뱅크 그룹 Z(BG Z)에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
뱅크 그룹 Z(BG Z)에 대한 내부 리드 명령(IRD32)의 제 2 BL32 리드 동작이 수행되는 동안 뱅크 그룹 A(BG A)에 해당하는 제 1 통합 어드레스 래치 신호들(BA_MRG<0:3>, BYAC_MRG<0:5>) 즉, 제 2 래치 신호들(LATB2)이 제 2 어드레스 처리부(320)에 저장 및 유지될 수 있다.
뱅크 그룹 Z(BG Z)에 대한 내부 리드 명령(IRD32)에 따른 제 2 BL32 리드 동작이 수행된 이후, 뱅크 그룹 A(BG A)의 메모리 뱅크에 대한 BL32 리드 명령(RD32)의 제 2 BL32 리드 동작을 수행하기 위한 내부 리드 명령(IRD32)이 반도체 장치(100) 내부적으로 생성될 수 있다.
뱅크 그룹 A(BG A)에 대한 내부 리드 명령(IRD32)에 따라 뱅크 그룹 A(BG A)에 대한 제 2 BL32 리드 동작이 수행될 수 있다.
본 발명의 다른 실시예에 따른 어드레스 제어 회로(105-2)는 제 1 BL32 리드 동작만을 수행한 뱅크 그룹 1의 어드레스들을 뱅크 그룹 2에 대한 제 1 BL32 리드 동작을 수행하는 구간과 버블에 해당하는 구간 동안 리드/라이트 통합 어드레스 래치(300)가 저장하였다가, 뱅크 그룹 1의 제 2 BL32 리드 동작을 수행하기 전에 출력하여 사용할 수 있다. 따라서 도 5와 같이, 어드레스 제어 회로(105-2)를 도 3의 실시예에 비해 감소된 회로 구성 즉, 하나의 리드/라이트 통합 어드레스 래치(300), 하나의 파이프 레지스터(400) 및 하나의 디코더(500) 만으로 구성할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하여 출력단을 통해 출력하도록 구성된 제 1 어드레스 처리부; 및
    버스트 랭스(Burst Length)가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 내부 리드 명령에 따라 상기 출력단을 통해 출력하도록 구성된 제 2 어드레스 처리부를 포함하는 어드레스 래치.
  2. 제 1 항에 있어서,
    상기 제 1 값은 상기 버스트 랭스의 기본 값의 정수배에 해당하는 값인 어드레스 래치.
  3. 제 1 항에 있어서,
    상기 제 1 어드레스 처리부는
    상기 리드 명령과 상기 라이트 명령에 따라 생성되는 리드/라이트 명령 신호에 따라 상기 외부 어드레스 신호들을 래치하도록 구성된 복수의 래치들, 및
    상기 복수의 래치들에 래치된 신호들을 상기 리드/라이트 명령 신호에 따라 상기 출력단으로 출력하도록 구성된 복수의 로직 게이트들을 포함하는 어드레스 래치.
  4. 제 1 항에 있어서,
    상기 제 2 어드레스 처리부는
    상기 외부 어드레스 신호들을 제 1 리드 타이밍 신호에 따라 래치하여 제 1 래치 신호들을 생성하도록 구성된 복수의 제 1 래치들,
    상기 제 1 래치 신호들을 제 2 리드 타이밍 신호에 따라 래치하여 제 2 래치 신호들을 생성하도록 구성된 복수의 제 2 래치들, 및
    상기 제 2 래치 신호들을 상기 내부 리드 명령에 따라 상기 출력단을 통해 출력하도록 구성된 복수의 로직 게이트들을 포함하는 어드레스 래치.
  5. 제 4 항에 있어서,
    상기 제 1 리드 타이밍 신호는 클럭 신호를 기준으로 상기 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령이 생성된 후 설정 시차를 두고 생성되고, 상기 제 2 리드 타이밍 신호는 상기 제 1 리드 타이밍 신호와 상기 내부 리드 명령의 논리 조합의 결과가 생성되는 타이밍에 생성되는 어드레스 래치.
  6. 반도체 장치의 외부에서 입력되는 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하고 래치된 신호들을 제 1 출력 라인을 통해 출력하고, 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 래치된 신호들을 내부 리드 명령에 따라 상기 제 1 출력 라인을 통해 출력하도록 구성된 리드/라이트 통합 어드레스 래치;
    상기 반도체 장치의 라이트 동작 시 상기 제 1 출력 라인을 통해 출력되는 신호들을 복수의 입출력 제어 신호들에 따라 입력 받아 저장하고 저장된 신호들을 상기 제 1 출력 라인과 연결된 제 2 출력 라인을 통해 출력하도록 구성된 파이프 레지스터; 및
    상기 제 2 출력 라인을 통해 출력된 신호들을 입력 받아 디코딩하여 뱅크 그룹 어드레스, 뱅크 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 생성하도록 구성된 디코더를 포함하는 어드레스 제어 회로.
  7. 제 6 항에 있어서,
    상기 반도체 장치의 라이트 동작 시 정해진 조건에 맞도록 상기 복수의 입출력 제어 신호들을 생성하고, 상기 반도체 장치의 리드 동작 시 상기 어드레스 래치에서 출력되는 신호들이 상기 제 2 출력 라인을 통해 출력되지 않도록 상기 복수의 입출력 제어 신호들의 값들을 제어하도록 구성된 입출력 제어 회로를 더 포함하는 어드레스 제어 회로.
  8. 제 6 항에 있어서,
    상기 리드/라이트 통합 어드레스 래치는
    상기 외부 어드레스 신호들을 상기 리드 명령 및 상기 라이트 명령에 따라 래치하여 상기 제 1 출력 라인을 통해 출력하도록 구성된 제 1 어드레스 처리부, 및
    버스트 랭스가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 상기 내부 리드 명령에 따라 상기 제 1 출력 라인을 통해 출력하도록 구성된 제 2 어드레스 처리부를 포함하는 어드레스 제어 회로.
  9. 제 6 항에 있어서,
    상기 제 1 값은 상기 버스트 랭스의 기본 값의 정수배에 해당하는 값인 어드레스 제어 회로.
  10. 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들이 복수의 메모리 뱅크들로 구분되는 메모리 영역;
    상기 메모리 영역과 연결되고, 반도체 장치 외부 또는 상기 메모리 영역과 데이터를 교환하도록 구성된 데이터 입출력 회로;
    상기 반도체 장치의 외부에서 입력되는 외부 어드레스 신호들을 리드 명령 및 라이트 명령에 따라 래치하고 래치된 신호들을 제 1 출력 라인을 통해 출력하고, 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 내부 리드 명령에 따라 상기 제 1 출력 라인을 통해 출력하며, 상기 제 1 출력 라인을 통해 출력된 신호들을 디코딩하여 뱅크 그룹 어드레스, 뱅크 어드레스 및 컬럼 어드레스를 생성하도록 구성된 어드레스 제어 회로; 및
    상기 뱅크 그룹 어드레스, 상기 뱅크 어드레스 및 상기 컬럼 어드레스를 디코딩하고, 디코딩 결과에 따라 상기 메모리 영역을 억세스하도록 구성된 어드레스 디코더를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 반도체 장치의 동작 모드로서, 상기 복수의 메모리 뱅크들을 복수의 뱅크 그룹으로 구분하여 제어하는 뱅크 그룹 모드를 포함하며,
    상기 반도체 장치의 동작 모드가 상기 뱅크 그룹 모드로 설정된 상태에서 상기 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령이 입력되면, 상기 반도체 장치는 상기 복수의 뱅크 그룹 중에서 제 1 뱅크 그룹에 대해서 상기 제 1 값의 절반에 해당하는 버스트 랭스의 리드 동작을 먼저 수행한 후, 제 2 뱅크 그룹에 대한 리드 동작을 수행하는 구간 또는 공백 구간 이후 상기 제 1 뱅크 그룹의 나머지 절반에 해당하는 버스트 랭스의 리드 동작을 수행하도록 구성되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 값은 상기 버스트 랭스의 기본 값의 정수배에 해당하는 값인 반도체 장치.
  13. 제 10 항에 있어서,
    상기 어드레스 제어 회로는
    상기 외부 어드레스 신호들을 상기 리드 명령 및 상기 라이트 명령에 따라 래치하여 상기 제 1 출력 라인을 통해 출력하도록 구성된 제 1 어드레스 처리부, 및
    상기 버스트 랭스가 제 1 값으로 설정된 상기 리드 명령에 따라 상기 외부 어드레스 신호들을 래치하였다가 상기 내부 리드 명령에 따라 상기 제 1 출력 라인을 통해 출력하도록 구성된 제 2 어드레스 처리부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 어드레스 처리부는
    상기 리드 명령과 상기 라이트 명령에 따라 생성되는 리드/라이트 명령 신호에 따라 상기 외부 어드레스 신호들을 래치하도록 구성된 복수의 래치들, 및
    상기 복수의 래치들에 래치된 신호들을 상기 리드/라이트 명령 신호에 따라 상기 출력단으로 출력하도록 구성된 복수의 로직 게이트들을 포함하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 2 어드레스 처리부는
    상기 외부 어드레스 신호들을 제 1 리드 타이밍 신호에 따라 래치하여 제 1 래치 신호들을 생성하도록 구성된 복수의 제 1 래치들,
    상기 제 1 래치 신호들을 제 2 리드 타이밍 신호에 따라 래치하여 제 2 래치 신호들을 생성하도록 구성된 복수의 제 2 래치들, 및
    상기 제 2 래치 신호들을 상기 내부 리드 명령에 따라 상기 출력단을 통해 출력하도록 구성된 복수의 로직 게이트들을 포함하는 반도체 장치.
  16. 제 10 항에 있어서,
    상기 어드레스 제어 회로는
    상기 반도체 장치의 라이트 동작 시 상기 제 1 출력 라인을 통해 출력되는 신호들을 복수의 입출력 제어 신호들에 따라 입력 받아 저장하고 저장된 신호들을 상기 제 1 출력 라인과 연결된 제 2 출력 라인을 통해 출력하도록 구성된 파이프 레지스터, 및
    상기 제 2 출력 라인을 통해 출력된 신호들을 입력 받아 디코딩하여 상기 뱅크 그룹 어드레스, 상기 뱅크 어드레스 및 상기 컬럼 어드레스를 생성하도록 구성된 디코더를 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 반도체 장치의 라이트 동작 시 정해진 조건에 맞도록 상기 복수의 입출력 제어 신호들을 생성하고, 상기 반도체 장치의 리드 동작 시 상기 제 2 출력 라인을 통해 출력된 신호들이 상기 제 2 출력 라인을 통해 출력되지 않도록 상기 복수의 입출력 제어 신호들의 값들을 제어하도록 구성된 입출력 제어 회로를 더 포함하는 반도체 장치.
KR1020210119099A 2021-09-07 2021-09-07 어드레스 래치, 어드레스 제어회로 및 이를 포함하는 반도체 장치 KR20230036356A (ko)

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