JP5020489B2

JP5020489B2 - リフレッシュの実行時に、リフレッシュするバンクの個数を可変できる半導体メモリ装置及びその動作方法

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Publication number: JP5020489B2
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Description

本発明は、半導体メモリ装置に係り、具体的には、半導体メモリ装置でリフレッシュ動作時にリフレッシュを行うバンクの数を可変させうる半導体メモリ装置及びその動作方法に関する。

ダイナミックランダムアクセスメモリ装置（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＤＲＡＭ）は、その特性上、周期的にメモリ装置内のそれぞれのメモリセルに周期的にリフレッシュを実行し、メモリの容量が大きくなるほどリフレッシュにかかる時間は長くなり、リフレッシュを行う時には、リフレッシュを行うメモリバンクは他の動作を行えない。

また、半導体メモリ装置があらゆるメモリバンクを一度にリフレッシュする時には、半導体メモリ装置は、他の動作を全く行えず、また、あらゆるメモリバンクを同時にリフレッシュすることにより、半導体メモリ装置の全体的な速度が遅くなる恐れがある。

したがって、一般的に、半導体メモリ装置が複数のメモリバンクを備えている場合には、それぞれのメモリバンクを一つずつリフレッシュする。この時、リフレッシュを行うメモリバンクを指定する必要性が存在し、このために、外部のメモリコントローラでリフレッシュを行うメモリバンクを指定するバンクアドレスを生成する。この時に生成されたバンクアドレスは、半導体メモリ装置のバンクアドレス入力端を介して入力されて、リフレッシュ動作を制御する。

図１は、一般的な半導体メモリシステムのリフレッシュの実行を示すブロック図である。

図１に示すように、リフレッシュを行う半導体メモリシステムは、メモリコントローラ１０１及び複数のＤＲＡＭ１０３より構成される。メモリコントローラ１０１は、ＤＲＡＭ１０３がリフレッシュを行うようにリフレッシュ実行命令信号と、リフレッシュを行うバンクアドレスとをＤＲＡＭ１０３に出力する。ＤＲＡＭ１０３は、複数のメモリバンク１１１、１１３、１１５、１１７、バンクアドレスバッファ１２１、命令バッファ１２３、命令デコーダ１２５、リフレッシュ周期保証の遅延回路１２７及びリフレッシュ制御ブロック１２９を備える。

メモリバンク１１１、１１３、１１５、１１７は、複数のメモリセルより構成されてデータを保存し、データの放電を防止するために、周期的にリフレッシュを行う必要がある。図１の従来技術では、リフレッシュ制御ブロック１２９により選択された一つのメモリバンクのみがリフレッシュされ、他のメモリバンクは、他の動作を行う。命令バッファ１２３は、メモリコントローラ１０１から出力されたリフレッシュ関連命令を含んだ命令信号を入力されて保存する。命令デコーダ１２３は、命令信号をデコーディングして解釈する機能を行う。リフレッシュ周期保証の遅延回路１２７は、命令デコーダ１２５からリフレッシュ開始信号を入力され、前記リフレッシュ開始信号が印加された後、メモリバンクのリフレッシュが完了するのに十分な遅延時間後に、リフレッシュ終了信号をリフレッシュ制御ブロック１２９に出力する。リフレッシュ制御ブロック１２９は、バンクアドレスバッファ１２１から出力されたバンクアドレスと、命令デコーダ１２５から出力されたリフレッシュ開始命令とに応答して、リフレッシュを行うメモリバンクのワードライン（Ｗ／Ｌ）をイネーブルさせてリフレッシュを行い、リフレッシュ周期保証の遅延回路１２７から出力されたリフレッシュ終了信号に応答して、該当メモリバンクのリフレッシュを完了する。

ＤＲＡＭ装置でのバンクアドレスのための入力ピンの数は固定されている。もし、一つのＤＲＡＭの中にメモリバンクが図１に示すように、四つが含まれていれば、バンクアドレスのピンは二つより構成されて、各アドレスの信号によって四つのメモリバンクのうち、一つを指定できる。

このようなバンクアドレスを利用したリフレッシュアドレスの設定方法は、特定の一つのメモリバンクのみを指定するため、リフレッシュバンクの個数を可変させることができなかった。また、一つのメモリバンクのみを選択してリフレッシュを行うため、全体のメモリバンクをリフレッシュするためには、ＤＲＡＭのリフレッシュに必要な時間が長くなる。そして、メモリの容量が大きくなるほどリフレッシュに消費される時間が長くなり、半導体メモリシステムでの他の動作、すなわち、読み取り及び記録動作に必要な時間を延ばせない。

本発明が達成しようとする技術的課題は、リフレッシュが行われるメモリバンクの数を可変させうる半導体メモリ装置を提供するところにある。

本発明が達成しようとする他の技術的課題は、リフレッシュが行われる間に使用されていなかった制御アドレスを利用して、リフレッシュを行うメモリバンクを指定できる半導体メモリ装置を提供するところにある。

前記本発明の目的を達成するために、本発明の特徴によれば、半導体メモリ装置は、複数のメモリバンクと、前記複数のメモリバンクのうち、リフレッシュを行う少なくとも一つのメモリバンクを指定する制御アドレスに応答し、前記リフレッシュを行う少なくとも一つのメモリバンクのリフレッシュを制御するリフレッシュ制御ブロックとを備え、前記制御アドレスは、前記複数のメモリバンクの読み出し及び／または記録動作時に更に使用される信号であることを特徴とする。

好ましくは、前記リフレッシュ制御ブロックは、前記制御アドレス信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記少なくとも一つのメモリバンクに対するリフレッシュを制御するバンクリフレッシュ制御部を備える。

一実施形態で、前記バンクリフレッシュ制御部は、前記各制御アドレス及び前記リフレッシュ開始信号をＮＡＮＤ演算するための複数のＮＡＮＤゲートと、前記複数のＮＡＮＤゲートのそれぞれに連結され、前記ＮＡＮＤゲートの出力信号及び前記リフレッシュ終了信号をＮＯＲ演算して、各メモリバンクのリフレッシュ制御信号を出力するための複数のＮＯＲゲートとを備える。

好ましくは、前記リフレッシュ制御ブロックは、前記バンクアドレスをデコーディングして、第２バンクアドレスを出力するためのバンクアドレスデコーダと、前記制御アドレス及び前記第２バンクアドレスを入力されて、前記リフレッシュする少なくとも一つのバンクを選択するバンク選択信号を出力するバンク選択部と、前記バンク選択信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記複数のメモリバンクのうち、前記少なくとも一つのメモリバンクのリフレッシュを制御するバンクリフレッシュ制御部とを備える。

一実施形態で、バンク選択部は、前記制御アドレス及び前記第２バンクアドレスのＯＲ演算によりリフレッシュするバンクを指定できる。

前記半導体メモリ装置は、ＤＲＡＭでありうる。また、前記制御アドレス信号は、カラムアドレス信号及び／またはローアドレス信号でありうる。

本発明の特徴を達成するための本発明の他の特徴によれば、半導体メモリシステムは、リフレッシュ命令及び制御アドレスを生成するためのメモリコントローラと、それぞれの半導体メモリ装置が複数のメモリバンク及びリフレッシュ制御ブロックを備え、前記リフレッシュ制御ブロックは、前記複数のメモリバンクのうち、リフレッシュを行う少なくとも一つのメモリバンクを指定する前記制御アドレス及び前記リフレッシュ命令に応答して、前記少なくとも一つのメモリバンクのリフレッシュを制御する複数の半導体メモリ装置を備え、前記制御アドレスは、前記複数のメモリバンクの読み出し及び／または記録動作時に更に使用される信号であることを特徴とする。

好ましくは、前記複数の半導体メモリ装置のそれぞれは、前記メモリコントローラから出力された前記制御アドレスを臨時保存するための制御アドレスバッファを更に備える。

好ましくは、前記メモリコントローラは、バンクアドレスを更に生成し、前記リフレッシュ制御ブロックは、リフレッシュを行う前記少なくとも一つのメモリバンクを指定する前記制御アドレス及び前記バンクアドレスに応答し、前記少なくとも一つのメモリバンクのリフレッシュを制御する。

更に好ましくは、前記メモリコントローラは、特定の一つのメモリバンクをリフレッシュするように命令する場合には、特定のメモリバンクを指定するバンクアドレスを生成し、あらゆるメモリバンクまたは複数のメモリバンクをリフレッシュするように命令する場合には、複数個及び／またはあらゆるメモリバンクを指定する制御アドレスを生成する。

更に好ましくは、前記リフレッシュ制御ブロックは、前記バンクアドレスをデコーディングして、第２バンクアドレスを出力するためのバンクアドレスデコーダと、前記制御アドレス及び前記第２バンクアドレスを入力されて、前記リフレッシュする少なくとも一つのバンクを選択するバンク選択信号を出力するバンク選択部と、前記バンク選択信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記複数のメモリバンクのうち、前記少なくとも一つのメモリバンクのリフレッシュを制御するバンクリフレッシュ制御部とを備える。

前記制御アドレスは、前記半導体メモリ装置がリフレッシュを行う時には、リフレッシュする前記少なくとも一つのメモリバンクを指定し、前記半導体メモリ装置が読み出し及び／または書き込み動作を行う時には、前記半導体メモリ装置のメモリアドレスを指定できる。

本発明に係る半導体メモリ装置によれば、リフレッシュ動作時に制御アドレスを利用して、リフレッシュ対象となるメモリバンクの数を可変させ、システムの全体的な動作中に、半導体メモリ装置のリフレッシュに割当てられる時間を更に短縮させたり変化させうるため、半導体システムの全体的な性能を改善させうる。

本発明と、本発明の動作性の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付された図面を参照して、本発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。

図２は、本発明に係る半導体メモリシステムのリフレッシュの実行を示すブロック図である。

図２に示すように、半導体メモリシステムは、メモリコントローラ２０１及び複数のＤＲＡＭ２０３より構成される。それぞれのＤＲＡＭ２０３は、複数のメモリバンク２１１、２１３、２１５、２１７、リフレッシュの動作に必要なバンクアドレスバッファ２２１、命令バッファ２２３、命令デコーダ２２５、リフレッシュ周期保証の遅延回路２２７、リフレッシュ制御ブロック２２９及び制御アドレスバッファ２３１を備える。

図２に示すように、メモリコントローラ２０１は、ＤＲＡＭがリフレッシュ動作を行うように、リフレッシュ命令と、リフレッシュされるメモリバンクを指定するバンクアドレスと制御アドレスとを出力する。バンクアドレスは、ＤＲＡＭ内のバンクアドレスバッファ２２１を経てリフレッシュ制御ブロック２２９に入力され、制御アドレスは、ＤＲＡＭ内の制御アドレスバッファ２３１を経てリフレッシュ制御ブロック２２９に入力される。

前記バンクアドレスバッファ２２１は、入力されたバンクアドレスに応答してバンクアドレス信号及び反転バンクアドレス信号を出力し、前記制御アドレスバッファ２３１は、入力された制御アドレスに応答して制御アドレス信号及び反転制御アドレス信号を出力できる。命令バッファ２２３及び命令デコーダ２２５は、入力された命令信号を増幅してデコーディングし、リフレッシュ開始信号をリフレッシュ周期保証の遅延回路２２７に出力する。

リフレッシュ周期保証の遅延回路２２７は、命令デコーダ２２５からリフレッシュ開始信号を入力され、前記リフレッシュ開始信号が印加された後、メモリバンクのリフレッシュが完了するのに十分な遅延時間後に、リフレッシュ終了信号をリフレッシュ制御ブロック２２９に出力する。リフレッシュ制御ブロック２２９は、バンクアドレスバッファ２２１から出力されたバンクアドレス、制御アドレスバッファ２３１から出力された制御アドレス、及び命令デコーダ２２５から出力されたリフレッシュ開始命令に応答して、リフレッシュを行うメモリバンクのワードラインをイネーブルさせてリフレッシュを行い、リフレッシュ周期保証の遅延回路２２７から出力されたリフレッシュ終了信号に応答して、該当メモリバンクのリフレッシュを完了する。

図２に示す本発明の一実施形態に係る半導体メモリシステムは、リフレッシュを行うメモリバンクを指定するために、バンクアドレスだけでなく、制御アドレスも使用してメモリバンクを指定できる。したがって、それぞれのメモリバンクを一つずつ指定できるだけでなく、複数のメモリバンクを一度に指定できる。すなわち、リフレッシュを行うメモリバンクの数を可変させうる。

半導体メモリシステムにおいて制御アドレスは、ローアドレス及び／またはカラムアドレスと呼ばれる。前記ローアドレス及び／またはカラムアドレスは、半導体メモリ装置が読み取りまたは記録動作状態ではないリフレッシュ動作の場合には、特定の情報を指定しないことが一般的である。このようなリフレッシュ動作状態で、前記ローアドレス及び／またはカラムアドレスを、リフレッシュを行うメモリバンクを指定するのに使用できれば、リフレッシュを行うメモリバンク数を多様に可変させうる。

また、図２の制御アドレスバッファ２３１は、メモリバンクの数と同じ制御アドレスラインを出力できる。すなわち、メモリバンクが四つあれば、制御アドレスバッファ２３１からリフレッシュ制御ブロック２２９に連結される制御アドレスラインは四つ構成されて、それぞれ一つのメモリバンクの選択を制御できる。

図３は、図２のリフレッシュ制御ブロックの構成を示すブロック図である。

図３に示すように、リフレッシュ制御ブロック２２９は、バンクアドレスデコーダ３０１、バンク選択部３０３及びバンクリフレッシュ制御部３０５を備える。

バンクアドレスデコーダ３０１は、ＤＲＡＭのバンクアドレスピン（図示せず）を介して入力されたバンクアドレスＢＡ＜０：１＞をデコーディングして、前記バンクアドレスに対応するメモリバンクと一対一対応する第２バンクアドレスＢＡ２＜０：３＞を出力する。すなわち、二つのバンクアドレスピンを介して入力されたバンクアドレスＢＡ＜０：１＞は、四つのメモリバンクに対応する四つの第２バンクアドレスＢＡ２＜０：３＞にデコーディングされる。

バンク選択部３０３は、バンクアドレスデコーダ３０１から出力された第２バンクアドレスＢＡ２＜０：３＞と、制御アドレスバッファ２３１を通過した制御アドレスＣＡ＜０：３＞とを入力されて、ＮＯＲ演算を行うための四つのＮＯＲゲートを備える。バンク選択部３０３は、第２バンクアドレスまたは制御アドレス信号に応答して、対応するバンク選択信号ＢＳ＜０：３＞を論理ハイレベルに遷移する。

第２バンクアドレスＢＡ２＜０：３＞は、バンクアドレスＢＡ＜０：１＞が２ビットデータであるため、四つのアドレスラインのうち、ただ一つのみを論理ハイレベルまたは論理ローレベルに設定してバンクアドレスを指定できるが、制御アドレスＣＡ＜０：３＞は、制御アドレスピンの数がメモリバンクの数と同じであるか、またはそれ以上と充分に多いため、メモリバンクをそれぞれ指定できる。したがって、制御アドレスＣＡ＜０：３＞を利用すれば、リフレッシュを行う各メモリバンクを指定できる。例えば、図２の四つのメモリバンクのうち、Ａ及びＣバンクを選択する場合、第２バンクアドレスは、この二つのバンクを同時に選択できないが、制御アドレスは、四つの制御アドレスピンを介して１０１０の信号を入力されて、前記Ａ及びＣバンクを指定できる。

バンクリフレッシュ制御部３０５は、バンク選択部３０３から出力されたバンク選択信号ＢＳ＜０：３＞及びデコーディングされたリフレッシュ開始命令信号をＮＡＮＤ演算するための四つのＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力及びリフレッシュ周期保証の遅延回路２２７から出力されたリフレッシュ終了命令信号をＮＯＲ演算するための四つのＮＯＲゲートとを備える。前記ＮＡＮＤゲートは、メモリコントローラ２０１からリフレッシュ命令が与えられた時のみに、前記バンク選択信号をメモリバンクに出力するためにＮＡＮＤ演算を行う。したがって、一般的な半導体メモリ装置の読み取りまたは記録動作では、前記バンク選択信号にいかなる信号が入力されても、メモリバンクに伝えられるバンクリフレッシュ信号はイネーブルされない。

すなわち、一般的な読み取りまたは記録動作では、制御アドレスは、メモリ装置内のメモリセルを指定するアドレス情報である。バンク選択部３０３がこの情報を受けてバンクリフレッシュ制御部３０５に出力しても、リフレッシュ開始命令信号は論理ロー状態であるため、メモリバンクを指定しない無意味な情報となる。しかし、リフレッシュ動作では、メモリコントローラ２０１は、リフレッシュを行う各メモリバンクを指定する制御アドレス情報を出力し、これと同時にリフレッシュを命令する信号を出力するため、バンクリフレッシュ制御部３０５に入力されるバンク選択信号ＢＳ＜０：３＞は各メモリバンクに印加されて、リフレッシュを制御する。

また、バンクリフレッシュ制御部３０５は、前記ＮＡＮＤゲートの出力とリフレッシュ終了命令信号とをＮＯＲ演算するＮＯＲゲートを備え、リフレッシュ周期が終わって、前記リフレッシュ終了命令信号が印加されれば、メモリバンク別のリフレッシュ信号をディセーブルさせてリフレッシュ動作を停止させる。

すなわち、本発明の一実施形態に係る半導体メモリシステムによれば、メモリコントローラで印加される制御アドレスは、リフレッシュ動作時には、リフレッシュを行うメモリバンクを指定し、その他の読み取り及び記録動作時には、各メモリセルの位置を指定する機能を行う。したがって、バンクアドレスに使用されるバンクアドレスピンに比べて、更にピンを有する制御アドレスにより多様なメモリバンクの選択を提供できる。図２及び図３に示す実施形態では、バンクアドレスのための二つのピンが使用されることに対し、制御アドレスのために四つのピンが使用される。メモリバンクの数が増加するにつれ、前記バンクアドレスピン及び制御アドレスピンの個数は増加しうる。

また、図２及び図３のように、バンクアドレスと制御アドレスとを同時に利用する時には、メモリバンクを指定する制御アドレスの数をバンクアドレスピンの数ほど除いて使用できる。

図４は、本発明に係る一実施形態でリフレッシュ動作を示すタイミング図である。

図４に示すように、メモリコントローラでバンクリフレッシュを命令し、これと同時に、リフレッシュを行うメモリバンクを指定するバンクアドレス及び制御アドレスを印加する。もし、バンクアドレスとしてＢバンクを指定し、制御アドレスとしてＣ及びＤバンクを指定するアドレス情報を印加すれば、バンクリフレッシュ制御部３０５で印加されるＢ、Ｃ、及びＤバンクリフレッシュ信号は、イネーブル信号が印加され、Ａリフレッシュ信号は、続けてディセーブル信号として残る。

また、これと同時に、リフレッシュ開始信号が論理ローに遷移すれば、リフレッシュ動作を開始し、リフレッシュ周期が終われば、リフレッシュ終了信号が論理ハイに遷移して、リフレッシュ動作を終える。

図４に示すタイミング図は、図３に示す回路図による実施形態であり、本発明の多様な実施形態によって図３に示す構成要素が変われば、各信号をイネーブルさせる論理レベルも変わりうる。

図５は、本発明が他の実施形態に係る半導体メモリシステムのリフレッシュの実行を示すブロック図である。

図５に示すように、図２に示す半導体メモリシステムと類似している。ただし、メモリコントローラ５０１は、バンクアドレスを別途に印加せずに、制御アドレスＣＡ＜０：３＞のみを印加する。そして、ＤＲＡＭ５０３は、図２でのバンクアドレスバッファが存在しない。

すなわち、図５に示す他の実施形態では、制御アドレスのみでリフレッシュを行うメモリバンクを指定する。メモリコントローラ５０１は、ＤＲＡＭがリフレッシュ動作を行うように、リフレッシュ命令と、リフレッシュされるメモリバンクを指定する制御アドレスＣＡ＜０：３＞とを出力する。制御アドレスは、ＤＲＡＭ内の制御アドレスバッファ２３１を経てリフレッシュ制御ブロック５０５に入力される。

リフレッシュ制御ブロック５０５は、制御アドレスバッファ２３１から出力された制御アドレス、及び命令デコーダ２２５から出力されたリフレッシュ開始命令に応答して、リフレッシュを行うメモリバンクのワードラインをイネーブルさせてリフレッシュを行い、リフレッシュ周期保証の遅延回路２２７から出力されたリフレッシュ終了信号に応答して、該当メモリバンクのリフレッシュを完了する。

図５に示す実施形態に係る半導体メモリシステムは、リフレッシュを行うメモリバンクを指定するために、従来のリフレッシュ動作中には何らの情報も印加しなかった制御アドレスを利用する。メモリバンクを指定するために利用される制御アドレスラインは、メモリバンクを指定できればよいため、あらゆる制御アドレスラインを使用する必要はなく、一部の制御アドレスラインのみを使用できる。従来の半導体メモリ装置の場合には、前記制御アドレスは、半導体メモリ装置が読み取りまたは記録動作状態ではないリフレッシュ動作の場合には、特定の情報を指定しないことが一般的である。このようなリフレッシュ動作状態で前記制御アドレスを、リフレッシュを行うメモリバンクを指定するのに使用できれば、リフレッシュを行うメモリバンク数を多様に可変させうる。

その結果、それぞれのメモリバンクを一つずつ指定できるだけでなく、複数のメモリバンクを一度に指定できる。すなわち、リフレッシュを行うメモリバンクの数を可変させうる。

図６は、図５のリフレッシュ制御ブロックの構成を示すブロック図である。

図６に示すように、リフレッシュ制御ブロック５０５は、バンク選択部６０１及びバンクリフレッシュ制御部６０３を備える。バンク選択部６０１は、制御アドレスバッファ２３１を通過した制御アドレスＣＡ＜０：３＞を入力され、各メモリバンクに対応するバンク選択アドレスＢＳ＜０：３＞を出力する。バンク選択部６０１は、図６に示す実施形態でのように、リフレッシュ制御ブロック５０５の回路構成により制御アドレスラインの信号を反転させる複数のインバータを備え得る。

バンクリフレッシュ制御部６０３は、バンク選択部６０１から出力されたバンク選択信号ＢＳ＜０：３＞及びデコーディングされたリフレッシュ開始命令信号をＮＡＮＤ演算するための四つのＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力及びリフレッシュ周期保証の遅延回路２２７から出力されたリフレッシュ終了命令信号をＮＯＲ演算するための四つのＮＯＲゲートとを備える。前記ＮＡＮＤゲートは、メモリコントローラ５０１からリフレッシュ命令が与えられた時のみに、前記バンク選択信号をメモリバンクに出力するためにＮＡＮＤ演算を行う。したがって、一般的な半導体メモリ装置の読み取りまたは記録動作では、前記バンク選択信号にいかなる信号が入力されても、メモリバンクに伝えられるバンクリフレッシュ信号はイネーブルされない。

一般的な読み取りまたは記録動作では、前記制御アドレスは、メモリ装置内のメモリセルを指定するアドレス情報である。したがって、バンク選択部６０１がこの情報を受けてバンクリフレッシュ制御部６０３に出力しても、リフレッシュ開始命令信号の論理状態により各バンクリフレッシュ信号に連結されない無意味な情報となる。しかし、リフレッシュ動作では、メモリコントローラ２０１はリフレッシュを行う各メモリバンクを指定する制御アドレス情報を出力し、これと同時にリフレッシュを命令する信号を出力するため、バンクリフレッシュ制御部６０３に入力されるバンク選択信号ＢＳ＜０：３＞は、各メモリバンクに印加されてリフレッシュを制御する。

また、バンクリフレッシュ制御部６０３は、前記ＮＡＮＤゲートの出力及びリフレッシュ終了命令信号をＮＯＲ演算するＮＯＲゲートを備え、リフレッシュ周期が終わって前記リフレッシュ終了命令信号が印加されれば、メモリバンク別のリフレッシュ信号をディセーブルさせてリフレッシュ動作を停止させる。

本発明の他の実施形態によれば、別途のバンクアドレスピン／信号を備えなくても、制御アドレスピン／信号を利用してリフレッシュを行うメモリバンクを指定できる。また、リフレッシュを行う複数のメモリバンクを指定できるため、前記複数のメモリバンクをリフレッシュさせうる。

本発明は、図面に示す一実施形態を参考に説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、半導体メモリ装置に関連した技術分野に好適に適用され得る。

一般的な半導体メモリシステムのリフレッシュの実行を示すブロック図である。本発明に係る半導体メモリシステムのリフレッシュの実行を示すブロック図である。図２のリフレッシュ制御ブロックの構成を示すブロック図である。本発明に係る一実施形態でリフレッシュ動作を示すタイミング図である。本発明が他の実施形態に係る半導体メモリシステムのリフレッシュの実行を示すブロック図である。図５のリフレッシュ制御ブロックの構成を示すブロック図である。

符号の説明

２０１メモリコントローラ
２０３ＤＲＡＭ
２１１、２１３、２１５、２１７メモリバンク
２２１バンクアドレスバッファ
２２３命令バッファ
２２５命令デコーダ
２２７リフレッシュ周期保証の遅延回路
２２９リフレッシュ制御ブロック
２３１制御アドレスバッファ

Claims

複数のメモリバンクと、
前記複数のメモリバンクのうち、リフレッシュを行う少なくとも一つのメモリバンクを指定する制御アドレスに応答し、前記リフレッシュを行う少なくとも一つのメモリバンクのリフレッシュを制御するリフレッシュ制御ブロックと、を備え、
前記制御アドレスは、前記複数のメモリバンクの読み出し及び／または記録動作時にさらに使用される信号であり、
前記制御アドレスは、ローアドレス及び／またはカラムアドレスであり、
前記リフレッシュ制御ブロックは、前記制御アドレスに基づいて、前記複数のメモリバンクのうちの一つのリフレッシュを個々に制御するように操作することが可能であり、前記複数のメモリバンクのうちの一部の複数の各々について同時（ｉｎｐａｒａｌｌｅｌ）に制御するように操作することが可能である
ことを特徴とする半導体メモリ装置。
前記リフレッシュ制御ブロックは、前記複数のメモリバンクのうち、リフレッシュを行う前記少なくとも一つのメモリバンクを指定する前記制御アドレス及びバンクアドレスに応答し、前記リフレッシュを行う少なくとも一つのメモリバンクのリフレッシュを制御する
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記制御アドレスは、前記半導体メモリ装置がリフレッシュを行う時には、リフレッシュする前記少なくとも一つのメモリバンクを指定し、前記半導体メモリ装置が読み出し及び／または書き込み動作を行う時には、前記半導体メモリ装置のメモリアドレスを指定する
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記リフレッシュ制御ブロックは、
前記制御アドレス信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記少なくとも一つのメモリバンクに対するリフレッシュを制御するバンクリフレッシュ制御部を備える
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記制御アドレスを伝達する制御アドレスラインの数は、前記複数のメモリバンクの数と同じである
ことを特徴とする請求項４に記載の半導体メモリ装置。
前記バンクリフレッシュ制御部は、前記各制御アドレス及び前記リフレッシュ開始信号をＮＡＮＤ演算するための複数のＮＡＮＤゲートと、
前記複数のＮＡＮＤゲートのそれぞれに連結され、前記ＮＡＮＤゲートの出力信号及び前記リフレッシュ終了信号をＮＯＲ演算して、各メモリバンクのリフレッシュ制御信号を出力するための複数のＮＯＲゲートとを備える
ことを特徴とする請求項４に記載の半導体メモリ装置。
前記リフレッシュ制御ブロックは、
前記バンクアドレスをデコーディングして、第２バンクアドレスを出力するためのバンクアドレスデコーダと、
前記制御アドレス及び前記第２バンクアドレスを入力されて、前記リフレッシュする少なくとも一つのバンクを選択するバンク選択信号を出力するバンク選択部と、
前記バンク選択信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記複数のメモリバンクのうち、前記少なくとも一つのメモリバンクのリフレッシュを制御するバンクリフレッシュ制御部とを備える
ことを特徴とする請求項２に記載の半導体メモリ装置。
前記バンク選択部は、前記制御アドレス及び前記第２バンクアドレスのＯＲ演算を通じ、前記リフレッシュする少なくとも一つのメモリバンクを選択するバンク選択信号を出力する
ことを特徴とする請求項７に記載の半導体メモリ装置。
前記バンク選択部は、前記各制御アドレス及び前記各第２バンクアドレスのそれぞれをＮＯＲ演算して、前記バンク選択信号を出力するための複数のＮＯＲゲートを備える
ことを特徴とする請求項７に記載の半導体メモリ装置。
前記制御アドレスを伝達する制御アドレスラインの数と、前記第２バンクアドレスを伝達する第２バンクアドレスラインの数は、前記複数のメモリバンクの数と同じである
ことを特徴とする請求項７に記載の半導体メモリ装置。
前記バンクリフレッシュ制御部は、
前記各バンク選択信号及び前記リフレッシュ開始信号をＮＡＮＤ演算するための複数のＮＡＮＤゲートと、
前記複数のＮＡＮＤゲートのそれぞれに連結され、前記ＮＡＮＤゲートの出力信号及び前記リフレッシュ終了信号をＮＯＲ演算して、各メモリバンクのリフレッシュ制御信号を出力するための複数のＮＯＲゲートとを備える
ことを特徴とする請求項７に記載の半導体メモリ装置。
前記半導体メモリ装置は、ＤＲＡＭである
ことを特徴とする請求項１に記載の半導体メモリ装置。
前記制御アドレス信号は、カラムアドレス信号及び／またはローアドレス信号である
ことを特徴とする請求項１に記載の半導体メモリ装置。
リフレッシュ命令及び制御アドレスを生成するためのメモリコントローラと、
それぞれの半導体メモリ装置が複数のメモリバンク及びリフレッシュ制御ブロックを備え、前記リフレッシュ制御ブロックは、前記複数のメモリバンクのうち、リフレッシュを行う少なくとも一つのメモリバンクを指定する前記制御アドレス及び前記リフレッシュ命令に応答して、前記少なくとも一つのメモリバンクのリフレッシュを制御する複数の半導体メモリ装置と、を備え、
前記制御アドレスは、前記複数のメモリバンクの読み出し及び／または記録動作時に更に使用される信号であり、
前記制御アドレスは、ローアドレス及び／またはカラムアドレスであり、
前記リフレッシュ制御ブロックは、前記制御アドレスに基づいて、前記複数のメモリバンクのうちの一つのリフレッシュを個々に制御するように操作することが可能であり、前記複数のメモリバンクのうちの一部の複数の各々について同時（ｉｎｐａｒａｌｌｅｌ）に制御するように操作することが可能である
ことを特徴とする半導体メモリシステム。
前記複数の半導体メモリ装置のそれぞれは、前記メモリコントローラから出力された前記制御アドレスを臨時保存するための制御アドレスバッファを更に備える
ことを特徴とする請求項１４に記載の半導体メモリシステム。
前記メモリコントローラは、バンクアドレスを更に生成し、
前記リフレッシュ制御ブロックは、リフレッシュを行う前記少なくとも一つのメモリバンクを指定する前記制御アドレス及び前記バンクアドレスに応答し、前記少なくとも一つのメモリバンクのリフレッシュを制御する
ことを特徴とする請求項１４に記載の半導体メモリシステム。
前記メモリコントローラは、特定の一つのメモリバンクをリフレッシュするように命令する場合には、特定メモリバンクを指定するバンクアドレスを生成し、あらゆるメモリバンクまたは複数のメモリバンクをリフレッシュするように命令する場合には、複数及び／またはあらゆるメモリバンクを指定する制御アドレスを生成する
ことを特徴とする請求項１６に記載の半導体メモリシステム。
前記リフレッシュ制御ブロックは、前記制御アドレス信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記少なくとも一つのメモリバンクに対するリフレッシュを制御するバンクリフレッシュ制御部を備える
ことを特徴とする請求項１４に記載の半導体メモリシステム。
前記リフレッシュ制御ブロックは、
前記バンクアドレスをデコーディングして、第２バンクアドレスを出力するためのバンクアドレスデコーダと、
前記制御アドレス及び前記第２バンクアドレスを入力されて、前記リフレッシュする少なくとも一つのバンクを選択するバンク選択信号を出力するバンク選択部と、
前記バンク選択信号、リフレッシュ開始信号及びリフレッシュ終了信号を入力されて、前記複数のメモリバンクのうち、前記少なくとも一つのメモリバンクのリフレッシュを制御するバンクリフレッシュ制御部とを備える
ことを特徴とする請求項１６に記載の半導体メモリシステム。
前記制御アドレスは、前記半導体メモリ装置がリフレッシュを行う時には、リフレッシュする前記少なくとも一つのメモリバンクを指定し、前記半導体メモリ装置が読み出し及び／または書き込み動作を行う時には、前記半導体メモリ装置のメモリアドレスを指定する
ことを特徴とする請求項１４に記載の半導体メモリシステム。
複数のメモリバンクの読み出し及び／または記録動作時に使用される信号であって、前記複数のメモリバンクのうち、リフレッシュを行う少なくとも一つのメモリバンクを指定する制御アドレスを生成する工程と、
前記制御アドレスに応答して、前記リフレッシュを行う少なくとも一つのメモリバンクをリフレッシュする工程とを含み、
前記制御アドレスは、ローアドレス及び／またはカラムアドレスであり、
前記リフレッシュ制御ブロックは、前記制御アドレスに基づいて、前記複数のメモリバンクのうちの一つのリフレッシュを個々に制御するように操作することが可能であり、前記複数のメモリバンクのうちの一部の複数の各々について同時（ｉｎｐａｒａｌｌｅｌ）に制御するように操作することが可能である
ことを特徴とする半導体メモリ装置の動作方法。
前記制御アドレス生成工程は、前記リフレッシュを行う少なくとも一つのメモリバンクを指定する制御アドレス及びバンクアドレスを生成する工程を含み、
前記リフレッシュ工程は、前記制御アドレス及び前記バンクアドレスに応答して、前記少なくとも一つのメモリバンクをリフレッシュする
ことを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。
前記制御アドレスは、前記半導体メモリ装置がリフレッシュを行う時には、リフレッシュする前記少なくとも一つのメモリバンクを指定し、前記半導体メモリ装置が読み出し及び／または書き込み動作を行う時には、前記半導体メモリ装置のメモリアドレスを指定する
ことを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。
前記半導体メモリ装置は、ＤＲＡＭである
ことを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。
前記制御アドレス信号は、カラムアドレス信号及び／またはローアドレス信号である
ことを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。