KR20190123183A - 반도체장치 - Google Patents

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KR20190123183A
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Abstract

반도체장치는 제1 모드에서 제1 뱅크의 데이터와 제2 뱅크의 데이터가 동시에 출력되도록 합성제어펄스에 응답하여 제1 및 제2 뱅크선택신호로부터 제1 및 제2 뱅크어드레스제어신호와 제1 및 제2 뱅크제어펄스를 생성하는 컬럼동작제어회로; 및 상기 제1 및 제2 뱅크어드레스제어신호에 응답하여 컬럼어드레스로부터 상기 제1 및 제2 뱅크를 선택하기 위한 제1 및 제2 뱅크컬럼어드레스를 생성하는 뱅크컬럼어드레스생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
복수의 뱅크에 대한 컬럼동작에 대한 기술은 미국공개특허 제2015-0310904호에 개시되어 있다.
본 발명은 복수의 뱅크에 대한 컬럼동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 모드에서 제1 뱅크의 데이터와 제2 뱅크의 데이터가 동시에 출력되도록 합성제어펄스에 응답하여 제1 및 제2 뱅크선택신호로부터 제1 및 제2 뱅크어드레스제어신호와 제1 및 제2 뱅크제어펄스를 생성하는 컬럼동작제어회로; 및 상기 제1 및 제2 뱅크어드레스제어신호에 응답하여 컬럼어드레스로부터 상기 제1 및 제2 뱅크를 선택하기 위한 제1 및 제2 뱅크컬럼어드레스를 생성하는 뱅크컬럼어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 뱅크에 데이터가 입력된 후 제2 뱅크에 데이터가 입력되도록 합성제어펄스에 응답하여 제1 뱅크선택신호로부터 제1 뱅크어드레스와 뱅크제어펄스를 생성하고, 내부합성제어펄스에 응답하여 제2 뱅크선택신호로부터 제2 뱅크어드레스와 내부뱅크제어펄스를 생성하는 컬럼동작제어회로; 및 상기 제1 및 제2 뱅크어드레스제어신호에 응답하여 컬럼어드레스로부터 상기 제1 및 제2 뱅크를 선택하기 위한 제1 및 제2 뱅크컬럼어드레스를 생성하는 뱅크컬럼어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 모드를 수행하기 위해 외부제어신호를 디코딩하여 발생되는 리드커맨드펄스에 동기하여 합성제어펄스를 생성하고, 제2 모드를 수행하기 위해 상기 외부제어신호를 디코딩하여 발생되는 라이트커맨드펄스에 동기하여 상기 합성제어펄스 및 내부합성제어펄스를 생성하는 합성제어펄스생성회로; 및 상기 제1 모드에서 제1 뱅크의 데이터와 제2 뱅크의 데이터가 동시에 출력되도록 상기 합성제어펄스에 응답하여 제1 및 제2 뱅크선택신호로부터 제1 및 제2 뱅크어드레스제어신호와 제1 및 제2 뱅크제어펄스를 생성하는 컬럼동작제어회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 한번의 커맨드가 입력될 때 복수의 뱅크에 대한 컬럼동작이 함께 수행되도록 함으로써, 컬럼동작 별 소모되는 시간 및 전류 소모를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에서 커맨드펄스 및 어드레스를 생성하기 위한 외부제어신호의 로직레벨조합을 보여주는 표이다.
도 3은 도 1에 도시된 반도체장치에 포함된 컬럼제어펄스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 제어펄스합성회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 컬럼동작제어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 컬럼동작제어회로에 포함된 제1 컬럼동작제어회로의 일 실시예에 따른 도면이다.
도 7은 도 5에 도시된 컬럼동작제어회로에 포함된 제2 컬럼동작제어회로의 일 실시예에 따른 도면이다.
도 8은 도 5에 도시된 컬럼동작제어회로에 포함된 제3 컬럼동작제어회로의 일 실시예에 따른 도면이다.
도 9는 도 5에 도시된 컬럼동작제어회로에 포함된 제4 컬럼동작제어회로의 일 실시예에 따른 도면이다.
도 10은 도 1에 도시된 반도체장치에 포함된 뱅크컬럼어드레스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 11은 도 1에 도시된 반도체장치에 포함된 컬럼입출력펄스합성회로의 일 실시예에 따른 회로도이다.
도 12 및 도 13은 도 1 내지 도 11에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 14는 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드펄스생성회로(1), 뱅크어드레스생성회로(2), 합성제어펄스생성회로(3), 뱅크선택신호생성회로(4), 컬럼동작제어회로(5), 뱅크컬럼어드레스생성회로(6), 컬럼입출력펄스합성회로(7) 및 데이터입출력제어회로(8)를 포함할 수 있다.
커맨드펄스생성회로(1)는 제1 내지 제L 외부제어신호(CA<1:L>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 응답하여 리드커맨드펄스(ERD) 및 라이트커맨드펄스(EWT)를 생성할 수 있다. 제1 내지 제L 외부제어신호(CA<1:L>)는 반도체장치 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 내부클럭(ICLK)은 반도체장치 외부에서 인가되는 클럭(미도시)의 라이징에지에 동기하여 토글링할 수 있다. 반전내부클럭(ICLKB)은 반도체장치 외부에서 인가되는 클럭(미도시)의 폴링에지에 동기하여 토글링할 수 있다. 제1 내지 제L 외부제어신호(CA<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드펄스생성회로(1)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 리드동작을 수행하기 위해 리드커맨드펄스(ERD)를 생성할 수 있다. 일 실시예에 따라 커맨드펄스생성회로(1)는 리드동작을 수행하기 위해 내부클럭(ICLK)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 리드커맨드펄스(ERD)를 발생시킬 수 있다. 리드동작을 위해 리드커맨드펄스(ERD)가 발생되는 시점은 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)의 기설정된 로직레벨조합이 입력되는 시점으로 결정될 수 있다. 실시예에 따라 리드커맨드펄스(ERD)는 반전내부클럭(ICLKB)에 동기하여 발생되도록 설정될 수도 있다.
커맨드펄스생성회로(1)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 라이트동작을 수행하기 위해 라이트커맨드펄스(EWT)를 생성할 수 있다. 일 실시예에 따라 커맨드펄스생성회로(1)는 라이트동작을 수행하기 위해 내부클럭(ICLK)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 라이트커맨드펄스(EWT)를 발생시킬 수 있다. 라이트동작을 위해 라이트커맨드펄스(EWT)가 발생되는 시점은 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)의 기설정된 로직레벨조합이 입력되는 시점으로 결정될 수 있다. 실시예에 따라 라이트커맨드펄스(EWT)는 반전내부클럭(ICLKB)에 동기하여 발생되도록 설정될 수도 있다.
뱅크어드레스생성회로(2)는 제1 내지 제L 외부제어신호(CA<1:L>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 응답하여 제1 내지 제4 뱅크어드레스(IBA<1:4>)와 컬럼어드레스(CADD)를 생성할 수 있다. 뱅크어드레스생성회로(2)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기하여 제1 내지 제L 외부제어신호(CA<1:L>)를 디코딩하여 제1 내지 제4 뱅크어드레스(IBA<1:4>)와 컬럼어드레스(CADD)를 생성할 수 있다. 제1 내지 제4 뱅크어드레스(IBA<1:4>)의 로직레벨조합은 내부클럭(ICLK)의 라이징에지 또는 반전내부클럭(ICLKB)의 라이징에지에 동기하여 입력되는 제1 내지 제L 외부제어신호(CA<1:L>)의 로직레벨조합으로 결정될 수 있다. 컬럼어드레스(CADD)에 포함된 비트들의 로직레벨조합은 내부클럭(ICLK)의 라이징에지 또는 반전내부클럭(ICLKB)의 라이징에지에 동기하여 입력되는 제1 내지 제L 외부제어신호(CA<1:L>)의 로직레벨조합으로 결정될 수 있다. 컬럼어드레스(CADD)에 포함된 비트들의 수는 실시예에 따라서 다양하게 설정될 수 있다.
합성제어펄스생성회로(3)는 리드커맨드펄스(ERD) 및 라이트커맨드펄스(EWT)에 응답하여 합성제어펄스(AYP_SUM) 및 내부합성제어펄스(IAYP_SUM)를 생성할 수 있다. 합성제어펄스생성회로(3)는 리드커맨드펄스(ERD) 또는 라이트커맨드펄스(EWT)가 발생하는 경우 합성제어펄스(AYP_SUM) 및 내부합성제어펄스(IAYP_SUM)를 발생시킬 수 있다. 합성제어펄스생성회로(3)는 컬럼제어펄스생성회로(31) 및 제어펄스합성회로(32)를 포함할 수 있다.
컬럼제어펄스생성회로(31)는 리드커맨드펄스(ERD) 및 라이트커맨드펄스(EWT)에 응답하여 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP), 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다.
컬럼제어펄스생성회로(31)는 리드커맨드펄스(ERD)에 응답하여 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 컬럼제어펄스생성회로(31)는 리드커맨드펄스(ERD)가 발생하는 시점부터 기설정된 구간이 경과된 후 순차적으로 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(31)는 리드커맨드펄스(ERD)를 기설정된 구간만큼 시프팅하여 리드컬럼제어펄스(RDAYP)를 생성할 수 있다. 리드커맨드펄스(ERD)를 시프팅하는 구간은 리드레이턴시에 따라 설정될 수 있다. 리드커맨드펄스(ERD)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 컬럼제어펄스생성회로(31)는 리드컬럼제어펄스(RDAYP)를 기설정된 구간만큼 시프팅하여 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 리드컬럼제어펄스(RDAYP)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 리드컬럼제어펄스(RDAYP)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
컬럼제어펄스생성회로(31)는 라이트커맨드펄스(EWT)에 응답하여 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 컬럼제어펄스생성회로(31)는 라이트커맨드펄스(EWT)가 발생하는 시점부터 기설정된 구간이 경과된 후 순차적으로 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(31)는 라이트커맨드펄스(EWT)를 기설정된 구간만큼 시프팅하여 라이트컬럼제어펄스(WTAYP)를 생성할 수 있다. 라이트커맨드펄스(EWT)를 시프팅하는 구간은 라이트레이턴시에 따라 설정될 수 있다. 라이트커맨드펄스(EWT)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 컬럼제어펄스생성회로(31)는 라이트컬럼제어펄스(WTAYP)를 기설정된 구간만큼 시프팅하여 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 라이트컬럼제어펄스(WTAYP)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 라이트컬럼제어펄스(WTAYP)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
제어펄스합성회로(32)는 리드컬럼제어펄스(RDAYP), 내부리드컬럼제어펄스(IRDAYP), 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 응답하여 합성제어펄스(AYP_SUM) 및 내부합성제어펄스(IAYP_SUM)를 생성할 수 있다. 제어펄스합성회로(32)는 리드컬럼제어펄스(RDAYP) 또는 라이트컬럼제어펄스(WTAYP)가 발생하는 경우 합성제어펄스(AYP_SUM)를 발생시킬 수 있다. 제어펄스합성회로(32)는 내부리드컬럼제어펄스(IRDAYP) 또는 내부라이트컬럼제어펄스(IWTAYP)가 발생하는 경우 내부합성제어펄스(IAYP_SUM)를 발생시킬 수 있다.
뱅크선택신호생성회로(4)는 리드커맨드펄스(ERD) 및 라이트커맨드펄스(EWT)에 응답하여 제1 내지 제4 뱅크어드레스(IBA<1:4>)로부터 제1 내지 제4 뱅크선택신호(BG<1:4>)를 생성할 수 있다. 뱅크선택신호생성회로(4)는 리드커맨드펄스(ERD) 또는 라이트커맨드펄스(EWT)가 발생하는 경우 제1 내지 제4 뱅크어드레스(IBA<1:4>)를 디코딩하여 제1 내지 제4 뱅크선택신호(BG<1:4>)를 생성할 수 있다. 제1 내지 제4 뱅크어드레스(IBA<1:4>)의 로직레벨조합 별로 제1 내지 제4 뱅크선택신호(BG<1:4>) 중 인에이블되는 비트는 실시예에 따라서 다양하게 설정될 수 있다.
컬럼동작제어회로(5)는 합성제어펄스(AYP_SUM), 내부합성제어펄스(IAYP_SUM), 제1 내지 제4 뱅크선택신호(BG<1:4>), 모드신호(8B_MB), 모드라이트신호(8B_WRB) 및 모드리드신호(8B_RDB)에 응답하여 제1 내지 제4 뱅크어드레스제어신호(CADDL_BG<1:4>), 제1 내지 제4 뱅크제어펄스(AYP_BG<1:4>) 및 제1 내지 제4 내부뱅크제어펄스(IAYP_BG<1:4>)를 생성할 수 있다. 모드신호(8B_MB)는 8 뱅크모드에서 로직로우레벨로 인에이블될 수 있다. DDR5에서는 4 뱅크모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 4 뱅크모드는 뱅크그룹모드로 지칭할 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 4 뱅크모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 8 뱅크모드는 8 뱅크리드모드와 8 뱅크라이트모드를 포함할 수 있다. 모드라이트신호(8B_WRB)는 하나의 라이트커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들에 데이터가 입력될 수 있는 8 뱅크라이트모드에서 로직로우레벨로 인에이블될 수 있다. 모드리드신호(8B_RDB)는 하나의 리드커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들에 저장된 데이터가 출력될 수 있는 8 뱅크리드모드에서 로직로우레벨로 인에이블될 수 있다. 모드신호(8B_MB), 모드라이트신호(8B_WRB) 및 모드리드신호(8B_RDB)가 인에이블되는 로직레벨은 실시예에 따라서 다르게 설정될 수 있다.
컬럼동작제어회로(5)는 8 뱅크모드가 아닌 경우 합성제어펄스(AYP_SUM)에 동기하여 제1 내지 제4 뱅크선택신호(BG<1:4>)를 래치하여 제1 내지 제4 뱅크어드레스제어신호(CADDL_BG<1:4>)와 제1 내지 제4 뱅크제어펄스(AYP_BG<1:4>)를 생성할 수 있다. 컬럼동작제어회로(5)는 8 뱅크모드가 아닌 경우 내부합성제어펄스(IAYP_SUM)에 동기하여 제1 내지 제4 뱅크선택신호(BG<1:4>)를 래치하여 제1 내지 제4 내부뱅크제어펄스(IAYP_BG<1:4>)를 생성할 수 있다.
컬럼동작제어회로(5)는 8 뱅크리드모드에서 합성제어펄스(AYP_SUM)에 동기하여 제1 내지 제4 뱅크선택신호(BG<1:4>)를 래치하여 제1 내지 제4 뱅크어드레스제어신호(CADDL_BG<1:4>)와 제1 내지 제4 뱅크제어펄스(AYP_BG<1:4>)를 생성할 수 있다.
컬럼동작제어회로(5)는 8 뱅크라이트모드에서 합성제어펄스(AYP_SUM)에 동기하여 제1 및 제2 뱅크선택신호(BG<1:2>)를 래치하여 제1 및 제2 뱅크어드레스제어신호(CADDL_BG<1:2>)와 제1 및 제2 뱅크제어펄스(AYP_BG<1:2>)를 생성할 수 있다. 컬럼동작제어회로(5)가 8 뱅크라이트모드에서 합성제어펄스(AYP_SUM)에 동기하여 래치하는 신호들은 실시예에 따라서 제1 내지 제4 뱅크선택신호(BG<1:4>)들 중 다양하게 선택될 수 있다. 컬럼동작제어회로(5)는 8 뱅크라이트모드에서 내부합성제어펄스(IAYP_SUM)에 동기하여 제3 및 제4 뱅크선택신호(BG<3:4>)를 래치하여 제3 및 제4 내부뱅크제어펄스(IAYP_BG<3:4>)를 생성할 수 있다. 컬럼동작제어회로(5)가 8 뱅크라이트모드에서 내부합성제어펄스(IAYP_SUM)에 동기하여 래치하는 신호들은 실시예에 따라서 제1 내지 제4 뱅크선택신호(BG<1:4>)들 중 다양하게 선택될 수 있다.
뱅크컬럼어드레스생성회로(6)는 제1 내지 제4 뱅크어드레스제어신호(CADDL_BG<1:4>)에 응답하여 컬럼어드레스(CADD)로부터 제1 내지 제4 뱅크컬럼어드레스(BYADD_BG<1:4>)를 생성할 수 있다. 뱅크컬럼어드레스생성회로(6)는 제1 뱅크어드레스제어신호(CADDL_BG<1>)가 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제1 뱅크컬럼어드레스(BYADD_BG<1>)로 출력할 수 있다. 제1 뱅크어드레스제어신호(CADDL_BG<1>)는 실시예에 따라서 로직하이레벨 또는 로직로우레벨로 인에이블될 수 있다. 제1 뱅크컬럼어드레스(BYADD_BG<1>)는 컬럼어드레스(CADD)와 동일한 비트들을 포함할 수 있다. 뱅크컬럼어드레스생성회로(6)는 제2 뱅크어드레스제어신호(CADDL_BG<2>)가 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제2 뱅크컬럼어드레스(BYADD_BG<2>)로 출력할 수 있다. 제2 뱅크어드레스제어신호(CADDL_BG<2>)는 실시예에 따라서 로직하이레벨 또는 로직로우레벨로 인에이블될 수 있다. 제2 뱅크컬럼어드레스(BYADD_BG<2>)는 컬럼어드레스(CADD)와 동일한 비트들을 포함할 수 있다. 뱅크컬럼어드레스생성회로(6)는 제3 뱅크어드레스제어신호(CADDL_BG<3>)가 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제3 뱅크컬럼어드레스(BYADD_BG<3>)로 출력할 수 있다. 제3 뱅크어드레스제어신호(CADDL_BG<3>)는 실시예에 따라서 로직하이레벨 또는 로직로우레벨로 인에이블될 수 있다. 제3 뱅크컬럼어드레스(BYADD_BG<3>)는 컬럼어드레스(CADD)와 동일한 비트들을 포함할 수 있다. 뱅크컬럼어드레스생성회로(6)는 제4 뱅크어드레스제어신호(CADDL_BG<4>)가 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제4 뱅크컬럼어드레스(BYADD_BG<4>)로 출력할 수 있다. 제4 뱅크어드레스제어신호(CADDL_BG<4>)는 실시예에 따라서 로직하이레벨 또는 로직로우레벨로 인에이블될 수 있다. 제4 뱅크컬럼어드레스(BYADD_BG<4>)는 컬럼어드레스(CADD)와 동일한 비트들을 포함할 수 있다.
컬럼입출력펄스합성회로(7)는 제1 내지 제4 뱅크제어펄스(AYP_BG<1:4>) 및 제1 내지 제4 내부뱅크제어펄스(IAYP_BG<1:4>)에 응답하여 제1 내지 제4 뱅크합성제어펄스(AYPSUM_BG<1:4>)를 생성할 수 있다. 컬럼입출력펄스합성회로(7)는 제1 뱅크제어펄스(AYP_BG<1>) 또는 제1 내부뱅크제어펄스(IAYP_BG<1>)가 발생하는 경우 제1 뱅크합성제어펄스(AYPSUM_BG<1>)를 발생시킬 수 있다. 컬럼입출력펄스합성회로(7)는 제2 뱅크제어펄스(AYP_BG<2>) 또는 제2 내부뱅크제어펄스(IAYP_BG<2>)가 발생하는 경우 제2 뱅크합성제어펄스(AYPSUM_BG<2>)를 발생시킬 수 있다. 컬럼입출력펄스합성회로(7)는 제3 뱅크제어펄스(AYP_BG<3>) 또는 제3 내부뱅크제어펄스(IAYP_BG<3>)가 발생하는 경우 제3 뱅크합성제어펄스(AYPSUM_BG<3>)를 발생시킬 수 있다. 컬럼입출력펄스합성회로(7)는 제4 뱅크제어펄스(AYP_BG<4>) 또는 제4 내부뱅크제어펄스(IAYP_BG<4>)가 발생하는 경우 제4 뱅크합성제어펄스(AYPSUM_BG<4>)를 발생시킬 수 있다.
데이터입출력제어회로(8)는 제1 내지 제4 뱅크컬럼어드레스(BYADD_BG<1:4>)와 제1 내지 제4 뱅크합성제어펄스(AYPSUM_BG<1:4>)에 응답하여 데이터입출력동작을 제어할 수 있다. 데이터입출력제어회로(8)는 제1 뱅크합성제어펄스(AYPSUM_BG<1>)가 발생된 상태에서 제1 뱅크컬럼어드레스(BYADD_BG<1>)에 의해 선택된 뱅크의 컬럼동작을 수행할 수 있다. 예를 들어, 반도체장치가 제1 내지 제4 뱅크그룹을 포함한 상태에서 제1 뱅크컬럼어드레스(BYADD_BG<1>)에 의해 제1 뱅크그룹에 포함된 뱅크가 선택되는 경우 버스트랭쓰에 따라 설정된 비트 수만큼의 데이터가 제1 뱅크그룹에 포함된 뱅크에서 순차적으로 입출력될 수 있다. 데이터입출력제어회로(8)는 제2 뱅크합성제어펄스(AYPSUM_BG<2>)가 발생된 상태에서 제2 뱅크컬럼어드레스(BYADD_BG<2>)에 의해 선택된 뱅크의 컬럼동작을 수행할 수 있다. 예를 들어, 제2 뱅크컬럼어드레스(BYADD_BG<2>)에 의해 제2 뱅크그룹에 포함된 뱅크가 선택되는 경우 버스트랭쓰에 따라 설정된 비트 수만큼의 데이터가 제2 뱅크그룹에 포함된 뱅크에서 순차적으로 입출력될 수 있다. 데이터입출력제어회로(8)는 제3 뱅크합성제어펄스(AYPSUM_BG<3>)가 발생된 상태에서 제3 뱅크컬럼어드레스(BYADD_BG<3>)에 의해 선택된 뱅크의 컬럼동작을 수행할 수 있다. 예를 들어, 제3 뱅크컬럼어드레스(BYADD_BG<3>)에 의해 제3 뱅크그룹에 포함된 뱅크가 선택되는 경우 버스트랭쓰에 따라 설정된 비트 수만큼의 데이터가 제3 뱅크그룹에 포함된 뱅크에서 순차적으로 입출력될 수 있다. 데이터입출력제어회로(8)는 제4 뱅크합성제어펄스(AYPSUM_BG<4>)가 발생된 상태에서 제4 뱅크컬럼어드레스(BYADD_BG<4>)에 의해 선택된 뱅크의 컬럼동작을 수행할 수 있다. 예를 들어, 제4 뱅크컬럼어드레스(BYADD_BG<4>)에 의해 제4 뱅크그룹에 포함된 뱅크가 선택되는 경우 버스트랭쓰에 따라 설정된 비트 수만큼의 데이터가 제4 뱅크그룹에 포함된 뱅크에서 순차적으로 입출력될 수 있다.
도 2를 참고하면 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨 조합별로 생성되는 커맨드펄스 및 어드레스를 확인할 수 있다. 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 A와 같이 설정된 경우 라이트동작을 수행하기 위한 커맨드펄스가 생성될 수 있다. 여기서, 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 A인 경우라 함은 제1 외부제어신호(CA<1>)가 로직로우레벨이고, 제2 외부제어신호(CA<2>) 및 제3 외부제어신호(CA<3>)가 로직하이레벨인 경우를 의미한다. 이때, 제4 외부제어신호(CA<4>)의 로직레벨은 라이트동작과 무관하다. 라이트동작을 위한 커맨드펄스가 생성된 후 내부클럭(ICLK)의 폴링에지에 동기하여 입력되는 제1 내지 제4 외부제어신호(CA<1:4>)는 라이트동작을 위한 제1 내지 제4 뱅크어드레스(IBA<1:4>)로 생성될 수 있다. 내부클럭(ICLK)의 라이징에지에 동기하여 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 B와 같이 설정된 경우 리드동작을 수행하기 위한 커맨드펄스가 생성될 수 있다. 여기서, 제1 내지 제4 외부제어신호(CA<1:4>)의 로직레벨조합이 B인 경우라 함은 제1 외부제어신호(CA<1>)가 로직하이레벨이고, 제2 외부제어신호(CA<2>)가 로직로우레벨인 경우를 의미한다. 이때, 제3 및 제4 외부제어신호(CA<3:4>)의 로직레벨은 리드동작과 무관하다. 리드동작을 위한 커맨드펄스가 생성된 후 내부클럭(ICLK)의 폴링에지에 동기하여 입력되는 제1 내지 제4 외부제어신호(CA<1:4>)는 리드동작을 위한 제1 내지 제4 뱅크어드레스(IBA<1:4>)로 생성될 수 있다.
도 3을 참고하면 컬럼제어펄스생성회로(31)는 리드컬럼제어펄스생성기(311), 내부리드컬럼제어펄스생성기(312), 라이트컬럼제어펄스생성기(313) 및 내부라이트컬럼제어펄스생성기(314)를 포함할 수 있다.
리드컬럼제어펄스생성기(311)는 리드커맨드펄스(ERD)를 기설정된 구간만큼 시프팅하여 리드컬럼제어펄스(RDAYP)를 생성할 수 있다. 리드컬럼제어펄스생성기(311)는 리드레이턴시에 따라 설정된 구간만큼 리드커맨드펄스(ERD)를 시프팅하도록 설정될 수 있다. 내부리드컬럼제어펄스생성기(312)는 리드컬럼제어펄스(RDAYP)를 기설정된 구간만큼 시프팅하여 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 내부리드컬럼제어펄스생성기(312)는 리드동작에서 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간만큼 리드컬럼제어펄스(RDAYP)를 시프팅하도록 설정될 수 있다.
라이트컬럼제어펄스생성기(313)는 라이트커맨드펄스(EWT)를 기설정된 구간만큼 시프팅하여 라이트컬럼제어펄스(WTAYP)를 생성할 수 있다. 라이트컬럼제어펄스생성기(313)는 라이트레이턴시에 따라 설정된 구간만큼 라이트커맨드펄스(EWT)를 시프팅하도록 설정될 수 있다. 내부라이트컬럼제어펄스생성기(314)는 라이트컬럼제어펄스(WTAYP)를 기설정된 구간만큼 시프팅하여 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 내부라이트컬럼제어펄스생성기(314)는 라이트동작에서 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간만큼 라이트컬럼제어펄스(WTAYP)를 시프팅하도록 설정될 수 있다. 리드컬럼제어펄스생성기(311), 내부리드컬럼제어펄스생성기(312), 라이트컬럼제어펄스생성기(313) 및 내부라이트컬럼제어펄스생성기(314)는 실시예에 따라서 시프트레지스터 또는 지연기로 구현될 수 있다.
도 4를 참고하면 제어펄스합성회로(32)는 노어게이트들(NOR31, NOR32) 및 인버터들(IV31, IV32)을 포함할 수 있다. 노어게이트(NOR31) 및 인버터(IV31)는 리드컬럼제어펄스(RDAYP) 및 라이트컬럼제어펄스(WTAYP)를 입력 받아 논리합 연산을 수행하여 합성제어펄스(AYP_SUM)를 생성할 수 있다. 합성제어펄스(AYP_SUM)는 리드컬럼제어펄스(RDAYP) 또는 라이트컬럼제어펄스(WTAYP)가 발생하는 경우 발생될 수 있다. 노어게이트(NOR32) 및 인버터(IV32)는 내부리드컬럼제어펄스(IRDAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 입력 받아 논리합 연산을 수행하여 내부합성제어펄스(IAYP_SUM)를 생성할 수 있다. 내부합성제어펄스(IAYP_SUM)는 내부리드컬럼제어펄스(IRDAYP) 또는 내부라이트컬럼제어펄스(IWTAYP)가 발생하는 경우 발생될 수 있다.
도 5를 참고하면 컬럼동작제어회로(5)는 제1 컬럼동작제어회로(51), 제2 컬럼동작제어회로(53), 제3 컬럼동작제어회로(55) 및 제4 컬럼동작제어회로(57)를 포함할 수 있다.
제1 컬럼동작제어회로(51)는 합성제어펄스(AYP_SUM), 내부합성제어펄스(IAYP_SUM), 제1 뱅크선택신호(BG<1>) 및 모드신호(8B_MB)에 응답하여 제1 뱅크어드레스제어신호(CADDL_BG<1>), 제1 뱅크제어펄스(AYP_BG<1>) 및 제1 내부뱅크제어펄스(IAYP_BG<1>)를 생성할 수 있다. 제1 컬럼동작제어회로(51)는 합성제어펄스(AYP_SUM)에 동기하여 래치된 제1 뱅크선택신호(BG<1>)로부터 제1 뱅크어드레스제어신호(CADDL_BG<1>) 및 제1 뱅크제어펄스(AYP_BG<1>)를 생성할 수 있다. 제1 컬럼동작제어회로(51)는 8 뱅크모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제1 뱅크선택신호(BG<1>)로부터 제1 내부뱅크제어펄스(IAYP_BG<1>)를 생성할 수 있다. 제1 컬럼동작제어회로(51)는 8 뱅크모드에서 인에이블되는 모드신호(8B_MB)를 입력 받아 제1 내부뱅크제어펄스(IAYP_BG<1>)의 발생을 차단할 수 있다.
제2 컬럼동작제어회로(53)는 합성제어펄스(AYP_SUM), 내부합성제어펄스(IAYP_SUM), 제2 뱅크선택신호(BG<2>) 및 모드신호(8B_MB)에 응답하여 제2 뱅크어드레스제어신호(CADDL_BG<2>), 제2 뱅크제어펄스(AYP_BG<2>) 및 제2 내부뱅크제어펄스(IAYP_BG<2>)를 생성할 수 있다. 제2 컬럼동작제어회로(53)는 합성제어펄스(AYP_SUM)에 동기하여 래치된 제2 뱅크선택신호(BG<2>)로부터 제2 뱅크어드레스제어신호(CADDL_BG<2>) 및 제2 뱅크제어펄스(AYP_BG<2>)를 생성할 수 있다. 제2 컬럼동작제어회로(53)는 8 뱅크모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제2 뱅크선택신호(BG<2>)로부터 제2 내부뱅크제어펄스(IAYP_BG<2>)를 생성할 수 있다. 제2 컬럼동작제어회로(53)는 8 뱅크모드에서 인에이블되는 모드신호(8B_MB)를 입력 받아 제2 내부뱅크제어펄스(IAYP_BG<2>)의 발생을 차단할 수 있다.
제3 컬럼동작제어회로(55)는 합성제어펄스(AYP_SUM), 내부합성제어펄스(IAYP_SUM), 제3 뱅크선택신호(BG<3>), 모드라이트신호(8B_WRB) 및 모드리드신호(8B_RDB)에 응답하여 제3 뱅크어드레스제어신호(CADDL_BG<3>), 제3 뱅크제어펄스(AYP_BG<3>) 및 제3 내부뱅크제어펄스(IAYP_BG<3>)를 생성할 수 있다.
제3 컬럼동작제어회로(55)는 8 뱅크라이트모드가 아닌 경우 디스에이블되는 모드라이트신호(8B_WRB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크제어펄스(AYP_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력 받아 제3 뱅크제어펄스(AYP_BG<3>)의 생성을 차단할 수 있다.
제3 컬럼동작제어회로(55)는 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드리드신호(8B_RDB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 내부뱅크제어펄스(IAYP_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력 받아 제3 내부뱅크제어펄스(IAYP_BG<3>)의 생성을 차단할 수 있다.
제3 컬럼동작제어회로(55)는 8 뱅크라이트모드 및 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크어드레스제어신호(CADDL_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크어드레스제어신호(CADDL_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크어드레스제어신호(CADDL_BG<3>)를 생성할 수 있다.
제4 컬럼동작제어회로(57)는 합성제어펄스(AYP_SUM), 내부합성제어펄스(IAYP_SUM), 제4 뱅크선택신호(BG<4>), 모드라이트신호(8B_WRB) 및 모드리드신호(8B_RDB)에 응답하여 제4 뱅크어드레스제어신호(CADDL_BG<4>), 제4 뱅크제어펄스(AYP_BG<4>) 및 제4 내부뱅크제어펄스(IAYP_BG<4>)를 생성할 수 있다.
제4 컬럼동작제어회로(57)는 8 뱅크라이트모드가 아닌 경우 디스에이블되는 모드라이트신호(8B_WRB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크제어펄스(AYP_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력 받아 제4 뱅크제어펄스(AYP_BG<4>)의 생성을 차단할 수 있다.
제4 컬럼동작제어회로(57)는 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드리드신호(8B_RDB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 내부뱅크제어펄스(IAYP_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력 받아 제4 내부뱅크제어펄스(IAYP_BG<4>)의 생성을 차단할 수 있다.
제4 컬럼동작제어회로(57)는 8 뱅크라이트모드 및 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크어드레스제어신호(CADDL_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크어드레스제어신호(CADDL_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크어드레스제어신호(CADDL_BG<4>)를 생성할 수 있다.
도 6을 참고하면 제1 컬럼동작제어회로(51)는 제1 뱅크선택신호래치(511), 제2 뱅크선택신호래치(512), 인버터들(IV511~IV521), PMOS 트랜지스터들(P511, P512) 및 낸드게이트들(NAND511, NAND512)을 포함할 수 있다. 제1 뱅크선택신호래치(511)는 합성제어펄스(AYP_SUM)에 동기하여 제1 뱅크선택신호(BG<1>)를 래치하여 노드(nd511)로 출력할 수 있다. 제2 뱅크선택신호래치(512)는 내부합성제어펄스(IAYP_SUM)에 동기하여 제1 뱅크선택신호(BG<1>)를 래치하여 노드(nd513)로 출력할 수 있다. PMOS 트랜지스터(P511)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd511)를 로직하이레벨로 초기화할 수 있다. PMOS 트랜지스터(P512)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd513)를 로직하이레벨로 초기화할 수 있다. 인버터(IV511)는 노드(nd511)의 신호를 반전버퍼링하여 노드(nd512)로 출력할 수 있다. 인버터(IV512)는 노드(nd512)의 신호를 반전버퍼링하여 노드(nd511)로 출력할 수 있다. 인버터들(IV513, IV514)은 합성제어펄스(AYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND511)는 노드(nd512)의 신호 및 인버터(IV514)의 출력신호를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV515)는 낸드게이트(NAND511)의 출력신호를 반전버퍼링하여 제1 뱅크제어펄스(AYP_BG<1>)를 출력할 수 있다. 인버터(IV516)는 낸드게이트(NAND511)의 출력신호를 반전버퍼링하여 제1 뱅크어드레스제어신호(CADDL_BG<1>)를 출력할 수 있다. 인버터(IV517)는 노드(nd513)의 신호를 반전버퍼링하여 노드(nd514)로 출력할 수 있다. 인버터(IV518)는 노드(nd514)의 신호를 반전버퍼링하여 노드(nd513)로 출력할 수 있다. 인버터들(IV519, IV520)은 내부합성제어펄스(IAYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND512)는 노드(nd514)의 신호, 인버터(IV520)의 출력신호 및 모드신호(8B_MB)를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV521)는 낸드게이트(NAND512)의 출력신호를 반전버퍼링하여 제1 내부뱅크제어펄스(IAYP_BG<1>)를 출력할 수 있다.
제1 컬럼동작제어회로(51)는 8 뱅크모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제1 뱅크선택신호(BG<1>)로부터 제1 내부뱅크제어펄스(IAYP_BG<1>)를 생성할 수 있다. 제1 컬럼동작제어회로(51)는 8 뱅크모드에서 인에이블되는 모드신호(8B_MB)를 입력 받아 제1 내부뱅크제어펄스(IAYP_BG<1>)의 발생을 차단할 수 있다.
도 7을 참고하면 제2 컬럼동작제어회로(53)는 제3 뱅크선택신호래치(531), 제4 뱅크선택신호래치(532), 인버터들(IV531~IV541), PMOS 트랜지스터들(P531, P532) 및 낸드게이트들(NAND531, NAND532)을 포함할 수 있다. 제3 뱅크선택신호래치(531)는 합성제어펄스(AYP_SUM)에 동기하여 제2 뱅크선택신호(BG<2>)를 래치하여 노드(nd531)로 출력할 수 있다. 제4 뱅크선택신호래치(532)는 내부합성제어펄스(IAYP_SUM)에 동기하여 제2 뱅크선택신호(BG<2>)를 래치하여 노드(nd533)로 출력할 수 있다. PMOS 트랜지스터(P531)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd531)를 로직하이레벨로 초기화할 수 있다. PMOS 트랜지스터(P532)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd533)를 로직하이레벨로 초기화할 수 있다. 인버터(IV531)는 노드(nd531)의 신호를 반전버퍼링하여 노드(nd532)로 출력할 수 있다. 인버터(IV532)는 노드(nd532)의 신호를 반전버퍼링하여 노드(nd531)로 출력할 수 있다. 인버터들(IV533, IV534)은 합성제어펄스(AYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND531)는 노드(nd532)의 신호 및 인버터(IV534)의 출력신호를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV535)는 낸드게이트(NAND531)의 출력신호를 반전버퍼링하여 제2 뱅크제어펄스(AYP_BG<2>)를 출력할 수 있다. 인버터(IV536)는 낸드게이트(NAND531)의 출력신호를 반전버퍼링하여 제2 뱅크어드레스제어신호(CADDL_BG<2>)를 출력할 수 있다. 인버터(IV537)는 노드(nd533)의 신호를 반전버퍼링하여 노드(nd534)로 출력할 수 있다. 인버터(IV538)는 노드(nd534)의 신호를 반전버퍼링하여 노드(nd533)로 출력할 수 있다. 인버터들(IV539, IV540)은 내부합성제어펄스(IAYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND532)는 노드(nd534)의 신호, 인버터(IV540)의 출력신호 및 모드신호(8B_MB)를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV541)는 낸드게이트(NAND532)의 출력신호를 반전버퍼링하여 제2 내부뱅크제어펄스(IAYP_BG<2>)를 출력할 수 있다.
제2 컬럼동작제어회로(53)는 8 뱅크모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제2 뱅크선택신호(BG<2>)로부터 제2 내부뱅크제어펄스(IAYP_BG<2>)를 생성할 수 있다. 제2 컬럼동작제어회로(53)는 8 뱅크모드에서 인에이블되는 모드신호(8B_MB)를 입력 받아 제2 내부뱅크제어펄스(IAYP_BG<2>)의 발생을 차단할 수 있다.
도 8을 참고하면 제3 컬럼동작제어회로(55)는 제5 뱅크선택신호래치(551), 제6 뱅크선택신호래치(552), 인버터들(IV551~IV562), PMOS 트랜지스터들(P551, P552), 낸드게이트들(NAND551~NAND533) 및 제1 선택기(553)를 포함할 수 있다. 제5 뱅크선택신호래치(551)는 합성제어펄스(AYP_SUM)에 동기하여 제3 뱅크선택신호(BG<3>)를 래치하여 노드(nd551)로 출력할 수 있다. 제6 뱅크선택신호래치(552)는 내부합성제어펄스(IAYP_SUM)에 동기하여 제3 뱅크선택신호(BG<3>)를 래치하여 노드(nd553)로 출력할 수 있다. PMOS 트랜지스터(P551)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd551)를 로직하이레벨로 초기화할 수 있다. PMOS 트랜지스터(P552)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd553)를 로직하이레벨로 초기화할 수 있다. 인버터(IV551)는 노드(nd551)의 신호를 반전버퍼링하여 노드(nd552)로 출력할 수 있다. 인버터(IV552)는 노드(nd552)의 신호를 반전버퍼링하여 노드(nd551)로 출력할 수 있다. 인버터들(IV553, IV554)은 합성제어펄스(AYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND551)는 노드(nd552)의 신호, 인버터(IV554)의 출력신호 및 모드라이트신호(8B_WRB)를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV555)는 낸드게이트(NAND551)의 출력신호를 반전버퍼링하여 제3 뱅크제어펄스(AYP_BG<3>)를 출력할 수 있다. 인버터(IV557)는 노드(nd553)의 신호를 반전버퍼링하여 노드(nd554)로 출력할 수 있다. 인버터(IV558)는 노드(nd554)의 신호를 반전버퍼링하여 노드(nd553)로 출력할 수 있다. 인버터들(IV559, IV560)은 내부합성제어펄스(IAYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND552)는 노드(nd554)의 신호, 인버터(IV560)의 출력신호 및 모드리드신호(8B_RDB)를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV561)는 낸드게이트(NAND551)의 출력신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND553)는 낸드게이트(NAND551)의 출력신호 및 낸드게이트(NAND552)의 출력신호를 입력 받아 부정논리곱 연산을 수행할 수 있다. 제1 선택기(553)는 모드신호(8B_MB)에 응답하여 인버터(IV561) 또는 낸드게이트(NAND553)의 출력신호를 선택적으로 제3 뱅크어드레스제어신호(CADDL_BG<3>)로 출력할 수 있다. 제1 선택기(553)는 8 뱅크모드가 아닌 경우 로직하이레벨의 모드신호(8B_MB)를 입력 받아 인버터(IV561)의 출력신호를 제3 뱅크어드레스제어신호(CADDL_BG<3>)로 출력할 수 있다. 제1 선택기(553)는 8 뱅크모드인 경우 로직로우레벨의 모드신호(8B_MB)를 입력 받아 낸드게이트(NAND553)의 출력신호를 제3 뱅크어드레스제어신호(CADDL_BG<3>)로 출력할 수 있다. 인버터(IV562)는 낸드게이트(NAND552)의 출력신호를 반전버퍼링하여 제3 내부뱅크제어펄스(IAYP_BG<3>)를 출력할 수 있다.
제3 컬럼동작제어회로(55)는 8 뱅크라이트모드가 아닌 경우 디스에이블되는 모드라이트신호(8B_WRB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크제어펄스(AYP_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력 받아 제3 뱅크제어펄스(AYP_BG<3>)의 생성을 차단할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드리드신호(8B_RDB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 내부뱅크제어펄스(IAYP_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력 받아 제3 내부뱅크제어펄스(IAYP_BG<3>)의 생성을 차단할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크라이트모드 및 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크어드레스제어신호(CADDL_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력 받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크어드레스제어신호(CADDL_BG<3>)를 생성할 수 있다. 제3 컬럼동작제어회로(55)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력 받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제3 뱅크선택신호(BG<3>)로부터 제3 뱅크어드레스제어신호(CADDL_BG<3>)를 생성할 수 있다.
도 9를 참고하면 제4 컬럼동작제어회로(57)는 제7 뱅크선택신호래치(571), 제8 뱅크선택신호래치(572), 인버터들(IV571~IV582), PMOS 트랜지스터들(P571, P572), 낸드게이트들(NAND571~NAND573) 및 제2 선택기(573)를 포함할 수 있다. 제7 뱅크선택신호래치(571)는 합성제어펄스(AYP_SUM)에 동기하여 제4 뱅크선택신호(BG<4>)를 래치하여 노드(nd571)로 출력할 수 있다. 제8 뱅크선택신호래치(572)는 내부합성제어펄스(IAYP_SUM)에 동기하여 제4 뱅크선택신호(BG<4>)를 래치하여 노드(nd573)로 출력할 수 있다. PMOS 트랜지스터(P571)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd571)를 로직하이레벨로 초기화할 수 있다. PMOS 트랜지스터(P572)는 파워업신호(PWRUPB)가 로직로우레벨로 인에이블되는 구간동안 노드(nd573)를 로직하이레벨로 초기화할 수 있다. 인버터(IV571)는 노드(nd571)의 신호를 반전버퍼링하여 노드(nd572)로 출력할 수 있다. 인버터(IV572)는 노드(nd572)의 신호를 반전버퍼링하여 노드(nd571)로 출력할 수 있다. 인버터들(IV573, IV574)은 합성제어펄스(AYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND571)는 노드(nd572)의 신호, 인버터(IV574)의 출력신호 및 모드라이트신호(8B_WRB)를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV575)는 낸드게이트(NAND571)의 출력신호를 반전버퍼링하여 제4 뱅크제어펄스(AYP_BG<4>)를 출력할 수 있다. 인버터(IV577)는 노드(nd573)의 신호를 반전버퍼링하여 노드(nd574)로 출력할 수 있다. 인버터(IV578)는 노드(nd574)의 신호를 반전버퍼링하여 노드(nd573)로 출력할 수 있다. 인버터들(IV579, IV580)은 내부합성제어펄스(IAYP_SUM)를 버퍼링하여 출력할 수 있다. 낸드게이트(NAND572)는 노드(nd574)의 신호, 인버터(IV580)의 출력신호 및 모드리드신호(8B_RDB)를 입력 받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV581)는 낸드게이트(NAND571)의 출력신호를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND573)는 낸드게이트(NAND571)의 출력신호 및 낸드게이트(NAND572)의 출력신호를 입력 받아 부정논리곱 연산을 수행할 수 있다. 제2 선택기(573)는 모드신호(8B_MB)에 응답하여 인버터(IV581) 또는 낸드게이트(NAND573)의 출력신호를 선택적으로 제4 뱅크어드레스제어신호(CADDL_BG<4>)로 출력할 수 있다. 제2 선택기(573)는 8 뱅크모드가 아닌 경우 로직하이레벨의 모드신호(8B_MB)를 입력 받아 인버터(IV581)의 출력신호를 제4 뱅크어드레스제어신호(CADDL_BG<4>)로 출력할 수 있다. 제2 선택기(573)는 8 뱅크모드인 경우 로직로우레벨의 모드신호(8B_MB)를 입력 받아 낸드게이트(NAND573)의 출력신호를 제4 뱅크어드레스제어신호(CADDL_BG<4>)로 출력할 수 있다. 인버터(IV582)는 낸드게이트(NAND572)의 출력신호를 반전버퍼링하여 제4 내부뱅크제어펄스(IAYP_BG<4>)를 출력할 수 있다.
제4 컬럼동작제어회로(57)는 8 뱅크라이트모드가 아닌 경우 디스에이블되는 모드라이트신호(8B_WRB)를 입력받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크제어펄스(AYP_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력받아 제4 뱅크제어펄스(AYP_BG<4>)의 생성을 차단할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드리드신호(8B_RDB)를 입력받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 내부뱅크제어펄스(IAYP_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력받아 제4 내부뱅크제어펄스(IAYP_BG<4>)의 생성을 차단할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크라이트모드 및 8 뱅크리드모드가 아닌 경우 디스에이블되는 모드신호(8B_MB)를 입력받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크어드레스제어신호(CADDL_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크리드모드인 경우 인에이블되는 모드리드신호(8B_RDB)를 입력받아 합성제어펄스(AYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크어드레스제어신호(CADDL_BG<4>)를 생성할 수 있다. 제4 컬럼동작제어회로(57)는 8 뱅크라이트모드인 경우 인에이블되는 모드라이트신호(8B_WRB)를 입력받아 내부합성제어펄스(IAYP_SUM)에 동기하여 래치된 제4 뱅크선택신호(BG<4>)로부터 제4 뱅크어드레스제어신호(CADDL_BG<4>)를 생성할 수 있다.
도 10을 참고하면 뱅크컬럼어드레스생성회로(6)는 제1 어드레스래치(61), 제2 어드레스래치(62), 제3 어드레스래치(63) 및 제4 어드레스래치(64)를 포함할 수 있다. 제1 어드레스래치(61)는 제1 뱅크어드레스제어신호(CADDL_BG<1>)가 로직하이레벨로 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제1 뱅크컬럼어드레스(BYADD_BG<1>)로 출력할 수 있다. 제2 어드레스래치(62)는 제2 뱅크어드레스제어신호(CADDL_BG<2>)가 로직하이레벨로 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제2 뱅크컬럼어드레스(BYADD_BG<2>)로 출력할 수 있다. 제3 어드레스래치(63)는 제3 뱅크어드레스제어신호(CADDL_BG<3>)가 로직하이레벨로 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제3 뱅크컬럼어드레스(BYADD_BG<3>)로 출력할 수 있다. 제4 어드레스래치(64)는 제4 뱅크어드레스제어신호(CADDL_BG<4>)가 로직하이레벨로 인에이블되는 경우 컬럼어드레스(CADD)를 래치하여 제4 뱅크컬럼어드레스(BYADD_BG<4>)로 출력할 수 있다.
도 11을 참고하면 컬럼입출력펄스합성회로(7)는 노어게이트들(NOR71~NOR74) 및 인버터들(IV71~IV74)을 포함할 수 있다. 노어게이트(NOR71) 및 인버터(IV71)는 제1 뱅크제어펄스(AYP_BG<1>) 및 제1 내부뱅크제어펄스(IAYP_BG<1>)를 입력 받아 논리합 연산을 수행하여 제1 뱅크합성제어펄스(AYPSUM_BG<1>)를 생성할 수 있다. 노어게이트(NOR72) 및 인버터(IV72)는 제2 뱅크제어펄스(AYP_BG<2>) 및 제2 내부뱅크제어펄스(IAYP_BG<2>)를 입력 받아 논리합 연산을 수행하여 제2 뱅크합성제어펄스(AYPSUM_BG<2>)를 생성할 수 있다. 노어게이트(NOR73) 및 인버터(IV73)는 제3 뱅크제어펄스(AYP_BG<3>) 및 제3 내부뱅크제어펄스(IAYP_BG<3>)를 입력 받아 논리합 연산을 수행하여 제3 뱅크합성제어펄스(AYPSUM_BG<3>)를 생성할 수 있다. 노어게이트(NOR74) 및 인버터(IV74)는 제4 뱅크제어펄스(AYP_BG<4>) 및 제4 내부뱅크제어펄스(IAYP_BG<4>)를 입력 받아 논리합 연산을 수행하여 제4 뱅크합성제어펄스(AYPSUM_BG<4>)를 생성할 수 있다. 컬럼입출력펄스합성회로(7)는 제1 뱅크제어펄스(AYP_BG<1>) 또는 제1 내부뱅크제어펄스(IAYP_BG<1>)가 발생하는 경우 제1 뱅크합성제어펄스(AYPSUM_BG<1>)를 발생시킬 수 있다. 컬럼입출력펄스합성회로(7)는 제2 뱅크제어펄스(AYP_BG<2>) 또는 제2 내부뱅크제어펄스(IAYP_BG<2>)가 발생하는 경우 제2 뱅크합성제어펄스(AYPSUM_BG<2>)를 발생시킬 수 있다. 컬럼입출력펄스합성회로(7)는 제3 뱅크제어펄스(AYP_BG<3>) 또는 제3 내부뱅크제어펄스(IAYP_BG<3>)가 발생하는 경우 제3 뱅크합성제어펄스(AYPSUM_BG<3>)를 발생시킬 수 있다. 컬럼입출력펄스합성회로(7)는 제4 뱅크제어펄스(AYP_BG<4>) 또는 제4 내부뱅크제어펄스(IAYP_BG<4>)가 발생하는 경우 제4 뱅크합성제어펄스(AYPSUM_BG<4>)를 발생시킬 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 살펴보되, 8 뱅크리드모드에서의 동작과 8 뱅크라이트모드에서의 동작을 나누어 설명하면 다음과 같다.
도 12에 도시된 바와 같이 8 뱅크리드모드 진입을 위해 8 뱅크리드커맨드(8 bank RD Cmd)가 입력되면 모드신호(8B_MB) 및 모드리드신호(8B_RDB)가 로직로우레벨로 인에이블되고, 리드커맨드펄스(ERD)가 발생된다. 리드커맨드펄스(ERD)를 시프팅하여 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)가 순차적으로 발생된다. 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)에 동기하여 합성제어펄스(AYP_SUM) 및 내부합성제어펄스(IAYP_SUM)가 순차적으로 발생된다. 합성제어펄스(AYP_SUM)에 동기하여 제1 뱅크어드레스제어신호(CADDL_BG<1>), 제3 뱅크어드레스제어신호(CADDL_BG<3>), 제1 뱅크제어펄스(AYP_BG<1>) 및 제3 뱅크제어펄스(AYP_BG<3>)가 발생된다. 제1 뱅크어드레스제어신호(CADDL_BG<1>)에 동기하여 컬럼어드레스(CADD)를 래치하여 생성된 제1 뱅크컬럼어드레스(BYADD_BG<1>)의 논리레벨조합(X)에 의해 제1 뱅크그룹에 포함된 뱅크가 선택되고, 제1 뱅크제어펄스(AYP_BG<1>)에 동기하여 생성된 제1 뱅크합성제어펄스(AYPSUM_BG<1>)에 의해 기설정된 비트수만큼의 데이터가 선택된 뱅크에서 출력된다. 예를 들어, BL32로 설정된 경우 제1 뱅크그룹에 포함된 뱅크에서 16 비트만큼의 데이터가 출력된다. 제3 뱅크어드레스제어신호(CADDL_BG<3>)에 동기하여 컬럼어드레스(CADD)를 래치하여 생성된 제3 뱅크컬럼어드레스(BYADD_BG<3>)의 논리레벨조합(X)에 의해 제3 뱅크그룹에 포함된 뱅크가 선택되고, 제3 뱅크제어펄스(AYP_BG<3>)에 동기하여 생성된 제3 뱅크합성제어펄스(AYPSUM_BG<3>)에 의해 기설정된 비트수만큼의 데이터가 선택된 뱅크에서 출력된다. 예를 들어, BL32로 설정된 경우 제3 뱅크그룹에 포함된 뱅크에서 16 비트만큼의 데이터가 출력된다. 8 뱅크리드모드에서는 제1 뱅크그룹에 포함된 뱅크의 데이터와 제3 뱅크그룹에 포함된 뱅크의 데이터가 동시에 데이터라인에 실린 후 데이터경로에서 버스트랭쓰에 따라 출력 순서가 정해진 후 반도체장치 외부로 출력된다. 본 실시예에서 제1 뱅크그룹에 포함된 뱅크의 데이터 16 비트와 제3 뱅크그룹에 포함된 뱅크의 데이터 16 비트가 출력되는 BL32로 설정된 8 뱅크리드모드를 예를 들어 설명하였지만 데이터가 출력되기 위해 선택되는 뱅크그룹들과 출력되는 데이터의 비트수는 실시예에 따라서 다양하게 설정될 수 있다.
도 13에 도시된 바와 같이 8 뱅크라이트모드 진입을 위해 8 뱅크라이트커맨드(8 bank WT Cmd)가 입력되면 모드신호(8B_MB) 및 모드라이트신호(8B_WRB)가 로직로우레벨로 인에이블되고, 라이트커맨드펄스(EWT)가 발생된다. 라이트커맨드펄스(EWT)를 시프팅하여 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)가 순차적으로 발생된다. 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기하여 합성제어펄스(AYP_SUM) 및 내부합성제어펄스(IAYP_SUM)가 순차적으로 발생된다. 합성제어펄스(AYP_SUM)에 동기하여 제1 뱅크어드레스제어신호(CADDL_BG<1>) 및 제1 뱅크제어펄스(AYP_BG<1>)가 발생된다. 내부합성제어펄스(IAYP_SUM)에 동기하여 제3 뱅크어드레스제어신호(CADDL_BG<3>) 및 제3 내부뱅크제어펄스(IAYP_BG<3>)가 발생된다. 제1 뱅크어드레스제어신호(CADDL_BG<1>)에 동기하여 컬럼어드레스(CADD)를 래치하여 생성된 제1 뱅크컬럼어드레스(BYADD_BG<1>)의 논리레벨조합(Y)에 의해 제1 뱅크그룹에 포함된 뱅크가 선택되고, 제1 뱅크제어펄스(AYP_BG<1>)에 동기하여 생성된 제1 뱅크합성제어펄스(AYPSUM_BG<1>)에 의해 기설정된 비트수만큼의 데이터가 선택된 뱅크에 입력된다. 예를 들어, BL32로 설정된 경우 제1 뱅크그룹에 포함된 뱅크에 16 비트만큼의 데이터가 입력된다. 제3 뱅크어드레스제어신호(CADDL_BG<3>)에 동기하여 컬럼어드레스(CADD)를 래치하여 생성된 제3 뱅크컬럼어드레스(BYADD_BG<3>)의 논리레벨조합(Y)에 의해 제3 뱅크그룹에 포함된 뱅크가 선택되고, 제3 내부뱅크제어펄스(IAYP_BG<3>)에 동기하여 생성된 제3 뱅크합성제어펄스(AYPSUM_BG<3>)에 의해 기설정된 비트수만큼의 데이터가 선택된 뱅크에 입력된다. 예를 들어, BL32로 설정된 경우 제3 뱅크그룹에 포함된 뱅크에 16 비트만큼의 데이터가 입력된다. 8 뱅크라이트모드에서는 제1 뱅크그룹에 포함된 뱅크 및 제3 뱅크그룹에 포함된 뱅크에 데이터가 순차적으로 입력된다. 본 실시예에서 제1 뱅크그룹에 포함된 뱅크에 데이터 16 비트를 입력한 후 제3 뱅크그룹에 포함된 뱅크에 데이터 16 비트를 입력하는 BL32로 설정된 8 뱅크라이트모드를 예를 들어 설명하였지만 데이터가 입력되기 위해 선택되는 뱅크그룹들과 입력되는 데이터의 비트수는 실시예에 따라서 다양하게 설정될 수 있다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체장치는 8 뱅크리드모드에서는 별도의 뱅크그룹에 포함된 뱅크들의 데이터를 동시에 데이터경로로 출력한 후 버스트랭쓰에 따라 순차적으로 반도체장치 외부로 출력할 수 있다. 또한, 본 실시예에 따른 반도체장치는 8 뱅크라이트모드에서는 별도의 뱅크그룹에 포함된 뱅크들에 데이터를 순차적으로 입력할 수 있다. 8 뱅크리드모드 또는 8 뱅크라이트모드에 진입하기 위해 커맨드가 입력될 때 복수의 뱅크그룹에 포함된 뱅크들의 데이터를 출력하거나 복수의 뱅크그룹에 포함된 뱅크들에 데이터를 입력함으로써 데이터 입출력을 위한 컬럼동작 별 소모되는 시간 및 전류 소모를 감소시킬 수 있다.
앞서, 도 1 내지 도 13에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 14를 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 14에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드펄스생성회로 2: 뱅크어드레스생성회로
3: 합성제어펄스생성회로 31: 컬럼제어펄스생성회로
32: 제어펄스합성회로 4: 뱅크선택신호생성회로
5: 컬럼동작제어회로 6: 뱅크컬럼어드레스생성회로
7: 컬럼입출력펄스합성회로 8: 데이터입출력제어회로
311: 리드컬럼제어펄스생성기 312: 내부리드컬럼제어펄스생성기
313: 라이트컬럼제어펄스생성기 314: 내부라이트컬럼제어펄스생성기
51: 제1 컬럼동작제어회로 53: 제2 컬럼동작제어회로
55: 제3 컬럼동작제어회로 57: 제4 컬럼동작제어회로
511: 제1 뱅크선택신호래치 512: 제2 뱅크선택신호래치
531: 제3 뱅크선택신호래치 532: 제4 뱅크선택신호래치
551: 제5 뱅크선택신호래치 552: 제6 뱅크선택신호래치
571: 제7 뱅크선택신호래치 572: 제8 뱅크선택신호래치
61: 제1 어드레스래치 62: 제2 어드레스래치
63: 제3 어드레스래치 64: 제4 어드레스래치

Claims (20)

  1. 제1 모드에서 제1 뱅크의 데이터와 제2 뱅크의 데이터가 동시에 출력되도록 합성제어펄스에 응답하여 제1 및 제2 뱅크선택신호로부터 제1 및 제2 뱅크어드레스제어신호와 제1 및 제2 뱅크제어펄스를 생성하는 컬럼동작제어회로; 및
    상기 제1 및 제2 뱅크어드레스제어신호에 응답하여 컬럼어드레스로부터 상기 제1 및 제2 뱅크를 선택하기 위한 제1 및 제2 뱅크컬럼어드레스를 생성하는 뱅크컬럼어드레스생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 모드에서 하나의 커맨드에 의해 적어도 2개의 뱅크들에서 버스트랭쓰에 따라 설정된 비트 수만큼의 데이터가 출력되는 동작이 수행되는 반도체장치.
  3. 제 1 항에 있어서, 상기 합성제어펄스는 상기 제1 모드를 수행하기 위해 외부제어신호를 디코딩하여 발생되는 리드커맨드펄스에 동기하여 발생되는 반도체장치.
  4. 제 1 항에 있어서, 상기 컬럼동작제어회로는 상기 합성제어펄스에 동기하여 상기 제1 뱅크선택신호를 래치하고, 상기 래치된 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스제어신호와 상기 제1 뱅크제어펄스를 생성하며, 상기 합성제어펄스에 동기하여 상기 제2 뱅크선택신호를 래치하고, 상기 래치된 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스제어신호와 상기 제2 뱅크제어펄스를 생성하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 뱅크제어펄스에 응답하여 상기 제1 뱅크의 데이터와 상기 제2 뱅크의 데이터가 출력되기 위한 컬럼동작을 제어하기 위한 제1 및 제2 뱅크합성제어펄스를 생성하는 컬럼입출력펄스합성회로를 더 포함하는 반도체장치.
  6. 제 1 항에 있어서, 상기 컬럼동작제어회로는 제2 모드에서 상기 제1 뱅크에 데이터가 입력된 후 상기 제2 뱅크에 데이터가 입력되도록 상기 합성제어펄스에 응답하여 상기 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스제어신호와 상기 제1 뱅크제어펄스를 생성하고, 내부합성제어펄스에 응답하여 상기 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스제어신호와 내부뱅크제어펄스를 생성하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제2 모드에서 하나의 커맨드에 의해 적어도 2개의 뱅크들에 버스트랭쓰에 따라 설정된 비트 수만큼의 데이터가 입력되는 동작이 수행되는 반도체장치.
  8. 제 6 항에 있어서, 상기 합성제어펄스는 상기 제2 모드를 수행하기 위해 외부제어신호를 디코딩하여 발생되는 라이트커맨드펄스에 동기하여 발생되는 반도체장치.
  9. 제 6 항에 있어서, 상기 내부합성제어펄스는 상기 합성제어펄스가 발생된 후 기설정된 구간이 경과된 후 발생되는 반도체장치.
  10. 제 6 항에 있어서, 상기 컬럼동작제어회로는 상기 제2 모드에서 상기 합성제어펄스에 동기하여 상기 제1 뱅크선택신호를 래치하고, 상기 래치된 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스제어신호와 상기 제1 뱅크제어펄스를 생성하며, 상기 내부합성제어펄스에 동기하여 상기 제2 뱅크선택신호를 래치하고, 상기 래치된 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스제어신호와 상기 내부뱅크제어펄스를 생성하는 반도체장치.
  11. 제 6 항에 있어서,
    상기 제1 뱅크제어펄스에 응답하여 상기 제1 뱅크에 데이터를 입력하기 위한 컬럼동작을 제어하기 위한 제1 뱅크합성제어펄스를 생성하고, 상기 내부뱅크제어펄스에 응답하여 상기 제2 뱅크에 데이터를 입력하기 위한 컬럼동작을 제어하기 위한 제2 뱅크합성제어펄스를 생성하는 컬럼입출력펄스합성회로를 더 포함하는 반도체장치.
  12. 제1 뱅크에 데이터가 입력된 후 제2 뱅크에 데이터가 입력되도록 합성제어펄스에 응답하여 제1 뱅크선택신호로부터 제1 뱅크어드레스제어신호와 뱅크제어펄스를 생성하고, 내부합성제어펄스에 응답하여 제2 뱅크선택신호로부터 제2 뱅크어드레스제어신호와 내부뱅크제어펄스를 생성하는 컬럼동작제어회로; 및
    상기 제1 및 제2 뱅크어드레스제어신호에 응답하여 컬럼어드레스로부터 상기 제1 및 제2 뱅크를 선택하기 위한 제1 및 제2 뱅크컬럼어드레스를 생성하는 뱅크컬럼어드레스생성회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 합성제어펄스는 외부제어신호를 디코딩하여 발생되는 라이트커맨드펄스에 동기하여 발생되는 반도체장치.
  14. 제 12 항에 있어서, 상기 내부합성제어펄스는 상기 합성제어펄스가 발생된 후 기설정된 구간이 경과된 후 발생되는 반도체장치.
  15. 제 12 항에 있어서, 상기 컬럼동작제어회로는 상기 합성제어펄스에 동기하여 상기 제1 뱅크선택신호를 래치하고, 상기 래치된 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스제어신호와 상기 뱅크제어펄스를 생성하며, 상기 내부합성제어펄스에 동기하여 상기 제2 뱅크선택신호를 래치하고, 상기 래치된 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스제어신호와 상기 내부뱅크제어펄스를 생성하는 반도체장치.
  16. 제 12 항에 있어서,
    상기 제1 뱅크제어펄스에 응답하여 상기 제1 뱅크에 데이터를 입력하기 위한 컬럼동작을 제어하기 위한 제1 뱅크합성제어펄스를 생성하고, 상기 내부뱅크제어펄스에 응답하여 상기 제2 뱅크에 데이터를 입력하기 위한 컬럼동작을 제어하기 위한 제2 뱅크합성제어펄스를 생성하는 컬럼입출력펄스합성회로를 더 포함하는 반도체장치.
  17. 제1 모드를 수행하기 위해 외부제어신호를 디코딩하여 발생되는 리드커맨드펄스에 동기하여 합성제어펄스를 생성하고, 제2 모드를 수행하기 위해 상기 외부제어신호를 디코딩하여 발생되는 라이트커맨드펄스에 동기하여 상기 합성제어펄스 및 내부합성제어펄스를 생성하는 합성제어펄스생성회로; 및
    상기 제1 모드에서 제1 뱅크의 데이터와 제2 뱅크의 데이터가 동시에 출력되도록 상기 합성제어펄스에 응답하여 제1 및 제2 뱅크선택신호로부터 제1 및 제2 뱅크어드레스제어신호와 제1 및 제2 뱅크제어펄스를 생성하는 컬럼동작제어회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 컬럼동작제어회로는 상기 합성제어펄스에 동기하여 상기 제1 뱅크선택신호를 래치하고, 상기 래치된 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스제어신호와 상기 제1 뱅크제어펄스를 생성하며, 상기 합성제어펄스에 동기하여 상기 제2 뱅크선택신호를 래치하고, 상기 래치된 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스제어신호와 상기 제2 뱅크제어펄스를 생성하는 반도체장치.
  19. 제 17 항에 있어서, 상기 컬럼동작제어회로는 상기 제2 모드에서 상기 제1 뱅크에 데이터가 입력된 후 상기 제2 뱅크에 데이터가 입력되도록 상기 합성제어펄스에 응답하여 상기 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스와 상기 제1 뱅크제어펄스를 생성하고, 내부합성제어펄스에 응답하여 상기 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스와 내부뱅크제어펄스를 생성하는 반도체장치.
  20. 제 19 항에 있어서, 상기 컬럼동작제어회로는 상기 제2 모드에서 상기 합성제어펄스에 동기하여 상기 제1 뱅크선택신호를 래치하고, 상기 래치된 제1 뱅크선택신호로부터 상기 제1 뱅크어드레스제어신호와 상기 제1 뱅크제어펄스를 생성하며, 상기 내부합성제어펄스에 동기하여 제2 뱅크선택신호를 래치하고, 상기 래치된 제2 뱅크선택신호로부터 상기 제2 뱅크어드레스제어신호와 상기 내부뱅크제어펄스를 생성하는 반도체장치.
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