KR20170036195A - 반도체장치 및 반도체시스템 - Google Patents

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KR20170036195A KR1020150134996A KR20150134996A KR20170036195A KR 20170036195 A KR20170036195 A KR 20170036195A KR 1020150134996 A KR1020150134996 A KR 1020150134996A KR 20150134996 A KR20150134996 A KR 20150134996A KR 20170036195 A KR20170036195 A KR 20170036195A
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박문필
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Abstract

반도체장치는 커맨드를 디코딩하여 액티브펄스 및 지연액티브펄스를 생성하는 커맨드처리부; 및 어드레스에 의해 엑세스되는 뱅크에 대한 액티브동작을 수행하기 위한 뱅크액티브신호를 생성하는 뱅크액티브신호생성부를 포함한다. 상기 뱅크액티브신호는 상기 액티브펄스에 동기하여 디스에이블되고, 상기 지연액티브펄스에 동기하여 인에이블되는 것이 바람직하다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 액티브신호를 생성하는 반도체장치 및 반도체시스템에 관한 것이다.
일반적으로 반도체장치는 액티브동작과 프리차지동작을 수행한다. 여기서, 액티브동작은 로우어드레스를 디코딩하여 메모리셀어레이을 선택하고, 선택된 메모리셀어레이의 데이터를 증폭하여 컬럼동작이 가능한 상태로 만드는 동작이고, 프리차지동작은 다음 액티브동작이 가능하도록 액티브동작이 수행되기 이전 상태로 만드는 동작이다.
최근, 4 뱅크 또는 8 뱅크 구조의 반도체장치가 일반화됨에 따라 액티브동작이 수행되는 경우 뱅크액티브신호생성회로는 로우어드레스를 디코딩하여 뱅크액티브신호를 생성함으로써 다수의 뱅크 중 액티브동작이 수행되는 뱅크를 선택한다. 뱅크가 선택되고 난 후에는 워드라인구동회로가 로우어드레스를 디코딩하여 선택된 뱅크에 포함된 특정 메인워드라인 및 서브워드라인을 활성화시켜 메모리셀어레이를 선택하게 된다. 반도체장치 중에서 콤보방식의 반도체장치는 2비트의 데이터를 동시에 처리하는 2-비트 프리패치(prefetch) 방식과 4비트의 데이터를 동시에 처리하는 4-비트 프리패치(prefetch) 방식을 모두 지원한다.
한편, 반도체장치에서는 라이트동작이 개시된 후 프리차지동작이 개시되기 전까지 라이트동작을 완료해야 하며, 이 동작 구간을 라이트 리커버리 타임(tWR, Write Recovery Time)이라 한다.
본 발명은 프리차지동작 구간 및 액티브동작 구간을 조절할 수 있도록 한 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드를 디코딩하여 액티브펄스 및 지연액티브펄스를 생성하는 커맨드처리부; 및 어드레스에 의해 엑세스되는 뱅크에 대한 액티브동작을 수행하기 위한 뱅크액티브신호를 생성하는 뱅크액티브신호생성부를 포함하는 반도체장치를 제공한다. 상기 뱅크액티브신호는 상기 액티브펄스에 동기하여 디스에이블되고, 상기 지연액티브펄스에 동기하여 인스에이블되는 것이 바람직하다.
또한, 본 발명은 커맨드를 디코딩하여 액티브펄스, 제1 지연액티브펄스 및 제2 지연액티브펄스를 생성하는 커맨드처리부; 및 기설정된 블럭에 엑세스된 상태에서 상기 액티브펄스에 응답하여 블럭액티브신호를 생성하는 블럭액티브신호생성부를 포함하는 반도체장치를 제공한다. 상기 블럭액티브신호는 상기 액티브펄스의 제1 펄스에 응답하여 인에이블되고, 상기 액티브펄스의 제2 펄스에 응답하여 디스에이블되는 것이 바람직하다.
또한, 본 발명은 어드레스 및 커맨드를 출력하는 제1 반도체장치; 및 상기 어드레스에 응답하여 기설정된 블럭이 엑세스된 상태에서 상기 커맨드를 디코딩하여 생성된 액티브펄스에 응답하여 블럭액티브신호를 생성하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다. 상기 블럭액티브신호는 상기 액티브펄스의 제1 펄스에 응답하여 인에이블되고, 상기 액티브펄스의 제2 펄스에 응답하여 디스에이블되는 것이 바람직하다.
본 발명에 의하면 다수의 메모리셀어레이를 포함하는 블럭 또는 뱅크에 대한 프리차지동작 구간을 감소시키고, 액티브동작 구간을 증가시킬 수 있어 라이트 리커버리 타임을 충분히 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 뱅크액티브신호생성부의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체시스템의의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 반도체시스템에 포함된 래치신호생성부의 일 실시예에 따른 회로도이다.
도 6은 도 4에 도시된 반도체시스템에 포함된 블럭액티브신호생성부의 일 실시예에 따른 회로도이다.
도 7은 도 4에 도시된 반도체시스템의의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 1 내지 도 7에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.
제1 반도체장치(1)는 어드레스(ADD) 및 커맨드(CMD)를 제2 반도체장치(2)에 인가할 수 있다. 본 실시예에서 어드레스(ADD) 및 커맨드(CMD)는 별도의 라인을 통해서 전송되는 것으로 도시하였지만 실시예에 따라서 동일한 라인으로 전송되도록 구현될 수도 있다.
제2 반도체장치(2)는 어드레스디코더(21), 커맨드처리부(22) 및 뱅크액티브신호생성부(23)를 포함할 수 있다.
어드레스디코더(21)는 어드레스(ADD)를 디코딩하여 뱅크엑세스신호(BA<1:N>)를 생성할 수 있다. 뱅크엑세스신호(BA<1:N>)는 제2 반도체장치(2)에 포함된 뱅크들에 엑세스하기 위해 논리레벨 조합이 설정될 수 있다. 제2 반도체장치(2)에 포함된 뱅크들의 수는 실시예에 따라서 다양하게 설정될 수 있고, 뱅크들의 수에 따라 뱅크엑세스신호(BA<1:N>)의 비트수 "N"이 결정되는 것이 바람직하다. 어드레스(ADD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 본 실시예에서는 어드레스디코더(21)가 뱅크에 엑세스하기 위해 어드레스(ADD)를 디코딩하여 뱅크엑세스신호(BA<1:N>)를 생성하는 것을 예를 들어 설명하였지만 실시예에 따라서 뱅크에 포함된 블럭 등으로 지칭되는 다양한 메모리셀어레이에 엑세스하기 위한 신호를 생성하도록 구현될 수도 있다.
커맨드처리부(22)는 커맨드(CMD)를 입력받아 액티브펄스(ACTP) 및 지연액티브펄스(ACTPD)를 생성할 수 있다. 액티브펄스(ACTP)는 뱅크엑세스신호(BA<1:N>)에 의해 엑세스되는 뱅크에 대한 액티브동작을 위해 발생되는 펄스를 포함할 수 있다. 지연액티브펄스(ACTPD)는 액티브펄스(ACTP)를 기설정된 지연구간만큼 지연시켜 생성할 수 있다.
뱅크액티브신호생성부(23)는 뱅크엑세스신호(BA<1:N>)에 의해 엑세스되는 뱅크에 대해 액티브동작을 수행하기 위해 뱅크액티브신호(BANK_ACT<1:N>)를 생성할 수 있다. 예를 들어, 뱅크엑세스신호(BA<K>)가 로직하이레벨로 인에이블되어 K 번째 뱅크에 엑세스된 상태에서 액티브커맨드(ACT_CMD)가 인에이블되는 경우 K 번째 뱅크를 액티브하기 위한 뱅크액티브신호(BANK_ACT<K>)는 액티브펄스(ACTP)에 동기하여 디스에이블되고, 지연액티브펄스(ACTPD)에 동기하여 인에이블될 수 있다.
커맨드처리부(22)는 커맨드디코더(24), 펄스생성부(25) 및 펄스지연부(26)를 포함할 수 있다. 커맨드디코더(24)는 커맨드(CMD)를 디코딩하여 액티브커맨드(ACT_CMD)를 생성할 수 있다. 액티브커맨드(ACT_CMD)는 액티브동작 수행을 위해 인에이블되는 신호로 설정될 수 있다. 커맨드(CMD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다. 액티브커맨드(ACT_CMD)가 인에이블되는 논리레벨 및 인에이블되는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 펄스생성부(25)는 액티브커맨드(ACT_CMD)가 인에이블되는 시점들에 동기하여 발생되는 펄스들을 포함하는 액티브펄스(ACTP)를 생성할 수 있다. 액티브펄스(ACTP)는 액티브커맨드(ACT_CMD)가 인에이블되는 횟수만큼의 펄스를 포함할 수 있다. 펄스지연부(26)는 액티브펄스(ACTP)를 기설정된 지연구간만큼 지연시켜 지연액티브펄스(ACTPD)를 생성할 수 있다. 액티브펄스(ACTP)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 2를 참고하면 뱅크액티브신호생성부(23)는 풀업신호생성부(231), 풀업구동부(232), 풀다운구동부(233) 및 래치출력부(234)를 포함할 수 있다.
풀업신호생성부(231)는 뱅크엑세스신호(BA<1:N>) 및 액티브펄스(ACTP)에 응답하여 풀업신호(PU)를 생성할 수 있다. 풀업신호생성부(231)는 뱅크엑세스신호(BA<1:N>)가 인에이블된 상태에서 액티브펄스(ACTP)의 펄스가 발생하는 경우 로직로우레벨로 인에이블되는 풀업신호(PU)를 생성할 수 있다.
풀업구동부(232)는 풀업신호(PU)에 응답하여 노드(nd21)를 풀업구동할 수 있다. 풀업구동부(232)는 풀업신호(PU)가 로직로우레벨로 인에이블되는 경우 노드(nd21)를 전원전압(VDD)으로 구동할 수 있다.
풀다운구동부(233)는 뱅크엑세스신호(BA<1:N>) 및 지연액티브펄스(ACTPD)에 응답하여 노드(nd21)를 풀다운구동할 수 있다. 풀다운구동부(233)는 뱅크엑세스신호(BA<1:N>)가 인에이블된 상태에서 지연액티브펄스(ACTPD)의 펄스가 발생하는 경우 노드(nd21)를 접지전압(VSS)으로 구동할 수 있다.
래치출력부(234)는 노드(nd21)의 신호에 응답하여 뱅크액티브신호(BANK_ACT<1:N>)를 생성할 수 있다. 래치출력부(234)는 노드(nd21)의 신호를 래치하고, 반전버퍼링하여 뱅크액티브신호(BANK_ACT<1:N>)를 생성할 수 있다.
도 2에서는 뱅크액티브신호생성부(23)가 하나의 회로로 도시되었지만 뱅크엑세스신호(BA<1:N>) 및 뱅크액티브신호(BANK_ACT<1:N>)의 비트별로 별도의 회로로 구현될 수 있다. 뱅크액티브신호생성부(23)는 뱅크엑세스신호(BA<1:N>)에 의해 기설정된 뱅크가 엑세스된 상태에서 액티브펄스(ACTP)의 펄스에 따라 인에이블되고, 지연액티브펄스(ACTPD)의 펄스에 따라 디스에이블되는 뱅크액티브신호(BANK_ACT<1:N>)를 생성할 수 있다.
이상 살펴본 반도체시스템의 동작을 도 3을 참고하여 살펴보면 다음과 같다.
t11 시점에서 로직하이레벨로 인에이블되는 뱅크엑세스신호(BA<K>)에 의해 제K 뱅크(미도시)가 엑세스되고, 액티브커맨드(ACT_CMD)가 발생하는 경우 제K 뱅크(미도시)에 대한 액티브펄스(ACTP)의 제1 펄스가 발생된다. t12 시점에서 액티브펄스(ACTP)의 제1 펄스가 지연구간(td)만큼 지연되어 지연액티브펄스(ACTPD)의 제1 펄스가 발생된다. 뱅크액티브신호(BANK_ACT<1:N>)는 액티브펄스(ACTP)의 제1 펄스에 동기하여 t11 시점에서 디스에이블되고, 지연액티브펄스(ACTPD)의 제1 펄스에 동기하여 t12 시점에서 인에이블된다.
t13 시점에서 로직하이레벨로 인에이블되는 뱅크엑세스신호(BA<K>)에 의해 제K 뱅크(미도시)가 엑세스되고, 액티브커맨드(ACT_CMD)가 발생하는 경우 제K 뱅크(미도시)에 대한 액티브펄스(ACTP)의 제2 펄스가 발생된다. t14 시점에서 액티브펄스(ACTP)의 제2 펄스가 지연구간(td)만큼 지연되어 지연액티브펄스(ACTPD)의 제2 펄스가 발생된다. 뱅크액티브신호(BANK_ACT<1:N>)는 액티브펄스(ACTP)의 제2 펄스에 동기하여 t13 시점에서 디스에이블되고, 지연액티브펄스(ACTPD)의 제2 펄스에 동기하여 t14 시점에서 인에이블된다.
이상 살펴본 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 엑세스된 뱅크에 대해 액티브동작이 수행되는 경우 액티브펄스(ACTP)가 생성되는 시점부터 지연액티브펄스(ACTPD)가 생성되는 시점까지의 구간동안만 엑세스된 뱅크에 대한 프리차지동작을 수행한다. 즉, 본 발명의 일 실시예에 따른 반도체시스템은 셀블럭 또는 뱅크에 대한 프리차지동작 구간을 감소시키고, 액티브동작 구간을 증가시킴으로써 라이트 리커버리 타임을 충분히 확보할 수 있다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(3) 및 제2 반도체장치(4)를 포함할 수 있다.
제1 반도체장치(3)는 어드레스(ADD) 및 커맨드(CMD)를 제2 반도체장치(4)에 인가할 수 있다. 본 실시예에서 어드레스(ADD) 및 커맨드(CMD)는 별도의 라인을 통해서 전송되는 것으로 도시하였지만 실시예에 따라서 동일한 라인으로 전송되도록 구현될 수도 있다.
제2 반도체장치(4)는 어드레스처리부(41), 커맨드처리부(42) 및 블럭액티브신호생성부(43)를 포함할 수 있다.
어드레스처리부(41)는 어드레스(ADD) 및 액티브펄스(ACTP)에 응답하여 제1 래치신호(LAT1<1:N>) 및 제2 래치신호(LAT2<1:N>)를 생성할 수 있다. 좀 더 구체적으로, 어드레스처리부(41)는 어드레스(ADD)에 따라 기설정된 블럭(미도시)이 엑세스된 상태에서 액티브펄스(ACTP)에 응답하여 순차적으로 인에이블되는 제1 래치신호(LAT1<1:N>) 및 제2 래치신호(LAT2<1:N>)를 생성할 수 있다. 제1 래치신호(LAT1<1:N>) 및 제2 래치신호(LAT2<1:N>)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다. 어드레스(ADD)는 실시예에 따라서 다수의 비트를 포함하는 신호로 구현될 수 있다.
커맨드처리부(42)는 커맨드(CMD)를 입력받아 액티브펄스(ACTP), 제1 지연액티브펄스(ACTPD1) 및 제2 지연액티브펄스(ACTPD2)를 생성할 수 있다. 액티브펄스(ACTP)는 블럭엑세스신호(BLA<1:N>)에 의해 엑세스되는 블럭에 대한 액티브동작을 위해 발생되는 펄스를 포함할 수 있다. 제1 지연액티브펄스(ACTPD1) 및 제2 지연액티브펄스(ACTPD2)는 각각 액티브펄스(ACTP)를 기설정된 지연구간만큼 지연시켜 생성할 수 있다.
블럭액티브신호생성부(43)는 블럭엑세스신호(BLA<1:N>)에 의해 엑세스되는 블럭에 대해 액티브동작을 수행하기 위해 블럭액티브신호(B_ACT<1:N>)를 생성할 수 있다. 블럭액티브신호생성부(43)는 제1 래치신호(LAT1<1:N>), 제2 래치신호(LAT2<1:N>), 제1 지연액티브펄스(ACTPD1) 및 제2 지연액티브펄스(ACTPD2)에 응답하여 블럭액티브신호(B_ACT<1:N>)를 생성할 수 있다. 블럭액티브신호생성부(43)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.
어드레스처리부(41)는 블럭엑세스신호생성부(411) 및 래치신호생성부(412)를 포함할 수 있다. 블럭엑세스신호생성부(411)는 어드레스(ADD)를 디코딩하여 블럭엑세스신호(BLA<1:N>)를 생성할 수 있다. 블럭엑세스신호(BLA<1:N>)는 제2 반도체장치(4)에 포함된 블럭들에 엑세스하기 위해 논리레벨 조합이 설정될 수 있다. 블럭들은 뱅크에 포함되도록 구현될 수 있고, 뱅크에 포함된 블럭들의 수는 실시예에 따라서 다양하게 설정될 수 있다. 블럭들의 수에 따라 블럭엑세스신호(BLA<1:N>)의 비트수 "N"이 결정되는 것이 바람직하다. 본 실시예에서는 어드레스처리부(41)가 블럭에 엑세스하기 위해 어드레스(ADD)를 디코딩하여 블럭엑세스신호(BLA<1:N>)를 생성하는 것을 예를 들어 설명하였지만 실시예에 따라서 뱅크에 엑세스하기 위한 신호를 생성하도록 구현될 수도 있다. 래치신호생성부(412)는 액티브펄스(ACTP)에 응답하여 블럭엑세스신호(BLA<1:N>)를 시프팅하여 순차적으로 제1 래치신호(LAT1<1:N>) 및 제2 래치신호(LAT2<1:N>)를 생성할 수 있다.
커맨드처리부(42)는 액티브펄스생성부(421) 및 펄스지연부(422)를 포함할 수 있다. 액티브펄스생성부(421)는 커맨드(CMD)를 디코딩하여 액티브동작 수행을 위해 발생되는 펄스들을 포함하는 액티브펄스(ACTP)를 생성할 수 있다. 액티브펄스(ACTP)는 액티브 동작을 위한 액티브커맨드가 입력되는 횟수만큼의 펄스를 포함할 수 있다. 펄스지연부(422)는 액티브펄스(ACTP)를 제1 지연구간만큼 지연시켜 제1 지연액티브펄스(ACTPD1)를 생성하고, 액티브펄스(ACTP)를 제2 지연구간만큼 지연시켜 제2 지연액티브펄스(ACTPD2)를 생성할 수 있다. 제1 및 제2 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 5를 참고하면 래치신호생성부(412)는 제1 시프팅부(51) 및 제2 시프팅부(52)를 포함할 수 있다.
제1 시프팅부(51)는 제1 전달부(511) 및 제1 래치부(512)를 포함할 수 있다. 제1 전달부(511)는 액티브펄스(ACTP)가 로직하이레벨로 발생하는 경우 블럭엑세스신호(BLA<1:N>)를 노드(nd51)로 전달한다. 제1 래치부(512)는 노드(nd51)의 신호를 반전버퍼링하여 노드(nd52)로 출력한다. 제1 래치부(512)는 액티브펄스(ACTP)가 로직로우레벨로 발생하는 경우 노드(nd51)의 신호 및 노드(nd52)의 신호를 래치할 수 있다. 제1 시프팅부(51)는 액티브펄스(ACTP)의 첫번째 펄스가 발생하는 경우 블럭엑세스신호(BLA<1:N>)를 제1 전달부(511) 및 제1 래치부(512)를 통해 제1 래치신호(LAT1<1:N>)로 출력할 수 있다.
제2 시프팅부(52)는 제2 전달부(521), 제2 래치부(522), 제3 전달부(523) 및 제3 래치부(524)를 포함할 수 있다. 제2 전달부(521)는 액티브펄스(ACTP)가 로직로우레벨로 발생하는 경우 노드(nd52)의 신호를 노드(nd53)로 전달한다. 제2 래치부(522)는 노드(nd53)의 신호를 반전버퍼링하여 노드(nd54)로 출력한다. 제2 래치부(522)는 액티브펄스(ACTP)가 로직하이레벨로 발생하는 경우 노드(nd53)의 신호 및 노드(nd54)의 신호를 래치할 수 있다. 제3 전달부(523)는 액티브펄스(ACTP)가 로직하이레벨로 발생하는 경우 노드(nd54)의 신호를 노드(nd55)로 전달한다. 제3 래치부(524)는 노드(nd55)의 신호를 반전버퍼링하여 노드(nd56)로 출력한다. 제3 래치부(524)는 액티브펄스(ACTP)가 로직로우레벨로 발생하는 경우 노드(nd55)의 신호 및 노드(nd56)의 신호를 래치할 수 있다. 제2 시프팅부(52)는 액티브펄스(ACTP)의 두번째 펄스가 발생하는 경우 블럭엑세스신호(BLA<1:N>)를 제1 전달부(511), 제1 래치부(512), 제2 전달부(521), 제2 래치부(522), 제3 전달부(523) 및 제3 래치부(524)를 통해 제2 래치신호(LAT2<1:N>)로 출력할 수 있다.
도 6을 참고하면 블럭액티브신호생성부(43)는 제1 제어신호생성부(61), 제2 제어신호생성부(62) 및 신호합성부(63)를 포함할 수 있다.
제1 제어신호생성부(61)는 제1 래치신호(LAT1<1:N>) 및 제2 지연액티브펄스(ACTPD2)에 응답하여 제1 제어신호(CNT1)를 생성할 수 있다. 좀 더 구체적으로, 제1 제어신호생성부(61)는 제2 지연액티브펄스(ACTPD2)가 로직하이레벨로 발생되는 경우 제1 래치신호(LAT1<1:N>)를 반전버퍼링하여 제1 제어신호(CNT1)를 생성할 수 있다.
제2 제어신호생성부(62)는 제1 래치신호(LAT1<1:N>), 제2 래치신호(LAT2<1:N>) 및 제1 지연액티브펄스(ACTPD1)에 응답하여 제2 제어신호(CNT2)를 생성할 수 있다. 좀 더 구체적으로, 제2 제어신호생성부(62)는 제1 래치신호(LAT1<1:N>) 및 제2 래치신호(LAT2<1:N>)가 모두 로직하이레벨인 상태에서 제1 지연액티브펄스(ACTPD1)를 버퍼링하여 제2 제어신호(CNT2)를 생성할 수 있다.
신호합성부(63)는 제1 제어신호(CNT1) 및 제2 제어신호(CNT2)를 합성하여 블럭액티브신호(B_ACT<1:N>)를 생성할 수 있다. 좀 더 구체적으로, 신호합성부(63)는 제1 제어신호(CNT1) 및 제2 제어신호(CNT2)가 모두 로직로우레벨인 경우 로직하이레벨로 인에이블되는 블럭액티브신호(B_ACT<1:N>)를 생성할 수 있다. 신호합성부(63)는 제1 제어신호(CNT1) 및 제2 제어신호(CNT2) 중 적어도 하나가 로직하이레벨인 경우 로직로우레벨로 디스에이블되는 블럭액티브신호(B_ACT<1:N>)를 생성할 수 있다.
이상 도 4 내지 도 6을 참고하여 살펴본 반도체시스템의 동작을 도 7을 참고하여 살펴보면 다음과 같다.
t21 시점에서 로직하이레벨로 인에이블되는 블럭엑세스신호(BLA<K>)에 의해 제K 블럭(미도시)이 엑세스되고, 액티브커맨드(ACTIVE COMMAND)가 발생하는 경우 제K 블럭(미도시)에 대한 액티브펄스(ACTP)의 제1 펄스가 발생된다. t22 시점에서 액티브펄스(ACTP)의 제1 펄스가 제1 지연구간(td1)만큼 지연되어 제1 지연액티브펄스(ACTPD1)의 제1 펄스가 발생된다. t23 시점에서 액티브펄스(ACTP)의 제1 펄스가 제2 지연구간(td2)만큼 지연되어 제2 지연액티브펄스(ACTPD2)의 제1 펄스가 발생된다. 블럭액티브신호(B_ACT<1:N>)는 제2 지연액티브펄스(ACTPD2)의 제1 펄스가 발생되는 t23 시점부터 제1 래치신호(LAT1<K>)가 반전버퍼링되어 생성된 로직로우레벨의 제1 제어신호(CNT1) 및 로직로우레벨을 유지하는 제2 제어신호(CNT2)에 의해 로직하이레벨로 인에이블된다.
t24 시점에서 로직하이레벨로 인에이블되는 블럭엑세스신호(BLA<K>)에 의해 제K 블럭(미도시)이 엑세스되고, 액티브커맨드(ACTIVE COMMAND)가 발생하는 경우 제K 블럭(미도시)에 대한 액티브펄스(ACTP)의 제2 펄스가 발생된다. t25 시점에서 액티브펄스(ACTP)의 제2 펄스가 제1 지연구간(td1)만큼 지연되어 제1 지연액티브펄스(ACTPD1)의 제2 펄스가 발생된다. t26 시점에서 액티브펄스(ACTP)의 제2 펄스가 제2 지연구간(td2)만큼 지연되어 제2 지연액티브펄스(ACTPD2)의 제2 펄스가 발생된다. 블럭액티브신호(B_ACT<1:N>)는 로직로우레벨을 유지하는 제1 제어신호(CNT1) 및 제1 지연액티브펄스(ACTPD1)의 제2 펄스가 반전 버퍼링되어 생성되는 제2 제어신호(CNT2)에 의해 t25~t26 구간에서 로직로우레벨로 디스에이블된다.
이상 살펴본 바와 같이, 본 발명의 다른 실시예에 따른 반도체시스템은 엑세스된 블럭에 대해 첫번째 액티브동작이 수행되는 시점부터 두번째 액티브동작이 수행되는 시점까지 액티브동작을 수행하고, 두번째 액티브동작이 수행되는 시점부터 기설정된 구간만큼 동안만 프리차지 동작을 수행한다. 즉, 본 발명의 일 실시예에 따른 반도체시스템은 셀블럭 또는 뱅크에 대한 프리차지동작 구간을 감소시키고, 액티브동작 구간을 증가시킴으로써 라이트 리커버리 타임을 충분히 확보할 수 있다.
앞서, 도 1 내지 도 7에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 8을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2) 또는 도 4에 도시된 제2 반도체장치(4)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1) 및 도 4에 도시된 제1 반도체장치(3)를 포함할 수 있다. 도 8에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 제1 반도체장치 2: 제2 반도체장치
21: 어드레스디코더 22: 커맨드처리부
23: 뱅크액티브신호생성부 24: 커맨드디코더
25: 펄스생성부 26: 펄스지연부
231: 풀업신호생성부 232: 풀업구동부
233: 풀다운구동부 234: 래치출력부
3: 제1 반도체장치 4: 제2 반도체장치
41: 어드레스처리부 42: 커맨드처리부
43: 블럭액티브신호생성부 411: 블럭엑세스신호생성부
412: 래치신호생성부 421: 액티브펄스생성부
422: 펄스지연부 51: 제1 시프팅부
52: 제2 시프팅부 511: 제1 전달부
512: 제1 래치부 521: 제2 전달부
522: 제2 래치부 523: 제3 전달부
524: 제3 래치부 61: 제1 제어신호생성부
62: 제2 제어신호생성부 63: 신호합성부

Claims (20)

  1. 커맨드를 디코딩하여 액티브펄스 및 지연액티브펄스를 생성하는 커맨드처리부; 및
    어드레스에 의해 엑세스되는 뱅크에 대한 액티브동작을 수행하기 위한 뱅크액티브신호를 생성하는 뱅크액티브신호생성부를 포함하되, 상기 뱅크액티브신호는 상기 액티브펄스에 동기하여 디스에이블되고, 상기 지연액티브펄스에 동기하여 인에이블되는 반도체장치.
  2. 제 1 항에 있어서, 상기 커맨드처리부는 상기 커맨드를 디코딩하여 상기 액티브동작을 위해 인에이블되는 액티브커맨드를 생성하는 커맨드디코더를 포함하는 반도체장치.
  3. 제 2 항에 있어서, 상기 커맨드처리부는
    상기 액티브커맨드가 인에이블되는 경우 발생하는 펄스를 포함하는 액티브펄스를 생성하는 펄스생성부; 및
    상기 액티브펄스를 지연시켜 상기 지연액티브펄스를 생성하는 펄스지연부를 포함하는 반도체장치.
  4. 제 1 항에 있어서, 상기 어드레스를 디코딩하여 상기 뱅크를 엑세스하기 위해 인에이블되는 뱅크엑세스신호를 생성하는 어드레스디코더를 포함하는 반도체장치.
  5. 제 1 항에 있어서, 상기 뱅크액티브신호생성부는
    뱅크엑세스신호 및 상기 액티브펄스에 응답하여 내부노드를 풀업구동하는 풀업구동부; 및
    상기 뱅크엑세스신호 및 상기 지연액티브펄스에 응답하여 상기 내부노드를 풀다운구동하는 풀다운구동부를 포함하는 반도체장치.
  6. 커맨드를 디코딩하여 액티브펄스, 제1 지연액티브펄스 및 제2 지연액티브펄스를 생성하는 커맨드처리부; 및
    기설정된 블럭에 엑세스된 상태에서 상기 액티브펄스에 응답하여 블럭액티브신호를 생성하는 블럭액티브신호생성부를 포함하되, 상기 블럭액티브신호는 상기 액티브펄스의 제1 펄스에 응답하여 인에이블되고, 상기 액티브펄스의 제2 펄스에 응답하여 디스에이블되는 반도체장치.
  7. 제 6 항에 있어서, 상기 커맨드처리부는
    상기 커맨드를 디코딩하여 액티브동작을 위해 상기 액티브펄스를 생성하는 액티브펄스생성부; 및
    상기 액티브펄스를 지연시켜 상기 제1 지연액티브펄스 및 상기 제2 지연액티브펄스를 생성하는 펄스지연부를 포함하는 반도체장치.
  8. 제 6 항에 있어서,
    어드레스에 응답하여 상기 기설정된 블럭이 엑세스되고, 상기 액티브펄스의 제1 펄스에 응답하여 인에이블되는 제1 래치신호 및 상기 액티브펄스의 제2 펄스에 응답하여 인에이블되는 제2 래치신호를 생성하는 어드레스처리부를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 어드레스처리부는
    상기 어드레스를 디코딩하여 상기 블럭을 엑세스하기 위해 인에이블되는 블럭엑세스신호를 생성하는 블럭엑세스신호생성부; 및
    상기 블럭엑세스신호 및 상기 액티브펄스에 응답하여 상기 제1 래치신호 및 상기 제2 래치신호를 생성하는 래치신호생성부를 포함하는 반도체장치.
  10. 제 6 항에 있어서, 상기 액티브펄스를 제1 지연구간만큼 지연시켜 상기 제1 지연액티브펄스를 생성하고, 상기 액티브펄스를 제2 지연구간만큼 지연시켜 상기 제2 지연액티브펄스를 생성하되, 상기 제2 지연구간은 상기 제1 지연구간보다 크게 설정되는 반도체장치.
  11. 제 6 항에 있어서, 상기 제1 지연액티브펄스의 제1 펄스는 상기 액티브펄스의 제1 펄스를 제1 지연구간만큼 지연시켜 생성되고, 상기 제1 지연액티브펄스의 제2 펄스는 상기 액티브펄스의 제2 펄스를 상기 제1 지연구간만큼 지연시켜 생성되며, 상기 제2 지연액티브펄스의 제1 펄스는 상기 액티브펄스의 제1 펄스를 제2 지연구간만큼 지연시켜 생성되고, 상기 제2 지연액티브펄스의 제2 펄스는 상기 액티브펄스의 제2 펄스를 상기 제2 지연구간만큼 지연시켜 생성되는 반도체장치.
  12. 제 11 항에 있어서, 상기 블럭액티브신호는 상기 제2 지연액티브펄스의 제1 펄스에 동기하여 인에이블되고, 상기 블럭액티브신호는 상기 제1 지연액티브펄스의 제2 펄스가 발생되는 구간만큼 디스에이블되는 반도체장치.
  13. 제 6 항에 있어서, 상기 블럭액티브신호생성부는
    상기 제2 지연액티브펄스에 응답하여 제1 래치신호를 버퍼링하여 제1 제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 래치신호 및 제2 래치신호에 응답하여 상기 제1 지연액티브펄스를 버퍼링하여 제2 제어신호를 생성하는 제2 제어신호생성부; 및
    상기 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 블럭액티브신호를 생성하는 신호합성부를 포함하는 반도체장치.
  14. 어드레스 및 커맨드를 출력하는 제1 반도체장치; 및
    상기 어드레스에 응답하여 기설정된 블럭이 엑세스된 상태에서 상기 커맨드를 디코딩하여 생성된 액티브펄스에 응답하여 블럭액티브신호를 생성하는 제2 반도체장치를 포함하되, 상기 블럭액티브신호는 상기 액티브펄스의 제1 펄스에 응답하여 인에이블되고, 상기 액티브펄스의 제2 펄스에 응답하여 디스에이블되는 반도체시스템.
  15. 제 14 항에 있어서, 상기 제2 반도체장치는
    상기 커맨드를 디코딩하여 액티브동작을 위해 상기 액티브펄스를 생성하는 액티브펄스생성부; 및
    상기 액티브펄스를 지연시켜 제1 지연액티브펄스 및 제2 지연액티브펄스를 생성하는 펄스지연부를 포함하는 반도체시스템.
  16. 제 14 항에 있어서, 상기 제2 반도체장치는
    상기 어드레스에 응답하여 상기 기설정된 블럭이 엑세스되고, 상기 액티브펄스의 제1 펄스에 응답하여 인에이블되는 제1 래치신호 및 상기 액티브펄스의 제2 펄스에 응답하여 인에이블되는 제2 래치신호를 생성하는 어드레스처리부를 포함하는 반도체시스템.
  17. 제 16 항에 있어서, 상기 어드레스처리부는
    상기 어드레스를 디코딩하여 상기 블럭을 엑세스하기 위해 인에이블되는 블럭엑세스신호를 생성하는 블럭엑세스신호생성부; 및
    상기 블럭엑세스신호 및 상기 액티브펄스에 응답하여 상기 제1 래치신호 및 상기 제2 래치신호를 생성하는 래치신호생성부를 포함하는 반도체시스템.
  18. 제 14 항에 있어서, 제1 지연액티브펄스의 제1 펄스는 상기 액티브펄스의 제1 펄스를 제1 지연구간만큼 지연시켜 생성되고, 상기 제1 지연액티브펄스의 제2 펄스는 상기 액티브펄스의 제2 펄스를 상기 제1 지연구간만큼 지연시켜 생성되며, 제2 지연액티브펄스의 제1 펄스는 상기 액티브펄스의 제1 펄스를 제2 지연구간만큼 지연시켜 생성되고, 상기 제2 지연액티브펄스의 제2 펄스는 상기 액티브펄스의 제2 펄스를 상기 제2 지연구간만큼 지연시켜 생성되는 반도체시스템.
  19. 제 18 항에 있어서, 상기 블럭액티브신호는 상기 제2 지연액티브펄스의 제1 펄스에 동기하여 인에이블되고, 상기 블럭액티브신호는 상기 제1 지연액티브펄스의 제2 펄스가 발생되는 구간만큼 디스에이블되는 반도체시스템.
  20. 제 14 항에 있어서, 상기 제2 반도체장치는
    제2 지연액티브펄스에 응답하여 제1 래치신호를 버퍼링하여 제1 제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 래치신호 및 제2 래치신호에 응답하여 상기 제1 지연액티브펄스를 버퍼링하여 제2 제어신호를 생성하는 제2 제어신호생성부; 및
    상기 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 블럭액티브신호를 생성하는 신호합성부를 포함하는 반도체시스템.
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