KR20200048272A - 반도체장치 - Google Patents

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KR20200048272A
KR20200048272A KR1020180130179A KR20180130179A KR20200048272A KR 20200048272 A KR20200048272 A KR 20200048272A KR 1020180130179 A KR1020180130179 A KR 1020180130179A KR 20180130179 A KR20180130179 A KR 20180130179A KR 20200048272 A KR20200048272 A KR 20200048272A
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Abstract

반도체장치는 라이트동작 시 커맨드어드레스로부터 라이트컬럼어드레스를 생성하고, 순차적으로 인에이블되는 라이트뱅크선택신호 및 내부라이트뱅크선택신호를 생성하며, 리드동작 시 상기 커맨드어드레스로부터 리드컬럼어드레스를 생성하고, 순차적으로 인에이블되는 리드뱅크선택신호 및 내부리드뱅크선택신호를 생성하는 제어회로 및 상기 라이트뱅크선택신호 및 상기 내부라이트뱅크선택신호에 동기 되어 상기 라이트컬럼어드레스를 뱅크그룹어드레스로 출력하거나, 상기 리드뱅크선택신호 및 상기 내부리드뱅크선택신호에 동기 되어 상기 리드컬럼어드레스를 상기 뱅크그룹어드레스로 출력하는 어드레스생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명의 배경기술은 미국 공개특허 US2016-0342539호에 개시되어 있다.
본 발명은 라이트동작 및 리드동작의 컬럼동작을 수행하기 위한 신호를 생성하는 경로를 분리하고, 어드레스생성회로에서 컬럼동작을 수행하기 위한 신호를 병합하여 생성하여 라이트동작 및 리드동작의 컬럼동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 라이트동작 시 커맨드어드레스로부터 라이트컬럼어드레스를 생성하고, 순차적으로 인에이블되는 라이트뱅크선택신호 및 내부라이트뱅크선택신호를 생성하며, 리드동작 시 상기 커맨드어드레스로부터 리드컬럼어드레스를 생성하고, 순차적으로 인에이블되는 리드뱅크선택신호 및 내부리드뱅크선택신호를 생성하는 제어회로 및 상기 라이트뱅크선택신호 및 상기 내부라이트뱅크선택신호에 동기 되어 상기 라이트컬럼어드레스를 뱅크그룹어드레스로 출력하거나, 상기 리드뱅크선택신호 및 상기 내부리드뱅크선택신호에 동기 되어 상기 리드컬럼어드레스를 상기 뱅크그룹어드레스로 출력하는 어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 라이트동작 시 커맨드어드레스로부터 제1 및 제2 라이트컬럼어드레스, 제1 및 제 라이트뱅크선택신호 및 제1 및 제2 내부라이트뱅크선택신호를 생성하고, 리드동작 시 상기 커맨드어드레스로부터 제1 및 제2 리드컬럼어드레스, 제1 및 제2 리드뱅크선택신호 및 제1 및 제2 내부리드뱅크선택신호를 생성하는 제어회로, 상기 제1 및 제2 라이트뱅크선택신호 및 상기 제1 및 제2 내부라이트뱅크선택신호에 동기 되어 상기 제1 및 제2 라이트컬럼어드레스를 제1 및 제2 뱅크그룹어드레스로 출력하거나, 상기 제1 및 제2 리드뱅크선택신호 및 상기 제1 및 제2 내부리드뱅크선택신호에 동기 되어 상기 제1 및 제2 리드컬럼어드레스를 상기 제1 및 제2 뱅크그룹어드레스로 출력하는 어드레스생성회로 및 제1 및 제2 뱅크그룹을 포함하는 코어회로를 포함하되, 상기 제1 뱅크그룹은 상기 제1 뱅크그룹어드레스가 인에이블되는 경우 상기 라이트동작 및 상기 리드동작을 수행하고, 상기 제2 뱅크그룹은 상기 제2 뱅크그룹어드레스가 인에이블되는 경우 상기 라이트동작 및 상기 리드동작을 수행하는 반도체장치를 제공한다.
본 발명에 의하면 반도체장치는 라이트동작 및 리드동작의 컬럼동작을 수행하기 위한 신호를 생성하는 경로를 분리하고, 어드레스생성회로에서 컬럼동작을 수행하기 위한 신호를 병합하여 생성함으로써 라이트동작 및 리드동작의 컬럼동작을 수행하기 위한 신호의 충돌을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 라이트제어회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 라이트제어회로에 포함된 라이트뱅크선택신호생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 라이트뱅크선택신호생성회로에 포함된 제1 라이트뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 라이트뱅크선택신호생성회로에 포함된 제2 라이트뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 라이트뱅크선택신호생성회로에 포함된 제3 라이트뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 7은 도 3에 도시된 라이트뱅크선택신호생성회로에 포함된 제4 라이트뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 리드제어회로의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 리드제어회로에 포함된 리드뱅크선택신호생성회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 리드뱅크선택신호생성회로에 포함된 제1 리드뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 11은 도 9에 도시된 리드뱅크선택신호생성회로에 포함된 제2 리드뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 12는 도 9에 도시된 리드뱅크선택신호생성회로에 포함된 제3 리드뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 13은 도 9에 도시된 리드뱅크선택신호생성회로에 포함된 제4 리드뱅크선택신호생성회로의 구성을 도시한 회로도이다.
도 14는 도 1에 도시된 반도체장치에 포함된 어드레스생성회로의 구성을 도시한 블럭도이다.
도 15는 도 14에 도시된 어드레스생성회로에 포함된 제1 어드레스생성회로의 구성을 도시한 블럭도이다.
도 16은 도 15에 도시된 제1 어드레스생성어회로에 포함된 제1 어드레스출력회로의 구성을 도시한 회로도이다.
도 17은 도 14에 도시된 어드레스생성회로에 포함된 제2 어드레스생성회로의 구성을 도시한 블럭도이다.
도 18은 도 17에 도시된 제2 어드레스생성회로에 포함된 제5 어드레스출력회로의 구성을 도시한 회로도이다.
도 19는 본 발명의 일실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 20은 도 1 내지 도 19에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
반도체장치에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드펄스생성회로(1), 플래그신호생성회로(2), 컬럼제어펄스생성회로(3), 제어회로(4), 어드레스생성회로(5) 및 코어회로(6)를 포함할 수 있다.
커맨드펄스생성회로(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 따라 제1 라이트커맨드펄스(EWT1), 제2 라이트커맨드펄스(EWT2), 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성할 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)는 반도체장치 외부에서 인가되는 커맨드 및 어드레스를 포함할 수 있다. 내부클럭(ICLK)은 반도체장치 외부에서 인가되는 클럭(미도시)의 라이징에지에 동기 하여 토글링할 수 있다. 반전내부클럭(ICLKB)은 반도체장치 외부에서 인가되는 클럭(미도시)의 폴링에지에 동기 하여 토글링할 수 있다. 제1 내지 제1 내지 제N 커맨드어드레스(CA<1:N>)의 비트 수(N)는 실시예에 따라서 다양하게 설정될 수 있다.
커맨드펄스생성회로(1)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기 하여 제1 내지 제N 커맨드어드레스(CA<1:N>)를 디코딩하여 라이트동작을 수행하기 위해 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성할 수 있다. 일 실시예에 따라 커맨드펄스생성회로(1)는 라이트동작을 수행하기 위해 내부클럭(ICLK)에 동기 하여 제1 내지 제N 커맨드어드레스(CA<1:N>)를 디코딩하여 제1 라이트커맨드펄스(EWT1)를 발생시킨 후 반전내부클럭(ICLKB)에 동기 하여 제1 라이트커맨드펄스(EWT1)를 시프팅하여 제2 라이트커맨드펄스(EWT2)를 발생시킬 수 있다. 라이트동작을 위해 제1 라이트커맨드펄스(EWT1)가 발생되는 시점은 내부클럭(ICLK)의 라이징에지에 동기 하여 제1 내지 제N 커맨드어드레스(CA<1:N>)가 라이트동작을 수행하기 위한 로직레벨조합이 입력되는 시점으로 결정될 수 있다.
커맨드펄스생성회로(1)는 내부클럭(ICLK) 또는 반전내부클럭(ICLKB)에 동기 하여 제1 내지 제N 커맨드어드레스(CA<1:N>)를 디코딩하여 리드동작을 수행하기 위해 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성할 수 있다. 일 실시예에 따라 커맨드펄스생성회로(1)는 리드동작을 수행하기 위해 내부클럭(ICLK)에 동기 하여 제1 내지 제N 커맨드어드레스(CA<1:N>)를 디코딩하여 제1 리드커맨드펄스(ERD1)를 발생시킨 후 반전내부클럭(ICLKB)에 동기 하여 제1 리드커맨드펄스(ERD1)를 시프팅하여 제2 리드커맨드펄스(ERD2)를 발생시킬 수 있다. 리드동작을 위해 제1 리드커맨드펄스(ERD1)가 발생되는 시점은 내부클럭(ICLK)의 라이징에지에 동기 하여 제1 내지 제N 커맨드어드레스(CA<1:N>)가 리드동작을 수행하기 위한 로직레벨조합이 입력되는 시점으로 결정될 수 있다.
플래그신호생성회로(2)는 제1 라이트커맨드펄스(EWT1) 및 제1 리드커맨드펄스(ERD1)에 따라 라이트플래그신호(WTF), 내부라이트플래그신호(IWTF), 리드플래그신호(RDF) 및 내부리드플래그신호(IRDF)를 생성할 수 있다.
플래그신호생성회로(2)는 제1 라이트커맨드펄스(EWT1)가 발생하는 시점부터 기 설정된 구간이 경과된 후 라이트플래그신호(WTF)를 발생시킬 수 있다. 플래그신호생성회로(2)는 제1 라이트커맨드펄스(EWT1)를 기 설정된 구간만큼 시프팅하여 라이트플래그신호(WTF)를 생성할 수 있다. 제1 라이트커맨드펄스(EWT1)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 플래그신호생성회로(2)는 라이트플래그신호(WTF)를 기 설정된 구간만큼 시프팅하여 내부라이트플래그신호(IWTF)를 생성할 수 있다. 라이트플래그신호(WTF)를 시프팅하는 구간은 라이트레이턴시에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 라이트플래그신호(WTF)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
플래그신호생성회로(2)는 제1 리드커맨드펄스(ERD1)가 발생하는 시점부터 기 설정된 구간이 경과된 후 리드플래그신호(RDF)를 발생시킬 수 있다. 플래그신호생성회로(2)는 제1 리드커맨드펄스(ERD1)를 기 설정된 구간만큼 시프팅하여 리드플래그신호(RDF)를 생성할 수 있다. 제1 리드커맨드펄스(ERD1)를 시프팅하는 구간은 리드레이턴시에 따라 설정될 수 있다. 제1 리드커맨드펄스(ERD1)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 플래그신호생성회로(2)는 리드플래그신호(RDF)를 기 설정된 구간만큼 시프팅하여 내부리드플래그신호(IRDF)를 생성할 수 있다. 리드플래그신호(RDF)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 리드플래그신호(RDF)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 실시예에 따라서 플래그신호생성회로(2)는 제2 리드커맨드펄스(ERD2) 및 제2 라이트커맨드펄스(EWT2)에 따라 라이트플래그신호(WTF), 내부라이트플래그신호(IWTF), 리드플래그신호(RDF) 및 내부리드플래그신호(IRDF)를 생성하도록 구현할 수도 있다.
컬럼제어펄스생성회로(3)는 제2 라이트커맨드펄스(EWT2) 및 제2 리드커맨드펄스(ERD2)에 따라 라이트컬럼제어펄스(WTAYP), 내부라이트컬럼제어펄스(IWTAYP), 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다.
컬럼제어펄스생성회로(3)는 제2 라이트커맨드펄스(EWT2)가 인에이블되는 경우 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 컬럼제어펄스생성회로(3)는 제2 라이트커맨드펄스(EWT2)가 발생하는 시점부터 기 설정된 구간이 경과된 후 순차적으로 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(3)는 제2 라이트커맨드펄스(EWT2)를 기 설정된 구간만큼 시프팅하여 라이트컬럼제어펄스(WTAYP)를 생성할 수 있다. 제2 라이트커맨드펄스(EWT2)를 시프팅하는 구간은 라이트레이턴시에 따라 설정될 수 있다. 제2 라이트커맨드펄스(EWT2)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 컬럼제어펄스생성회로(3)는 라이트컬럼제어펄스(WTAYP)를 기 설정된 구간만큼 시프팅하여 내부라이트컬럼제어펄스(IWTAYP)를 생성할 수 있다. 라이트컬럼제어펄스(WTAYP)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 라이트컬럼제어펄스(WTAYP)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다.
컬럼제어펄스생성회로(3)는 제2 리드커맨드펄스(ERD2)에 응답하여 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 컬럼제어펄스생성회로(3)는 제2 리드커맨드펄스(ERD2)가 발생하는 시점부터 기 설정된 구간이 경과된 후 순차적으로 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(3)는 제2 리드커맨드펄스(ERD2)를 기 설정된 구간만큼 시프팅하여 리드컬럼제어펄스(RDAYP)를 생성할 수 있다. 제2 리드커맨드펄스(ERD2)를 시프팅하는 구간은 리드레이턴시에 따라 설정될 수 있다. 제2 리드커맨드펄스(ERD2)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 컬럼제어펄스생성회로(3)는 리드컬럼제어펄스(RDAYP)를 기 설정된 구간만큼 시프팅하여 내부리드컬럼제어펄스(IRDAYP)를 생성할 수 있다. 리드컬럼제어펄스(RDAYP)를 시프팅하는 구간은 버스트랭쓰에 따른 컬럼동작을 수행하기 위해 설정되는 구간일 수 있다. 리드컬럼제어펄스(RDAYP)를 시프팅하는 구간은 실시예에 따라 다양하게 설정될 수 있다. 실시예에 따라서 컬럼제어펄스생성회로(3)는 제1 리드커맨드펄스(ERD1) 및 제1 라이트커맨드펄스(EWT1)에 따라 라이트컬럼제어펄스(WTAYP), 내부라이트컬럼제어펄스(IWTAYP), 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 생성하도록 구현할 수도 있다.
제어회로(4)는 라이트제어회로(10) 및 리드제어회로(20)를 포함할 수 있다.
라이트제어회로(10)는 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 생성할 수 있다.
라이트제어회로(10)는 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다. 라이트제어회로(10)는 라이트플래그신호(WTF) 및 내부라이트플래그신호(IWTF)에 동기 되어 제1 내지 제N 커맨드어드레스(CA<1:N>)를 래치할 수 있다. 라이트제어회로(10)는 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 래치된 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다.
리드제어회로(20)는 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)에 동기 되어 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 생성할 수 있다.
리드제어회로(20)는 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)에 동기 되어 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다. 리드제어회로(20)는 리드플래그신호(RDF) 및 내부리드플래그신호(IRDF)에 동기 되어 제1 내지 제N 커맨드어드레스(CA<1:N>)를 래치할 수 있다. 리드제어회로(20)는 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)에 동기 되어 래치된 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다.
이와 같은 제어회로(4)는 라이트동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 생성할 수 있다. 제어회로(4)는 라이트동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다. 제어회로(4)는 리드동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 생성할 수 있다. 제어회로(4)는 리드동작 시 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다.
어드레스생성회로(5)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)에 동기 되어 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 제1 뱅크그룹어드레스(C1_BG<1>, C2_BG<1>, C3_BG<1>, C4_BG<1>)로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)에 동기 되어 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 제2 뱅크그룹어드레스(C1_BG<2>, C2_BG<2>, C3_BG<2>, C4_BG<2>)로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)에 동기 되어 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 제3 뱅크그룹어드레스(C1_BG<3>, C2_BG<3>, C3_BG<3>, C4_BG<3>)로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)에 동기 되어 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 제4 뱅크그룹어드레스(C1_BG<4>, C2_BG<4>, C3_BG<4>, C4_BG<4>)로 출력할 수 있다.
어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)에 동기 되어 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 제1 뱅크그룹어드레스(C1_BG<1>, C2_BG<1>, C3_BG<1>, C4_BG<1>)로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)에 동기 되어 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 제2 뱅크그룹어드레스(C1_BG<2>, C2_BG<2>, C3_BG<2>, C4_BG<2>)로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)에 동기 되어 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 제3 뱅크그룹어드레스(C1_BG<3>, C2_BG<3>, C3_BG<3>, C4_BG<3>)로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)에 동기 되어 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 제4 뱅크그룹어드레스(C1_BG<4>, C2_BG<4>, C3_BG<4>, C4_BG<4>)로 출력할 수 있다.
코어회로(6)는 제1 내지 제4 뱅크그룹(BK1,BK2,BK3,BK4)을 포함할 수 있다.
제1 뱅크그룹(BK1)은 라이트동작 시 제1 뱅크그룹어드레스(C1_BG<1>, C2_BG<1>, C3_BG<1>, C4_BG<1>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 데이터(DATA)를 저장할 수 있다. 제1 뱅크그룹(BK1)은 리드동작 시 제1 뱅크그룹어드레스(C1_BG<1>, C2_BG<1>, C3_BG<1>, C4_BG<1>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 저장된 데이터(DATA)를 출력할 수 있다.
제2 뱅크그룹(BK2)은 라이트동작 시 제2 뱅크그룹어드레스(C1_BG<2>, C2_BG<2>, C3_BG<2>, C4_BG<2>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 데이터(DATA)를 저장할 수 있다. 제2 뱅크그룹(BK2)은 리드동작 시 제2 뱅크그룹어드레스(C1_BG<2>, C2_BG<2>, C3_BG<2>, C4_BG<2>)에 따라 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 저장된 데이터(DATA)를 출력할 수 있다.
제3 뱅크그룹(BK3)은 라이트동작 시 제3 뱅크그룹어드레스(C1_BG<3>, C2_BG<3>, C3_BG<3>, C4_BG<3>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 데이터(DATA)를 저장할 수 있다. 제3 뱅크그룹(BK3)은 리드동작 시 제3 뱅크그룹어드레스(C1_BG<3>, C2_BG<3>, C3_BG<3>, C4_BG<3>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 저장된 데이터(DATA)를 출력할 수 있다.
제4 뱅크그룹(BK4)은 라이트동작 시 제4 뱅크그룹어드레스(C1_BG<4>, C2_BG<4>, C3_BG<4>, C4_BG<4>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 데이터(DATA)를 저장할 수 있다. 제4 뱅크그룹(BK4)은 리드동작 시 제4 뱅크그룹어드레스(C1_BG<4>, C2_BG<4>, C3_BG<4>, C4_BG<4>)에 따라 선택되는 뱅크(미도시) 및 메모리셀(미도시)에 컬럼동작을 수행하여 저장된 데이터(DATA)를 출력할 수 있다.
도 2를 참고하면, 라이트제어회로(10)는 라이트뱅크제어회로(11) 및 라이트컬럼제어회로(12)를 포함할 수 있다.
라이트뱅크제어회로(11)는 제1 파이프제어회로(110), 제1 파이프회로(120), 라이트지연회로(130) 및 라이트뱅크선택신호생성회로(140)를 포함할 수 있다.
제1 파이프제어회로(110)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 라이트플래그신호(WTF) 및 내부라이트플래그신호(IWTF)에 동기 되어 인에이블되는 제1 입력제어신호(PIN1) 및 제1 출력제어신호(POUT1)를 생성할 수 있다. 제1 파이프제어회로(110)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 라이트플래그신호(WTF)에 동기 되어 인에이블되는 제1 입력제어신호(PIN1) 및 제1 출력제어신호(POUT1)를 생성할 수 있다. 제1 파이프제어회로(110)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 내부라이트플래그신호(IWTF)에 동기 되어 인에이블되는 제1 입력제어신호(PIN1) 및 제1 출력제어신호(POUT1)를 생성할 수 있다.
제1 파이프회로(120)는 제1 입력제어신호(PIN1) 및 제1 출력제어신호(POUT1)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)로부터 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)를 생성할 수 있다. 제1 파이프회로(120)는 제1 입력제어신호(PIN1)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)를 래치하고, 제1 출력제어신호(POUT1)에 동기 되어 래치된 제1 및 제2 커맨드어드레스(CA<1:2>)를 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)로 출력할 수 있다. 제1 및 제2 커맨드어드레스(CA<1:2>)는 코어회로(6)에 포함된 제1 내지 제4 뱅크그룹(BK1,BK2,BK3,BK4)을 선택하기 위한 신호로 설정될 수 있다. 제1 및 제2 커맨드어드레스(CA<1:2>)는 반전내부클럭(ICLKB)의 라이징에지에 입력될 수 있다.
라이트지연회로(130)는 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)를 소정 구간 지연하여 라이트래치펄스(LPW) 및 내부라이트래치펄스(ILPW)를 생성할 수 있다. 라이트지연회로(130)는 라이트컬럼제어펄스(WTAYP)를 소정 구간 지연하여 라이트래치펄스(LPW)를 생성할 수 있다. 라이트지연회로(130)는 내부라이트컬럼제어펄스(IWTAYP)를 소정 구간 지연하여 내부라이트래치펄스(ILPW)를 생성할 수 있다. 라이트지연회로(130)의 지연량은 실시예에 따라 다양한 지연량으로 설정될 수 있다.
라이트뱅크선택신호생성회로(140)는 라이트래치펄스(LPW)에 동기 되어 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)로부터 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>)를 생성하고, 내부라이트래치펄스(ILPW)에 동기 되어 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)로부터 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다. 라이트뱅크선택신호생성회로(140)는 라이트래치펄스(LPW)에 동기 되어 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)의 로직레벨 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>)를 생성할 수 있다. 라이트뱅크선택신호생성회로(140)는 내부라이트래치펄스(ILPW)에 동기 되어 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)의 로직레벨 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다.
라이트뱅크제어회로(11)는 라이트동작 시 인에이블되는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 라이트플래그신호(WTF) 및 내부라이트플래그신호(IWTF)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)를 래치할 수 있다. 라이트뱅크제어회로(11)는 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 래치된 제1 및 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 라이트라이트뱅크선택신호(ALW1:4>) 및 제1 내지 제4 내부라이트라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다.
라이트컬럼제어회로(12)는 제2 파이프제어회로(150) 및 제2 파이프회로(160)를 포함할 수 있다.
제2 파이프제어회로(150)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 인에이블되는 제2 입력제어신호(PIN2) 및 제2 출력제어신호(POUT2)를 생성할 수 있다. 제2 파이프제어회로(150)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 라이트컬럼제어펄스(WTAYP)에 동기 되어 인에이블되는 제2 입력제어신호(PIN2) 및 제2 출력제어신호(POUT2)를 생성할 수 있다. 제2 파이프제어회로(150)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 인에이블되는 제2 입력제어신호(PIN2) 및 제2 출력제어신호(POUT2)를 생성할 수 있다.
제2 파이프회로(160)는 제2 입력제어신호(PIN2) 및 제2 출력제어신호(POUT2)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 생성할 수 있다. 제2 파이프회로(160)는 제2 입력제어신호(PIN2)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)를 래치하고, 제2 출력제어신호(POUT2)에 동기 되어 래치된 제3 내지 제6 커맨드어드레스(CA<3:6>)를 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)로 출력할 수 있다. 제3 내지 제6 커맨드어드레스(CA<3:6>)는 제1 내지 제4 뱅크그룹(BK1,BK2,BK3,BK4)에 포함된 메모리셀(미도시)을 선택하기 위한 신호로 설정될 수 있다. 제3 내지 제6 커맨드어드레스(CA<3:6>)는 반전내부클럭(ICLKB)의 라이징에지에 입력될 수 있다.
라이트컬럼제어회로(12)는 제2 라이트커맨드펄스(EWT2)가 입력되는 경우 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 생성할 수 있다.
라이트제어회로(10)는 라이트플래그신호(WTF) 및 내부라이트플래그신호(IWTF)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성할 수 있다. 라이트제어회로(10)는 라이트컬럼제어펄스(WTAYP) 및 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 생성할 수 있다.
도 3을 참고하면, 라이트뱅크선택신호생성회로(140)는 제1 라이트뱅크선택신호생성회로(141), 제2 라이트뱅크선택신호생성회로(142), 제3 라이트뱅크선택신호생성회로(143) 및 제4 라이트뱅크선택신호생성회로(144)를 포함할 수 있다.
제1 라이트뱅크선택신호생성회로(141)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제1 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 인에이블되는 제1 라이트뱅크선택신호(ALW<1>)를 생성할 수 있다. 제1 라이트뱅크선택신호생성회로(141)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제1 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 인에이블되는 제1 내부라이트뱅크선택신호(IALW<1>)를 생성할 수 있다. 제1 로직레벨 조합은 제1 라이트뱅크어드레스(BA_WT<1>)가 로직로우레벨이고, 제2 라이트뱅크어드레스(BA_WT<2>)가 로직로우레벨인 경우로 설정될 수 있다.
제2 라이트뱅크선택신호생성회로(142)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제2 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 인에이블되는 제2 라이트뱅크선택신호(ALW<2>)를 생성할 수 있다. 제2 라이트뱅크선택신호생성회로(142)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제2 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 인에이블되는 제2 내부라이트뱅크선택신호(IALW<2>)를 생성할 수 있다. 제2 로직레벨 조합은 제1 라이트뱅크어드레스(BA_WT<1>)가 로직하이레벨이고, 제2 라이트뱅크어드레스(BA_WT<2>)가 로직로우레벨인 경우로 설정될 수 있다.
제3 라이트뱅크선택신호생성회로(143)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제3 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 인에이블되는 제3 라이트뱅크선택신호(ALW<3>)를 생성할 수 있다. 제3 라이트뱅크선택신호생성회로(143)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제3 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 인에이블되는 제3 내부라이트뱅크선택신호(IALW<3>)를 생성할 수 있다. 제3 로직레벨 조합은 제1 라이트뱅크어드레스(BA_WT<1>)가 로직로우레벨이고, 제2 라이트뱅크어드레스(BA_WT<2>)가 로직하이레벨인 경우로 설정될 수 있다.
제4 라이트뱅크선택신호생성회로(144)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제4 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 인에이블되는 제4 라이트뱅크선택신호(ALW<4>)를 생성할 수 있다. 제4 라이트뱅크선택신호생성회로(144)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제4 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 인에이블되는 제4 내부라이트뱅크선택신호(IALW<4>)를 생성할 수 있다. 제4 로직레벨 조합은 제1 라이트뱅크어드레스(BA_WT<1>)가 로직하이레벨이고, 제2 라이트뱅크어드레스(BA_WT<2>)가 로직하이레벨인 경우로 설정될 수 있다.
도 4를 참고하면, 제1 라이트뱅크선택신호생성회로(141)는 제1 펄스생성회로(1100) 및 제2 펄스생성회로(1200)를 포함할 수 있다.
제1 펄스생성회로(1100)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제1 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제1 라이트뱅크선택신호(ALW<1>)를 생성할 수 있다. 제1 펄스생성회로(1100)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직로우레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직로우레벨인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제1 라이트뱅크선택신호(ALW<1>)를 생성할 수 있다.
제2 펄스생성회로(1200)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제1 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제1 내부라이트뱅크선택신호(IALW<1>)를 생성할 수 있다. 제2 펄스생성회로(1200)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직로우레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직로우레벨인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제1 내부라이트뱅크선택신호(IALW<1>)를 생성할 수 있다.
도 5를 참고하면, 제2 라이트뱅크선택신호생성회로(142)는 제3 펄스생성회로(1300) 및 제4 펄스생성회로(1400)를 포함할 수 있다.
제3 펄스생성회로(100)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제2 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제2 라이트뱅크선택신호(ALW<2>)를 생성할 수 있다. 제3 펄스생성회로(1300)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직하이레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직로우레벨인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제2 라이트뱅크선택신호(ALW<2>)를 생성할 수 있다.
제4 펄스생성회로(1400)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제2 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제2 내부라이트뱅크선택신호(IALW<2>)를 생성할 수 있다. 제4 펄스생성회로(1400)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직하이레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직로우레벨인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제2 내부라이트뱅크선택신호(IALW<2>)를 생성할 수 있다.
도 6을 참고하면, 제3 라이트뱅크선택신호생성회로(143)는 제5 펄스생성회로(1500) 및 제6 펄스생성회로(1600)를 포함할 수 있다.
제5 펄스생성회로(1500)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제3 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제3 라이트뱅크선택신호(ALW<3>)를 생성할 수 있다. 제5 펄스생성회로(1500)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직로우레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직하이레벨인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제3 라이트뱅크선택신호(ALW<3>)를 생성할 수 있다.
제6 펄스생성회로(1600)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제3 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제3 내부라이트뱅크선택신호(IALW<3>)를 생성할 수 있다. 제6 펄스생성회로(1600)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직로우레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직하이레벨인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제3 내부라이트뱅크선택신호(IALW<3>)를 생성할 수 있다.
도 7을 참고하면, 제4 라이트뱅크선택신호생성회로(144)는 제7 펄스생성회로(1700) 및 제8 펄스생성회로(1800)를 포함할 수 있다.
제7 펄스생성회로(1700)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제4 로직레벨 조합인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제4 라이트뱅크선택신호(ALW<4>)를 생성할 수 있다. 제7 펄스생성회로(1700)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직하이레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직하이레벨인 경우 라이트래치펄스(LPW)에 동기 되어 로직하이레벨로 인에이블되는 제4 라이트뱅크선택신호(ALW<4>)를 생성할 수 있다.
제8 펄스생성회로(1800)는 제1 및 제2 라이트뱅크어드레스(BA_WT<1:2>)가 제4 로직레벨 조합인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제4 내부라이트뱅크선택신호(IALW<4>)를 생성할 수 있다. 제8 펄스생성회로(1600)는 제1 라이트뱅크어드레스(BA_WT<1>)가 로직하이레벨이고 제2 라이트뱅크어드레스(BA_WT<2>)가 로직하이레벨인 경우 내부라이트래치펄스(ILPW)에 동기 되어 로직하이레벨로 인에이블되는 제4 내부라이트뱅크선택신호(IALW<4>)를 생성할 수 있다.
도 8을 참고하면, 리드제어회로(20)는 리드뱅크제어회로(21) 및 래치회로(22)를 포함할 수 있다.
리드뱅크제어회로(21)는 제3 파이프제어회로(210), 제3 파이프회로(220), 리드지연회로(230) 및 리드뱅크선택신호생성회로(240)를 포함할 수 있다.
제3 파이프제어회로(210)는 제2 리드커맨드펄스(ERD2)가 입력되는 경우 리드플래그신호(RDF) 및 내부리드플래그신호(IRDF)에 동기 되어 인에이블되는 제3 입력제어신호(PIN3) 및 제3 출력제어신호(POUT3)를 생성할 수 있다. 제3 파이프제어회로(210)는 제2 리드커맨드펄스(ERD2)가 입력되는 경우 리드플래그신호(RDF)에 동기 되어 인에이블되는 제3 입력제어신호(PIN3) 및 제3 출력제어신호(POUT3)를 생성할 수 있다. 제3 파이프제어회로(210)는 제2 리드커맨드펄스(ERD2)가 입력되는 경우 내부리드플래그신호(IRDF)에 동기 되어 인에이블되는 제3 입력제어신호(PIN3) 및 제3 출력제어신호(POUT3)를 생성할 수 있다.
제3 파이프회로(220)는 제3 입력제어신호(PIN3) 및 제3 출력제어신호(POUT3)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)로부터 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)를 생성할 수 있다. 제3 파이프회로(220)는 제3 입력제어신호(PIN3)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)를 래치하고, 제3 출력제어신호(POUT3)에 동기 되어 래치된 제1 및 제2 커맨드어드레스(CA<1:2>)를 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)로 출력할 수 있다. 제1 및 제2 커맨드어드레스(CA<1:2>)는 반전내부클럭(ICLKB)의 라이징에지에 입력될 수 있다.
리드지연회로(230)는 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)를 소정 구간 지연하여 리드래치펄스(LPR) 및 내부리드래치펄스(ILPR)를 생성할 수 있다. 리드지연회로(230)는 리드컬럼제어펄스(RDAYP)를 소정 구간 지연하여 리드래치펄스(LPR)를 생성할 수 있다. 리드지연회로(230)는 내부리드컬럼제어펄스(IRDAYP)를 소정 구간 지연하여 내부리드래치펄스(ILPR)를 생성할 수 있다. 리드지연회로(230)의 지연량은 실시예에 따라 다양한 지연량으로 설정될 수 있다.
리드뱅크선택신호생성회로(240)는 리드래치펄스(LPR)에 동기 되어 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>)를 생성하고, 내부리드래치펄스(ILPR)에 동기 되어 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)로부터 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다. 리드뱅크선택신호생성회로(240)는 리드래치펄스(LPR)에 동기 되어 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)의 로직레벨 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>)를 생성할 수 있다. 리드뱅크선택신호생성회로(240)는 내부리드래치펄스(ILPR)에 동기 되어 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)의 로직레벨 조합에 따라 선택적으로 인에이블되는 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다.
리드뱅크제어회로(21)는 리드동작 시 인에이블되는 제2 리드커맨드펄스(ERD2)가 입력되는 경우 리드플래그신호(RDF) 및 내부리드플래그신호(IRDF)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)를 래치할 수 있다. 리드뱅크제어회로(21)는 리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)에 동기 되어 래치된 제1 및 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다.
래치회로(22)는 제2 리드커맨드펄스(ERD2)가 입력되는 경우 리드컬럼제어펄스(RDAYP)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 생성할 수 있다. 래치회로(22)는 제2 리드커맨드펄스(ERD2)가 입력되는 경우 리드컬럼제어펄스(RDAYP)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)를 래치하고, 래치된 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 생성할 수 있다. 제3 내지 제6 커맨드어드레스(CA<3:6>)는 반전내부클럭(ICLKB)의 라이징에지에 입력될 수 있다.
리드제어회로(20)는 리드플래그신호(RDF) 및 내부리드플리드컬럼제어펄스(RDAYP) 및 내부리드컬럼제어펄스(IRDAYP)에 동기 되어 제1 및 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성할 수 있다. 리드제어회로(20)는 리드컬럼제어펄스(RDAYP)에 동기 되어 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 생성할 수 있다.
도 9를 참고하면, 리드뱅크선택신호생성회로(240)는 제1 리드뱅크선택신호생성회로(241), 제2 리드뱅크선택신호생성회로(242), 제3 리드뱅크선택신호생성회로(243) 및 제4 리드뱅크선택신호생성회로(244)를 포함할 수 있다.
제1 리드뱅크선택신호생성회로(241)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제1 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 인에이블되는 제1 리드뱅크선택신호(ALR<1>)를 생성할 수 있다. 제1 리드뱅크선택신호생성회로(241)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제1 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 인에이블되는 제1 내부리드뱅크선택신호(IALR<1>)를 생성할 수 있다. 제1 로직레벨 조합은 제1 리드뱅크어드레스(BA_RD<1>)가 로직로우레벨이고, 제2 리드뱅크어드레스(BA_RD<2>)가 로직로우레벨인 경우로 설정될 수 있다.
제2 리드뱅크선택신호생성회로(242)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제2 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 인에이블되는 제2 리드뱅크선택신호(ALR<2>)를 생성할 수 있다. 제2 리드뱅크선택신호생성회로(242)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제2 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 인에이블되는 제2 내부리드뱅크선택신호(IALR<2>)를 생성할 수 있다. 제2 로직레벨 조합은 제1 리드뱅크어드레스(BA_RD<1>)가 로직하이레벨이고, 제2 리드뱅크어드레스(BA_RD<2>)가 로직로우레벨인 경우로 설정될 수 있다.
제3 리드뱅크선택신호생성회로(243)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제3 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 인에이블되는 제3 리드뱅크선택신호(ALR<3>)를 생성할 수 있다. 제3 리드뱅크선택신호생성회로(243)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제3 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 인에이블되는 제3 내부리드뱅크선택신호(IALR<3>)를 생성할 수 있다. 제3 로직레벨 조합은 제1 리드뱅크어드레스(BA_RD<1>)가 로직로우레벨이고, 제2 리드뱅크어드레스(BA_RD<2>)가 로직하이레벨인 경우로 설정될 수 있다.
제4 리드뱅크선택신호생성회로(244)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제4 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 인에이블되는 제4 리드뱅크선택신호(ALR<4>)를 생성할 수 있다. 제4 리드뱅크선택신호생성회로(244)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제4 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 인에이블되는 제4 내부리드뱅크선택신호(IALR<4>)를 생성할 수 있다. 제4 로직레벨 조합은 제1 리드뱅크어드레스(BA_RD<1>)가 로직하이레벨이고, 제2 리드뱅크어드레스(BA_RD<2>)가 로직하이레벨인 경우로 설정될 수 있다.
도 10을 참고하면, 제1 리드뱅크선택신호생성회로(241)는 제9 펄스생성회로(2100) 및 제10 펄스생성회로(2200)를 포함할 수 있다.
제9 펄스생성회로(2100)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제1 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제1 리드뱅크선택신호(ALR<1>)를 생성할 수 있다. 제9 펄스생성회로(2100)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직로우레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직로우레벨인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제1 리드뱅크선택신호(ALR<1>)를 생성할 수 있다.
제10 펄스생성회로(2200)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제1 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제1 내부리드뱅크선택신호(IALR<1>)를 생성할 수 있다. 제10 펄스생성회로(2200)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직로우레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직로우레벨인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제1 내부리드뱅크선택신호(IALR<1>)를 생성할 수 있다.
도 11을 참고하면, 제2 리드뱅크선택신호생성회로(242)는 제11 펄스생성회로(2300) 및 제12 펄스생성회로(2400)를 포함할 수 있다.
제11 펄스생성회로(2300)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제2 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제2 리드뱅크선택신호(ALR<2>)를 생성할 수 있다. 제11 펄스생성회로(2300)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직하이레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직로우레벨인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제2 리드뱅크선택신호(ALR<2>)를 생성할 수 있다.
제12 펄스생성회로(2400)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제2 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제2 내부리드뱅크선택신호(IALR<2>)를 생성할 수 있다. 제12 펄스생성회로(2400)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직하이레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직로우레벨인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제2 내부리드뱅크선택신호(IALR<2>)를 생성할 수 있다.
도 12를 참고하면, 제3 리드뱅크선택신호생성회로(243)는 제13 펄스생성회로(2500) 및 제14 펄스생성회로(2600)를 포함할 수 있다.
제13 펄스생성회로(2500)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제3 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제3 리드뱅크선택신호(ALR<3>)를 생성할 수 있다. 제13 펄스생성회로(2500)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직로우레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직하이레벨인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제3 리드뱅크선택신호(ALR<3>)를 생성할 수 있다.
제14 펄스생성회로(2600)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제3 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제3 내부리드뱅크선택신호(IALR<3>)를 생성할 수 있다. 제14 펄스생성회로(2600)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직로우레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직하이레벨인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제3 내부리드뱅크선택신호(IALR<3>)를 생성할 수 있다.
도 13을 참고하면, 제4 리드뱅크선택신호생성회로(244)는 제15 펄스생성회로(2700) 및 제16 펄스생성회로(2800)를 포함할 수 있다.
제15 펄스생성회로(2700)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제4 로직레벨 조합인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제4 리드뱅크선택신호(ALR<4>)를 생성할 수 있다. 제15 펄스생성회로(2700)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직하이레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직하이레벨인 경우 리드래치펄스(LPR)에 동기 되어 로직하이레벨로 인에이블되는 제4 리드뱅크선택신호(ALR<4>)를 생성할 수 있다.
제16 펄스생성회로(2800)는 제1 및 제2 리드뱅크어드레스(BA_RD<1:2>)가 제4 로직레벨 조합인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제4 내부리드뱅크선택신호(IALR<4>)를 생성할 수 있다. 제16 펄스생성회로(2800)는 제1 리드뱅크어드레스(BA_RD<1>)가 로직하이레벨이고 제2 리드뱅크어드레스(BA_RD<2>)가 로직하이레벨인 경우 내부리드래치펄스(ILPR)에 동기 되어 로직하이레벨로 인에이블되는 제4 내부리드뱅크선택신호(IALR<4>)를 생성할 수 있다.
도 14를 참고하면 어드레스생성회로(5)는 제1 어드레스생성회로(51), 제2 어드레스생성회로(52), 제3 어드레스생성회로(53) 및 제4 어드레스생성회로(54)를 포함할 수 있다.
제1 어드레스생성회로(51)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>) 및 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)에 동기 되어 제1 라이트컬럼어드레스(WC<1>)를 제1 내지 제4 뱅크그룹어드레스(C1_BG<1:4>) 중 어느 하나로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>) 및 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)에 동기 되어 제1 리드컬럼어드레스(RC<1>)를 제1 내지 제4 뱅크그룹어드레스(C1_BG<1:4>) 중 어느 하나로 출력할 수 있다.
제2 어드레스생성회로(52)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>)에 동기 되어 제2 라이트컬럼어드레스(WC<2>)를 제1 내지 제4 뱅크그룹어드레스(C2_BG<1:4>) 중 어느 하나로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>)에 동기 되어 제2 리드컬럼어드레스(RC<2>)를 제1 내지 제4 뱅크그룹어드레스(C2_BG<1:4>) 중 어느 하나로 출력할 수 있다.
제3 어드레스생성회로(53)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>)에 동기 되어 제3 라이트컬럼어드레스(WC<3>)를 제1 내지 제4 뱅크그룹어드레스(C3_BG<1:4>) 중 어느 하나로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>)에 동기 되어 제3 리드컬럼어드레스(RC<3>)를 제1 내지 제4 뱅크그룹어드레스(C3_BG<1:4>) 중 어느 하나로 출력할 수 있다.
제4 어드레스생성회로(54)는 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>)에 동기 되어 제4 라이트컬럼어드레스(WC<4>)를 제1 내지 제4 뱅크그룹어드레스(C4_BG<1:4>) 중 어느 하나로 출력할 수 있다. 어드레스생성회로(5)는 제1 내지 제4 리드뱅크선택신호(ALR<1:4>)에 동기 되어 제4 리드컬럼어드레스(RC<4>)를 제1 내지 제4 뱅크그룹어드레스(C4_BG<1:4>) 중 어느 하나로 출력할 수 있다.
도 15를 참고하면, 제1 어드레스생성회로(51)는 제1 어드레스출력회로(510), 제2 어드레스출력회로(520), 제3 어드레스출력회로(530) 및 제4 어드레스출력회로(540)를 포함할 수 있다.
제1 어드레스출력회로(510)는 제1 라이트뱅크선택신호(ALW<1>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력할 수 있다. 제1 어드레스출력회로(510)는 제1 내부라이트뱅크선택신호(IALW<1>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 반전 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력할 수 있다. 제1 어드레스출력회로(510)는 제1 리드뱅크선택신호(ALR<1>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력할 수 있다. 제1 어드레스출력회로(510)는 제1 내부리드뱅크선택신호(IALR<1>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 반전 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력할 수 있다.
제2 어드레스출력회로(520)는 제2 라이트뱅크선택신호(ALW<2>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 버퍼링하여 제2 뱅크그룹어드레스의 제1 비트(C1_BG<2>)로 출력할 수 있다. 제2 어드레스출력회로(520)는 제2 내부라이트뱅크선택신호(IALW<2>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 반전 버퍼링하여 제2 뱅크그룹어드레스의 제1 비트(C1_BG<2>)로 출력할 수 있다. 제2 어드레스출력회로(520)는 제2 리드뱅크선택신호(ALR<2>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 버퍼링하여 제2 뱅크그룹어드레스의 제1 비트(C1_BG<2>)로 출력할 수 있다. 제2 어드레스출력회로(520)는 제2 내부리드뱅크선택신호(IALR<2>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 반전 버퍼링하여 제2 뱅크그룹어드레스의 제1 비트(C1_BG<2>)로 출력할 수 있다.
제3 어드레스출력회로(530)는 제3 라이트뱅크선택신호(ALW<3>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 버퍼링하여 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)로 출력할 수 있다. 제3 어드레스출력회로(530)는 제3 내부라이트뱅크선택신호(IALW<3>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 반전 버퍼링하여 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)로 출력할 수 있다. 제3 어드레스출력회로(530)는 제3 리드뱅크선택신호(ALR<3>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 버퍼링하여 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)로 출력할 수 있다. 제3 어드레스출력회로(530)는 제3 내부리드뱅크선택신호(IALR<3>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 반전 버퍼링하여 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)로 출력할 수 있다.
제4 어드레스출력회로(540)는 제4 라이트뱅크선택신호(ALW<4>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 버퍼링하여 제4 뱅크그룹어드레스의 제1 비트(C1_BG<4>)로 출력할 수 있다. 제4 어드레스출력회로(540)는 제4 내부라이트뱅크선택신호(IALW<4>)가 인에이블되는 경우 제1 라이트컬럼어드레스(WC<1>)를 반전 버퍼링하여 제4 뱅크그룹어드레스의 제1 비트(C1_BG<4>)로 출력할 수 있다. 제4 어드레스출력회로(540)는 제4 리드뱅크선택신호(ALR<4>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 버퍼링하여 제4 뱅크그룹어드레스의 제1 비트(C1_BG<4>)로 출력할 수 있다. 제4 어드레스출력회로(540)는 제4 내부리드뱅크선택신호(IALR<4>)가 인에이블되는 경우 제1 리드컬럼어드레스(RC<1>)를 반전 버퍼링하여 제4 뱅크그룹어드레스의 제1 비트(C1_BG<4>)로 출력할 수 있다.
도 16을 참고하면, 제1 어드레스출력회로(510)는 제1 신호전달회로(5100), 제2 신호전달회로(5200) 및 제1 버퍼회로(5300)를 포함할 수 있다.
제1 신호전달회로(5100)는 제1 라이트뱅크선택신호(ALW<1>)가 로직로우레벨인 경우 제1 라이트컬럼어드레스(WC<1>)를 입력 받을 수 있다. 제1 신호전달회로(5100)는 입력된 제1 라이트컬럼어드레스(WC<1>)를 래치하고, 제1 라이트뱅크선택신호(ALW<1>)가 로직하이레벨인 경우 래치된 제1 라이트컬럼어드레스(WC<1>)를 버퍼링하여 제1 전달신호(TS<1>)를 생성할 수 있다. 제1 신호전달회로(5100)는 제1 내부라이트뱅크선택신호(IALW<1>)가 로직하이레벨인 경우 제1 전달신호(TS<1>)를 버퍼링하여 제1 전치전달신호(PTS<1>)를 생성하고, 버퍼링된 제1 전치전달신호(PTS<1>)를 반전하여 제1 전달신호(TS<1>)를 생성한다. 제1 신호전달회로(5100)는 리셋신호(RST)가 로직로우레벨로 인에이블되는 경우 로직로우레벨로 초기화되는 제1 전치전달신호(PTS<1>)를 생성할 수 있다. 리셋신호(RST)는 반도체장치가 동작을 시작하는 초기화동작 시 인에이블되는 신호로 설정될 수 있다.
제2 신호전달회로(5200)는 제1 리드뱅크선택신호(ALR<1>)가 로직로우레벨인 경우 제1 리드컬럼어드레스(RC<1>)를 입력 받을 수 있다. 제2 신호전달회로(5200)는 입력된 제1 리드컬럼어드레스(RC<1>)를 래치하고, 제1 리드뱅크선택신호(ALR<1>)가 로직하이레벨인 경우 래치된 제1 리드컬럼어드레스(RC<1>)를 반전 버퍼링하여 제1 전치전달신호(PTS<1>)를 생성할 수 있다. 제2 신호전달회로(5300)는 제1 내부리드뱅크선택신호(IALR<1>)가 로직하이레벨인 경우 제1 전치전달신호(PTS<1>)를 반전시킬 수 있다. 제2 신호전달회로(5200)는 리셋신호(RST)가 로직로우레벨로 인에이블되는 경우 로직로우레벨로 초기화되는 제1 전치전달신호(PTS<1>)를 생성할 수 있다.
제1 버퍼회로(5300)는 제1 전달신호(TS<1>)를 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력할 수 있다.
한편, 도 15에 도시된 제2 내지 제4 어드레스출력회로(520,530,540)는 도 16에 도시된 제1 어드레스출력회로(510)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 17을 참고하면, 제2 어드레스생성회로(52)는 제5 어드레스출력회로(550), 제6 어드레스출력회로(560), 제7 어드레스출력회로(570) 및 제8 어드레스출력회로(580)를 포함할 수 있다.
제5 어드레스출력회로(550)는 제1 라이트뱅크선택신호(ALW<1>)가 인에이블되는 경우 제2 라이트컬럼어드레스(WC<2>)를 제1 뱅크그룹어드레스의 제2 비트(C2_BG<1>)로 출력할 수 있다. 제5 어드레스출력회로(550)는 제1 리드뱅크선택신호(ALR<1>)가 인에이블되는 경우 제2 리드컬럼어드레스(RC<2>)를 제1 뱅크그룹어드레스의 제2 비트(C2_BG<1>)로 출력할 수 있다.
제6 어드레스출력회로(560)는 제2 라이트뱅크선택신호(ALW<2>)가 인에이블되는 경우 제2 라이트컬럼어드레스(WC<2>)를 제2 뱅크그룹어드레스의 제2 비트(C2_BG<2>)로 출력할 수 있다. 제6 어드레스출력회로(560)는 제2 리드뱅크선택신호(ALR<2>)가 인에이블되는 경우 제2 리드컬럼어드레스(RC<2>)를 제2 뱅크그룹어드레스의 제2 비트(C2_BG<2>)로 출력할 수 있다.
제7 어드레스출력회로(570)는 제3 라이트뱅크선택신호(ALW<3>)가 인에이블되는 경우 제2 라이트컬럼어드레스(WC<2>)를 제3 뱅크그룹어드레스의 제2 비트(C2_BG<3>)로 출력할 수 있다. 제7 어드레스출력회로(570)는 제3 리드뱅크선택신호(ALR<3>)가 인에이블되는 경우 제2 리드컬럼어드레스(RC<2>)를 제3 뱅크그룹어드레스의 제2 비트(C2_BG<3>)로 출력할 수 있다.
제8 어드레스출력회로(580)는 제4 라이트뱅크선택신호(ALW<4>)가 인에이블되는 경우 제2 라이트컬럼어드레스(WC<2>)를 제4 뱅크그룹어드레스의 제2 비트(C2_BG<4>)로 출력할 수 있다. 제8 어드레스출력회로(580)는 제4 리드뱅크선택신호(ALR<4>)가 인에이블되는 경우 제2 리드컬럼어드레스(RC<2>)를 제4 뱅크그룹어드레스의 제2 비트(C2_BG<4>)로 출력할 수 있다.
한편, 도 14에 도시된 제3 및 제4 어드레스생성회로(53,54)는 도 17에 도시된 제2 어드레스생성회로(52)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 18을 참고하면, 제5 어드레스출력회로(550)는 제3 신호전달회로(5400), 제4 신호전달회로(5500) 및 제2 버퍼회로(5600)를 포함할 수 있다.
제3 신호전달회로(5400)는 제1 라이트뱅크선택신호(ALW<1>)가 로직로우레벨인 경우 제2 라이트컬럼어드레스(WC<2>)를 입력 받을 수 있다. 제3 신호전달회로(5400)는 제1 라이트뱅크선택신호(ALW<1>)가 로직하이레벨인 경우 제2 라이트컬럼어드레스(WC<2>)를 반전 버퍼링하여 제2 전달신호(TS<2>)를 생성할 수 있다.
제4 신호전달회로(5500)는 제1 리드뱅크선택신호(ALR<1>)가 로직로우레벨인 경우 제2 리드컬럼어드레스(RC<2>)를 입력 받을 수 있다. 제4 신호전달회로(5500)는 제1 리드뱅크선택신호(ALR<1>)가 로직하이레벨인 경우 제2 리드컬럼어드레스(RC<2>)를 반전 버퍼링하여 제2 전달신호(TS<2>)를 생성할 수 있다.
제2 버퍼회로(5600)는 제2 전달신호(TS<2>)를 반전 버퍼링하여 제1 뱅크그룹어드레스의 제2 비트(C2_BG<2>)로 출력할 수 있다.
한편, 도 17에 도시된 제6 내지 제8 어드레스출력회로(560,570,580)는 도 18에 도시된 제5 어드레스출력회로(550)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 19를 참고하여 본 발명의 반도체장치가 라이트동작 및 리드동작의 컬럼동작을 연속으로 수행하되, 제1 뱅크그룹에 대한 라이트동작 과 제3 뱅크그룹에 대한 리드동작의 컬럼동작을 예를 들어 설명하면 다음과 같다.
T1 시점에 라이트동작을 수행하기 위한 제1 내지 제N 커맨드어드레스(CA<1:N>)가 입력된다. 이때, 제1 내지 제N 커맨드어드레스(CA<1:N>)는 라이트동작 시 버스트랭스 32 동작을 위한 로직레벨조합으로 입력된다. 버스트랭스 32동작은 한번의 라이트동작 시 입력되는 데이터의 비트수가 32비트로 설정됨을 의미한다.
커맨드펄스생성회로(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 따라 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성한다.
T2 시점에 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 제1 뱅크그룹(BK1)을 선택하기 위한 제1 및 제2 커맨드어드레스(CA<1:2>)가 입력되고, 제3 내지 제6 커맨드어드레스(CA<3:6>) 중 제1 뱅크그룹(BK1)의 메모리셀(미도시)을 선택하기 위한 제3 커맨드어드레스(CA<3>)가 입력된다.
T3 시점에 라이트동작을 수행하기 위한 제1 내지 제N 커맨드어드레스(CA<1:N>)가 입력된다. 이때, 제1 내지 제N 커맨드어드레스(CA<1:N>)는 라이트동작 시 버스트랭스 16 동작을 위한 로직레벨조합으로 입력된다. 버스트랭스 16동작은 한번의 라이트동작 시 입력되는 데이터의 비트수가 16비트로 설정됨을 의미한다.
커맨드펄스생성회로(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 따라 제1 라이트커맨드펄스(EWT1) 및 제2 라이트커맨드펄스(EWT2)를 생성한다.
T4 시점에 플래그신호생성회로(2)는 제1 라이트커맨드펄스(EWT1)가 발생하는 T1 시점부터 기 설정된 구간이 경과되어 라이트플래그신호(WTF)를 생성한다. 라이트플래그신호(WTF)는 T1 시점에 입력된 버스트랭스 32동작을 위한 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 생성된다.
T5 시점에 컬럼제어펄스생성회로(3)는 제2 라이트커맨드펄스(EWT2)가 발생하는 T1 시점부터 기 설정된 구간이 경과되어 라이트컬럼제어펄스(WTAYP)를 생성한다. T1 시점부터 T5 시점까지는 라이트레이턴시 구간으로 설정된다.
T6 시점에 플래그신호생성회로(2)는 제1 라이트커맨드펄스(EWT1)가 발생하는 T3 시점부터 기 설정된 구간이 경과되어 라이트플래그신호(WTF)를 생성한다. 라이트플래그신호(WTF)는 T3 시점에 입력된 버스트랭스 16동작을 위한 제1 내지 제N 커맨드어드레스(CA<1:N>)로부터 생성된다.
라이트제어회로(10)는 라이트컬럼제어펄스(WTAYP)에 동기 되어 T2 시점에 입력된 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 라이트컬럼어드레스(WC<1:4>)를 생성한다. 이때, 제1 라이트컬럼어드레스(WC<1>)가 로직로우레벨로 인에이블된다.
라이트제어회로(10)는 T5 시점의 라이트컬럼제어펄스(WTAYP)에 동기 되어 T2 시점에 입력된 제1 내지 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 라이트뱅크선택신호(ALW<1:4>)를 생성한다. 이때, 제1 라이트뱅크선택신호(ALW<1>)가 인에이블된다.
제1 어드레스생성회로(51)의 제1 어드레스출력회로(510)는 제1 라이트뱅크선택신호(ALW<1>)가 인에이블되므로 제1 라이트컬럼어드레스(WC<1>)를 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력한다.
코어회로(6)의 제1 뱅크그룹(BK1)은 로직로우레벨의 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)에 의해 컬럼동작을 수행한다. 이때, 코어회로(6)의 제1 뱅크그룹(BK1)은 버스트랭스 16동작을 수행하여 데이터를 저장한다.
T7 시점에 리드동작을 수행하기 위한 제1 내지 제N 커맨드어드레스(CA<1:N>)가 입력된다. 이때, 제1 내지 제N 커맨드어드레스(CA<1:N>)는 리드동작 시 버스트랭스 32 동작을 위한 로직레벨조합으로 입력된다. 버스트랭스 32동작은 한번의 리드동작 시 출력되는 데이터의 비트수가 32비트로 설정됨을 의미한다.
커맨드펄스생성회로(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 따라 제1 리드커맨드펄스(ERD1) 및 제2 리드커맨드펄스(ERD2)를 생성한다.
T8 시점에 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 제1 뱅크그룹(BK3)을 선택하기 위한 제1 및 제2 커맨드어드레스(CA<1:2>)가 입력되고, 제3 내지 제6 커맨드어드레스(CA<3:6>) 중 제3 뱅크그룹(BK3)의 메모리셀(미도시)을 선택하기 위한 제3 커맨드어드레스(CA<3>)가 입력된다.
T9 시점에 플래그신호생성회로(2)는 제1 리드커맨드펄스(ERD1)가 발생하는 T7 시점부터 기 설정된 구간이 경과되어 리드플래그신호(RDF)를 생성한다. T7 시점부터 T9 시점까지는 리드레이턴시 구간으로 설정된다.
컬럼제어펄스생성회로(3)는 T5 시점의 라이트컬럼제어펄스(WTAYP)를 기 설정된 구간만큼 시프팅하여 내부라이트컬럼제어펄스(IWTAYP)를 생성한다.
T10 시점에 라이트제어회로(10)는 T9시점의 내부라이트컬럼제어펄스(IWTAYP)에 동기 되어 제1 내지 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 내부라이트뱅크선택신호(IALW<1:4>)를 생성한다. 이때, 제1 내부라이트뱅크선택신호(IALW<1>)가 인에이블된다.
제1 어드레스생성회로(51)의 제1 어드레스출력회로(510)는 제1 내부라이트뱅크선택신호(IALW<1>)가 인에이블되므로 제1 라이트컬럼어드레스(WC<1>)를 반전 버퍼링하여 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)로 출력한다.
코어회로(6)의 제1 뱅크그룹(BK1)은 로직하이레벨의 제1 뱅크그룹어드레스의 제1 비트(C1_BG<1>)에 의해 컬럼동작을 수행한다. 이때, 코어회로(6)의 제1 뱅크그룹(BK1)은 버스트랭스 16동작을 수행하여 데이터를 저장한다. 즉, 코어회로(6)의 제1 뱅크그룹(BK1)은 T6 시점의 버스트랭스 16동작과 T8 시점의 버스트랭스 16동작을 통해 버스트랭스 32동작을 수행한다.
T11 시점에 컬럼제어펄스생성회로(3)는 제2 리드커맨드펄스(ERD2)가 발생하는 T7 시점부터 기 설정된 구간이 경과되어 리드컬럼제어펄스(RDAYP)를 생성한다.
T12 시점에 리드제어회로(20)는 리드컬럼제어펄스(RDAYP)에 동기 되어 T7 시점에 입력된 제3 내지 제6 커맨드어드레스(CA<3:6>)로부터 제1 내지 제4 리드컬럼어드레스(RC<1:4>)를 생성할 수 있다. 이때, 제1 리드컬럼어드레스(RC<1>)가 로직하이레벨로 인에이블된다.
리드제어회로(20)는 T11 시점의 리드컬럼제어펄스(RDAYP)에 동기 되어 T8 시점에 입력된 제1 내지 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 리드뱅크선택신호(ALR<1:4>)를 생성한다. 이때, 제3 리드뱅크선택신호(ALR<3>)가 인에이블된다.
제3 어드레스생성회로(53)는 제3 리드뱅크선택신호(ALR<3>)가 인에이블되므로 제1 리드컬럼어드레스(RC<1>)를 버퍼링하여 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)로 출력한다.
코어회로(6)의 제3 뱅크그룹(BK3)은 로직하이레벨의 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)에 의해 컬럼동작을 수행한다. 이때, 코어회로(6)의 제3 뱅크그룹(BK3)은 버스트랭스 16동작을 수행하여 데이터를 출력한다.
T13 시점에 플래그신호생성회로(2)는 T9 시점의 리드플래그신호(RDF)를 기 설정된 구간만큼 시프팅하여 내부리드플래그신호(IRDF)를 생성한다.
T14 시점에 컬럼제어펄스생성회로(3)는 T11 시점의 리드컬럼제어펄스(RDAYP)를 기 설정된 구간만큼 시프팅하여 내부리드컬럼제어펄스(IRDAYP)를 생성한다.
T15 시점에 리드제어회로(20)는 T14 시점의 내부리드컬럼제어펄스(IRDAYP)에 동기 되어 T8 시점에 입력된 제1 내지 제2 커맨드어드레스(CA<1:2>)로부터 제1 내지 제4 내부리드뱅크선택신호(IALR<1:4>)를 생성한다. 이때, 제3 내부리드뱅크선택신호(IALR<3>)가 인에이블된다.
제1 어드레스생성회로(51)의 제1 어드레스출력회로(510)는 제3 내부리드뱅크선택신호(IALR<3>)가 인에이블되므로 제1 리드컬럼어드레스(RC<1>)를 반전버퍼링하여 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)로 출력한다.
코어회로(6)의 제3 뱅크그룹(BK3)은 로직로우레벨의 제3 뱅크그룹어드레스의 제1 비트(C1_BG<3>)에 의해 컬럼동작을 수행한다. 이때, 코어회로(6)의 제3 뱅크그룹(BK3)은 버스트랭스 16동작을 수행하여 데이터를 출력한다. 즉, 코어회로(6)의 제3 뱅크그룹(BK3)은 T12 시점의 버스트랭스 16동작과 T15 시점의 버스트랭스 16동작을 통해 버스트랭스 32동작을 수행한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 라이트동작 및 리드동작의 컬럼동작을 수행하기 위한 신호를 생성하는 경로를 분리하고, 어드레스생성회로에서 컬럼동작을 수행하기 위한 신호를 병합하여 생성함으로써 라이트동작 및 리드동작의 컬럼동작을 수행하기 위한 신호의 충돌을 방지할 수 있다.
앞서, 도 1 내지 도 19에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 20을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 20에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치를 포함할 수 있다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 커맨드펄스생성회로 2. 플래그신호생성회로
3. 컬럼제어펄스생성회로 4. 제어회로
5. 어드레스생성회로 6. 코어회로
10. 라이트제어회로 11. 라이트뱅크제어회로
12. 라이트컬럼제어회로 20. 리드제어회로
21. 리드뱅크제어회로 22. 래치회로
51. 제1 어드레스생성회로 52. 제2 어드레스생성회로
53. 제3 어드레스생성회로 54. 제4 어드레스생성회로
110. 제1 파이프제어회로 120. 제1 파이프회로
130. 라이트지연회로 140. 라이트뱅크선택신호생성회로
141. 제1 라이트뱅크선택신호생성회로 142. 제2 라이트뱅크선택신호생성회로
143. 제3 라이트뱅크선택신호생성회로 144. 제4 라이트뱅크선택신호생성회로
150. 제2 파이프제어회로 160. 제2 파이프회로
210. 제3 파이프제어회로 220. 제3 파이프회로
230. 리드지연회로 240. 리드뱅크선택신호생성회로
241. 제1 리드뱅크선택신호생성회로 242. 제2 리드뱅크선택신호생성회로
243. 제3 리드뱅크선택신호생성회로 244. 제4 리드뱅크선택신호생성회로
510. 제1 어드레스출력회로 520. 제2 어드레스출력회로
530. 제3 어드레스출력회로 540. 제4 어드레스출력회로
550. 제5 어드레스출력회로 560. 제6 어드레스출력회로
570. 제7 어드레스출력회로 580. 제8 어드레스출력회로
1100. 제1 펄스생성회로 1200. 제2 펄스생성회로
1300. 제3 펄스생성회로 1400. 제4 펄스생성회로
1500. 제5 펄스생성회로 1600. 제6 펄스생성회로
1700. 제7 펄스생성회로 1800. 제8 펄스생성회로
2100. 제9 펄스생성회로 2200. 제10 펄스생성회로
2300. 제11 펄스생성회로 2400. 제12 펄스생성회로
2500. 제13 펄스생성회로 2600. 제14 펄스생성회로
2700. 제15 펄스생성회로 2800. 제16 펄스생성회로
5100. 제1 신호전달회로 5200. 제2 신호전달회로
5300. 제1 버퍼회로 5400. 제3 신호전달회로
5500. 제4 신호전달회로 5600. 제2 버퍼회로

Claims (23)

  1. 라이트동작 시 커맨드어드레스로부터 라이트컬럼어드레스를 생성하고, 순차적으로 인에이블되는 라이트뱅크선택신호 및 내부라이트뱅크선택신호를 생성하며, 리드동작 시 상기 커맨드어드레스로부터 리드컬럼어드레스를 생성하고, 순차적으로 인에이블되는 리드뱅크선택신호 및 내부리드뱅크선택신호를 생성하는 제어회로; 및
    상기 라이트뱅크선택신호 및 상기 내부라이트뱅크선택신호에 동기 되어 상기 라이트컬럼어드레스를 뱅크그룹어드레스로 출력하거나, 상기 리드뱅크선택신호 및 상기 내부리드뱅크선택신호에 동기 되어 상기 리드컬럼어드레스를 상기 뱅크그룹어드레스로 출력하는 어드레스생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 리드동작은 상기 라이트동작이 수행된 이후 수행되는 반도체장치.
  3. 제 1 항에 있어서, 상기 제어회로는
    라이트컬럼제어펄스 및 내부라이트컬럼제어펄스에 동기 되어 상기 커맨드어드레스로부터 상기 라이트컬럼어드레스를 생성하고, 상기 라이트뱅크선택신호 및 상기 내부라이트뱅크선택신호를 생성하는 라이트제어회로; 및
    리드컬럼제어펄스 및 내부리드컬럼제어펄스에 동기 되어 상기 커맨드어드레스로부터 상기 리드컬럼어드레스를 생성하고, 상기 리드뱅크선택신호 및 상기 내부리드뱅크선택신호를 생성하는 리드제어회로를 포함하는 반도체장치.
  4. 제 3 항에 있어서, 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스는 상기 라이트동작 시 순차적으로 인에이블되는 신호이고, 상기 리드컬럼제어펄스 및 상기 내부리드컬럼제어펄스는 상기 리드동작 시 순차적으로 인에이블되는 신호인 반도체장치.
  5. 제 3 항에 있어서, 상기 라이트제어회로는
    상기 라이트동작 시 인에이블되는 라이트커맨드펄스가 입력되는 경우 라이트플래그신호 및 내부라이트플래그신호에 동기 되어 제1 커맨드어드레스를 래치하고, 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스에 동기 되어 래치된 상기 제1 커맨드어드레스로부터 상기 라이트뱅크선택신호 및 상기 내부라이트뱅크선택신호를 생성하는 라이트뱅크제어회로; 및
    상기 라이트커맨드펄스가 입력되는 경우 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스에 동기 되어 제2 커맨드어드레스로부터 상기 라이트컬럼어드레스를 생성하는 라이트컬럼제어회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 라이트뱅크제어회로는
    상기 라이트커맨드펄스가 입력되는 경우 상기 라이트플래그신호 및 상기 내부라이트플래그신호에 동기 되어 인에이블되는 제1 입력제어신호 및 제1 출력제어신호를 생성하는 제1 파이프제어회로;
    상기 제1 입력제어신호에 동기 되어 상기 제1 커맨드어드레스를 래치하고, 상기 제1 출력제어신호에 동기 되어 래치된 상기 제1 커맨드어드레스를 라이트뱅크어드레스로 출력하는 제1 파이프회로;
    상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스를 소정 구간 지연하여 라이트래치펄스 및 내부라이트래치펄스를 생성하는 라이트지연회로; 및
    상기 라이트래치펄스에 동기 되어 상기 라이트뱅크어드레스로부터 상기 라이트라이트뱅크선택신호를 생성하고, 상기 내부라이트래치펄스에 동기 되어 상기 라이트뱅크어드레스로부터 상기 내부라이트라이트뱅크선택신호를 생성하는 라이트뱅크선택신호생성회로를 포함하는 반도체장치.
  7. 제 5 항에 있어서, 상기 라이트컬럼제어회로는
    상기 라이트커맨드펄스가 입력되는 경우 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스에 동기 되어 인에이블되는 제2 입력제어신호 및 제2 출력제어신호를 생성하는 제2 파이프제어회로; 및
    상기 제2 입력제어신호에 동기 되어 상기 제2 커맨드어드레스를 래치하고, 상기 제2 출력제어신호에 동기 되어 저장된 상기 제2 커맨드어드레스를 상기 라이트컬럼어드레스로 출력하는 제2 파이프회로를 포함하는 반도체장치.
  8. 제 3 항에 있어서, 상기 리드제어회로는
    상기 리드동작 시 인에이블되는 리드커맨드펄스가 입력되는 경우 리드플래그신호 및 내부리드플래그신호에 동기 되어 제1 커맨드어드레스를 래치하고, 상기 리드컬럼제어펄스 및 상기 내부리드컬럼제어펄스에 동기 되어 래치된 상기 제1 커맨드어드레스로부터 상기 리드뱅크선택신호 및 상기 내부리드뱅크선택신호를 생성하는 리드뱅크제어회로; 및
    상기 리드커맨드펄스가 입력되는 경우 상기 리드컬럼제어펄스에 동기 되어 제2 커맨드어드레스로부터 상기 리드컬럼어드레스를 생성하는 래치회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 리드뱅크제어회로는
    상기 리드커맨드펄스가 입력되는 경우 상기 리드플래그신호 및 상기 내부리드플래그신호에 동기 되어 인에이블되는 제3 입력제어신호 및 제3 출력제어신호를 생성하는 제3 파이프제어회로;
    상기 제3 입력제어신호에 동기 되어 상기 제1 커맨드어드레스를 래치하고, 상기 제3 출력제어신호에 동기 되어 래치된 상기 제1 커맨드어드레스를 리드뱅크어드레스로 출력하는 제3 파이프회로;
    상기 리드컬럼제어펄스 및 상기 내부리드컬럼제어펄스를 소정 구간 지연하여 리드래치펄스 및 내부리드래치펄스를 생성하는 리드지연회로; 및
    상기 리드래치펄스에 동기 되어 상기 리드뱅크어드레스로부터 상기 리드라이트뱅크선택신호를 생성하고, 상기 내부리드래치펄스에 동기 되어 상기 리드뱅크어드레스로부터 상기 내부리드라이트뱅크선택신호를 생성하는 리드뱅크선택신호생성회로를 포함하는 반도체장치.
  10. 라이트동작 시 커맨드어드레스로부터 제1 및 제2 라이트컬럼어드레스, 제1 및 제 라이트뱅크선택신호 및 제1 및 제2 내부라이트뱅크선택신호를 생성하고, 리드동작 시 상기 커맨드어드레스로부터 제1 및 제2 리드컬럼어드레스, 제1 및 제2 리드뱅크선택신호 및 제1 및 제2 내부리드뱅크선택신호를 생성하는 제어회로;
    상기 제1 및 제2 라이트뱅크선택신호 및 상기 제1 및 제2 내부라이트뱅크선택신호에 동기 되어 상기 제1 및 제2 라이트컬럼어드레스를 제1 및 제2 뱅크그룹어드레스로 출력하거나, 상기 제1 및 제2 리드뱅크선택신호 및 상기 제1 및 제2 내부리드뱅크선택신호에 동기 되어 상기 제1 및 제2 리드컬럼어드레스를 상기 제1 및 제2 뱅크그룹어드레스로 출력하는 어드레스생성회로; 및
    제1 및 제2 뱅크그룹을 포함하는 코어회로를 포함하되, 상기 제1 뱅크그룹은 상기 제1 뱅크그룹어드레스가 인에이블되는 경우 상기 라이트동작 및 상기 리드동작을 수행하고, 상기 제2 뱅크그룹은 상기 제2 뱅크그룹어드레스가 인에이블되는 경우 상기 라이트동작 및 상기 리드동작을 수행하는 반도체장치.
  11. 제 10 항에 있어서, 상기 라이트동작 시 상기 제1 뱅크그룹 및 상기 제2 뱅크그룹은 순차적으로 데이터를 저장하고, 상기 리드동작 시 상기 제1 뱅크그룹 및 상기 제2 뱅크그룹은 순차적으로 저장된 상기 데이터를 출력하는 반도체장치.
  12. 제 10 항에 있어서, 상기 제어회로는
    라이트컬럼제어펄스 및 내부라이트컬럼제어펄스에 동기 되어 상기 커맨드어드레스로부터 상기 제1 및 제2 라이트컬럼어드레스를 생성하고, 상기 제1 및 제2 라이트뱅크선택신호 및 상기 제1 및 제2 내부라이트뱅크선택신호를 생성하는 라이트제어회로; 및
    리드컬럼제어펄스 및 내부리드컬럼제어펄스에 동기 되어 상기 커맨드어드레스로부터 상기 제1 및 제2 리드컬럼어드레스를 생성하고, 상기 제1 및 제2 리드뱅크선택신호 및 상기 제1 및 제2 내부리드뱅크선택신호를 생성하는 리드제어회로를 포함하는 반도체장치.
  13. 제 10 항에 있어서, 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스는 상기 라이트동작 시 순차적으로 인에이블되는 신호이고, 상기 리드컬럼제어펄스 및 상기 내부리드컬럼제어펄스는 상기 리드동작 시 순차적으로 인에이블되는 신호인 반도체장치.
  14. 제 12 항에 있어서, 상기 라이트제어회로는
    상기 라이트동작 시 인에이블되는 라이트커맨드펄스가 입력되는 경우 라이트플래그신호 및 내부라이트플래그신호에 동기 되어 제1 커맨드어드레스를 래치하고, 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스에 동기 되어 래치된 상기 제1 커맨드어드레스로부터 상기 제1 및 제2 라이트뱅크선택신호 및 상기 제1 및 제2 내부라이트뱅크선택신호를 생성하는 라이트뱅크제어회로; 및
    상기 라이트커맨드펄스가 입력되는 경우 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스에 동기 되어 제2 커맨드어드레스로부터 상기 제1 및 제2 라이트컬럼어드레스를 생성하는 라이트컬럼제어회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 라이트뱅크제어회로는
    상기 라이트커맨드펄스가 입력되는 경우 상기 라이트플래그신호에 동기 되어 인에이블되는 제1 입력제어신호 및 상기 내부라이트플래그신호에 동기 되어 인에이블되는 제1 출력제어신호를 생성하는 제1 파이프제어회로;
    상기 제1 입력제어신호에 동기 되어 상기 제1 커맨드어드레스를 래치하고, 상기 제1 출력제어신호에 동기 되어 래치된 상기 제1 커맨드어드레스를 제1 및 제2 라이트뱅크어드레스로 출력하는 제1 파이프회로;
    상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스를 소정 구간 지연하여 라이트래치펄스 및 내부라이트래치펄스를 생성하는 라이트지연회로; 및
    상기 라이트래치펄스에 동기 되어 상기 제1 및 제2 라이트뱅크어드레스로부터 상기 제1 및 제2 라이트라이트뱅크선택신호를 생성하고, 상기 내부라이트래치펄스에 동기 되어 상기 제1 및 제2 라이트뱅크어드레스로부터 상기 제1 및 제2 내부라이트라이트뱅크선택신호를 생성하는 라이트뱅크선택신호생성회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 라이트뱅크선택신호생성회로는
    상기 제1 및 제2 라이트뱅크어드레스가 제1 로직레벨 조합인 경우 상기 라이트래치펄스에 동기 되어 인에이블되는 상기 제1 라이트뱅크선택신호를 생성하고, 상기 내부라이트래치펄스에 동기 되어 인에이블되는 상기 제1 내부라이트뱅크선택신호를 생성하는 제1 라이트뱅크선택신호생성회로; 및
    상기 제1 및 제2 라이트뱅크어드레스가 제2 로직레벨 조합인 경우 상기 라이트래치펄스에 동기 되어 인에이블되는 상기 제2 라이트뱅크선택신호를 생성하고, 상기 내부라이트래치펄스에 동기 되어 인에이블되는 상기 제2 내부라이트뱅크선택신호를 생성하는 제2 라이트뱅크선택신호생성회로를 포함하는 반도체장치.
  17. 제 14 항에 있어서, 상기 라이트컬럼제어회로는
    상기 라이트커맨드펄스가 입력되는 경우 상기 라이트컬럼제어펄스 및 상기 내부라이트컬럼제어펄스에 동기 되어 인에이블되는 제2 입력제어신호 및 제2 출력제어신호를 생성하는 제2 파이프제어회로; 및
    상기 제2 입력제어신호에 동기 되어 상기 제2 커맨드어드레스를 래치하고, 상기 제2 출력제어신호에 동기 되어 저장된 상기 제2 커맨드어드레스를 상기 제1 및 제2 라이트컬럼어드레스로 출력하는 제2 파이프회로를 포함하는 반도체장치.
  18. 제 12 항에 있어서, 상기 리드제어회로는
    상기 리드동작 시 인에이블되는 리드커맨드펄스가 입력되는 경우 리드플래그신호 및 내부리드플래그신호에 동기 되어 제1 커맨드어드레스를 래치하고, 상기 리드컬럼제어펄스 및 상기 내부리드컬럼제어펄스에 동기 되어 래치된 상기 제1 커맨드어드레스로부터 상기 제1 및 제2 리드뱅크선택신호 및 상기 제1 및 제2 내부리드뱅크선택신호를 생성하는 리드뱅크제어회로; 및
    상기 리드커맨드펄스가 입력되는 경우 상기 리드컬럼제어펄스에 동기 되어 제2 커맨드어드레스로부터 상기 제1 및 제2 리드컬럼어드레스를 생성하는 래치회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 리드뱅크제어회로는
    상기 리드커맨드펄스가 입력되는 경우 상기 리드플래그신호 및 상기 내부리드플래그신호에 동기 되어 인에이블되는 제3 입력제어신호 및 제3 출력제어신호를 생성하는 제3 파이프제어회로;
    상기 제3 입력제어신호에 동기 되어 상기 제1 커맨드어드레스를 래치하고, 상기 제3 출력제어신호에 동기 되어 래치된 상기 제1 커맨드어드레스를 제1 및 제2 리드뱅크어드레스로 출력하는 제3 파이프회로;
    상기 리드컬럼제어펄스 및 상기 내부리드컬럼제어펄스를 소정 구간 지연하여 리드래치펄스 및 내부리드래치펄스를 생성하는 리드지연회로; 및
    상기 리드래치펄스에 동기 되어 상기 제1 및 제2 리드뱅크어드레스로부터 상기 제1 및 제2 리드라이트뱅크선택신호를 생성하고, 상기 내부리드래치펄스에 동기 되어 상기 제1 및 제2 리드뱅크어드레스로부터 상기 제1 및 제2 내부리드라이트뱅크선택신호를 생성하는 리드뱅크선택신호생성회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 리드뱅크선택신호생성회로는
    상기 제1 및 제2 리드뱅크어드레스가 제1 로직레벨 조합인 경우 상기 리드래치펄스에 동기 되어 인에이블되는 상기 제1 리드뱅크선택신호를 생성하고, 상기 내부리드래치펄스에 동기 되어 인에이블되는 상기 제1 내부리드뱅크선택신호를 생성하는 제1 리드뱅크선택신호생성회로; 및
    상기 제1 및 제2 리드뱅크어드레스가 제2 로직레벨 조합인 경우 상기 리드래치펄스에 동기 되어 인에이블되는 상기 제2 리드뱅크선택신호를 생성하고, 상기 내부리드래치펄스에 동기 되어 인에이블되는 상기 제2 내부리드뱅크선택신호를 생성하는 제2 리드뱅크선택신호생성회로를 포함하는 반도체장치.
  21. 제 10 항에 있어서, 상기 어드레스생성회로는
    상기 제1 및 제2 라이트뱅크선택신호 및 상기 제1 및 제2 내부라이트뱅크선택신호에 동기 되어 상기 제1 라이트컬럼어드레스를 상기 제1 및 제2 뱅크그룹어드레스의 제1 비트로 출력하거나, 상기 제1 및 제2 리드뱅크선택신호 및 상기 제1 및 제2 내부리드뱅크선택신호에 동기 되어 상기 제1 리드컬럼어드레스를 상기 제1 및 제2 뱅크그룹어드레스의 제1 비트로 출력하는 제1 어드레스생성회로; 및
    상기 제1 및 제2 라이트뱅크선택신호에 동기 되어 상기 제2 라이트컬럼어드레스를 상기 제1 및 제2 뱅크그룹어드레스의 제2 비트로 출력하거나, 상기 제1 및 제2 리드뱅크선택신호에 동기 되어 상기 제2 리드컬럼어드레스를 상기 제1 및 제2 뱅크그룹어드레스의 제2 비트로 출력하는 제2 어드레스생성회로를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 제1 어드레스생성회로는
    상기 제1 라이트뱅크선택신호가 인에이블되는 경우 상기 제1 라이트컬럼어드레스를 버퍼링하여 상기 제1 뱅크그룹어드레스의 제1 비트로 출력하고, 상기 제1 내부라이트뱅크선택신호가 인에이블되는 경우 상기 제1 라이트컬럼어드레스를 반전 버퍼링하여 상기 제1 뱅크그룹어드레스의 제1 비트로 출력하며, 상기 제1 리드뱅크선택신호가 인에이블되는 경우 상기 제1 리드컬럼어드레스를 버퍼링하여 상기 제1 뱅크그룹어드레스의 제1 비트로 출력하고, 상기 제1 내부리드뱅크선택신호가 인에이블되는 경우 상기 제1 리드컬럼어드레스를 반전 버퍼링하여 상기 제1 뱅크그룹어드레스의 제1 비트로 출력하는 제1 어드레스출력회로; 및
    상기 제2 라이트뱅크선택신호가 인에이블되는 경우 상기 제1 라이트컬럼어드레스를 버퍼링하여 상기 제2 뱅크그룹어드레스의 제1 비트로 출력하고, 상기 제2 내부라이트뱅크선택신호가 인에이블되는 경우 상기 제1 라이트컬럼어드레스를 반전 버퍼링하여 상기 제2 뱅크그룹어드레스의 제1 비트로 출력하며, 상기 제2 리드뱅크선택신호가 인에이블되는 경우 상기 제1 리드컬럼어드레스를 버퍼링하여 상기 제2 뱅크그룹어드레스의 제1 비트로 출력하고, 상기 제2 내부리드뱅크선택신호가 인에이블되는 경우 상기 제1 리드컬럼어드레스를 반전 버퍼링하여 상기 제2 뱅크그룹어드레스의 제1 비트로 출력하는 제2 어드레스출력회로를 포함하는 반도체장치.
  23. 제 21 항에 있어서, 상기 제2 어드레스생성회로는
    상기 제1 라이트뱅크선택신호가 인에이블되는 경우 상기 제2 라이트컬럼어드레스를 버퍼링하여 상기 제1 뱅크그룹어드레스의 제2 비트로 출력하고, 상기 제1 리드뱅크선택신호가 인에이블되는 경우 상기 제2 리드컬럼어드레스를 버퍼링하여 상기 제1 뱅크그룹어드레스의 제2 비트로 출력하는 제3 어드레스출력회로; 및
    상기 제2 라이트뱅크선택신호가 인에이블되는 경우 상기 제2 라이트컬럼어드레스를 버퍼링하여 상기 제2 뱅크그룹어드레스의 제2 비트로 출력하고, 상기 제2 리드뱅크선택신호가 인에이블되는 경우 상기 제2 리드컬럼어드레스를 버퍼링하여 상기 제2 뱅크그룹어드레스의 제2 비트로 출력하는 제4 어드레스출력회로를 포함하는 반도체장치.
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