KR20200058085A - 반도체장치 - Google Patents

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Abstract

반도체장치는 컬럼제어펄스에 따라 생성된 입력제어신호를 토대로 어드레스를 래치하고, 내부컬럼제어펄스에 따라 생성된 출력제어신호를 토대로 상기 래치된 어드레스를 전치컬럼어드레스로 출력하는 어드레스래치회로; 및 상기 컬럼제어펄스를 지연시켜 생성된 지연컬럼제어펄스 및 상기 내부컬럼제어펄스를 지연시켜 생성된 내부지연컬럼제어펄스를 토대로 상기 전치컬럼어드레스로부터 컬럼어드레스를 생성하는 컬럼어드레스생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 뱅크에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
복수의 뱅크들에 대한 컬럼동작에 대한 기술은 미국공개특허 제2015-0310904호에 개시되어 있다.
본 발명은 컬럼동작을 수행하는 반도체장치에 관한 것이다.
이를 위해 본 발명은 컬럼제어펄스에 따라 생성된 입력제어신호를 토대로 어드레스를 래치하고, 내부컬럼제어펄스에 따라 생성된 출력제어신호를 토대로 상기 래치된 어드레스를 전치컬럼어드레스로 출력하는 어드레스래치회로; 및 상기 컬럼제어펄스를 지연시켜 생성된 지연컬럼제어펄스 및 상기 내부컬럼제어펄스를 지연시켜 생성된 내부지연컬럼제어펄스를 토대로 상기 전치컬럼어드레스로부터 컬럼어드레스를 생성하는 컬럼어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 컬럼제어펄스를 제1 컬럼지연구간만큼 지연시켜 지연컬럼제어펄스를 생성하는 컬럼지연회로; 내부컬럼제어펄스를 제2 컬럼지연구간만큼 지연시켜 내부지연컬럼제어펄스를 생성하는 내부컬럼지연회로; 상기 지연컬럼제어펄스 및 상기 내부지연컬럼제어펄스를 토대로 전치컬럼어드레스로부터 컬럼어드레스를 생성하는 컬럼어드레스생성회로를 포함하되, 상기 전치컬럼어드레스는 상기 컬럼제어펄스 및 상기 지연컬럼제어펄스를 토대로 어드레스를 래치하여 생성되는 반도체장치를 제공한다.
본 발명에 의하면 한번의 커맨드에 의해 별개의 뱅크그룹에 포함된 2개의 뱅크들에 대한 컬럼동작을 순차적으로 수행하는 8 뱅크모드의 동작을 수행함에 있어, 컬럼동작이 수행되는 뱅크를 선택하기 위한 컬럼어드레스를 생성하기 위해 사용되는 컬럼제어펄스와 내부컬럼제어펄스를 별도의 지연회로를 통해 지연시킴으로써, BTI(Bias temperature instability)에 따라 MOS 트랜지스터의 열화가 발생하더라도 8 뱅크모드 동작을 위한 뱅크어드레스를 안정적으로 생성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 컬럼제어회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 어드레스래치회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 컬럼어드레스생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 컬럼어드레스생성회로에 포함된 어드레스입력래치회로의 일 실시예에 따른 회로도이다.
도 6은 도 4에 도시된 컬럼어드레스생성회로에 포함된 어드레스피드백회로의 일 실시예에 따른 회로도이다.
도 7은 도 1 내지 도 6에 도시된 반도체장치의 동작을 설명하기 위한 플로우차트이다.
도 8은 본 발명의 일 실시예에 따른 코어회로의 구성을 도시한 블럭도이다.
도 9는 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
다수의 뱅크들을 포함하는 반도체장치에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드 등의 동작뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 뱅크그룹모드에서는 버스트랭쓰 별로 컬럼동작이 분리되어 수행될 수 있다. 예를 들어, 버스트랭쓰가 16으로 설정된 경우 16비트의 데이터에 대한 컬럼동작이 한번에 수행되고 버스트랭쓰가 32로 설정된 경우에는 16 비트에 대한 컬럼동작이 수행되고 버블구간이 경과된 후 나머지 16 비트에 대한 컬럼동작이 수행된다. 버블구간은 16 비트의 데이터에 대한 컬럼동작이 수행되는 구간으로 설정될 수 있다. 버블구간 동안 다른 뱅크의 컬럼동작이 수행될 수 있도록 설정되어 복수의 뱅크들에 대한 컬럼동작이 버블구간을 이용하여 연속적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(100)는 커맨드디코더(101), 컬럼제어회로(102), 컬럼지연회로(103), 내부컬럼지연회로(104), 입력제어신호생성회로(111), 출력제어신호생성회로(112), 어드레스래치회로(113), 컬럼어드레스생성회로(114) 및 컬럼제어회로(115)를 포함할 수 있다.
커맨드디코더(101)는 클럭(CLK)을 토대로 커맨드(CMD<1:L>)를 디코딩하여 리드신호(ERT)를 발생시킬 수 있다. 리드신호(ERT)는 리드동작을 위해 발생될 수 있다. 리드신호(ERT)는 실시예에 따라서 클럭(CLK)의 라이징에지(rising edge, 로직로우레벨에서 로직하이레벨로 천이하는 시점)에 동기하여 발생되거나 폴링에지(falling edge, 로직하이레벨에서 로직로우레벨로 천이하는 시점)에 동기하여 발생될 수 있다. 리드신호(ERT)를 발생시기기 위한 커맨드(CMD<1:L>)의 로직레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 커맨드(CMD<1:L>)의 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다. L은 자연수로 설정될 수 있다.
컬럼제어회로(102)는 클럭(CLK)을 토대로 리드신호(ERT)로부터 컬럼제어펄스(RDT_AYP) 및 내부컬럼제어펄스(IRDT_AYP)를 발생시킬 수 있다. 컬럼제어회로(102)는 리드신호(ERT)가 발생될 때 컬럼제어펄스(RDT_AYP)를 발생시킬 수 있다. 컬럼제어회로(102)는 실시예에 따라서 리드신호(ERT)가 발생된 후 발생되는 클럭(CLK)의 첫번째 라이징에지에서 컬럼제어펄스(RDT_AYP)를 발생시키거나 리드신호(ERT)가 발생된 후 발생되는 클럭(CLK)의 첫번째 폴링에지에서 컬럼제어펄스(RDT_AYP)를 발생시킬 수 있다. 컬럼제어회로(102)는 컬럼제어펄스(RDT_AYP)가 발생된 시점부터 컬럼동작구간이 경과된 시점에서 내부컬럼제어펄스(IRDT_AYP)를 발생시킬 수 있다. 컬럼동작구간은 8 뱅크모드에 진입하여 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행될 때 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)에 대한 컬럼동작을 위해 필요한 구간으로 설정될 수 있다.
컬럼지연회로(103)는 컬럼제어펄스(RDT_AYP)를 제1 컬럼지연구간만큼 지연시켜 지연컬럼제어펄스(RDT_AYPD)를 생성할 수 있다. 제1 컬럼지연구간은 8 뱅크모드에 진입하여 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행될 때 컬럼제어펄스(RDT_AYP)가 발생된 시점부터 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정될 수 있다.
내부컬럼지연회로(104)는 내부컬럼제어펄스(IRDT_AYP)를 제2 컬럼지연구간만큼 지연시켜 내부지연컬럼제어펄스(IRDT_AYPD)를 생성할 수 있다. 제2 컬럼지연구간은 8 뱅크모드에 진입하여 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행될 때 내부컬럼제어펄스(IRDT_AYP)가 발생된 시점부터 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정될 수 있다.
입력제어신호생성회로(111)는 컬럼제어펄스(RDT_AYP)를 토대로 제1 내지 제M 입력제어신호(PIN<1:M>)를 생성할 수 있다. 입력제어신호생성회로(111)는 컬럼제어펄스(RDT_AYP)가 발생할 때 제1 내지 제M 입력제어신호(PIN<1:M>)를 순차적으로, 그리고 반복적으로 생성할 수 있다. 예를 들어, 입력제어신호생성회로(111)는 컬럼제어펄스(RDT_AYP)가 첫번째 발생할 때 제1 입력제어신호(PIN<1>)를 발생시킬 수 있고, 컬럼제어펄스(RDT_AYP)가 M번째 발생할 때 제M 입력제어신호(PIN<M>)를 발생시킬 수 있으며 컬럼제어펄스(RDT_AYP)가 M+1번째 발생할 때 제1 입력제어신호(PIN<1>)를 발생시킬 수 있다.
출력제어신호생성회로(112)는 지연컬럼제어펄스(RDT_AYPD)를 토대로 제1 내지 제M 출력제어신호(POUT<1:M>)를 생성할 수 있다. 출력제어신호생성회로(112)는 지연컬럼제어펄스(RDT_AYPD)가 발생할 때 제1 내지 제M 출력제어신호(POUT<1:M>)를 순차적으로, 그리고 반복적으로 생성할 수 있다. 예를 들어, 출력제어신호생성회로(112)는 지연컬럼제어펄스(RDT_AYPD)가 첫번째 발생할 때 제1 출력제어신호(POUT<1>)를 발생시킬 수 있고, 지연컬럼제어펄스(RDT_AYPD)가 M번째 발생할 때 제M 출력제어신호(POUT<M>)를 발생시킬 수 있으며 지연컬럼제어펄스(RDT_AYPD)가 M+1번째 발생할 때 제1 출력제어신호(POUT<1>)를 발생시킬 수 있다.
어드레스래치회로(113)는 제1 내지 제M 입력제어신호(PIN<1:M>) 및 제1 내지 제M 출력제어신호(POUT<1:M>)를 토대로 어드레스(BA3)로부터 전치컬럼어드레스(BA_PRE)를 생성할 수 있다. 어드레스래치회로(113)는 제1 입력제어신호(PIN<1>)에 동기하여 어드레스(BA3)를 래치하고, 제1 출력제어신호(POUT<1>)에 동기하여 래치된 어드레스(BA3)를 전치컬럼어드레스(BA_PRE)로 출력할 수 있다. 어드레스래치회로(113)는 제2 입력제어신호(PIN<2>)에 동기하여 어드레스(BA3)를 래치하고, 제2 출력제어신호(POUT<2>)에 동기하여 래치된 어드레스(BA3)를 전치컬럼어드레스(BA_PRE)로 출력할 수 있다. 어드레스래치회로(113)는 제M 입력제어신호(PIN<M>)에 동기하여 어드레스(BA3)를 래치하고, 제M 출력제어신호(POUT<M>)에 동기하여 래치된 어드레스(BA3)를 전치컬럼어드레스(BA_PRE)로 출력할 수 있다.
컬럼어드레스생성회로(114)는 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)를 토대로 전치컬럼어드레스(BA_PRE)로부터 컬럼어드레스(CA)를 생성할 수 있다. 컬럼어드레스생성회로(114)는 지연컬럼제어펄스(RDT_AYPD) 또는 내부지연컬럼제어펄스(IRDT_AYPD)가 발생할 때 전치컬럼어드레스(BA_PRE)를 래치하고, 래치된 전치컬럼어드레스(BA_PRE)를 버퍼링하여 컬럼어드레스(CA)로 출력할 수 있다. 컬럼어드레스생성회로(114)는 내부지연컬럼제어펄스(IRDT_AYPD)가 발생할 때 컬럼어드레스(CA)의 로직레벨을 반전시켜 출력할 수 있다.
컬럼제어회로(115)는 컬럼어드레스(CA)에 의해 엑세스되는 뱅크(도 8의 711, 721)에 대한 컬럼동작을 수행할 수 있다. 컬럼제어회로(115)는 컬럼어드레스(CA)를 디코딩하는 디코더(미도시)와 뱅크(도 8의 711, 721)에 포함된 셀어레이에 대한 데이터출력동작을 제어하는 다양한 제어회로(미도시)를 포함할 수 있다. 컬럼제어회로(115)는 일반적인 리드동작 및 라이트동작을 제어하는 회로를 이용하여 구현할 수 있으므로 자세한 구성 및 동작에 대한 설명은 생략한다.
도 2를 참고하면 컬럼제어회로(102)는 컬럼제어펄스생성회로(21) 및 내부컬럼제어펄스생성회로(22)를 포함할 수 있다. 컬럼제어펄스생성회로(21)는 클럭(CLK)을 토대로 리드신호(ERT)로부터 컬럼제어펄스(RDT_AYP)를 발생시킬 수 있다. 컬럼제어펄스생성회로(21)는 실시예에 따라서 리드신호(ERT)가 발생된 후 발생되는 클럭(CLK)의 첫번째 라이징에지에서 컬럼제어펄스(RDT_AYP)를 발생시키거나 리드신호(ERT)가 발생된 후 발생되는 클럭(CLK)의 첫번째 폴링에지에서 컬럼제어펄스(RDT_AYP)를 발생시킬 수 있다. 내부컬럼제어펄스생성회로(22)는 컬럼제어펄스(RDT_AYP)가 발생된 시점부터 컬럼동작구간이 경과된 시점에서 내부컬럼제어펄스(IRDT_AYP)를 발생시킬 수 있다.
도 3을 참고하면 어드레스래치회로(113)는 제1 내지 제M 래치회로(31<1:M>)를 포함할 수 있다. 제1 래치회로(31<1>)는 제1 입력제어신호(PIN<1>)에 동기하여 어드레스(BA3)를 래치하고, 제1 출력제어신호(POUT<1>)에 동기하여 래치된 어드레스(BA3)를 전치컬럼어드레스(BA_PRE)로 출력할 수 있다. 제2 래치회로(31<2>)는 제2 입력제어신호(PIN<2>)에 동기하여 어드레스(BA3)를 래치하고, 제2 출력제어신호(POUT<2>)에 동기하여 래치된 어드레스(BA3)를 전치컬럼어드레스(BA_PRE)로 출력할 수 있다. 제M 래치회로(31<M>)는 제M 입력제어신호(PIN<M>)에 동기하여 어드레스(BA3)를 래치하고, 제M 출력제어신호(POUT<M>)에 동기하여 래치된 어드레스(BA3)를 전치컬럼어드레스(BA_PRE)로 출력할 수 있다.
도 4를 참고하면 컬럼어드레스생성회로(114)는 어드레스입력래치회로(41) 및 어드레스피드백회로(42)를 포함할 수 있다. 어드레스입력래치회로(41)는 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)를 토대로 전치컬럼어드레스(BA_PRE)로부터 컬럼어드레스(CA)를 생성할 수 있다. 어드레스입력래치회로(41)는 지연컬럼제어펄스(RDT_AYPD) 또는 내부지연컬럼제어펄스(IRDT_AYPD)가 발생할 때 전치컬럼어드레스(BA_PRE)를 래치하고, 래치된 전치컬럼어드레스(BA_PRE)를 버퍼링(실시예에 따라서 반전버퍼링)하거나 피드백어드레스(FADD)를 버퍼링(실시예에 따라서 반전버퍼링)하여 컬럼어드레스(CA)로 출력할 수 있다. 어드레스피드백회로(42)는 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)를 토대로 컬럼어드레스(CA)로부터 피드백어드레스(FADD)를 생성할 수 있다. 어드레스피드백회로(42)는 지연컬럼제어펄스(RDT_AYPD)가 발생할 때 컬럼어드레스(CA)를 래치할 수 있다. 어드레스피드백회로(42)는 내부지연컬럼제어펄스(IRDT_AYPD)가 발생할 때 컬럼어드레스(CA)의 로직레벨을 반전시켜 피드백어드레스(FADD)로 출력할 수 있다.
도 5를 참고하면 어드레스입력래치회로(41)는 인버터들(IV511~IV520)과 노어게이트(NOR511)를 포함할 수 있다. 인버터(IV511)는 지연컬럼제어펄스(RDT_AYPD)를 반전버퍼링하여 반전지연컬럼제어펄스(RDT_AYPDB)를 생성할 수 있다. 지연컬럼제어펄스(RDT_AYPD)가 로직하이레벨로 발생할 때 반전지연컬럼제어펄스(RDT_AYPDB)는 로직로우레벨로 설정될 수 있다. 노어게이트(NOR511)는 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)를 입력받아 부정논리합 연산을 수행하여 반전합성펄스(SUMB)를 생성할 수 있다. 지연컬럼제어펄스(RDT_AYPD) 또는 내부지연컬럼제어펄스(IRDT_AYPD)가 로직하이레벨로 발생할 때 반전합성펄스(SUMB)는 로직로우레벨로 설정될 수 있다. 인버터(IV512)는 반전합성펄스(SUMB)를 반전버퍼링하여 합성펄스(SUMB)를 생성할 수 있다. 지연컬럼제어펄스(RDT_AYPD) 또는 내부지연컬럼제어펄스(IRDT_AYPD)가 로직하이레벨로 발생할 때 합성펄스(SUM)는 로직하이레벨로 발생될 수 있다.
인버터(IV513)는 지연컬럼제어펄스(RDT_AYPD)가 로직로우레벨을 유지하는 상태에서 전치컬럼어드레스(BA_PRE)를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV514)는 노드(nd51)의 신호를 반전버퍼링하여 노드(nd52)로 출력할 수 있다. 인버터(IV515)는 지연컬럼제어펄스(RDT_AYPD)가 로직하이레벨로 발생할 때 노드(nd52)의 신호를 반전버퍼링하여 노드(nd51)로 출력할 수 있다. 인버터(IV516)는 노드(nd52)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 노드(nd53)에 피드백어드레스(FADD)가 입력될 수 있다. 인버터(IV517)는 노드(nd53)의 신호를 반전버퍼링하여 노드(nd54)로 출력할 수 있다. 인버터(IV517)는 합성펄스(SUM)가 로직하이레벨로 발생할 때 노드(nd54)의 신호를 반전버퍼링하여 노드(nd53)로 출력할 수 있다. 인버터들(IV519, IV520)은 노드(nd54)의 신호를 버퍼링하여 컬럼어드레스(CA)로 출력할 수 있다.
어드레스입력래치회로(41)는 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)를 토대로 전치컬럼어드레스(BA_PRE) 또는 피드백어드레스(FADD)로부터 컬럼어드레스(CA)를 생성할 수 있다. 어드레스입력래치회로(41)는 지연컬럼제어펄스(RDT_AYPD) 또는 내부지연컬럼제어펄스(IRDT_AYPD)가 발생할 때 전치컬럼어드레스(BA_PRE)를 래치하고, 래치된 전치컬럼어드레스(BA_PRE)를 버퍼링하거나 피드백어드레스(FADD)를 반전버퍼링하여 컬럼어드레스(CA)로 출력할 수 있다.
도 6을 참고하면 어드레스피드백회로(42)는 인버터들(IV61~IV67), 전달게이트들(T61, T62), 낸드게이트(NAND61) 및 노어게이트(NOR61)를 포함할 수 있다. 인버터(IV61)는 지연컬럼제어펄스(RDT_AYPD)를 반전버퍼링하여 출력할 수 있다. 전달게이트(T61)는 지연컬럼제어펄스(RDT_AYPD)가 로직하이레벨로 발생할 때 컬럼어드레스(CA)를 노드(nd61)로 전달할 수 있다. 낸드게이트(NAND61)는 노드(nd61)의 신호와 리셋신호(RSTB)를 입력받아 부정논리곱 연산을 수행할 수 있다. 리셋신호(RSTB)는 리셋동작을 위해 로직로우레벨로 발생될 수 있다. 낸드게이트(NAND61)는 리셋동작을 위해 로직로우레벨의 리셋신호(RSTB)가 입력될 때 노드(nd62)로 로직하이레벨로 출력할 수 있다. 전달게이트(T62)는 지연컬럼제어펄스(RDT_AYPD)가 로직로우레벨로 설정된 상태에서 노드(nd62)의 신호를 노드(nd63)로 전달할 수 있다. 인버터(IV63)는 리셋신호(RSTB)를 반전버퍼링하여 출력할 수 있다. 노어게이트(NOR61)는 노드(nd63)의 신호 및 인버터(IV63)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV64)는 지연컬럼제어펄스(RDT_AYPD)가 로직하이레벨로 발생할 때 노드(nd64)의 신호를 반전버퍼링하여 노드(nd63)로 출력할 수 있다. 인버터(IV65)는 노드(nd64)의 신호를 반전버퍼링하여 노드(nd65)로 출력할 수 있다. 인버터(IV66)는 내부지연컬럼제어펄스(IRDT_AYPD)를 반전버퍼링하여 출력할 수 있다. 인버터(IV67)는 내부지연컬럼제어펄스(IRDT_AYPD)가 로직하이레벨로 발생할 때 노드(nd65)의 신호를 반전버퍼링하여 피드백어드레스(FADD)로 출력할 수 있다.
어드레스피드백회로(42)는 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)를 토대로 컬럼어드레스(CA)로부터 피드백어드레스(FADD)를 생성할 수 있다. 어드레스피드백회로(42)는 지연컬럼제어펄스(RDT_AYPD)가 발생할 때 컬럼어드레스(CA)를 래치할 수 있다. 어드레스피드백회로(42)는 내부지연컬럼제어펄스(IRDT_AYPD)가 발생할 때 컬럼어드레스(CA)의 로직레벨을 반전시켜 피드백어드레스(FADD)로 출력할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 7을 참고하여 살펴보면 다음과 같다.
클럭(CLK)을 토대로 커맨드(CMD<1:L>)를 통해 리드동작을 위한 리드커맨드(RD)가 순차적으로 입력되면 리드커맨드(RD)에 동기하여 리드신호(ERT)가 순차적으로 발생된다. 리드신호(ERT)가 발생되고 발생되는 클럭(CLK)의 첫번째 폴링에지에 동기하여 컬럼제어펄스(RDT_AYP)가 발생된다. 컬럼제어펄스(RDT_AYP)가 첫번째 발생하는 시점에 동기하여 로직하이레벨로 발생되는 어드레스(BA3)가 입력되고, 컬럼제어펄스(RDT_AYP)가 두번째 발생하는 시점에 동기하여 로직로우레벨로 발생되는 어드레스(BA3)가 입력되며, 컬럼제어펄스(RDT_AYP)가 세번째 발생하는 시점에 동기하여 로직하이레벨로 발생되는 어드레스(BA3)가 입력되고, 컬럼제어펄스(RDT_AYP)가 네번째 발생하는 시점에 동기하여 로직하이레벨로 발생되는 어드레스(BA3)가 입력된다.
컬럼제어펄스(RDT_AYP)가 발생된 시점부터 컬럼동작구간(td1)이 경과된 시점에서 내부컬럼제어펄스(IRDT_AYP)를 발생시킬 수 있다. 컬럼동작구간(td1)은 8 뱅크모드에 진입하여 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행될 때 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)에 대한 컬럼동작을 위해 필요한 구간으로 설정된다.
컬럼제어펄스(RDT_AYP)가 발생된 시점부터 제1 컬럼지연구간(td2)이 경과된 시점에서 지연컬럼제어펄스(RDT_AYPD)가 발생된다. 제1 컬럼지연구간(td2)은 8 뱅크모드에 진입하여 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행될 때 컬럼제어펄스(RDT_AYP)가 발생된 시점부터 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정될 수 있다.
내부컬럼제어펄스(IRDT_AYP)가 발생된 시점부터 제2 컬럼지연구간(td3)이 경과된 시점에서 내부지연컬럼제어펄스(IRDT_AYPD)가 발생된다. 제2 컬럼지연구간(td3)은 8 뱅크모드에 진입하여 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행될 때 내부컬럼제어펄스(IRDT_AYP)가 발생된 시점부터 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정될 수 있다.
컬럼제어펄스(RDT_AYP)가 첫번째 발생하는 시점에 동기하여 로직하이레벨로 입력되는 어드레스(BA3)가 래치되고, 지연컬럼제어펄스(RDT_AYPD)가 첫번째 발생하는 시점에 동기하여 래치된 로직하이레벨의 어드레스(BA3)가 전치컬럼어드레스(B4_PRE)로 출력된다. 컬럼제어펄스(RDT_AYP)가 두번째 발생하는 시점에 동기하여 로직로우레벨로 입력되는 어드레스(BA3)가 래치되고, 지연컬럼제어펄스(RDT_AYPD)가 두번째 발생하는 시점에 동기하여 래치된 로직로우레벨의 어드레스(BA3)가 전치컬럼어드레스(B4_PRE)로 출력된다.
지연컬럼제어펄스(RDT_AYPD)가 첫번째 발생하는 시점에 동기하여 로직하이레벨의 전치컬럼어드레스(B4_PRE)가 버퍼링되어 컬럼어드레스(CA)로 출력된다. 내부지연컬럼제어펄스(IRDT_AYPD)가 첫번째 발생하는 시점에 동기하여 로직하이레벨의 전치컬럼어드레스(B4_PRE)가 반전버퍼링되어 컬럼어드레스(CA)로 출력된다. 지연컬럼제어펄스(RDT_AYPD)가 두번째 발생하는 시점에 동기하여 로직로우레벨의 전치컬럼어드레스(B4_PRE)가 버퍼링되어 컬럼어드레스(CA)로 출력된다. 내부지연컬럼제어펄스(IRDT_AYPD)가 두번째 발생하는 시점에 동기하여 로직로우레벨의 전치컬럼어드레스(B4_PRE)가 반전버퍼링되어 컬럼어드레스(CA)로 출력된다.
첫번째 리드커맨드(RD)가 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행되는 8 뱅크모드에서 발생될 때 로직하이레벨의 컬럼어드레스(CA)에 의해 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)에 대한 컬럼동작이 수행된 후 로직로우레벨의 컬럼어드레스(CA)에 의해 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 된다.
두번째 리드커맨드(RD)가 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)와 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 순차적으로 수행되는 8 뱅크모드에서 발생될 때 첫번째 리드커맨드(RD)에 의해서는 로직로우레벨의 컬럼어드레스(CA)에 의해 제2 뱅크그룹(도 8의 72)에 포함된 뱅크(도 8의 721)에 대한 컬럼동작이 수행된 후 로직하이레벨의 컬럼어드레스(CA)에 의해 제1 뱅크그룹(도 8의 71)에 포함된 뱅크(도 8의 711)에 대한 컬럼동작이 된다.
8 뱅크모드에서 리드동작이 수행될 때 컬럼어드레스(CA)의 로직레벨은 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)에 의해 결정된다. 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)의 펄스폭은 BTI(Bias temperature instability)에 따라 MOS 트랜지스터의 열화가 발생함에 따라 컬럼제어펄스(RDT_AYP) 및 내부컬럼제어펄스(IRDT_AYP)의 펄스폭에 비해 증가한다. 지연컬럼제어펄스(RDT_AYPD)는 컬럼지연회로(103)를 통해 생성되고, 내부지연컬럼제어펄스(IRDT_AYPD)는 내부컬럼지연회로(104)를 통해 생성되므로, BTI에 의한 영향은 컬럼지연회로(103) 및 내부컬럼지연회로(104) 각각에 별도록 작용한다. 따라서, 지연컬럼제어펄스(RDT_AYPD) 및 내부지연컬럼제어펄스(IRDT_AYPD)의 펄스폭이 증가하더라도 충분한 마진을 갖고 컬럼어드레스(CA)의 로직레벨을 조절할 수 있으므로, 안정적으로 8 뱅크모드 동작을 수행할 수 있다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 코어회로(7)는 제1 뱅크그룹(71) 및 제2 뱅크그룹(72)을 포함한다. 제1 뱅크그룹(71) 및 제2 뱅크그룹(72) 각각은 4개의 뱅크들을 포함할 수 있다. 코어회로(7)는 8 뱅크모드 동작이 수행될 때 제1 뱅크그룹(71)에 포함된 뱅크들 중 컬럼어드레스(CA)에 의해 선택되는 하나의 뱅크(711)와 제2 뱅크그룹(72)에 포함된 뱅크들 중 컬럼어드레스(CA)에 의해 선택되는 하나의 뱅크(721)에 대한 컬럼동작을 순차적으로 수행할 수 있다. 제1 뱅크그룹(71)에 포함된 뱅크들 중 컬럼어드레스(CA)에 의해 선택되는 하나의 뱅크는 실시예에 따라서 다양하게 설정될 수 있다. 제2 뱅크그룹(72)에 포함된 뱅크들 중 컬럼어드레스(CA)에 의해 선택되는 뱅크는 실시예에 따라서 다양하게 설정될 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어펄스에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어펄스에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어펄스를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
100: 반도체장치 101: 커맨드디코더
102: 컬럼제어회로 103: 컬럼지연회로
104: 내부컬럼지연회로 111: 입력제어신호생성회로
112: 출력제어신호생성회로 113: 어드레스래치회로
114: 컬럼어드레스생성회로 115: 컬럼제어회로
21: 컬럼제어펄스생성회로 22: 내부컬럼제어펄스생성회로
41: 어드레스입력래치회로 42: 어드레스피드백회로

Claims (20)

  1. 컬럼제어펄스에 따라 생성된 입력제어신호를 토대로 어드레스를 래치하고, 내부컬럼제어펄스에 따라 생성된 출력제어신호를 토대로 상기 래치된 어드레스를 전치컬럼어드레스로 출력하는 어드레스래치회로; 및
    상기 컬럼제어펄스를 지연시켜 생성된 지연컬럼제어펄스 및 상기 내부컬럼제어펄스를 지연시켜 생성된 내부지연컬럼제어펄스를 토대로 상기 전치컬럼어드레스로부터 컬럼어드레스를 생성하는 컬럼어드레스생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 컬럼어드레스는 상기 제1 뱅크에 엑세스되기 위한 로직레벨조합에서 상기 제2 뱅크에 엑세스되기 위한 제2 로직레벨조합으로 변하는 반도체장치.
  3. 제 1 항에 있어서, 상기 컬럼제어펄스는 리드동작이 수행될 때 발생되고, 상기 내부컬럼제어펄스는 상기 컬럼제어펄스를 컬럼동작구간만큼 지연시켜 발생되는 반도체장치.
  4. 제 3 항에 있어서, 상기 컬럼동작구간은 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 제1 뱅크에 대한 컬럼동작이 수행되는 구간으로 설정되는 반도체장치.
  5. 제 1 항에 있어서,
    상기 컬럼제어펄스를 제1 컬럼지연구간만큼 지연시켜 상기 지연컬럼제어펄스를 생성하는 컬럼지연회로; 및
    상기 내부컬럼제어펄스를 제2 컬럼지연구간만큼 지연시켜 상기 내부지연컬럼제어펄스를 생성하는 내부컬럼지연회로를 더 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 컬럼지연구간은 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 컬럼제어펄스가 발생되는 시점부터 상기 제1 뱅크에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정되는 반도체장치.
  7. 제 5 항에 있어서, 상기 제2 컬럼지연구간은 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 내부컬럼제어펄스가 발생되는 시점부터 상기 제1 뱅크에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정되는 반도체장치.
  8. 제 1 항에 있어서, 상기 입력제어신호는 제1 입력제어신호 및 제2 입력제어신호를 포함하고, 상기 출력제어신호는 제1 출력제어신호 및 제2 출력제어신호를 포함하며, 상기 어드레스래치회로는
    상기 제1 입력제어신호를 토대로 상기 어드레스를 래치하고, 상기 제1 출력제어신호를 토대로 상기 래치된 어드레스를 상기 전치컬럼어드레스로 출력하는 제1 래치회로; 및
    상기 제2 입력제어신호를 토대로 상기 어드레스를 래치하고, 상기 제2 출력제어신호를 토대로 상기 래치된 어드레스를 상기 전치컬럼어드레스로 출력하는 제2 래치회로를 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 컬럼어드레스생성회로는
    상기 지연컬럼제어펄스 및 상기 내부지연컬럼제어펄스를 토대로 상기 전치컬럼어드레스 또는 피드백어드레스로부터 상기 컬럼어드레스를 생성하는 어드레스입력래치회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 어드레스입력래치회로는
    상기 지연컬럼제어펄스 또는 상기 내부지연컬럼제어펄스가 발생할 때 상기 전치컬럼어드레스를 버퍼링하여 상기 컬럼어드레스를 생성하거나 상기 피드백어드레스를 버퍼링하여 상기 컬럼어드레스를 생성하는 반도체장치.
  11. 제 9 항에 있어서, 상기 컬럼어드레스생성회로는
    상기 지연컬럼제어펄스가 발생할 때 상기 전치컬럼어드레스를 래치하고, 상기 내부지연컬럼제어펄스가 발생할 때 상기 래치된 전치컬럼어드레스를 토대로 상기 컬럼어드레스의 로직레벨을 반전시키는 반도체장치.
  12. 컬럼제어펄스를 제1 컬럼지연구간만큼 지연시켜 지연컬럼제어펄스를 생성하는 컬럼지연회로;
    내부컬럼제어펄스를 제2 컬럼지연구간만큼 지연시켜 내부지연컬럼제어펄스를 생성하는 내부컬럼지연회로;
    상기 지연컬럼제어펄스 및 상기 내부지연컬럼제어펄스를 토대로 전치컬럼어드레스로부터 컬럼어드레스를 생성하는 컬럼어드레스생성회로를 포함하되, 상기 전치컬럼어드레스는 상기 컬럼제어펄스 및 상기 지연컬럼제어펄스를 토대로 어드레스를 래치하여 생성되는 반도체장치.
  13. 제 12 항에 있어서, 상기 제1 컬럼지연구간은 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 컬럼제어펄스가 발생되는 시점부터 상기 제1 뱅크에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정되는 반도체장치.
  14. 제 12 항에 있어서, 상기 제2 컬럼지연구간은 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 내부컬럼제어펄스가 발생되는 시점부터 상기 제1 뱅크에 대한 컬럼동작이 개시되는 시점까지의 구간으로 설정되는 반도체장치.
  15. 제 12 항에 있어서, 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 컬럼어드레스는 상기 제1 뱅크에 엑세스되기 위한 로직레벨조합에서 상기 제2 뱅크에 엑세스되기 위한 제2 로직레벨조합으로 변하는 반도체장치.
  16. 제 12 항에 있어서, 상기 컬럼제어펄스는 리드동작이 수행될 때 발생되고, 상기 내부컬럼제어펄스는 상기 컬럼제어펄스를 컬럼동작구간만큼 지연시켜 발생되는 반도체장치.
  17. 제 16 항에 있어서, 상기 컬럼동작구간은 제1 뱅크에 대한 컬럼동작과 제2 뱅크에 대한 컬럼동작이 순차적으로 수행되는 모드에서 상기 제1 뱅크에 대한 컬럼동작이 수행되는 구간으로 설정되는 반도체장치.
  18. 제 12 항에 있어서, 상기 컬럼어드레스생성회로는
    상기 지연컬럼제어펄스 및 상기 내부지연컬럼제어펄스를 토대로 상기 전치컬럼어드레스 또는 피드백어드레스로부터 상기 컬럼어드레스를 생성하는 어드레스입력래치회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 어드레스입력래치회로는
    상기 지연컬럼제어펄스 또는 상기 내부지연컬럼제어펄스가 발생할 때 상기 전치컬럼어드레스를 버퍼링하여 상기 컬럼어드레스를 생성하거나 상기 피드백어드레스를 버퍼링하여 상기 컬럼어드레스를 생성하는 반도체장치.
  20. 제 18 항에 있어서, 상기 컬럼어드레스생성회로는
    상기 지연컬럼제어펄스가 발생할 때 상기 전치컬럼어드레스를 래치하고, 상기 내부지연컬럼제어펄스가 발생할 때 상기 래치된 전치컬럼어드레스를 토대로 상기 컬럼어드레스의 로직레벨을 반전시키는 반도체장치.
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