KR20140034567A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

본 발명은 리드 또는 라이트 명령에 대응하여 카스신호를 생성하는 카스신호 생성부; 상기 카스 신호를 딜레이하는 제1 카스 딜레이; 상기 제1 딜레이의 출력과 뱅크 어드레스를 이용하여 뱅크를 선택하기 위한 뱅크 선택된 카스신호를 생성하는 뱅크 선택부; 상기 뱅크디코더에서 출력되는 상기 뱅크선택된 카스신호의 출력을 딜레이하여 출력하는 제2 카스 딜레이; 상기 제1 카스딜레이의 출력과 상기 뱅크어드레스에 따라 컬럼어드레스를 입력받아 래치하는 어드레스 래치부; 래치된 컬럼어드레스를 상기 뱅크선택부에서 제공되는 뱅크 선택된 카스신호에 응답하여 래치하고 전달하는 컬럼어드레스 래치부; 및 상기 컬럼어드레스 래치부에서 제공되는 컬럼 어드레스를 상기 제2 카스 딜레이에서 출력되는 카스신호에 응답하여 디코딩하는 디코더를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORYDEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 자세하게는 컬럼 어드레스 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 장치중에서 크게 메모리 장치는 비메모리 장치로 구분될 수 있다. 반도체 메모리 장치는 데이터를 저장하기 위한 단위 메모리 셀의 집합체인 메모리 셀 어레이와, 원하는 데이터 입출력 동작을 제어하기 위한 주변회로로 구성된다. 메모리 셀 어레이는 워드라인으로 불리우는 다수의 로우(row)와 흔히 비트라인으로 불리우는 다수의 컬럼(column)으로 이루어진 매트릭스(matrix) 형태를 이루고 있다. 로우와 컬럼이 크로스하는 지점마다 단위 메모리 셀이 배치된다. 각각의 로우와 컬럼에는 소정의 어드레스가 할당되어 있으며, 특정 로우를 지정하기 위해서 로우 어드레스가, 특정 컬럼을 지정하기 위해서 컬럼 어드레스가 사용된다. 반도체 메모리 장치는 외부에서 로우 어드레스와 컬럼 어드레스를 커맨드와 함께 입력받아 예정된 메모리 셀의 데이터를 억세스한다.
반도체 메모리 장치가 저장할 수 있는 메모리의 양이 증가되면서, 효율적인 데이터 억세스를 위해, 반도체 메모리 장치에 구비되는 모든 메모리 셀을 하나의 메트릭스에 배치하는 것이 아니라, 뱅크마다 분리시켜서 배치하고 있다. 하나의 뱅크에는 어드레스 디코더가 구비되어, 입력된 어드레스를 디코딩하여 예정된 메모리 셀이 선택될 수 있도록 한다. 최근에 개발되는 반도체 메모리 장치는 8 뱅크 또는 16 뱅크를 구비하고 있기 때문에, 뱅크 선택을 위한 뱅크 어드레스가 사용된다. 반도체 메모리 장치는 뱅크 어드레스를 통해 뱅크를 선택하고, 로우 어드레스를 통해 선택된 뱅크의 로우라인인 워드라인을 선택한다. 선택된 워드라인을 활성화시키고, 컬럼 어드레스를 통해서, 비트라인을 선택한다. 액티브 명령에 의해 로우 어드레스가 입력되고, 그에 대응하는 워드라인이 활성화되며, 리드 또는 라이트 명령에 의해 컬럼 어드레스에 대응하는 비트라인이 선택된다.
반도체 메모리 장치에 요구되는 억세스 시간은 갈수록 줄어들고 있다. 그러나, 뱅크 어드레스, 로우 어드레스, 컬럼 어드레스를 순차적으로 처리하는데 필요한 시간이 있기 때문에, 반도체 메모리 장치의 데이터 억세스 시간은 가능한 줄이는 것이 싶지 않다.
본 발명은 컬럼 어드레스를 효율적으로 컨트롤할 수 있는 반도체 메모리 장치를 제안한다.
본 발명은 리드 또는 라이트 명령에 대응하여 카스신호를 생성하는 카스신호 생성부; 상기 카스 신호를 딜레이하는 제1 카스 딜레이; 상기 제1 딜레이의 출력과 뱅크 어드레스를 이용하여 뱅크를 선택하기 위한 뱅크 선택된 카스신호를 생성하는 뱅크 선택부; 상기 뱅크디코더에서 출력되는 상기 뱅크선택된 카스신호의 출력을 딜레이하여 출력하는 제2 카스 딜레이; 상기 제1 카스딜레이의 출력과 상기 뱅크어드레스에 따라 컬럼어드레스를 입력받아 래치하는 어드레스 래치부; 래치된 컬럼어드레스를 상기 뱅크선택부에서 제공되는 뱅크 선택된 카스신호에 응답하여 래치하고 전달하는 컬럼어드레스 래치부; 및 상기 컬럼어드레스 래치부에서 제공되는 컬럼 어드레스를 상기 제2 카스 딜레이에서 출력되는 카스신호에 응답하여 디코딩하는 디코더를 구비하는 반도체 메모리 장치를 제공한다.
본 실시예에 의한 반도체 메모리 장치는 뱅크 어드레스와 컬럼어드레스와 카스 신호의 내부 제어를 효과적으로 수행할 수 있으며, 리드/라이트 명령에 대응하여 생성된 카스 신호를 뱅크에 맞게 생성하고, 그 생성된 카스신호와 뱅크 어드레스를 이용하여 뱅크를 선택하여, 효과적으로 데이터 억세스를 가능하게 한다.
도1은 반도체 메모리 장치의 뱅크 어드레스를 나타내는 도표.
도2는 반도체 메모리 장치의 뱅크를 나타내는 블럭도.
도3은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타내는 단면도.
도4는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치의 뱅크 어드레스를 나타내는 도표이고, 도2는 반도체 메모리 장치의 뱅크를 나타내는 블럭도이다. 여기서는 반도체 메모리 장치에 8개의 뱅크가 있는 것으로 설명한다. 도1에 도시된 바와 같이, 8개의 뱅크가 있는 경우 3비트의 뱅크 어드레스가 필요하고, 각각의 신호에 따라 뱅크가 선택된다. 또한, 도2에 도시된 바와 같이, 8개의 뱅크는 배치할 수 있으며, 배치하는 방법은 필요한 경우에 따라 다양하게 할 수 있다.
반도체 메모리 장치는 액티브 동작과 데이터 억세스 동작이 있다. 데이터 억세스 동작에는 리드 동작과 라이트 동작이 있다. 액티브 동작은 로 어드레스를 입력받아 대응하는 워드라인을 활성화시키는 동작이다. 리드 동작 또는 라이트 동작에서는 컬럼 어드레스를 입력받아 대응하는 컬럼라인, 즉 비트라인을 활성화시키는 동작이다. 워드라인과 비트라인의 크로스하는 곳에 배치된 메모리 셀의 데이터가 억세스 된다.
리드 명령 또는 라이트 명령시 입력되는 어드레스는 입력된 뱅크 어드레스와 조합되어, 데이터 억세스를 원하는 메모리 셀을 활성화시키게 된다. 즉, 리드 명령 또는 라이트 명령시 입력되는 어드레스는 뱅크에 구비된 컬럼 컨트롤 회로로 입력되는 뱅크 어드레스와의 조합에 의해 최종적으로 비트라인을 활성화 시키는데 사용된다.
이러한 동작들의 타이밍을 조절하기 위해 리드 명령 또는 라이트 명령시의 내부 제어신호를 제어시키고, 그에 해당되는 내부에서 전달되는 어드레스 전달 타이밍을 딜레이시키게 된다. 딜레이 회로를 구성하는 것도 쉽지 않고 딜레이 회로의 딜레이 값을 정하는 것도 쉽지 않다. 본 발명은 이러한 라이트 동작 및 리드 동작시 사용되는 어드레스의 제어를 단순화하며, 또한 내부 라이트 명령과 리드 명령과 내부 어드레스를 각각 별로도 지연값을 조절하지않고 서로 연동되어 조절하는 구조를 제안한다
도3은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타내는 단면도이다.
도3을 참조하여 살펴보면, 반도체 메모리 장치는 카스신호 생성부(30), 어드레스 지연 제어부(31), 어드레스 래치부(32), 컬럼 어드레스 래치부(33), 컬럼 어드레스 디코더(34), YI 선택 신호 생성부(35), 컬럼 어드레스 래치부(36), 컬럼 어드레스 디코더(37), YI 선택신호 생성부(38), 제1 카스 딜레이(41), 제1 뱅크 선택부(42), 제2 뱅크 선택부(43), 제2 카스 딜레이(44), 제1 뱅크 선택부(45), 제2 뱅크 선택부(46), 제2 카스 딜레이(47)를 구비한다.
카스 신호 생성부(30)는 라이트 명령(W) 또는 리드 명령(R)를 입력받아 카스 신호(CAS)를 생성한다. 제1 카스 딜레이(41)는 카스 신호(CAS)를 입력받아 예정된 시간을 지연시킨 후에 출력한다. 제1 뱅크 선택부(42)와 제2 뱅크 선택부(43)은 제1 뱅크 선택부(45)와 제1 뱅크 선택부(46)와 각각 같은 구조를 가지고 있으며, 각각 도2에 도시된 뱅크 배치도에서 우측과 좌측의 뱅크에 대응하여 배치된다.
제1 뱅크 선택부(45)는 제1 카스 딜레이(41)에서 출력되는 신호를 입력받아 뱅크 어드레스를 입력받아 뱅크 선택을 위한 신호를 출력한다. 제2 뱅크 선택부(46)은 제1 뱅크 선택부(45)에서 제공되는 신호에 응답하여 뱅크 어드레스를 입력받아 뱅크 선택을 위한 신호를 출력한다. 제1 뱅크 선택부(45)는 4개의 뱅크(BA0,BA1,BA4,BA5)중 위쪽에 배치된 2개의 뱅크(BA0,BA1) 또는 아래쪽에 배치된 뱅크(BA4,BA5)중 하나를 선택하기 위한 것이다. 제2 뱅크 선택부(46)는 2개의 뱅크(BA0,BA1) 중 하나 또는 뱅크(BA4,BA5)중 하나를 선택하기 위한 것이다. 제1 및 제2 뱅크 선택부(45,46)에 의해 뱅크가 선택되고, 제2 카스딜레이(47)는 이에 응답하여 예정된 딜레이이후에 컬럼 어드레스 디코더(37)가 디코딩동작을 하도록 제어한다. 제1 카스 딜레이는 뱅크 선택부에 뱅크 어드레스가 전달되는 시간을 확보하기 위하 딜레이시간을 유지하는 것이고, 제2 카스 딜레이는 뱅크가 선택되고 나서, 컬럼 어드레 디코더가 컬럼 어드레스(CA1)를 입력받는 시간을 확보하기 위한 것이다.
어드레스 지연 제어부(31)는 카스 신호(CAS)를 입력받아 그에 응답하여 어드레스 래치부(32)를 제어한다. 어드레스 래치부(32)는 어드레스 지연 제어부(31)의 제어를 받아 어드레스(Add)를 래치한다. 컬러 어드레스 래치부(33), 컬럼 어드레스 디코더(34), 및 YI 선택 신호 생성부(35)와 컬러 어드레스 래치부(36), 컬럼 어드레스 디코더(37), 및 YI 선택 신호 생성부(38)은 각각 같은 구조를 가지고 있으며, 뱅크의 배치에 따라 대응하는 뱅크로 제공되는 어드레스를 처리하기 위한 블럭이다. 컬러 어드레스 래치부(33)는 어드레스 래치부(32)에 의해 래치된 컬럼 어드레스(AR)를 전달받아 래치하기 위한 블럭이다. 컬럼 어드레스 디코더(34)는 컬럼 어드레스 래치부(33)에서 래치된 컬럼 어드레스를 디코딩 하기 위한 것이다. YI 선택 신호 생성부(35)는 컬럼 어드레스 디코더(34)에서 디코딩된 정보에 따라 뱅크에 구비되는 다수의 YI 라인중 예정된 YI 라인을 선택하기 위한 YI 선택신호를 생성한다.
지금까지 살펴본 바와 같이, 반도체 메모리 장치가 8개의 뱅크를 가지고 있는 경우에 데이터를 억세스할 뱅크를 먼저 선택해야 하고, 선택된 뱅크에 컬럼어드레스를 디코딩하여 하나의 컬럼라인을 선택하게 된다. 8개의 뱅크중 하나를 선택하려면 뱅크 어드레스는 3비트로 구성된다. 따라서 어떻게 뱅크를 선택하고, 어드레스를 뱅크로 전달하는 지에 따라 데이터 억세스 시간이 크게 좌우된다.
기존에 널리 사용되는 방법으로 입력된 어드레스가 모든 뱅크에 공통적으로 제공되도록 하는 글로벌 라인을 가지고 있거나, 뱅크를 4개씩 분리하여 좌/우 형태로 구분하고, 뱅크의 선택을 좌우 형태로 선택하도록 하고, 그에 따라 어드레스가 선택된 뱅크로 전달되는 구조가 있다.
3비트의 뱅크어드래스중 하나는 8개의 뱅크중 좌후 각각 4개씩 있는 그룹을 선택하는데 사용되고, 나머지 두비트는 다시 선택된 4개의 뱅크중 상하 좌우를 선택하는데 사용된다. 이와 같이 하면, 뱅크 어드레스를 컨드롤 하는 회로가 도3에 도시된 바와 같이, 구성되어야 한다. 각각 뱅크 어드레스를 제어하는 회로, 예를 들면 뱅크 선택부의 동작은 컬럼어드레스의 전달지연시간, 카스 신호의 전달지연시간등을 모두 고려해야 하는 어려움이 있다.
본 발명은 보다 효과적으로 뱅크를 선택하고, 어드레스를 디코딩하여 선택된 뱅크로 전달하기 위해, 뱅크 선택에 따라 입력되는 어드레스를 구별하기 위한 뱅크 어드레스 컨트롤 회로를 사용하지 않고, 카스 신호를 뱅크의 수에 대응하여 생성하고, 뱅크의 선택에 따라 선택된 카스신호를 이용하여 데이터를 억세스하는 반도체 메모리 장치를 제안한다. 이와 같이 함으로서 어드레스의 제어를 보다 단순화하고, 카스 신호와 어드레스의 전달 타이밍을 맞추기 위해, 뱅크 어드레스 신호의 지연 제어를 복잡하게 제어할 필요가 없다. 즉, 카스신호에 이미 뱅크 어드레스의 디코딩 값이 포함되어 있는 것 처럼 되어, 뱅크 어드레스의 지연값 제어를 이전과 같이 할 필요가 없는 것이다.
도4는 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 카스신호 생성부(100), 제1 카스 딜레이(110), 뱅크 선택부(120), 제2 카스 딜레이(130), 어드레스 래치부(200), 컬럼 어드레스 래치부(310), 컬럼 어드레스 디코더(320), YI 선택 신호 생성부(330), 컬럼 어드레스 래치부(410) 및 컬럼 어드레스 디코더(420), YI 선택 신호 생성부(430)를 구비한다. 컬럼 어드레스 래치부(310), 컬럼 어드레스 디코더(320) 및 YI 선택 신호 생성부(330)와, 컬럼 어드레스 디코더(420) 및 YI 선택 신호 생성부(430)는 각각 같은 구조를 가지고 있으며, 대응하는 뱅크로 어드레스를 전달하기 위해 배치된 것이다.
카스 신호 생성부(100)는 라이트 명령(W) 또는 리드 명령(R)를 입력받아 카스 신호(CAS)를 생성한다. 제1 카스 딜레이(110)는 카스 신호(CAS)를 입력받아 예정된 시간을 지연시킨 후에 카스신호(CAS_1)를 출력한다. 제1 카스 딜레이(110)는 뱅크 어드레스(BA)와 어드레스가 입력되어 뱅크 선택부(120)와 어드레스 래치부(200)가 어드레스(Add)를 입력받아 처리하는데 필요한 시간을 확보하기 위한 것이다.
뱅크 선택부(120)는 제1 카스딜레이(110)에서 제공되는 지연된 카스신호(CAS_1)와 뱅크 어드레스(BS)를 입력받아 뱅크 선택된 카스 신호(BS)를 생성한다. 뱅크 선택부(120)는 뱅크 어드레스(BS)를 디코딩하여 어떤 뱅크가 선택될 지 디코딩하고, 그에 대응하는 신호를 뱅크선택된 카스 신호(BS)를 생성하는 것이다. 제2 카스 딜레이(130)는 뱅크선택된 카스 신호(BS)를 지연시켜 출력한다.
어드레스 래치부(200)는 어드레스(Add)를 입력받아 제1 카스딜레이(110)에서 제공되는 지연된 카스신호(CAS_1)에 응답하여 래치하고 어드레스(AR)를 출력한다.
컬럼 어드레스 래치부(310)는 뱅크 선택부에서 제공하는 뱅크 선택된 컬럼 선택신호(BS)에 응답하여 어드레스 래치부(200)에서 출력하는 어드레스(AR)을 입력받아 컬럼어드레스(CA)를 출력한다. 컬럼 어드레스 디코더(320)는 컬럼어드레스(CA)를 디코딩하고, YI 선택신호 생성부(330)은 디코딩된 정보에 따라 뱅크에 구비되는 다수의 YI 라인중 예정된 YI 라인을 선택하기 위한 YI 선택신호를 생성한다.
지금까지 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 뱅크 선택부에서 지연된 카스 신호(CAS_1)를 제1 카스 딜레이(110)로 부터 입력받아, 뱅크 선택된 카스 신호(BS)를 생성한다. 뱅크 선택된 카스 신호(BS)는 뱅크를 선택하는데 사용된다.
카스 신호(BS)의 생성을 뱅크 어드레스에 연동되어 생성되도록 하고, 카스 신호에 따라 어드레스의 전달이 제어되도록 함으로서, 이전과는 달리 단순하게 뱅크가 선택되고, 그에 따라 어드레스가 선택된 뱅크로 전달될 수 있다. 그러므로 카스 신호와 뱅크 어드레스 및 컬럼 어드레스를 입력받아 처리하는데 이전과 달리 효과적으로 처리시간을 줄일 수 있다. 카스 명령과 컬럼 어드레스의 전달을 독립적으로 하지 않고, 서로 연동되도록 함으로서, 불피료한 지연을 감소시키게 되고, 뱅크 선택을 위한 다수의 선택부를 두지 않아도 되어 회로면적을 줄일 수 있다.
카스신호의 내부 전달 시간이 변경되는 경우에 컬럼 어드레스의 전달 시간을 조절해야 한다. 이 경우 각각 서로 별도의 경로를 가지고 있는 경우 서로 맞추기가 쉽지 않으나, 본 실시예에 따른 반도체 메모리 장치는 카스 신호와 컬럼 어드레스의 전달 경로가 연동되도록 하여, 지연시간의 조절이 쉽다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (5)

  1. 리드 또는 라이트 명령에 대응하여 카스신호를 생성하는 카스신호 생성부;
    상기 카스 신호를 딜레이하는 제1 카스 딜레이;
    상기 제1 딜레이의 출력과 뱅크 어드레스를 이용하여 뱅크를 선택하기 위한 뱅크 선택된 카스신호를 생성하는 뱅크 선택부;
    상기 뱅크디코더에서 출력되는 상기 뱅크선택된 카스신호의 출력을 딜레이하여 출력하는 제2 카스 딜레이;
    상기 제1 카스딜레이의 출력과 상기 뱅크어드레스에 따라 컬럼어드레스를 입력받아 래치하는 어드레스 래치부;
    래치된 컬럼어드레스를 상기 뱅크선택부에서 제공되는 뱅크 선택된 카스신호에 응답하여 래치하고 전달하는 컬럼어드레스 래치부; 및
    상기 컬럼어드레스 래치부에서 제공되는 컬럼 어드레스를 상기 제2 카스 딜레이에서 출력되는 카스신호에 응답하여 디코딩하는 디코더
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 뱅크 선택부에서 출력하는 뱅크 선택된 카스신호는 상기 반도체 메모리 장치에 구비되는 뱅크의 수에 따라 대응하여 구비되는 다수의 출력단자중 상기 뱅크 어드레스에 따라 선택된 뱅크에 대응하는 출력단자를 활성화시킴으로서 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 카스 딜레이에서 상기 카스신호를 딜레이하는 값은
    상기 어드레스 래치부로 상기 뱅크 어드레스와 상기 컬럼어드레스가 전달되는 시간에 대응하여 정해지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 카스 딜레이가 상기 뱅크디코더에서 출력되는 상기 뱅크선택된 카스신호의 출력을 딜레이하는 값은
    상기 컬럼 어드레스 래치부가 상기 디코더의 동작시간에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 디코더의 출력을 이용하여 뱅크의 컬럼라인을 선택하기 위한 선택신호를 생성하는 선택신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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