KR20080067506A - 공유 어드레스 포트를 이용하여 메모리 어레이를 액세스할수 있는 메모리 시스템 및 그것의 액세스 방법 - Google Patents

공유 어드레스 포트를 이용하여 메모리 어레이를 액세스할수 있는 메모리 시스템 및 그것의 액세스 방법 Download PDF

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Abstract

여기에 개시된 메모리 시스템은 복수의 램을 갖는 메모리 칩; 및 상기 메모리 칩을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 메모리 칩의 동작시, 복수의 제어신호 및 어드레스들을 상기 복수의 램 중에서 선택된 램으로 전송하고, 상기 복수의 제어신호들은 공유 명령 포트를 통해, 그리고 상기 복수의 어드레스들은 공유 어드레스 포트를 통해 상기 선택된 램에 전송한다.

Description

공유 어드레스 포트를 이용하여 메모리 어레이를 액세스할 수 있는 메모리 시스템 및 그것의 액세스 방법{MEMORY SYSTEM CAPABLE OF ACCESSING MEMORY ARRAY WITH COMMON ADDRESS PORT AND ACCESS METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 블록도;
도 2는 도 1에 도시된 싱글 칩 램의 구성을 보여주는 블록도; 그리고
도 3은 도 1에 도시된 메모리 시스템의 읽기 동작에 따른 타이밍도 이다.
<도면의 주요 부분에 대한 부호 설명>
1000: 메모리 시스템 100: 메모리 컨트롤러
200: 싱글 칩 램 110,120,130,140: 컨트롤러
210,220,230,240: 디램 213,223,233,243: 디램 어레이
211,221,231,241: 디코더 212,222,232,242: 입/출력 버퍼
250: 글로벌 버퍼 260: 제어 로직
본 발명은 랜덤 액세스 메모리 장치(Random Access Memory device)(이하 메모리 장치라 칭함)를 포함하는 메모리 시스템에 관한 것으로, 좀더 구체적으로는 한 개의 어드레스 포트를 이용하여 독립적인 메모리 어레이를 액세스할 수 있는 메모리 시스템 및 그것의 액세스 방법에 관한 것이다.
일반적으로 메모리 시스템은 데이터를 저장하는 싱글 칩 램(Single chip RAM), 싱글 칩 램을 제어하기 위한 메모리 컨트롤러, 메모리 컨트롤러와 싱글 칩 램 사이에 구성된 채널들을 포함한다. 채널들은 어드레스 포트, 데이터 입/출력포트가 한 쌍이 되는 것을 의미한다. 싱글 칩 램은 채널들에 각각 대응하는 다수의 디램 어레이(Array)들을 포함한다. 각 디램 어레이들의 용량은 같을 수도 있고, 다를 수도 있다.
메모리 시스템이 노멀모드로 동작할 경우, 싱글 칩 램은 메모리 컨트롤러의 읽기/쓰기(read/write) 명령에 응답해서 어드레스(Address)에 의해 지정된 각 디램 어레이들의 셀에 데이터를 저장하거나 셀에 저장된 데이터를 외부로 출력한다.
이때, 메모리 컨트롤러는 메모리 컨트롤러와 싱글 칩 램 사이에 구성된 채널들을 통해 선택적으로 디램 어레이에 액세스(Access)한다. 따라서, 메모리 컨트롤러는 읽기/쓰기 동작시 디램 어레이들에 각각 대응하는 채널들을 통해 각 램 어레이에 선택적으로 어드레스 및 저장될 데이터를 제공하거나 저장된 데이터를 읽어온다.
앞서 설명을 참조하면, 메모리 컨트롤러는 다수의 디램 어레이에 대응하는 다수의 채널들을 포함하고, 다수의 채널들을 통해 각각 대응하는 램 어레이에 선택적으로 어드레스를 전송한다. 따라서, 메모리 시스템은 디램 어레이들에 각각 대응하는 어드레스들을 전송하기 위해 다수의 어드레스 포트들을 포함하고, 디램 어레 이들은 각각 대응하는 어드레스들을 입력받기 위해 대응하는 어드레스 버퍼들을 각각 포함한다. 따라서, 램 어레이가 증가할수록 메모리 시스템은 어드레스 버퍼 및 어드레스 핀 수가 증가하게 되므로 사이즈가 커지고, 성능이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 칩 사이즈를 줄이고 성능을 향상시킬 수 있는 메모리 시스템 및 그것의 액세스 방법을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 메모리 시스템은 복수의 램을 갖는 메모리 칩; 및 상기 메모리 칩을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 메모리 칩 동작시, 복수의 제어신호 및 어드레스들을 상기 복수의 램 중에서 선택된 램으로 전송하고, 상기 복수의 제어신호들은 공유 명령 포트를 통해, 그리고 상기 복수의 어드레스들은 공유 어드레스 포트를 통해 상기 선택된 램에 전송된다.
이 실시예에 있어서, 상기 메모리 칩은 상기 공유 어드레스 포트를 통해 전송된 상기 어드레스를 상기 복수의 램으로 제공하는 글로벌 버퍼; 및 상기 제어신호에 응답해서 상기 복수의 램을 선택적으로 제어하는 제어 로직을 더 포함한다.
이 실시예에 있어서, 상기 복수의 램은 복수 개의 셀들로 구성된 램 어레이;
상기 글로벌 버퍼로부터 어드레스를 입력받는 디코더; 및 상기 램 어레이로 부터 데이터를 입/출력하는 입/출력 버퍼를 각각 포함한다.
이 실시예에 있어서, 상기 제어 로직에 의해 선택된 상기 램의 디코더 및 상기 입/출력 버퍼는 상기 제어로직에 의해 활성화된다.
이 실시예에 있어서, 상기 활성화된 디코더는 상기 입력받은 어드레스를 디코딩하고, 상기 디코딩된 어드레스를 상기 램 어레이로 제공한다.
이 실시예에 있어서, 상기 활성화된 입/출력 버퍼는 쓰기 명령 수행시 상기 메모리 컨트롤러로부터 데이터를 상기 램 어레이로 제공한다.
이 실시예에 있어서, 상기 활성화된 입/출력 버퍼는 읽기 명령 수행시 상기 램 어레이의 데이터를 상기 메모리 컨트롤러로 전송한다.
이 실시예에 있어서, 상기 램은 디램이다.
본 발명의 다른 특징에 따른 상기 메모리 시스템의 액세스 방법에 있어서: 메모리 시스템은 복수의 램을 갖는 메모리 칩; 및 상기 메모리 칩을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 시스템의 램을 액세스하는 방법은 (a) 복수의 제어신호들을 공유 명령 포트를 통해 상기 메모리 칩에 전송하는 단계; (b) 복수의 어드레스들을 공유 어드레스 포트를 통해 상기 메모리 칩에 전송하는 단계; (c) 상기 공유 어드레스 포트를 통해 전송된 상기 어드레스를 상기 복수의 램중 선택된 램으로 제공하는 단계; 그리고 (d) 상기 제어신호에 응답해서 상기 복수의 램 중 선택된 램을 제어하는 단계를 포함한다.
이 실시예에 있어서, 상기 복수의 램은 복수 개의 셀들로 구성된 램 어레이를 각각 포함하고, 상기 (d) 단계는 상기 입력받은 어드레스를 디코딩하고, 상기 디코딩된 어드레스를 상기 선택된 램의 램 어레이로 제공하는 단계; 그리고 쓰기 명령 수행시 상기 메모리 컨트롤러로부터 데이터를 상기 선택된 램의 램 어레이로 제공하는 단계를 포함한다.
이 실시예에 있어서, 상기 (d) 단계는 읽기 명령 수행시 상기 램 어레이에 저장된 데이터를 상기 메모리 컨트롤러로 전송하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
본 발명의 메모리 시스템은 복수의 램을 갖는 메모리 칩; 및 상기 메모리 칩을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 읽기/쓰기 명령 수행시, 복수의 제어신호 및 어드레스들을 상기 램으로 선택적으로 전송한다. 이때, 상기 복수의 제어신호들은 공유 명령 포트를 통해, 그리고 상기 복수의 어드레스들은 공유 어드레스 포트를 통해 상기 선택된 램에 전송된다. 따라서, 본 발명에 따른 메모리 시스템은 어드레스 핀 수 및 버퍼 수를 감소시킬 수 있으므로, 칩 사이즈를 줄일 수 있고, 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1000)은 메모리 컨트롤러(100) 및 싱글 칩 램(200)(이하, 메모리 칩이라 칭함)을 포함한다. 메모리 칩(200)은 다수의 디램들(210,220,230,240)을 포함하고, 메모리 컨트롤러(100)는 디램(210,220,230,240)에 각각 대응하는 컨트롤러들(110,120,130,140)을 포함한다.
메모리 컨트롤러(100)의 컨트롤러들(110,120,130,140)은 읽기/쓰기 동작시 대응하는 디램들(210,220,230,240)에 액세스(access)하기 위해 각각 제어신호(Control signal) 및 어드레스(Address)를 대응하는 디램들(210,220,230,240)에 제공한다. 또한, 메모리 컨트롤러(100)의 컨트롤러들(110,120,130,140)은 읽기/쓰기 동작시 대응하는 디램들(210,220,230,240)에 저장될 데이터들(DataA, DataB, DataC, DataD)을 각각 제공하거나 저장된 데이터들(DataA, DataB, DataC, DataD)을 각각 읽어온다.
이때, 제어신호(Control signal)는 하나의 명령 포트를 통해 디램들(210,220,230,240)에 각각 제공되고, 어드레스(Address)는 하나의 어드레스 포트를 통해 디램들(210,220,230,240)에 각각 제공된다. 즉 제어신호(Control signal) 및 어드레스(Address)는 대응하는 공유 명령 포트 및 공유 어드레스 포트를 통해 디램들(210,220,230,240)에 각각 제공된다. 데이터들(DataA, DataB, DataC, DataD)은 각각 대응하는 데이터 입/출력 포트들을 통해 디램들(210,220,230,240)에 제공된다. 각 신호들이 포트들을 통해 전송된다는 것은 이 분야의 통상의 지식을 가진 이들에게 자명하다.
메모리 시스템(1000)이 노멀모드로 동작할 경우, 메모리 칩(200)은 메모리 컨트롤러(100)의 읽기/쓰기(read/write) 명령에 응답해서 어드레스(Address)에 의해 지정된 각 디램들(210,220,230,240)의 셀에 데이터를 저장하거나 셀에 저장된 데이터들을 외부로 출력한다. 이때, 메모리 컨트롤러(100)는 디램 들(210,220,230,240)을 선택적으로 제어하여 읽기/쓰기 명령을 수행한다.
메모리 시스템(1000)이 선택된 디램에 대해 읽기/쓰기 명령을 수행할 경우, 메모리 컨트롤러(100)는 선택된 디램을 제어하기 위한 제어신호(Control signal)를 공유 명령 포트를 통해 선택된 디램에 제공한다. 제어신호(Control signal)는 디램들(210,220,230,240) 중 어느 하나를 선택하고, 선택된 디램 어레이에 대해 읽기/쓰기 명령을 수행하기 위한 제어신호들을 포함한다.
이하 메모리 컨트롤러(100)가 디램(210)을 선택하여 읽기/쓰기 명령을 수행할 경우에 대해 설명한다.
메모리 컨트롤러(100)의 컨트롤러(110)는 디램(210)을 제어하기 위한 제어신호(Control signal)를 공유 명령 포트를 통해 디램(210)으로 제공한다. 실질적으로, 디램(210)을 제어하기 위한 제어신호(Control signal)는 메모리 칩(200)의 제어 로직을 통해 디램(210)에 제공된다.(이하, 도 2의 설명에서 상세히 설명함)
메모리 컨트롤러(100)의 컨트롤러(110)는 공유 어드레스 포트를 통해 어드레스(Address)를 디램(210)으로 제공한다. 실질적으로, 메모리 칩(200)은 공유 어드레스 포트를 통해 입력받은 어드레스(Address)를 하나의 글로벌 버퍼(이하, 도 2의 설명에서 상세히 설명함)를 통해 디램(210)으로 제공한다.
메모리 시스템(1000)이 선택된 디램(210)에 대해 쓰기 명령을 수행할 경우, 메모리 컨트롤러(100)의 컨트롤러(110)는 데이터(DataA)를 대응하는 데이터 입/출력 포트를 통해 디램(210)으로 제공한다. 메모리 칩(200)은 컨트롤러(110)로부터 제공된 제어신호에 응답해서 쓰기 명령을 수행하게 된다. 따라서, 메모리 칩(200) 의 디램(210)은 컨트롤러(110)로부터 제공된 어드레스(Address)에 의해 지정된 디램(210)의 셀에 데이터(DataA)를 저장한다.
메모리 시스템(1000)이 선택된 디램(210)에 대해 읽기 명령을 수행할 경우, 램(200)은 컨트롤러(110)로부터 제공된 제어신호에 응답해서 읽기 명령을 수행하게 된다. 따라서, 메모리 컨트롤러(100)의 컨트롤러(110)는 대응하는 데이터 입/출력 포트를 통해 어드레스(Address)에 의해 지정된 디램(210)의 셀에 저장된 데이터(DataA)를 읽어 들인다.
메모리 컨트롤러(100)가 디램들(220,230,240)을 선택하여 읽기/쓰기 명령을 수행하는 경우는 메모리 컨트롤러(100)가 디램(210)을 선택하여 읽기/쓰기 명령을 수행하는 경우와 동작이 동일하므로 설명을 생략한다.
앞서 설명한 바를 참조하면, 메모리 컨트롤러(100)는 공유 어드레스 포트를 통해 어드레스(Address)를 선택된 디램 어레이에 제공하므로, 어드레스 핀 수 및 버퍼 수를 감소시킬 수 있다.
도 2는 도 1에 도시된 싱글 칩 램의 구성을 보여주는 블록도이다.
도 2를 참조하면, 메모리 칩(200)은 디램들(210,220,230,240), 글로벌 버퍼(250), 그리고 제어 로직(260)을 포함한다. 디램(210)은 디램 어레이(213), 디코더(211), 및 입/출력 버퍼(212)를 포함하고, 디램(220)은 디램 어레이(223), 디코더(221), 및 입/출력 버퍼(222)를 포함한다. 또한, 디램(230)은 디램 어레이(233), 디코더(231), 및 입/출력 버퍼(232)를 포함하고, 디램(240)은 디램 어레이(243), 디코더(241), 및 입/출력 버퍼(242)를 포함한다.
디램 어레이들(213,223,233,243)은 각각 복수 개의 셀들로 구성된다. 디램 어레이들(213,223,233,243)은 서로 같은 크기이거나 각각 다른 크기일 수 있다.
제어로직(260)은 메모리 컨트롤러(100)로부터 제공받은 제어신호(Control signal)에 응답해서 선택된 디램의 디코더 및 입/출력 버퍼를 활성화시킨다.
글로벌 버퍼(250)는 공유 어드레스 포트를 통해 입력받은 어드레스(Address)를 각 디코더들(211,221,231,241)로 제공한다.
이하, 제어신호(Control signal)에 의해 디램(210)이 선택됐을 경우의 메모리 시스템(1000)의 읽기/쓰기 동작에 대해 설명한다.
메모리 컨트롤러(100)의 컨트롤러(110)는 디램(210)에 대해 읽기/쓰기 명령을 수행하기 위해 제어신호(Control signal)를 공유 명령 포트를 통해 메모리 칩(200)으로 전송한다. 메모리 칩(200)의 제어 로직(260)은 컨트롤러(110)로부터 전송된 제어신호(Control signal)를 입력받고, 입력받은 제어신호(Control signal)에 응답해서 디램 어레이(210)에 대응하는 디코더(211) 및 입/출력 버퍼(212)를 활성화시킨다.
메모리 컨트롤러(100)의 컨트롤러(110)는 공유 어드레스 포트를 통해 디램(210)의 디램 어레이(213)의 셀을 지정하기 위한 어드레스(Address)를 메모리 칩(200)으로 제공한다. 컨트롤러(110)로부터 전송된 어드레스(Address)는 메모리 칩(200)의 글로벌 버퍼(250)로 제공된다. 글로벌 버퍼(250)는 입력받은 어드레스(Address)를 각 디코더들(211,221,231,241)로 제공한다. 이때, 제어신호(Control signal)에 의해 디코더(211)가 활성화되어 있으므로, 어드레스(Address)는 디코 더(211)에 의해 디코딩된다. 디코딩된 어드레스(Address)는 디램 어레이(213)로 제공된다.
메모리 시스템(1000)이 디램(210)의 디램 어레이(213)에 대해 쓰기 명령을 수행할 경우, 메모리 컨트롤러(100)의 컨트롤러(110)는 데이터(DataA)를 대응하는 데이터 입/출력 포트를 통해 입/출력 버퍼(212)로 제공한다. 디램 어레이(210)에 대응하는 입/출력 버퍼(212)는 제어신호(Control signal)에 의해 활성화되어 있으므로, 디램 어레이(213)는 데이터(DataA)를 입력받는다. 메모리 칩(200)은 컨트롤러(110)로부터 제공된 제어신호에 응답해서 디램 어레이(213)에 대해 쓰기 명령을 수행하게 된다. 따라서, 메모리 칩(200)의 디램(210)는 활성화된 디코더(211)에 의해 디코딩된 어드레스(Address)에 의해 지정된 디램 어레이(213)의 셀에 데이터(DataA)를 저장한다.
메모리 시스템(1000)이 선택된 디램(210)에 대해 읽기 명령을 수행할 경우, 램(200)은 컨트롤러(110)로부터 제공된 제어신호에 응답해서 디램(210)에 대해 읽기 명령을 수행하게 된다. 디램(210)의 입/출력 버퍼(212)는 제어신호(Control signal)에 의해 활성화되므로, 메모리 컨트롤러(100)의 컨트롤러(110)는 대응하는 데이터 입/출력 포트를 통해 어드레스(Address)에 의해 지정된 디램 어레이(210)의 셀에 저장된 데이터(DataA)를 읽어 들인다.
메모리 컨트롤러(100)가 디램들(220,230,240)을 선택하여 읽기/쓰기 명령을 수행하는 경우는 메모리 컨트롤러(100)가 디램(210)을 선택하여 읽기/쓰기 명령을 수행하는 경우와 동작이 동일하므로 설명을 생략한다.
결과적으로, 메모리 컨트롤러(100)는 공유 어드레스 포트를 통해 어드레스(Address)를 선택된 디램으로 제공한다. 따라서, 메모리 장치(1000)는 어드레스 핀 수 및 버퍼 수를 감소시킬 수 있으므로, 칩 사이즈를 줄일 수 있고, 성능을 향상시킬 수 있다.
도 3은 도 1에 도시된 메모리 장치의 읽기 동작에 따른 타이밍도 이다.
메모리 시스템(1000)의 읽기 동작에 대한 상세한 설명은 앞서 설명하였으므로 이하, 타이밍도의 설명에서 중복되는 설명은 생략한다.
도 3을 참조하면, 어드레스(Address)는 공유 어드레스 포트를 통해 각 디램들(210,220,230,240)로 제공된다. 따라서, 디램들(210,220,230,240)은 공유 어드레스 포트를 통해 로우(Row) 어드레스 및 칼럼(Col) 어드레스들을 연속해서 입력받는다. 각 디램들(210,220,230,240)에 제공되는 어드레스들은 도 3에 도시된 바와 같이 순차적으로 디램들(210,220,230,240)에 제공될 수 있으나, 랜덤(random)하게 제공될 수도 있다. 어드레스가 제공되는 순서는 메모리 컨트롤러(100)에 의해 디램 어레이들을 선택하는 순서와 같다. 따라서, 어드레스가 제공되는 순서는 메모리 컨트롤러(100)에 의해 제어된다.
도 3에 도시된 어드레스(Address)의 타이밍 도를 참조하면, 디램(210)의 셀을 지정하기 위한 로우 어드레스(ArrayA Row) 및 칼럼 어드레스(ArrayA col)가 공유 어드레스 포트를 통해 디램(210)에 제공된다. 이때, 도 3에 도시된 제어신호(ControlA)의 타이밍도를 참조하면, 디램(210)에 대한 읽기 동작을 제어하기 위한 제어신호(ArrayA control, read)가 공유 명령 포트를 통해 디램(210)에 제공된 다. 이후 소정의 딜레이 후에 어드레스(ArrayA Row, ArrayA col)가 지정한 디램(210)의 셀에 저장된 데이터(DataA)는 4번의 클럭 신호에 동기 되어 디램(210)에 대응하는 데이터 입/출력 포트를 통해 메모리 컨트롤러(100)로 출력된다. 메모리 컨트롤러(100)는 읽어들인 데이터(DataA)를 외부로 출력한다.
도 3에 도시된 제어신호(ControlA)의 타이밍도에서 제어신호(ControlA)는 디램(210)을 제어하기 위해 컨트롤러(110)에서 디램(210)으로 제공되는 제어신호(Control signal)이다. 마찬가지로, 제어신호들(ControlB,ControlC,ControlD)은 각각 디램들(220,230,240)을 제어하기 위해 컨트롤러들(120,130,140)에서 대응하는 디램들(220,230,240)로 각각 제공되는 제어신호(Control signal)이다.
디램들(220,230,240)의 읽기 동작에 대한 타이밍 도의 설명은 앞서 설명한 디램 어레이(210)의 읽기 동작에 대한 타이밍 도의 설명과 동일하므로 생략한다.
결과적으로, 메모리 컨트롤러(100)는 공유 어드레스 포트를 통해 어드레스(Address)를 디램들(210,220,230,240)로 제공한다. 따라서, 본 발명에 따른 메모리 시스템(1000)은 어드레스 핀 수 및 버퍼 수를 감소시킬 수 있으므로, 칩 사이즈를 줄일 수 있고, 성능을 향상시킬 수 있다.
이상 본 발명의 실시 예는 4개의 디램들을 포함하는 메모리 시스템에 대해 설명하였으나, 메모리 시스템은 4개 이상 또는 4개 이하의 디램들을 포함할 수도 있으며, 이때의 동작은 앞서 설명한 바와 동일하다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용 된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 메모리 시스템은 칩 사이즈가 줄어들고 성능이 향상된다.

Claims (12)

  1. 복수의 램을 갖는 메모리 칩; 및
    상기 메모리 칩을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 메모리 칩 동작시, 복수의 제어신호 및 어드레스들을 상기 복수의 램 중에서 선택된 램으로 전송하고, 상기 복수의 제어신호들은 공유 명령 포트를 통해, 그리고 상기 복수의 어드레스들은 공유 어드레스 포트를 통해 상기 선택된 램에 전송되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 칩은
    상기 공유 어드레스 포트를 통해 전송된 상기 어드레스를 상기 복수의 램으로 제공하는 글로벌 버퍼; 및
    상기 제어신호에 응답해서 상기 복수의 램을 선택적으로 제어하는 제어 로직을 더 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 램은
    복수 개의 셀들로 구성된 램 어레이;
    상기 글로벌 버퍼로부터 어드레스를 입력받는 디코더; 및
    상기 램 어레이로부터 데이터를 입/출력하는 입/출력 버퍼를 각각 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 제어 로직에 의해 선택된 상기 램의 디코더 및 상기 입/출력 버퍼는 상기 제어로직에 의해 활성화되는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 활성화된 디코더는 상기 입력받은 어드레스를 디코딩하고, 상기 디코딩된 어드레스를 상기 램 어레이로 제공하는 메모리 시스템.
  6. 제 4 항에 있어서,
    상기 활성화된 입/출력 버퍼는 쓰기 명령 수행시 상기 메모리 컨트롤러로부터 데이터를 상기 램 어레이로 제공하는 메모리 시스템.
  7. 제 4 항에 있어서,
    상기 활성화된 입/출력 버퍼는 읽기 명령 수행시 상기 램 어레이의 데이터를 상기 메모리 컨트롤러로 전송하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 램은 디램인 메모리 시스템.
  9. 메모리 시스템의 액세스 방법에 있어서:
    상기 메모리 시스템은
    복수의 램을 갖는 메모리 칩; 및
    상기 메모리 칩을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 시스템의 램을 액세스하는 방법은
    (a) 복수의 제어신호들을 공유 명령 포트를 통해 상기 메모리 칩에 전송하는 단계;
    (b) 복수의 어드레스들을 공유 어드레스 포트를 통해 상기 메모리 칩에 전송하는 단계;
    (c) 상기 공유 어드레스 포트를 통해 전송된 상기 어드레스를 상기 복수의 램중 선택된 램으로 제공하는 단계; 그리고
    (d) 상기 제어신호에 응답해서 상기 복수의 램 중 선택된 램을 제어하는 단계를 포함하는 메모리 시스템의 액세스 방법.
  10. 제 9 항에 있어서,
    상기 각각의 램은
    복수 개의 셀들로 구성된 램 어레이를 포함하고,
    상기 (d) 단계는
    상기 입력받은 어드레스를 디코딩하고, 상기 디코딩된 어드레스를 상기 선택된 램의 램 어레이로 제공하는 단계; 그리고
    쓰기 명령 수행시 상기 메모리 컨트롤러로부터 데이터를 상기 선택된 램의 램 어레이로 제공하는 단계를 포함하는 메모리 시스템의 액세스 방법.
  11. 제 10 항에 있어서,
    상기 (d) 단계는
    읽기 명령 수행시 상기 램 어레이에 저장된 데이터를 상기 메모리 컨트롤러로 전송하는 단계를 더 포함하는 메모리 시스템의 액세스 방법.
  12. 제 9 항에 있어서,
    상기 램은 디램인 메모리 시스템의 액세스 방법.
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