KR100754361B1 - 데이터 입출력 파워 공유가 가능한 다중 포트 메모리 장치 - Google Patents

데이터 입출력 파워 공유가 가능한 다중 포트 메모리 장치 Download PDF

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Abstract

본 발명은 데이터 입출력 파워 공유가 가능한 다중 포트 메모리 장치에 관한 것으로서, 본 발명에 의한 다중 포트 메모리 장치는 특정 포트에 대한 액세스만을 허용하는 적어도 하나의 전용 뱅크; 다중 포트에 대한 액세스를 허용하는 적어도 하나의 공유 뱅크; 다중 포트 각각으로 제공되는 데이터 입출력 파워를 공유하기 위한 데이터 입출력 파워 공유부; 및 상기 데이터 입출력 파워 공유부에 결합되어 각 포트별로 입출력 파워를 전달하는 데이터 입출력 핀(DQ pin)을 포함한다. 본 발명에 의하면, 각각의 포트들로부터 입력되는 DQ 파워를 공유하여 사용함으로써 다중 포트로 입력되는 파워가 동일할 경우 파워 사용 효율을 극대화할 수 있고, 다중 포트 메모리의 칩 사이즈를 소형화할 수 있는 장점이 있다.
입출력 파워, 다중, 포트

Description

데이터 입출력 파워 공유가 가능한 다중 포트 메모리 장치 {Multi-port Memory Device Enabling Share of DQ Power}
도 1은 종래의 기술에 따른 다중 포트 메모리 중 듀얼 포트 메모리의 뱅크 구조를 도시한 도면.
도 2는 본 발명의 바람직한 일 실시예에 따른 포트별로 독립적으로 입력되는 데이터 입출력 파워(DQ power)를 공유하여 사용하는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture)의 일례를 도시한 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 데이터 입출력 파워 공유부의 구성을 도시한 도면.
도 4는 도 6에 도시된 본 발명의 바람직한 일 실시예의 공유뱅크에 있어서 복수개의 공유 블록을 설명하기 위한 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 A-포트 및 B-포트가 각 뱅크에 액세스하는 상태를 나타낸 도면.
도 6은 본 발명의 바람직한 일 실시예에 따른 공유뱅크가 복수의 공유 블록을 포함하고, A-포트 및 B-포트가 입출력 파워(DQ power)를 공유할 수 있는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 전체적인 칩 아키텍처(chip architecture)를 도시한 도면.
본 발명은 다중 포트 메모리 장치에 관한 것으로서, 보다 상세하게는 복수의 포트로부터의 메모리 커맨드를 처리하는 다중 포트 메모리 장치에 관한 것이다.
일반적으로 메모리는 그 구분 방법에 따라 다양하게 나누어진다. 예를 들어, 전원의 인가여부에 따라 저장된 내용이 유지되는지 여부에 따라 휘발성 메모리와 비휘발성 메모리로 구분될 수 있으며, 일반적으로 휘발성 메모리는 RAM(Random Access Memory), 비휘발성 메모리는 ROM(Read Only Memory)이라고 지칭된다.
다시 주기적으로 메모리를 구성하는 셀(cell)을 재생시켜 주어야 하는지 여부에 따라 DRAM(Dynamic RAM)과 SRAM(Static RAM)으로 구분된다.
또한 이러한 분류 방법 뿐만 아니라 메모리에 접근 가능한 포트의 수에 따라 싱글 포트(single port) 메모리와 듀얼 포트(dual port) 메모리 등으로 나뉜다.
싱글 포트 메모리는 하나의 포트로 메모리를 구성하는 모든 셀(cell)들에 접근 가능한 반면, 싱글 포트 메모리를 제외한 복수개의 포트 메모리는 각각의 포트에서 접근 가능한 셀(cell)이 제한되어 있다.
그러나 최근의 디지털 처리 장치는 각각 미리 설정된 기능을 수행하기 위한 복수의 프로세서(processor)를 구비하고 각각의 프로세서는 오퍼레이션(operation) 을 위한 데이터, 처리하기 위한 데이터, 처리한 데이터 등을 저장하기 위한 메모리와 결합된다.
이러한 복수의 프로세서가 하나의 메모리를 공유하는 메모리 시스템에서는 싱글 포트(single port) 메모리보다 복수개의 포트를 포함하는 다중 포트 메모리가 더욱 효율적이므로 최근 다중 포트 메모리가 널리 사용되고 있다.
도 1은 종래의 기술에 따른 다중 포트 메모리 중 듀얼 포트 메모리의 뱅크 구조를 도시한 도면이다.
도 1을 참조하면, 종래의 듀얼 포트 메모리는 A-포트 전용 뱅크(100), 공유 뱅크(102), B-포트 전용 뱅크(104, 106)를 포함한다. A-포트 전용 뱅크(100)는 A, B 두 개의 포트 중 A-포트만이 액세스하여 데이터를 독출하거나 기록하는 뱅크이며, B-포트 전용 뱅크(104, 106)는 B-포트만이 액세스하여 데이터를 독출하거나 기록하는 뱅크이다. 공유 뱅크(102)는 A-포트 또는 B-포트가 모두 액세스하여 데이터를 독출하거나 기록할 수 있는 뱅크이다.
종래에 있어서, 공유 뱅크(102)는 A-포트 및 B-포트가 모두 사용할 수 있는 뱅크이나, A-포트 및 B-포트 중 어느 한 포트가 공유 뱅크를 사용하는 경우에는 다른 포트는 공유 뱅크를 사용할 수 없었다. 즉, A-포트가 공유 뱅크에 액세스하여 데이터를 독출하는 동안은 B-포트는 공유 뱅크에 액세스할 수 없었다. 따라서, B-포트는 A-포트가 공유 뱅크의 사용을 마칠 때까지 대기하였다가 공유 뱅크를 사용할 수 밖에 없었다.
반도체 산업이 생성된 후 반세기가 지나는 가운데 헤아릴 수 없는 만큼 많은 종류의 제품이 개발되고, 고성능화와 고밀도화를 요구함에 따라 종래의 다중 포트 메모리 장치에 있어서, 뱅크의 숫자를 늘려서 이와 같은 문제점을 해결할 수도 있으나, JEDEC 표준은 뱅크 주소에 대해 2비트만을 할당하도록 하고 있는 바, 실질적으로 4개 이상의 뱅크를 사용할 수 없는 문제점이 있었다
상기 포트 별로 뱅크의 효율적인 활용을 위하여 공유뱅크의 개념을 도입하였으나, 제한된 뱅크의 활용을 극대화하는데 있어서 한계가 있었다. 서로 다른 복수개의 어플리케이션을 원활하게 작동하기 위해서는 다중 포트 메모리 장치에 있어서 효율적인 파워와 클럭의 운용이 요구되고 있다.
상기한 바와 같은 종래의 문제점을 해결하기 위해, 본 발명은 다중 포트 메모리 장치에 있어서, 각각의 포트들로부터 입력되는 DQ 파워를 공유하여 사용하는 다중 포트 메모리 장치를 제안하는 것이다.
또한, 본 발명은 다중 포트 메모리 장치에 있어서, 공유 뱅크의 메모리 영역을 복수개의 블록으로 분할 하여 뱅크의 숫자를 유지하되, 실질적으로 뱅크의 숫자가 늘어난 것과 같은 효과를 제공하는 다중 포트 메모리 장치를 제안한다.
본 발명의 또 다른 목적들은 이하의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일 측면에 둘 이상의 포트를 구비하는 다중 포트 메모리 장치에 있어서, 특정 포트에 대한 액세스만을 허 용하는 적어도 하나의 전용 뱅크; 다중 포트에 대한 액세스를 허용하는 적어도 하나의 공유 뱅크; 다중 포트 각각으로 제공되는 데이터 입출력 파워를 공유하기 위한 데이터 입출력 파워 공유부; 및 상기 데이터 입출력 파워 공유부에 결합되어 각 포트별로 입출력 파워를 전달하는 데이터 입출력 핀(DQ pin)을 포함하는 다중 포트 메모리 장치가 제공된다.
상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고, 상기 다중 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용한다.
상기 데이터 입출력 파워 공유부는,각 포트로 제공되는 데이터 입출력 파워의 전달을 위한 적어도 두개의 파워 라인; 및 상기 적어도 두개의 파워 라인을 전기적으로 결합하는 결합부를 포함할 수 있다.
상기 포트 중 하나 이상의 포트는 상기 다중 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하되, 그 이외의 포트 중 적어도 하나는 어플리케이션에 상응하는 독립적인 클럭을 사용하며 별도의 핀을 통해 클럭을 제공받는다. 이와 달리, 상기 다중 포트는 공통의 기준 클럭을 사용할 수도 있다.
상기 다중 포트 중 하나의 포트는 다른 포트들 중 적어도 하나가 유휴 상태일 경우, 상기 파워 공유부를 통해 유휴 상태인 적어도 하나의 포트로 공급되는 파워를 사용한다.
본 발명의 다른 측면에 따르면, 제1 포트에 대한 액세스만을 허용하는 제1 포트 전용 뱅크; 제2 포트에 대한 액세스만을 허용하는 제2 포트 전용 뱅크; 제1 포트 및 제 2포트에 대한 액세스를 허용하는 공유 뱅크; 상기 제1 포트 및 상기 제2 포트 각각으로 제공되는 데이터 입출력 파워를 공유하기 위한 데이터 입출력 파워 공유부; 및 상기 데이터 입출력 파워 공유부에 결합되어 제1 포트 및 제2 포트 각각으로 입출력 파워를 전달하는 제1 포트 데이터 입출력 핀(DQ pin) 및 제2 포트 입출력 핀을 포함하는 듀얼 포트 메모리 장치가 제공된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 포트별로 독립적으로 입력되는 데이터 입출력 파워(DQ power)를 공유하여 사용하는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 칩 아키텍처(chip architecture)의 일례를 도시한 도면이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 듀얼 포트 메모리 장치는 A-포트 전용 뱅크(230), 공유 뱅크(232), 두 개의 B-포트 전용 뱅크(234, 236), 공통의 코어 파워(200, 202), A 및 B 포트의 데이터 입출력 파워 공유부(210), A 및 B 포트의 데이터 입출력 핀(220, 222) 및 A 및 B 포트의 클럭, 컨트롤, 어드레스 핀(240, 242)를 포함할 수 있다.
도 2에는 두 개의 포트에서 메모리 뱅크에 액세스하는 듀얼 포트 메모리 장치가 도시되어 있으나, 본 발명은 두 개 이상의 포트에서 메모리 뱅크에 액세스 하는 다중 포트에도 적용될 수 있을 것이다.
도 2에는 A-포트 전용 뱅크로는 하나의 뱅크가 할당되고, B-포트 전용 뱅크로는 두 개의 뱅크가 할당되는 경우가 도시되어 있으나, 이는 일례에 불과하며, A-포트 및 B-포트에 할당되는 전용 뱅크 수가 바뀔 수 있다는 점은 당업자에게 자명할 것이다.
본 출원인의 특허출원 제2006-27991호에는 A-포트의 입출력 파워와 B-포트의 입출력 파워를 독립적으로 사용하는 경우를 개시하고 있다. 특허출원 제2006-27991호에는 A-포트 및 B-포트가 서로 다른 크기의 파워를 사용할 경우에 있어 효율적이다.
예를 들어, A-포트에서는 고속의 연산을 수행해야 하고, B-포트에서는 저속의 연산을 수행하는 경우, A-포트의 입출력 파워(DQ power)와 B-포트의 입출력 파워(DQ power)를 다르게 입력하는 것이 파워를 효율적으로 사용할 수 있다.
따라서, 특허출원 제2006-27991호는 A-포트 및 B-포트에 독립적인 입출력 파워(DQ power)가 부여되어, 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행함에 있어서, 각각의 포트별로 속도의 측면이나, 인터페이스(interface)간 원활한 동작을 할 수 있다.
그러나, A-포트와 B 포트가 서로 상이한 처리 속도를 요구하지 않고 이에 따라 서로 같은 크기의 파워가 A-포트 및 B-포트로부터 입력될 경우, 특허출원 제2006-27991호와 같은 구성은 비효율적일 수 있다.
일반적으로, A-포트와 B-포트는 항상 파워를 사용하고 있는 상태는 아니며, A-포트와 B-포트가 동시에 파워를 사용하는 시기보다 어느 한 포트만 파워를 사용 하는 시기가 더 많다.
그러나, 특허출원 제2006-27991호와 같은 구성에 의할 경우, A-포트의 입출력 파워 핀과 B-포트의 입출력 파워 핀이 분리되어 있어 어떠한 상태에서도 각 포트는 다른 포트로부터 같은 파워가 입력되는 상황에서도 다른 포트의 파워를 사용할 수 없는 문제점이 있었다.
본 발명에서는 A-포트 및 B-포트에 같은 파워가 입력될 때 발생하는 상술한 문제점을 해결하기 위해, A-포트 및 B-포트에 같은 파워가 입력될 때 데이터 입출력 파워를 공유할 수 있는 다중 포트 메모리 장치를 제안한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 데이터 입출력 파워 공유부의 구성을 도시한 도면이다.
도 3을 참조하면, A-포트의 파워는 A-포트 파워 라인(304)을 통해 공급되며, B-포트의 파워는 B-포트 파워 라인(306)을 통해 공급된다. 전술한 바와 같이, A-포트로 공급되는 파워 및 B-포트로 공급되는 파워는 동일하다.
상기 A-포트 파워 라인(304) 및 B-포트 파워 라인(306)을 통해 공급되는 파워는 A-포트 데이터 입출력 파워 핀(302) 및 B-포트 데이터 입출력 파워 핀(308)을 통해 메모리 내부의 파워 라인으로 공급된다.
특허출원 제2006-27991호의 경우, 메모리 내부의 파워 라인은 A-포트 파워 라인과 B-포트 파워 라인이 서로 분리되어 있었으며, A-포트 및 B-포트로는 독립적으로 파워가 공급되었다.
본 발명에 의한 데이터 입출력 파워 공유부는 메모리 내부의 A-포트 파워 라 인 및 B-포트 파워 라인을 전기적으로 결합하는 결합부(300)를 더 포함하고 있다. 결합부(300)에 의해 결합된 파워 라인(310)을 통해 메모리로 데이터 입출력 파워가 공급된다.
도 3에는 A-포트 및 B-포트가 각각 4개의 DQ 파워 핀을 구비하고 있는 경우가 도시되어 있으나, DQ 파워 핀의 수가 필요에 따라 달라질 수 있다는 점은 당업자에게 있어 자명할 것이다.
결합부(300)를 통해 A-포트 파워 라인 및 B-포트 파워 라인이 결합될 경우, A-포트 및 B-포트는 상대 포트가 유휴 상태일 경우 상대 포트로 공급되는 파워를 사용할 수 있다.
예를 들어, B-포트가 파워를 사용하지 않는 유휴 상태일 경우, A-포트 및 B-포트로 공급되는 파워가 같기 때문에, A-포트는 A-포트로 공급되는 파워뿐만 아니라 B-포트로 공급되는 파워 역시 사용할 수 있다.
따라서, A-포트는 보다 빠른 시간에 A-포트 동작에 필요한 파워를 공급받을 수 있다.
또한, 메모리 내부의 A-포트 파워 라인과 B-포트 파워 라인을 결합부(300)를 통해 결합할 경우, 칩 사이즈 소형화에도 유리하다. 도 3과 같이, 결합된 파워 라인으로부터 8개의 DQ 핀이 결합될 경우, DQ 핀은 8개가 병렬 연결 상태가 된다. 따라서, A-포트 파워 라인에 4개의 DQ 핀이 병렬로 결합되고 B-포트 파워 라인에 4개의 DQ 파워 핀이 병렬로 결합되는 경우에 비해 전체적인 저항이 감소하게 되며, 이를 통해 칩 설계 시 사이즈를 줄일 수 있는 장점이 있다.
도 2에는 클럭이 A-포트 및 B-포트에 독립적으로 입력되는 경우가 도시되어 있다. 듀얼 포트 메모리의 효과를 최대한 활용하려면, 도 2에 도시된 바와 같이 A-포트 및 B-포트에 독립적인 클럭 핀이 제공되는 것이 바람직하다.
A-포트 및 B-포트에 공통적인 클럭이 입력될 경우, 다음과 같은 한계점이 있을 수 있다.
예를 들어, 공통의 클럭을 가질 경우의 한계점에 대해서 살펴보면, 동기식 DRAM(Synchronous Dynamic Random Access Memory, 이하 SDRAM)에 있어서, SDRAM은 동기식 DRAM이므로 기준 클럭이 상승 시 각 핀의 상태를 판독하고 그 정보를 기초로 동작한다.
기준 클럭이 5㎲인경우(즉, 5㎲에 한번씩 기준 클럭이 상승하는 경우)이고, SDRAM은 5㎲단위로 각 핀의 상태를 판독하고, 그 정보를 기초로 동작한다. 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 포트별로 수행함에 있어서, A-포트가 10㎲에서 "write"명령을 수행해야 하고, B-포트가 12㎲에서 "read"명령을 수행해야 하는 경우, A 및 B 포트가 공통의 클럭을 쓰는 경우에 B-포트는 12㎲에서 "read"명령을 수행하지 못하고 기준 클럭에 맞추어 15㎲에서 기준 클럭이 상승하여 각 핀의 상태를 판독할 때까지 기다려야 하는 한계점이 발생한다. 따라서 이 경우 B-포트에서는 3㎲의 지연이 발생한다는 문제점이 발생한다.
본 발명의 바람직한 실시예에 따르면, 이러한 문제점을 해결하기 위하여 A-포트(240) 및 B-포트(242)에 독립적인 클럭을 부여하여, 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행함에 있어서, 각각의 포트별로 독립적으 로 시간의 지연없이 동작이 수행 가능하다.
본 발명의 바람직한 실시예에 따르면 상기 예의 경우 A-포트(240)는 10㎲에서 "write"명령을, B-포트(242)는 12㎲에서 "read"명령을 포트별로 독립적으로 수행할 수 있어 3㎲이라는 시간의 지연이 없다.
예를 들어 A-포트(240)는 메모리 장치가 설치된 메인, 서버, 본체등의 기존 클럭을, B-포트(242)는 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 위한 독립적인 클럭을 사용할 수 있다.
예를 들어 A-포트(240)와 B-포트(242) 모두 상이한 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하기 위하여 서로 독립적인 클럭을 사용할 수 있다.
또 다른 예로, 핸드폰에 있어서 A-포트(240)는 베이스 밴드 신호 프로세싱 (baseband signal processing)에 쓰이는 독립적인 기존 클럭을, B-포트(242)는 핸드폰의 액정화면의 이미지 처리 어플리케이션을 수행하는데 적합한 독립적인 기존 클럭을 사용하여 상이한 어플리케이션에 따른 독립적인 명령을 수행 할 수 있다.
이때, A-포트(240)는 t1 클럭으로 a1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하고, B-포트(242)는 t2 클럭으로 b1 어플리케이션으로부터 해당영역에서의 독립적인 명령을 수행하는 경우에, B-포트(242)가 다른 어플리케이션(예를 들어 b2 어플리케이션)으로부터 해당영역에서 독립적인 명령을 수행해야 하는 경우, B-포트(242)는 b2 어플리케이션을 위한 t3 클럭으로 해당영역에서의 독립적인 명령을 수행 할 수 있다.
이 때, A-포트(240)의 어플리케이션이 변경되는 경우, A-포트의 클럭도 변경되는 A-포트의 어플리케이션을 위한 클럭으로 변경될 수 있다.
상술한 독립적인 클럭 핀을 사용하는 것은 본 발명의 바람직한 일 실시예에 불과하며, 공통 클럭을 사용할 수도 있다. 특히, A-포트의 어플리케이션과 B-포트의 어플리케이션의 클럭 주파수가 동일할 경우 공통의 클럭 핀을 사용하는 것이 칩 사이즈 소형화에 더 유리할 수도 있을 것이다.
도 4는 도 6에 도시된 본 발명의 바람직한 일 실시예의 공유뱅크에 있어서 복수개의 공유 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 다중 포트 메모리 장치는 A-포트 전용 뱅크(400), 공유 뱅크(402), 두 개의 B-포트 전용 뱅크(404, 406) 및 제1 및 제2 컨트롤 로직/레지스터(430, 432)를 포함할 수 있으며 공유 뱅크(402)는 다수의 블록(410, 412, 414, 416)을 포함할 수 있다.
도 4에는 두개의 포트에서 메모리 뱅크에 액세스하는 듀얼 포트 메모리 장치가 도시되어 있으나, 본 발명은 두 개 이상의 포트에서 메모리 뱅크에 액세스하는 다중 포트에도 적용될 수 있을 것이다.
어플리케이션(420, 422)은 메모리 장치의 사용을 위해 메모리 장치에 커맨드(Command) 및 어드레스(Address) 정보를 제공하며, 커맨드에 상응하는 처리 데이터를 메모리 장치로부터 제공받는다. 어플리케이션(420, 422) 및 메모리 장치와의 커맨드 정보는 미리 설정되어 있다.
어플리케이션(420)은, 예를 들어, 액트(Act), 리드(Read), 라이트(Write), 프리차지(Precharge), 리프레쉬(Refresh), 모드 레지스터 셋(Mode Register Set: MRS)과 같은 커맨드 정보를 메모리 장치에 제공한다.
상술한 커맨드들은 /RAS, /CAS, /CS 및 /WE 정보의 조합으로 이루어진다.
예를 들어, 액트 커맨드는 /RAS가 로우로 인에이블(enable)되는 커맨드로서, 행(Row) 주소에 맞는 워드(WORD)를 인에이블시키는 커맨드이다.
리드 커맨드는 /CAS가 로우로 인에이블(enable)되는 커맨드로서, 리드 커맨드와 함께 전송되는 셀 어드레스에 상응하는 데이터를 독출하여 DQ로 출력하는 커맨드이다.
라이트 커맨드는 /CAS 및 /WE가 로우로 인에이블되는 커맨드로서, 라이트 커맨드와 함께 전송되는 셀 어드레스에 DQ로부터 입력되는 데이터를 라이트하는 커맨드이다.
프리차지 커맨드는 /RAS 및 /WE가 로우로 인에이블되는 커맨드로서, 액트(ACT) 커맨드에서 인에이블된 워드 라인을 디스에이블(Disabe)시키는 커맨드이다.
리프레쉬 커맨드는 /RAS 및 /CAS가 로우로 인에이블되는 커맨드로서 메모리의 데이터가 유실되지 않도록 주기적으로 리프레쉬 하도록 하는 커맨드이다.
모드 레지스터 셋 커맨드는 ./RAS, /CAS, /CS 및 /WE를 모두 로우로 인에이블시키는 커맨드로서, 메모리 장치의 동기 스펙을 설정하는 커맨드이며, 동기를 설정하기 위한 값은 커맨드와 함께 전송되는 어드레스 필드에 포함된다.
어플리케이션(420)은 상술한 바와 같이 /RAS, /CAS, /CS 및 /WE의 조합에 의 해 미리 설정된 커맨드 및 어드레스를 레지스터(408)에 제공한다.
제1 및 제2 콘트롤 / 로직 레지스터(430, 432)는 어플리케이션(420)으로부터의 커맨드를 수신하고 커맨드에 포함된 주소에 상응하는 뱅크에 커맨드를 전달하는 기능을 한다.
뱅크(400, 402, 404, 406)는 메모리에서 데이터를 독출하거나 데이터를 쓸 수 있는 단위로서, SDRAM의 경우, JEDEC 표준에 의하면, 뱅크 주소로 두 개의 비트가 할당된다. 따라서, 통상적으로 4개의 뱅크로 구분해서 다중 동작을 수행하는 것이 일반적이다.
도 4에서, A-포트 전용 뱅크(400)는 A-포트만이 액세스하여 데이터를 독출하거나 데이터 기록이 가능한 영역이다. 따라서, B-포트는 A-포트 전용 뱅크(400)에 액세스하는 것이 불가능하다.
B-포트 전용 뱅크(404, 406)는 B-포트만이 액세스하여 데이터를 독출하거나 데이터 기록이 가능한 영역이다. 따라서, A-포트는 B-포트 전용 뱅크(404, 406)에 액세스하는 것이 불가능하다.
도 4에서, A-포트 전용 뱅크로는 하나의 뱅크가 할당되고, B-포트 전용 뱅크로는 두개의 뱅크가 할당되는 경우가 도시되어 있으나, 이는 일례에 불과하며, A-포트 및 B-포트에 할당되는 전용 뱅크 수가 바뀔 수 있다는 점은 당업자에게 있어 자명할 것이다.
공유 뱅크(402)는 A 포트 및 B 포트가 모두 액세스하여 데이터의 독출 및 데이터의 쓰기가 가능한 영역이다. 종래의 경우, 공유 뱅크(402)에 A 포트 및 B 포트 어느 포트도 액세스하는 것이 가능하나, A 포트가 공유 뱅크(402)를 점유하고 있는 동안은 B 포트가 공유 뱅크(402)에 액세스할 수 없었으며, B 포트가 공유 뱅크(402)를 점유하고 있는 동안은 A 포트가 공유 뱅크(402)에 액세스할 수 없었다.
따라서, 종래에 의할 경우, A 포트 및 B 포트는 교대로 공유 뱅크(402)를 사용할 수 있었을 뿐 동시에 공유 뱅크(402)를 사용할 수는 없었다. 예를 들어, A 포트가 공유 뱅크에 접속하여 공유 뱅크에 쓰여진 데이터를 독출하는 동안, B 포트는 A 포트에게 전달할 데이터를 공유 뱅크에 기록하는 것이 불가능하였다.
본 발명의 바람직한 실시예에 따르면, 이러한 종래의 문제점을 해결하기 위해 독립적으로 액세스가 가능한 복수의 블록(410, 412, 414, 416)이 공유 뱅크에 구비된다.
복수의 블록(410, 412, 414, 416)은 독립적으로 동작이 가능하며, A 포트 및 B 포트는 복수의 블록 중 하나에 독립적으로 액세스가 가능하다. 예를 들어, A 포트가 블록0(410)에 액세스하여 데이터를 독출 또는 쓰는 경우, B 포트는 블록1(412)에 액세스하여 데이터를 독출 또는 쓰는 것이 가능하다. 다만, A 포트가 점유하여 사용하는 특정 블록을 점유하여 사용하는 동안 B 포트는 A 포트가 점유하여 사용하는 블록에 대해서는 사용할 수 없다.
A 포트 및 B 포트가 독립적으로 공유 뱅크(402)에 구비된 블록들에 액세스하는 구조는 도 5을 통해 설명하기로 한다.
도 4에는 공유 뱅크(402)가 4개의 블록(410, 412, 414, 416)을 구비하는 경 우가 도시되어 있으나, 공유 블록의 개수는 2N개 중 하나로 다양하게 변경될 수 있을 것이다. 예를 들어, 공유 블록의 개수는 2개, 4개, 8개, 16개 등과 같이 필요에 따라 변경될 수 있다.
어플리케이션(420, 422)과 메모리 사이에는 A 포트 및 B 포트가 독립적으로 공유 뱅크(402)에 구비된 블록들(410, 412, 414, 416)에 액세스하여 블록을 사용하기 위한 명령어 조합이 미리 설정되어 있다.
도 5는 본 발명의 바람직한 일 실시예에 따른 A-포트 및 B-포트가 각 뱅크에 액세스하는 상태를 나타낸 도면이다.
도 5에서, 뱅크0(500)는 A-포트 전용 뱅크이고, 뱅크1(502)은 공유 뱅크이며, 뱅크3(504)는 B 포트 전용 뱅크이다.
도 5에서, 각 뱅크의 X 디코더는 행(row) 주소에 대한 코딩을 수행하고, Y 디코더는 열(column)에 주소에 대한 코딩을 수행한다. 또한, 각 뱅크의 S 또는 C는 뱅크로 전달되는 커맨드를 처리하는 컨트롤 회로로서의 역할을 수행한다.
도 5에 도시된 바와 같이, 뱅크0(500)로는 A 포트만이 액세스하며, 뱅크0의 컨트롤 회로는 A-포트로부터 입력되는 커맨드 신호를 처리하며, 예를 들어, 커맨드에 포함된 주소 정보를 판단하고 주소 정보에 상응하는 셀로부터 데이터를 독출하거나 셀에 데이터를 기록하는 기능을 수행한다.
뱅크2(504)로는 B 포트만이 액세스하며, 뱅크2의 컨트롤 회로는 B-포트로부터 입력되는 커맨드 정보를 처리한다.
공유 뱅크인 뱅크1(502)의 각 블록 별로 X 디코더, Y 디코더 및 컨트롤 회로(S0, S1, S2, S3)가 구비되며, 각 컨트롤 회로(S0, S1, S2, S3)로는 A-포트 또는 B-포트가 액세스한다. 뱅크1(502)의 각 블록의 컨트롤 회로는 A-포트와 B-포트 중 먼저 점유한 하나의 포트의 액세스만을 허용하며, 점유한 포트와 일련의 데이터 입출력 동작을 수행한다.
A-포트가 뱅크1(502)의 블록0을 점유한 경우, B-포트는 뱅크1의 블록1 내지 블록3을 점유하여 사용할 수 있다. 각 블록은 독립적으로 동작하고, 특정 포트로부터의 액세스를 허용할지 여부를 독립적으로 결정한다.
즉 A-포트 및 B 포트는 공유 뱅크인 뱅크1에 동시에 액세스하여 데이터를 독출 및 기록하는 것이 가능하며, 따라서, A-포트가 블록0로부터 데이터를 독출하는 동안, B-포트는 A-포트에 전달할 데이터를 블록1에 액세스하여 기록할 수 있다. 종래의 경우, A-포트가 공유 뱅크로부터 데이터를 독출하는 경우, B-포트는 A-포트가 공유 뱅크로부터의 데이터 독출을 완료한 후에야 공유 뱅크에 데이터를 기록하는 것이 가능하였으나, 본 발명에 의하면, 공유 뱅크에 A-포트 및 B 포트가 동시에 데이터를 독출 및 기록하는 것이 가능하다.
도 6은 본 발명의 바람직한 일 실시예에 따른 공유뱅크가 복수의 공유 블록을 포함하고, A-포트 및 B-포트가 입출력 파워(DQ power)를 공유할 수 있는 다중 포트 메모리 장치 중 듀얼 포트 메모리의 전체적인 칩 아키텍처(chip architecture)를 도시한 도면이다.
도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 듀얼 포트 메모리 장치 는 A-포트 전용 뱅크(630), 공유 뱅크(632), 두 개의 B-포트 전용 뱅크(634, 636), 공통의 코어 파워(600, 602), A 및 B 포트파워 공유부(610), A 및 B 포트의 입출력 핀(620, 622) 및 A 및 B 포트의 클럭, 컨트롤, 어드레스 핀(640, 642)를 포함할 수 있으며, 공유뱅크(632)는 다수의 블록(640, 642, 644, 646)을 포함할 수 있다.
도 6과 같은 칩 아키텍쳐에 의할 경우, 공유 뱅크에 포트별로 독립적으로 액세스가 가능하여 실질적으로 뱅크가 증가한 것과 같은 효과를 가질뿐만 아니라, A-포트 및 B-포트로의 데이터 입출력 파워가 동일할 경우, 각 포트로 입력되는 데이터 입출력 파워를 공유하여 사용함으로써 파워 사용 효율을 극대화할 수 있다.
A-포트가 B-포트에 데이터를 제공하고자 할 경우, 공유 뱅크의 특정 블록(640)에 액세스하여 데이터를 기록한다. A-포트가 공유 뱅크의 특정 블록에 액세스한 상태에서도 B-포트는 다른 블록(642, 644, 646) 중 하나에 액세스하여 이용할 수 있다.
이와 같이, 공유 뱅크로의 독립적인 액세스가 가능한 다중 포트 메모리 장치에서 파워의 효율적인 활용이 특히 중요시된다.
A-포트의 공유 뱅크의 특정 블록 액세스 시 B-포트가 다중 포트 메모리 장치의 메모리에 액세스한 상태가 아닌 경우, A-포트는 데이터 입출력 파워 공유부(610)를 통해 A-포트에 제공되는 데이터 입출력 파워 및 B-포트에 제공되는 데이터 입출력 파워를 모두 활용할 수 있다.
이때, A-포트는 데이터 입출력을 위해 필요한 파워를 보다 빠른 시간에 제공받을 수 있으며, 실질적으로 메모리에서의 데이터 처리 속도가 향상될 수 있다.
A-포트가 데이터 입출력을 위해 필요한 파워를 모두 제공받은 경우, B-포트가 공유 뱅크의 다른 블록에 액세스를 시도할 경우, B-포트도 파워 공유부(610)를 통해 A-포트에 제공되는 데이터 입출력 파워 및 B-포트에 제공되는 데이터 입출력 파워를 모두 활용할 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 본 발명은 다중 포트 메모리 장치에 있어서, 각각의 포트들로부터 입력되는 DQ 파워를 공유하여 사용함으로써 다중 포트로 입력되는 파워가 동일할 경우 파워 사용 효율을 극대화할 수 있는 장점이 있다.
또한, 본 발명의 바람직한 실시예에 따르면, DQ 파워를 서로 공유하도록 함으로써 다중 포트 메모리의 칩 사이즈를 소형화할 수 있는 장점이 있다.

Claims (12)

  1. 둘 이상의 포트를 구비하는 다중 포트 메모리 장치에 있어서,
    특정 포트에 대한 액세스만을 허용하는 적어도 하나의 전용 뱅크;
    다중 포트에 대한 액세스를 허용하는 적어도 하나의 공유 뱅크;
    다중 포트 각각으로 제공되는 데이터 입출력 파워를 공유하기 위한 데이터 입출력 파워 공유부; 및
    상기 데이터 입출력 파워 공유부에 결합되어 각 포트별로 입출력 파워를 전달하는 데이터 입출력 핀(DQ pin)을 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  2. 제1항에 있어서,
    상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고,
    상기 다중 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용하는 것을 특징으로 하는 다중 포트 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 데이터 입출력 파워 공유부는,
    각 포트로 제공되는 데이터 입출력 파워의 전달을 위한 적어도 두개의 파워 라인; 및
    상기 적어도 두개의 파워 라인을 전기적으로 결합하는 결합부를 포함하는 것을 특징으로 하는 다중 포트 메모리 장치.
  4. 제 1항에 있어서,
    상기 포트 중 하나 이상의 포트는 상기 다중 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하되, 그 이외의 포트 중 적어도 하나는 어플리케이션에 상응하는 독립적인 클럭을 사용하며 별도의 핀을 통해 클럭을 제공받는 것을 특징으로 하는 다중 포트 메모리 장치.
  5. 제 1항에 있어서,
    상기 다중 포트는 공통의 기준 클럭을 사용하는 것을 특징으로 하는 다중 포트 메모리 장치.
  6. 제 3항에 있어서,
    상기 다중 포트 중 하나의 포트는 다른 포트들 중 적어도 하나가 유휴 상태일 경우, 상기 파워 공유부를 통해 유휴 상태인 적어도 하나의 포트로 공급되는 파워를 사용하는 것을 특징으로 하는 다중 포트 메모리 장치.
  7. 제1 포트에 대한 액세스만을 허용하는 제1 포트 전용 뱅크;
    제2 포트에 대한 액세스만을 허용하는 제2 포트 전용 뱅크;
    제1 포트 및 제 2포트에 대한 액세스를 허용하는 공유 뱅크;
    상기 제1 포트 및 상기 제2 포트 각각으로 제공되는 데이터 입출력 파워를 공유하기 위한 데이터 입출력 파워 공유부; 및
    상기 데이터 입출력 파워 공유부에 결합되어 제1 포트 및 제2 포트 각각으로 입출력 파워를 전달하는 제1 포트 데이터 입출력 핀(DQ pin) 및 제2 포트 입출력 핀을 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  8. 제 7항에 있어서,
    상기 공유 뱅크는 뱅크의 메모리 영역을 미리 설정된 단위로 분할한 복수의 블록을 포함하고, 상기 듀얼 포트는 상기 복수의 블록 중 하나의 블록에 독립적으로 액세스하여 사용하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  9. 제 7항 또는 제 8항에 있어서,
    상기 파워 공유부는,
    제1 포트 및 제2 포트로 제공되는 파워의 전달을 위한 제1 파워 라인 및 제2 파워 라인; 및
    상기 적어도 두개의 파워 라인을 전기적으로 결합하는 결합부를 포함하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  10. 제7항에 있어서,
    상기 제1 포트는 상기 듀얼 포트 메모리 장치가 설치된 시스템의 기준 클럭을 사용하되, 상기 제2 포트는 어플리케이션에 상응하는 독립적인 클럭을 사용하며 별도의 핀을 통해 클럭을 제공받는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  11. 제 7항에 있어서,
    상기 제1 포트 및 제2 포트는 공통의 기준 클럭을 사용하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
  12. 제9항에 있어서,
    상기 제1 포트는 상기 제2 포트가 유휴 상태일 경우, 상기 파워 공유부를 통해 공급되는 제2 포트의 파워를 사용하는 것을 특징으로 하는 듀얼 포트 메모리 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980004964A (ko) * 1996-06-19 1998-03-30 로버트 에프. 도너휴 다중 뱅크-다중 포트 메모리 및 시스템과 그를 사용하는 방법
KR19990055767A (ko) * 1997-12-27 1999-07-15 김영환 다중 뱅크 제어장치

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