KR100801709B1 - 메모리 모듈 및 이를 구비한 메모리 시스템 - Google Patents

메모리 모듈 및 이를 구비한 메모리 시스템 Download PDF

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Abstract

본 발명은 메모리 모듈 및 이를 구비한 메모리 시스템을 공개한다. 이 모듈은 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고, 복수개의 그룹의 메모리부 각각은 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 패킷 명령에 포함된 2개이상의 그룹의 라이트 데이터를 발생하고, 2개이상의 그룹의 라이트 데이터를 라이트/리드 데이터 라인들을 통하여 전송하고, 리드 동작시에 라이트/리드 데이터 라인들을 통하여 전송되는 2개이상의 그룹의 리드 데이터를 수신하고 리드 데이터 라인들을 통하여 리드 데이터를 발생하는 인터페이스 장치, 및 명령 신호 및 어드레스를 공통 수신하고, 라이트 동작시에 2개이상의 그룹의 라이트 데이터중 해당하는 그룹의 라이트 데이터를 각각 수신하고, 리드 동작시에 2개이상의 그룹의 리드 데이터중 해당하는 그룹의 리드 데이터를 각각 전송하는 2개이상의 제1메모리들로 구성되어 있다.

Description

메모리 모듈 및 이를 구비한 메모리 시스템{Memory module and memory system comprising the same}
도1은 종래의 메모리 시스템의 일예의 구성을 나타내는 블록도이다.
도2는 종래의 메모리 시스템의 다른 예의 구성을 나타내는 블록도이다.
도3은 본 발명의 메모리 모듈을 구비한 메모리 시스템의 제1실시예의 구성을 나타내는 블록도이다.
도4는 도3에 나타낸 인터페이스 장치의 실시예의 구성을 나타내는 블록도이다.
도5는 도3에 나타낸 메모리 시스템의 패킷 명령의 포맷을 나타내는 것이다.
도6a, b는 도3에 나타낸 메모리 시스템의 인터페이스 장치의 라이트 동작 및 리드 동작시의 동작을 각각 설명하기 위한 동작 타이밍도이다.
도7은 본 발명의 메모리 모듈을 구비한 메모리 시스템의 제2실시예의 구성을 나타내는 블록도이다.
도8은 도7에 나타낸 메모리 시스템의 인터페이스 장치의 실시예의 구성을 나타내는 블록도이다.
도9a, b는 도7에 나타낸 메모리 시스템의 인터페이스 장치의 라이트 동작 및 리드 동작시의 동작을 각각 설명하기 위한 동작 타이밍도이다.
도10은 본 발명의 메모리 모듈을 구비한 메모리 시스템의 제3실시예의 구성을 나타내는 것이다.
도11은 본 발명의 메모리 모듈을 구비하는 메모리 시스템의 제4실시예의 구성을 나타내는 것이다.
도12는 본 발명의 메모리 모듈을 구비하는 메모리 시스템의 제5실시예의 구성을 나타내는 것이다.
도13은 도12에 나타낸 인터페이스 장치(IF')의 실시예의 구성을 나타내는 블록도이다.
도14는 본 발명의 메모리 모듈을 구비하는 메모리 시스템의 제6실시예의 구성을 나타내는 것이다.
도15는 본 발명의 메모리 모듈의 메모리의 실시예의 구성을 나타내는 것이다.
본 발명은 메모리 모듈에 관한 것으로, 특히 패킷 명령을 수신하는 메모리 모듈 및 이를 구비한 메모리 시스템에 관한 것이다.
메모리 시스템은 메모리 제어기 및 메모리 모듈을 구비하고, 종래의 패킷 명령을 수신하는 메모리 모듈은 복수개의 메모리들을 구비하고, 복수개의 메모리들 각각은 명령, 어드레스, 및 라이트 데이터를 포함하는 패킷 명령을 수신하여 라이 트 동작을 수행하고, 명령, 어드레스를 포함하는 패킷 명령을 수신하여 리드 동작을 수행한다.
도1은 종래의 메모리 시스템의 일예의 구성을 나타내는 블록도로서, 메모리 제어기(10) 및 메모리 모듈(20)로 구성되고, 메모리 모듈(20)은 n개 그룹의 메모리 장치들(MG1 ~ MGn)로 구성되고, 메모리 장치들(MG1 ~ MGn) 각각은 제1메모리(M1)와 제2메모리(M2)로 구성되어 있다. 메모리 장치들(MG1 ~ MGn) 각각의 제1메모리(M1)는 리피터(R1)를 구비하고, 메모리 장치들(MG1 ~ MGn) 각각의 제2메모리(M2)는 리피터(R2)를 구비하여 구성되어 있다.
도1에서, c/a/wd1, c/a/wd2는 제어신호 라인들을, rd1, rd2는 리드 데이터 라인들을 각각 나타낸다.
도1에 나타낸 메모리 시스템의 데이터 전송 방법을 설명하면 다음과 같다.
메모리 제어부(10)가 메모리 모듈(20)로 제어신호 라인들(c/a/wd1)을 통하여 패킷 명령을 인가하면, 제1메모리(M1)는 패킷 명령을 수신하고 패킷 명령을 리피터(R1)를 통하여 제어신호 라인들(c/a/wd2)를 통하여 제2메모리(M2)로 전송한다. 제1메모리(M1)는 패킷 명령을 해석하여 제1메모리(M1)에 대한 라이트 명령이면 패킷 명령에 포함된 라이트 데이터를 저장하고, 패킷 명령을 해석하여 제1메모리(M1)에 대한 리드 명령이면 제1메모리(M1)가 리드 동작을 수행하여 리드 데이터를 리드 데이터 라인들(rd1)으로 전송한다. 제2메모리(M2)는 제어신호 라인들(c/a/wd2)을 통하여 인가되는 패킷 명령을 해석하여 제2메모리(M2)에 대한 라이트 명령이면 패킷 명령에 포함된 라이트 데이터를 저장하고, 패킷 명령을 해석하여 제1메모리(M1) 에 대한 리드 명령이면 리드 데이터 라인들(rd1)을 통하여 인가되는 리드 데이터를 리피터(R2)를 통하여 리드 데이터 라인들(rd2)로 전송하고, 제2메모리(M2)에 대한 리드 명령이면 제2메모리(M2)가 리드 동작을 수행하여 리드 데이터를 리드 데이터 라인들(rd2)로 전송한다.
도1에 나타낸 메모리 시스템의 제1 및 제2메모리들(M1, M2)은 패킷 명령을 해석하기 위한 패킷 명령 디코더(미도시) 및 리피터를 각각 구비하고 있어야 한다. 또한, 도1에 나타낸 메모리 시스템의 제1 및 제2메모리들(M1, M2)은 메모리 제어기(10)와 직접 연결되어 동작을 수행하기 때문에 시스템 클럭신호의 주파수가 높아지게 되면 제1 및 제2메모리들(M1, M2)의 동작 속도 또한 빨라져야 하며, 이에 따라, 도1에 나타낸 메모리 시스템의 제1 및 제2메모리들(M1, M2) 각각이 메모리 제어기(10)와의 인터페이스를 위한 추가적인 구성을 가져야 한다.
도2는 종래의 메모리 시스템의 다른 예의 구성을 나타내는 블록도로서, 메모리 제어기(10) 및 메모리 모듈(20')로 구성되며, 메모리 모듈(20')은 버퍼(20-1)와 n개의 메모리들(M1 ~ Mn)로 구성되어 있다. (n/2)개의 메모리들(M1 ~ M(n/2))은 버퍼(20-1)의 일측에 배치되고, 나머지 (n/2)개의 메모리들(M(n/2+1) ~ Mn)은 버퍼(20-1)의 타측에 배치된다.
도2에서, c/a/wd는 제어신호 라인들을, rd는 리드 데이터 라인들을, c는 명령 신호 라인들을, a는 어드레스 신호 라인들을, w/r1 ~ w/rn은 라이트/리드 데이터 라인들을 각각 나타낸다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어기(10)는 제어신호 라인들(c/a/wd)을 통하여 명령, 어드레스, 및 라이트 데이터 또는 명령 및 어드레스를 포함하는 패킷 명령을 인가하고, 제어신호 라인들(rd)을 통하여 리드 데이터를 수신한다. 버퍼(20-1)는 패킷 명령을 수신하고 디코딩하여 메모리들(M1 ~ Mn) 각각으로 명령, 어드레스 및 라이트 데이터를 전송하고, 메모리들(M1 ~ Mn) 각각으로부터 전송되는 리드 데이터를 수신하여 메모리 제어기(10)로 전송한다. 버퍼(20-1)는 메모리들(M1 ~ Mn) 각각과 라이트/리드 데이터를 송/수신시에 라이트/리드 데이터 라인들(w/r1 ~ w/rn)의 길이에 따른 데이터 스큐가 발생되지 않도록 소정의 시간 차를 가지고 데이터를 송/수신하여야 하며, 메모리 제어기(10)와의 신호 전송 속도와 메모리들(M1 ~ Mn)과의 신호 전송 속도가 다를 경우에 신호 전송 속도에 맞도록 신호를 처리하여 신호를 송수신해야 한다.
따라서, 도2에 나타낸 종래의 메모리 모듈은 하나의 버퍼(20-1)가 메모리 제어기(10)와 n개의 메모리들(M1 ~ Mn)사이의 인터페이스를 수행하여야 하기 때문에 버퍼(20-1)의 기능이 복잡하다는 문제가 있었다. 즉, 인터페이스를 위한 구성이 복잡하게 된다는 문제가 있었다.
본 발명의 목적은 외부와의 인터페이스를 위한 구성이 단일화되고, 인터페이스를 위한 구성이 간단한 메모리 모듈을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 메모리 모듈을 구비하는 메모리 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 제1형태는 복수개의 그 룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고, 상기 복수개의 그룹의 메모리부 각각은 상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 라이트 데이터를 발생하고, 상기 라이트 데이터를 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 리드 데이터를 수신하고 리드 데이터 라인들을 통하여 전송하는 인터페이스 장치, 및 상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 2개이상의 제1메모리들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 제2형태는 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고, 상기 복수개의 그룹의 메모리부 각각은 제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 제1 및 제2라이트 데이터를 발생하고, 상기 제1라이트 데이터를 상기 제1메모리에 저장하고, 상기 제2라이트 데이터를 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 제1리드 데이터를 발생하고, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 제2리드 데이터를 수신하여 상기 제1 및 제2리드 데이터를 리드 데이터 라인들로 출력하는 인터페이스 장치, 및 상기 명령 신호 및 상기 어드레스를 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 제2라이트 데이터를 수신하고, 상기 리드 동작시에 상기 제2리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 모듈의 제3형태는 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고, 상기 복수개의 그룹의 메모리부 각각은 제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호, 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 상기 라이트 데이터를 상기 제1메모리에 저장하거나 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 발생하는 리드 데이터를 상기 리드 데이터 라인들로 출력하거나, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 리드 데이터를 수신하여 상기 리드 데이터 라인들로 출력하는 인터페이스 장치, 및 상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템의 제1형태는 제어신호 라인들을 통하여 복수개의 그룹의 패킷 명령을 전송하고, 리드 데이터 라인들을 통하여 복수개의 그룹의 리드 데이터를 수신하는 메모리 제어기, 및 상기 복수개의 그룹 각각의 패킷 명령을 수신하고, 상기 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하는 메모리 모듈을 구비하고, 상기 복수개의 그룹의 메모리부 각각은 상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 라이트 데이터를 발생하고, 상기 라이트 데이터를 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 리드 데이터를 수신하고 리드 데이터 라인들을 통하여 전송하는 인터페이스 장치, 및 상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 2개이상의 제1메모리들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템의 제2형태는 제어신호 라인들을 통하여 복수개의 그룹의 패킷 명령을 전송하고, 리드 데이터 라인들을 통하여 복수개의 그룹의 리드 데이터를 수신하는 메모리 제어기, 및 상기 복수개의 그룹 각각의 패킷 명령을 수신하고, 상기 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하는 메모리 모듈을 구비하고, 상기 복수개의 그룹의 메모리부 각각은 제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 제1 및 제2라이트 데이터를 발생하고, 상기 제1라이트 데이터를 상기 제1메모리에 저장하고, 상기 제2라이트 데이터를 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 제1리드 데이터를 발생하고, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 제2리드 데이터를 수신하여 상기 제1 및 제2리드 데이터를 리드 데이터 라인들로 출력하는 인터페이스 장치, 및 상기 명령 신호 및 상기 어드레스를 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 제2라이트 데이터를 수신하고, 상기 리드 동작시에 상기 제2리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템의 제3형태는 제어신호 라인들을 통하여 복수개의 그룹의 패킷 명령을 전송하고, 리드 데이터 라인들을 통하여 복수개의 그룹의 리드 데이터를 수신하는 메모리 제어기, 및 상기 복수개의 그룹 각각의 패킷 명령을 수신하고, 상기 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하는 메모리 모듈을 구비하고, 상기 복수개의 그룹의 메모리부 각각은 제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호, 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 상기 라이트 데이터를 상기 제1메모리에 저장하거나 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 발생하는 리드 데이터를 상기 리드 데이터 라인들로 출력하거나, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 리드 데이터를 수신하여 상기 리드 데이터 라인들로 출력하는 인터페이스 장치, 및 상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 한다.
상기 메모리 시스템의 상기 인터페이스 장치는 상기 라이트 동작시에 상기 메모리 제어부로부터 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하고, 상기 패킷 명령에 포함된 상기 라이트 데이터를 제2동작 주파수로 전송하고, 상기 리드 동작시에 상기 메모리 장치로부터 상기 제2동작 주파수로 전송되는 리드 데이터를 수신하고, 상기 리드 데이터를 상기 메모리 제어부로 제1동작 주파수로 전송하고, 상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 한다.
상기 리드 데이터 라인들은 차동 데이터를 전송하기 위한 차동 데이터 라인쌍들로 구성되고, 상기 라이트/리드 데이터 라인들은 단일 데이터를 전송하기 위한 단일 데이터 라인들로 구성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 메모리 모듈 및 이를 구비한 메모리 시스템을 설명하면 다음과 같다.
도3은 본 발명의 메모리 모듈을 구비한 메모리 시스템의 제1실시예의 구성을 나타내는 블록도로서, 메모리 제어기(10) 및 메모리 모듈(200)로 구성되어 있다. 메모리 모듈(200)은 n개 그룹의 메모리 장치들(MG1 ~ MGn)로 이루어지며, n개 그룹의 메모리 장치들(MG1 ~ MGn) 각각은 인터페이스 장치(IF), 제1메모리(m1) 및 제2메모리(m2)로 구성되어 있다.
도3에서, c/a/wd은 제어신호 라인들을, rd는 리드 데이터 라인들을, cs는 칩 선택신호 라인을, c는 명령 신호 라인들을, a는 어드레스 신호 라인들을, wd/rd는 라이트/리드 데이터 라인들을 각각 나타낸다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
인터페이스 장치(IF)는 제어신호 라인들(c/a/wd)을 통하여 인가되는 패킷 명령을 수신하고, 패킷 명령을 해석하여 칩 선택신호를 칩 선택신호 라인(cs)으로, 명령 신호는 명령 신호 라인들(c)로 어드레스는 어드레스 신호 라인들(a)로, 라이트 데이터는 라이트/리드 데이터 라인들(wd/rd)로 전송하고, 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 리드 데이터를 수신하여 리드 데이터 라인들(rd)로 전송한다. 제1메모리(m1)는 칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 리드 데이터를 라이트/리드 데이터 라인들(wd/rd)로 전송한다. 제2메모리(m2)는 칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 리드 데이터를 라이트/리드 데이터 라인들(wd/rd)로 전송한다.
도2에 나타낸 메모리 시스템은 라이트/리드 데이터 라인들(wd/rd)을 제1메모리(m1)와 제2메모리(m2)가 공유하기 때문에, 라이트 및 리드 동작시에 라이트/리드 데이터 라인들(wd/rd)에서의 데이터 충돌을 방지하기 위하여, 제1메모리(m1)와 제2메모리(m2)는 서로 다른 라이트 레이턴시 및 리드 레이턴시를 가지도록 설계되는 것이 바람직하다. 예를 들면, 제1메모리(m1)와 제2메모리(m2)의 버스트 길이가 4로 설정되고, 버스트 길이에 대응하는 클럭신호의 주기가 2사이클이라고 하면, 제1메 모리(m1)의 라이트 레이턴시가 2로 설정될 때 제2메모리(m2)의 라이트 레이턴시는 4로 설정되고, 제1메모리(m1)의 리드 레이턴시가 6으로 설정될 때 제2메모리(m2)의 리드 레이턴시는 8로 설정되는 것이 바람직하다. 라이트 레이턴시란 제1메모리(m1) 및 제2메모리(m2)로 라이트 명령이 인가된 후 라이트 데이터가 제1메모리(m1) 및 제2메모리(m2)로 인가될 때까지의 클럭신호의 주기를, 리드 레이턴시란 제1메모리(m1) 및 제2메모리(m2)로 리드 명령이 인가된 후 리드 데이터가 제1메모리(m1) 및 제2메모리(m2)로부터 출력될 때까지의 클럭신호의 주기를 말하며, 버스트 길이가 8인 경우에 버스트 길이에 대응하는 클럭신호의 주기란 제1메모리(m1) 및 제2메모리(m2)가 싱글 데이터 레이트로 동작하는 경우에는 8이 되며, 더블 데이터 레이트로 동작하는 경우에는 4가 된다.
도3에 나타낸 메모리 시스템은 인터페이스 장치(IF)를 메모리들(m1, m2) 각각에 구비하지 않아도 되고, 인터페이스 장치(IF)를 n개 그룹의 메모리 장치들(MG1 ~ MGn) 각각에 대하여 구비함으로써 인터페이스 장치(IF)의 기능이 단순화되어 인터페이스 장치(IF)의 구성이 간단하게 된다.
도4는 도3에 나타낸 인터페이스 장치의 실시예의 구성을 나타내는 블록도로서, 직병렬 변환기들(30, 44), 패킷 디코더(32), 제어신호 발생기(34), 클럭신호 발생기(36), 병직렬 변환기들(38, 42), 및 리드 데이터 저장부(40)로 구성되어 있다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 발생기(36)는 기준 클럭신호(RCLK)를 입력하여 동일한 주파수를 가 지고 서로 다른 위상 차를 가지는 i개의 클럭신호들(CLK1 ~ CLKi)을 발생한다. i개의 클럭신호들(CLK1 ~ CLKi)중의 하나의 클럭신호(CLK1)는 기준 클럭신호(RCLK)에 동기되어 발생된다. 기준 클럭신호(RCLK)는 메모리 제어기(10)로부터 인가될 수도 있으며, 외부의 별도의 클럭 발생기(미도시)로부터 인가될 수도 있다. 직병렬 변환기(30)는 i개의 클럭신호들(CLK1 ~ CLKi)에 응답하여 제어신호 단자들(미도시) 각각을 통하여 직렬로 인가되는 패킷 명령을 병렬로 변환하여 병렬 제어신호를 각각 발생한다. 패킷 디코더(32)는 클럭신호들(CLK1 ~ CLKi)중의 하나의 클럭신호(CLK1)에 응답하여 병렬 제어신호를 해석하여 명령 신호(com), 어드레스 신호(add), 칩 선택신호(ce) 및 병렬 데이터(WD1 ~ WDk)를 발생하거나 명령 신호(com), 어드레스 신호(add), 및 칩 선택신호(ce)를 발생하고, 명령 신호(com)를 디코딩하여 라이트 명령(WE) 및 리드 명령(RE)을 발생한다. 패킷 디코더(32)는 라이트 동작시에 클럭신호(CLK1)에 응답하여 2개 그룹의 병렬 데이터(WD1 ~ WDk)를 연속적으로 출력하며, 제1메모리(m1)(또는, 제2메모리(m2))에 저장을 위한 제1그룹의 병렬 데이터(WD1 ~ WDk)를 먼저 출력하고, 버스트 길이(j)에 대응하는 클럭신호의 주기만큼 지연 후에 제2메모리(m2)(또는, 제1메모리(m1))에 저장을 위한 제2그룹의 병렬 데이터(WD1 ~ WDk)를 출력하며, 제1그룹의 병렬 데이터(WD1 ~ WDk)와 제2그룹의 병렬 데이터(WD1 ~ WDk)는 연속적으로 출력된다. 병렬 데이터(WD1 ~ WDk) 각각은 버스트 길이(j)에 대응하는 j비트의 병렬 데이터로 이루어져 있다. 제어신호 발생기(34)는 클럭신호(CLK1)에 응답하여 명령 신호(com)를 명령 신호(COM)로 출력하고, 어드레스 신호(add)를 어드레스 신호(ADD)로 출력하고, 칩 선택신호(ce)를 칩 선택신 호(CS)로 발생한다. 병직렬 변환기(42)는 라이트 명령(WE) 및 클럭신호(CLK1)의 상승 엣지 및 하강 엣지에 응답하여 제1그룹의 j비트씩의 병렬 데이터(WD1 ~ WDk)를 라이트 데이터(DQ1 ~ DQk)로 직렬로 변환하여 k개의 데이터 입출력 단자들(미도시)을 통하여 라이트/리드 데이터 라인들(wd/rd)으로 전송한다. 병직렬 변환기(42)로부터 출력되는 제1그룹의 라이트 데이터(DQ1 ~ DQk)는 제1메모리(m1)로 전송되고, 병직렬 변환기(42)로부터 출력되는 제2그룹의 라이트 데이터(DQ1 ~ DQk)는 제2메모리(m2)로 전송된다. 직병렬 변환기(44)는 리드 명령(RE) 및 클럭신호(CLK1)에 응답하여 직렬로 연속적으로 인가되는 2개 그룹의 리드 데이터(DQ1 ~ DQk) 각각을 병렬로 변환한다. 제1 및 제2그룹의 k개의 리드 데이터(DQ1 ~ DQk) 각각은 j비트의 직렬 데이터이고, 직병렬 변환기(44)로부터 출력되는 k개의 병렬 데이터 각각은 j비트로 이루어진다. 리드 데이터 저장부(40)는 리드 명령(RE) 및 클럭신호(CLK1)에 응답하여 직병렬 변환기(44)로부터 출력되는 제1 및 제2그룹의 병렬 리드 데이터를 연속적으로 저장하고 출력한다. 리드 데이터 저장부(40)로부터 출력되는 (k/2)개의 병렬 리드 데이터 각각은 2j비트로 이루어지며, 2j비트의 데이터가 연속적으로 출력된다. 병직렬 변환기(34)는 리드 명령(RD) 및 i개의 클럭신호들(CLK1 ~ CLKi)에 응답하여 리드 데이터 저장부(40)로부터 연속적으로 출력되는 제1 및 제2그룹의 2j비트씩의 병렬 리드 데이터를 직렬로 변환하여 (k/2)개의 데이터 출력단자들(미도시)을 통하여 리드 데이터 라인들(rd)로 전송한다. 병직렬 변환기(34)로부터 출력되는 (k/2)개의 리드 데이터(MDQ1 ~ MDQ(k/2)) 각각은 4j비트의 직렬 데이터이다.
도5는 도3에 나타낸 메모리 시스템의 패킷 명령의 포맷을 나타내는 것이다.
도5에서, A는 액티브 명령 포맷을 나타내는 것으로, 액티브 명령 포맷은 칩 선택신호(CS), 명령 신호(COM), 및 로우 어드레스(RADD)로 이루어지고, 명령 신호(COM)는 반전 칩 선택신호, 반전 라이트 인에이블 신호, 반전 컬럼 어드레스 스트로우브 신호, 및 반전 로우 어드레스 스트로우브 신호로 이루어질 수 있으며, 이 경우에 4비트의 데이터로 이루어진다. 로우 어드레스 신호는 제1 또는 제2메모리의 메모리 셀 어레이의 워드 라인을 선택하기 위한 신호이며, 메모리 셀 어레이가 복수개의 뱅크로 구성되는 경우에는 로우 어드레스 신호와 함께 뱅크 어드레스 신호가 함께 인가된다.
B는 라이트 명령 포맷을 나타내는 것으로, 라이트 명령 포맷은 3개의 패킷 데이터로 이루어지며, 첫 번째 패킷 데이터는 칩 선택신호(CS), 명령 신호(COM), 및 컬럼 어드레스 신호(CADD)로 이루어지며, 두 번째 패킷 데이터 및 세 번째 패킷 데이터는 제1메모리(m1)에 저장을 위한 제1그룹의 라이트 데이터 및 제2메모리(m2)에 저장을 위한 제2그룹의 라이트 데이터로 이루어진다.
C는 리드 명령 포맷을 나타내는 것으로, 리드 명령 포맷은 액티브 명령 포맷과 마찬가지로 1개의 패킷 데이터로 이루어지며, 칩 선택신호(CS), 명령 신호(COM) 및 컬럼 어드레스 신호(CADD)로 이루어진다.
B의 라이트 명령 포맷이 인가되면, 메모리 셀 어레이의 선택된 워드 라인과 선택된 비트 라인사이에 연결된 메모리 셀에 라이트 데이터가 라이트되고, C의 리드 명령 포맷이 인가되면, 메모리 셀 어레이의 선택된 워드 라인과 선택된 비트 라인사이에 연결된 메모리 셀에 저장된 데이터가 리드된다.
도6a, b는 도3에 나타낸 메모리 시스템의 인터페이스 장치의 라이트 동작 및 리드 동작시의 동작을 각각 설명하기 위한 동작 타이밍도로서, 제1메모리(m1) 및 제2메모리(m2)가 더블 데이터 레이트로 데이터를 입출력하고, 제1메모리(m1)의 라이트 레이턴시가 0, 리드 레이턴시가 3이고, 버스트 길이에 대응하는 클럭신호의 주기가 2로 설정되고, 제2메모리(m2)의 라이트 레이턴시가 2, 리드 레이턴시가 5로 설정된 경우의 동작을 나타내는 것이다.
도6a에 나타낸 바와 같이 인터페이스 장치(IF)는 도5의 패킷 명령(B)이 인가되면 동일한 주파수를 가지고 90도의 위상 차를 가지는 4개의 클럭신호들(CLK1 ~ CLK4)에 응답하여 패킷 명령(B)을 입력하여 해석하고 클럭신호(CLK1)에 응답하여 칩 선택신호(CS), 명령 신호(COM), 컬럼 어드레스(CADD), 제1라이트 데이터(m1 WD), 및 제2라이트 데이터(m2 WD)를 출력한다. 제2라이트 데이터(m2 WD)는 명령 신호(COM)가 출력되고 버스트 길이에 해당하는 2클럭신호의 주기만큼 지연된 후에 출력된다.
도6b에 나타낸 바와 같이 인터페이스 장치(IF)는 도5의 패킷 명령(C)이 인가되면 패킷 명령(C)을 입력하여 클럭신호(CLK1)에 응답하여 칩 선택신호(CS), 명령 신호(COM) 및 컬럼 어드레스(CADD)를 출력한다. 제1메모리(m1)는 명령 신호(COM)에 응답하여 리드 레이턴시에 해당하는 5클럭주기만큼 지연 후에 제1그룹의 리드 데이터(m1 RD)를 출력하고, 제2메모리(m2)는 명령 신호(COM)에 응답하여 리드 레이턴시에 해당하는 7클럭주기만큼 지연 후에 제2그룹의 리드 데이터(m2 RD)를 출력한다. 인터페이스 장치(IF)는 k개의 데이터 입출력 단자들(미도시) 각각을 통하여 직렬로 인가되는 제1그룹의 4비트씩의 직렬 리드 데이터(m1 RD)와 제2그룹의 4비트씩의 직렬 리드 데이터(m2 RD) 각각을 병렬로 변환하여 클럭신호들(CLK1 ~ CLK4)에 응답하여 (k/2)개의 데이터 출력단자들(미도시) 각각을 통하여 제1그룹의 8비트씩의 직렬 리드 데이터(m1 RD')과 제2그룹의 8비트씩의 직렬 리드 데이터(m2 RD')를 연속적으로 출력한다.
만일 도4에 나타낸 인터페이스 장치가 메모리 제어부(10)와의 데이터 송수신시에 3.2GHz의 동작 주파수로 전송하고, 제1메모리(m1) 및 제2메모리(m2)와의 데이터 송수신시에 800MHz의 동작 주파수로 전송하고, 제1메모리(m1)와 제2메모리(m2)가 더블 데이터 레이트로 데이터를 입출력한다고 가정하면, 인터페이스 장치의 클럭신호 발생기(36)가 800MHz의 동일한 주파수를 가지고 90도의 위상 차를 가지는 4개의 클럭신호들(CLK1 ~ CLK4)을 발생하고, 기준 클럭신호(RCLK)에 동기된 800MHz의 클럭신호(CLK1)를 제1메모리(m1)와 제2메모리(m2)로 전송하도록 구성되면 된다.
도4에 나타낸 인터페이스 장치는 도6a의 타이밍도로부터 알 수 있듯이, 메모리 제어기(10)로부터 고속으로 전송되는 데이터를 저속으로 변환하여 제1메모리(m1) 및 제2메모리(m2)로 전송하고, 제1메모리(m1) 및 제2메모리(m2)로부터 저속으로 전송되는 데이터를 고속으로 변환하여 메모리 제어기(10)로 전송하는 것이 가능하다.
도7은 본 발명의 메모리 모듈을 구비한 메모리 시스템의 제2실시예의 구성을 나타내는 블록도로서, 도7에 나타낸 메모리 모듈(200')은 도3에 나타낸 메모리 모듈(200)의 인터페이스 장치(IF)와 제1메모리(m1)사이에 라이트/리드 데이터 라인 들(wd/rd)가 연결되고, 인터페이스 장치(IF)와 제2메모리(m2)사이에 라이트/리드 데이터 라인들(wd/rd)가 연결되어 있는 것과 달리, 인터페이스 장치(IF)와 제1메모리(m1)사이에 제1라이트/리드 데이터 라인들(wd1/rd1)이 연결되고, 인터페이스 장치(IF)와 제2메모리(m2)사이에 제2라이트/리드 데이터 라인들(wd2/rd2)이 연결되어 구성되어 있다.
도7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
인터페이스 장치(IF)는 제어신호 라인들(c/a/wd)을 통하여 인가되는 패킷 명령을 수신하고, 패킷 명령을 해석하여 칩 선택신호를 칩 선택신호 라인(cs)으로, 명령 신호는 명령 신호 라인들(c)로 어드레스는 어드레스 신호 라인들(a)로, 제1그룹의 라이트 데이터는 제1라이트/리드 데이터 라인들(wd1/rd1)로 전송하고, 제2그룹의 라이트 데이터는 제2라이트/리드 데이터 라인들(wd2/rd2)로 전송하고, 제1라이트/리드 데이터 라인들(wd1/rd1) 및 제2라이트/리드 데이터 라인들(wd2/rd2)을 통하여 전송되는 리드 데이터를 수신하여 리드 데이터 라인들(rd)로 전송한다. 제1메모리(m1)는 칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 제1라이트/리드 데이터 라인들(wd1/rd1)을 통하여 전송되는 제1그룹의 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 제1그룹의 리드 데이터를 제1라이트/리드 데이터 라인들(wd1/rd1)로 전송한다. 제2메모리(m2)는 칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 제2라이트/리드 데이터 라인들(wd2/rd2)을 통하여 전송되는 제2그룹의 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 제2그룹의 리드 데이터를 제2라이트/리드 데이터 라인들(wd2/rd2)로 전송한다.
도7에 나타낸 메모리 시스템은 제1라이트/리드 데이터 라인들(wd1/rd1)과 제1라이트/리드 데이터 라인들(wd2/rd2)가 분리되어 있기 때문에, 제1메모리(m1)와 제2메모리(m2)는 동일한 라이트 레이턴시, 리드 레이턴시, 및 버스트 길이를 가지도록 설계되는 것이 바람직하다.
도7에 나타낸 메모리 시스템은 인터페이스 장치(IF)를 메모리들(m1, m2) 각각에 구비하지 않아도 되고, 인터페이스 장치(IF)를 n개의 그룹의 메모리 장치들(MG1 ~ MGn) 각각에 대하여 구비함으로써 인터페이스 장치(IF)의 기능이 단순화되어 인터페이스 장치(IF)의 구성이 간단하게 된다.
도8은 도7에 나타낸 메모리 시스템의 인터페이스 장치의 실시예의 구성을 나타내는 블록도로서, 패킷 디코더(32)를 패킷 디코더(32')로 대체하고, 병직렬 변환기(42)를 병직렬 변환기(42')로 대체하여 구성한 것을 제외하고는 도4의 구성과 동일하다.
도8에 나타낸 블록들중 도4의 블록들과 동일한 번호를 가진 블록들의 기능은 도4의 기능 설명을 참고로 하기 바라며, 여기에서는 다른 번호를 가진 블록들의 기능에 대해서만 설명하기로 한다.
패킷 디코더(32')는 클럭신호들(CLK1 ~ CLKi)중의 하나의 클럭신호(CLK1)에 응답하여 병렬 제어신호를 입력하여 명령 신호(com), 어드레스 신호(add), 칩 선택 신호(ce), 제1그룹의 병렬 데이터(WD11 ~ WD1(k/2)) 및 제2그룹의 병렬 데이터(WD21 ~ WD2(k/2))를 발생하거나, 명령 신호(com), 어드레스 신호(add) 및 칩 선택신호(ce)를 발생하고, 명령 신호(com)를 디코딩하여 라이트 명령(WE) 및 리드 명령(RE)을 발생한다. 제1그룹의 병렬 데이터(WD11 ~ WD1(k/2) 및 제2그룹의 병렬 데이터(WD21 ~ WD2(k/2)) 각각은 버스트 길이(j)에 대응하는 j비트로 이루어진다. 병직렬 변환기(42')는 라이트 명령(WE) 및 클럭신호(CLK1)에 응답하여 제1그룹의 병렬 데이터(WD11 ~ WD1(k/2)) 각각을 직렬로 변환하여 제1그룹의 라이트 데이터(DQ1 ~ DQ(k/2)) 각각을 (k/2)개의 데이터 입출력 단자들(미도시)을 통하여 제1라이트/리드 데이터 라인들(wd1/rd1)으로 전송하고, 제2그룹의 병렬 데이터(WD21 ~ WD2(k/2)) 각각을 직렬로 변환하여 제2그룹의 라이트 데이터(DQ(k/2+1) ~ DQk) 각각을 (k/2)개의 데이터 입출력 단자들(미도시)을 통하여 제2라이트/리드 데이터 라인들(wd2/rd2)로 전송한다. 병직렬 변환기(42')로부터 출력되는 제1 및 제2그룹의 라이트 데이터(DQ1 ~ DQk) 각각은 j비트의 직렬 데이터이다.
도7에 나타낸 메모리 시스템의 메모리 모듈의 메모리들은 데이터 입출력 단자들(핀 또는 볼)의 수가 도3에 나타낸 메모리들의 데이터 입출력 단자들의 수에 비해서 1/2로 줄어들게 된다. 또한, 도3에 나타낸 제1메모리(m1)와 제2메모리(m2)는 라이트 데이터와 리드 데이터가 버스트 길이에 해당하는 클럭주기만큼의 시간 차를 가지고 입출력되도록 라이트 레이턴시와 리드 레이턴시가 설정되지만, 도5에 나타낸 제1메모리(m1)와 제2메모리(m2)는 라이트 데이터와 리드 데이터가 동시에 입출력되도록 라이트 레이턴시와 리드 레이턴시가 설정되면 된다.
도7에 나타낸 메모리 시스템의 패킷 명령의 포맷은 도5에 나타낸 메모리 시스템의 패킷 명령의 포맷과 동일하게 구성된다.
도9a, b는 도7에 나타낸 메모리 시스템의 인터페이스 장치의 라이트 동작 및 리드 동작시의 동작을 각각 설명하기 위한 동작 타이밍도로서, 제1메모리(m1) 및 제2메모리(m2)가 더블 데이터 레이트로 데이터를 입출력하고, 제1메모리(m1)와 제2메모리(m2)의 라이트 레이턴시가 0, 리드 레이턴시가 3, 버스트 길이가 8이고, 버스트 길이에 대응하는 클럭주기가 4로 설정된 경우의 동작을 나타내는 것이다.
도9a에 나타낸 바와 같이 인터페이스 장치(IF)는 도5의 패킷 명령(B)이 인가되면 4개의 클럭신호들(CLK1 ~ CLK4)에 응답하여 패킷 명령(B)을 입력하여 디코딩하고 클럭신호(CLK1)에 응답하여 칩 선택신호(CS), 명령 신호(COM), 컬럼 어드레스(CADD), 제1그룹의 8비트씩의 직렬 라이트 데이터(m1 WD), 및 제2그룹의 8비트씩의 직렬 라이트 데이터(m2 WD)가 동시에 출력된다.
도9b에 나타낸 바와 같이 인터페이스 장치(IF)는 도5의 패킷 명령(C)이 인가되면 패킷 명령(C)을 입력하고 해석하여 클럭신호(CLK1)에 응답하여 칩 선택신호(CS), 명령 신호(COM) 및 컬럼 어드레스(CADD)를 출력한다. 제1메모리(m1)와 제2메모리(m2)는 명령 신호(COM)에 응답하여 리드 레이턴시에 해당하는 5클럭주기만큼 지연 후에 제1그룹의 j비트씩의 직렬 리드 데이터(m1 RD)와 제2그룹의 j비트씩의 직렬 리드 데이터(m2 RD)를 출력한다. 인터페이스 장치(IF)는 각각 (k/2)개씩의 데이터 입출력 단자들(미도시)을 통하여 직렬로 인가되는 4비트로 구성된 제1그룹의 리드 데이터(m1 RD)와 제2그룹의 리드 데이터(m2 RD)를 병렬로 변환하여 클럭신호 들(CLK1 ~ CLK4)에 응답하여 (k/2)개의 데이터 출력단자들(미도시) 각각을 통하여 제1그룹의 8비트씩의 리드 데이터(m1 RD')과 제2그룹의 8비트씩의 리드 데이터(m2 RD')를 직렬로 출력한다.
상술한 도3 및 도7에 나타낸 메모리 시스템은 제1메모리(m1)와 제2메모리(m2)에 대한 라이트 및 리드 동작이 공통으로 수행되는 경우의 구성을 나타내는 것이다.
도10은 본 발명의 메모리 모듈을 구비한 메모리 시스템의 제3실시예의 구성을 나타내는 것으로, 도10에 나타낸 메모리 모듈(300)은 도3의 복수개의 그룹의 메모리 장치(MG1 ~ MGn) 각각에 메모리들(m3, m4) 각각이 추가적으로 구비되어 구성되고, 복수개의 그룹의 메모리 장치(MG1 ~ MGn) 각각의 인터페이스 장치(IF), 제1메모리(m1) 및 제2메모리(m2)가 제1칩 선택신호 라인(cs1)에 공통 연결되고, 인터페이스 장치(IF), 제3메모리(m3) 및 제4메모리(m4)가 제2칩 선택신호 라인(cs2)에 공통 연결되고, 인터페이스 장치(IF), 및 제1 내지 제4메모리(m1 ~ m4)가 명령 신호 라인들(c), 어드레스 신호 라인들(a) 및 라이트/리드 데이터 라인들(wd/rd)에 공통 연결되어 구성되어 있다.
도10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
인터페이스 장치(IF)는 제어신호 라인들(c/a/wd)을 통하여 인가되는 패킷 명령을 수신하고, 패킷 명령을 해석하여 제1칩 선택신호를 제1칩 선택신호 라인(cs1)으로, 제2칩 선택신호를 제2칩 선택신호 라인(cs2)로 인가하고, 명령 신호, 어드레스 신호, 및 제1 및 제2그룹의 라이트 데이터(또는 제3 및 제4그룹의 라이트 데이 터)는 각각 명령 신호 라인들(c), 어드레스 신호 라인들(a), 및 라이트/리드 데이터 라인들(wd/rd)으로 전송한다. 제1메모리 및 제2메모리(m1, m2) 각각은 제1칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 제1그룹의 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 제1그룹의 리드 데이터를 라이트/리드 데이터 라인들(wd/rd)로 전송한다. 제2메모리(m2)는 제1칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 제2그룹의 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 제2그룹의 리드 데이터를 라이트/리드 데이터 라인들(wd/rd)로 전송한다. 제3메모리(m3)는 제2칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 제3그룹의 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 제3그룹의 리드 데이터를 라이트/리드 데이터 라인들(wd/rd)로 전송한다. 제4메모리(m4)는 제2칩 선택신호에 응답하여 인에이블되어 동작 가능한 상태가 되고, 명령 신호가 라이트 명령이면 어드레스에 해당하는 메모리 셀들에 라이트/리드 데이터 라인들(wd/rd)을 통하여 전송되는 제4그룹의 라이트 데이터를 저장하고, 리드 명령이면 어드레스에 해당하는 메모리 셀들에 저장된 제4그룹의 리드 데이터를 라이트/리드 데이터 라인들(wd/rd)로 전송 한다.
도10에 나타낸 메모리 시스템은 제1칩 선택신호에 응답하여 제1 및 제2메모리들(m1, m2)이 공통으로 라이트 및 리드 동작을 수행하고, 제2칩 선택신호에 응답하여 제3 및 제4메모리들(m3, m4)이 공통으로 라이트 및 리드 동작을 수행한다. 즉, 도10에 나타낸 메모리 시스템은 복수개의 그룹의 메모리 장치 각각의 2개씩의 메모리들에 데이터를 라이트 및 리드하는 것이 가능하다.
도10에 나타낸 메모리 모듈의 제1 및 제2메모리들(m1, m2)과 제3 및 제4메모리들(m3, m4)는 도3에 나타낸 제1 및 제2메모리들(m1, m2)와 동일한 방법으로 라이트 레이턴시 및 리드 레이턴시가 설정되는 것이 바람직하다.
도시하지는 않았지만, 도10에 나타낸 메모리 모듈(300)의 인터페이스 장치(IF)는 도3에 나타낸 인터페이스 장치와 유사하게 구성하는 것이 가능하며, 단지 패킷 명령에 제1칩 선택신호 및 제2칩 선택신호가 포함되어 전송되고, 패킷 디코더가 제1칩 선택신호와 제2칩 선택신호를 발생하면 된다.
도11은 본 발명의 메모리 모듈을 구비하는 메모리 시스템의 제4실시예의 구성을 나타내는 것으로, 도11에 나타낸 메모리 모듈(300')은 제1라이트/리드 데이터 라인들(wd1/rd1)이 인터페이스 장치(IF)와 제1 및 제2메모리들(m1, m2)에 공통으로 연결되고, 제2라이트/리드 데이터 라인들(wd2/rd2)이 인터페이스 장치(IF)와 제3 및 제4메모리들(m3, m4)에 공통으로 연결되어 구성되는 것을 제외하면 도10의 구성과 동일하다.
도11에 나타낸 메모리 시스템은 도10에 나타낸 메모리 시스템과 마찬가지로 제1칩 선택신호에 응답하여 제1 및 제2메모리들(m1, m2)이 공통으로 라이트 및 리드 동작을 수행하고, 제2칩 선택신호에 응답하여 제3 및 제4메모리들(m3, m4)이 공통으로 라이트 및 리드 동작을 수행한다.
도11에 나타낸 메모리 모듈의 제1 및 제2메모리들(m1, m2)과 제3 및 제4메모리들(m3, m4)는 도7에 나타낸 제1 및 제2메모리들(m1, m2)와 마찬가지로 라이트 레이턴시 및 리드 레이턴시가 동일하게 설정되는 것이 바람직하다. 따라서, 라이트 동작시에 제1메모리(m1)(제3메모리(m3))와 제2메모리(m2)(제4메모리(m4))가 동시에 제1라이트/리드 데이터 라인들(wd1/rd1) 및 제2라이트/리드 데이터 라인들(rd2/wd2) 각각으로 전송되는 데이터를 저장하고, 리드 동작시에 제1메모리(m1)(제3메모리(m3))와 제2메모리(m2)(제4메모리(m4))가 동시에 제1라이트/리드 데이터 라인들(wd1/rd1) 및 제2라이트/리드 데이터 라인들(rd2/wd2) 각각으로 데이터를 출력한다.
도시하지는 않았지만, 도11에 나타낸 인터페이스 장치(IF)는 도8에 나타낸 인터페이스 장치와 유사하게 구성하는 것이 가능하며, 단지 패킷 명령에 제1칩 선택신호 및 제2칩 선택신호가 포함되어 전송되며, 패킷 디코더가 제1칩 선택신호와 제2칩 선택신호를 발생하도록 구성하면 된다.
도12는 본 발명의 메모리 모듈을 구비하는 메모리 시스템의 제5실시예의 구성을 나타내는 것으로, 도12의 메모리 모듈(400)은 도3의 인터페이스 장치(IF)를 인터페이스 장치(IF')로 대체하여 구성되는 것을 제외하면 도3의 인터페이스 장치(IF)의 구성과 동일하다.
도12에 나타낸 인터페이스 장치(IF')는 메모리 제어기(10)와 제1메모리(m1) 및 제2메모리(m2)사이의 인터페이스 기능뿐만아니라 제1메모리(m1) 및 제2메모리(m2)와 마찬가지로 데이터를 저장하는 기능을 수행한다.
도12에서는 제1메모리(m1)와 제2메모리(m2)가 별도로 구성되어 있으나, 제1메모리(m1)와 제2메모리(m2)가 하나의 메모리 장치로 구성될 수도 있다.
도13은 도12에 나타낸 인터페이스 장치(IF')의 실시예의 구성을 나타내는 블록도로서, 도4에 나타낸 인터페이스 장치의 패킷 디코더(32)를 패킷 디코더(32')로 대체하고, 메모리(60) 및 선택기들(62, 64)을 추가하여 구성되어 있다.
도13에 나타낸 블록들중 도4에 나타낸 인터페이스 장치의 블록들과 동일한 번호를 가진 블록들의 기능은 도4의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되거나 추가되는 블록들의 기능에 대해서만 설명하기로 한다.
패킷 디코더(32')는 병렬 제어신호를 입력하여 칩 선택신호(ce1)외에 칩 선택신호(ce2)를 추가적으로 발생하는 것이 도4의 패킷 디코더(32)의 기능과 다르다. 선택기(64)는 라이트 명령(WE) 및 칩 선택신호(ce1)에 응답하여 병렬 데이터(WD1 ~ WDk)를 병직렬 변환기(42)로 전송하고, 라이트 명령(WE) 및 칩 선택신호(ce2)에 응답하여 병렬 데이터(WD1 ~ WDk)를 메모리(60)로 전송한다. 메모리(60)는 칩 선택신호(ce2)에 응답하여 인에이블되어 동작을 수행하고 명령 신호(com) 및 어드레스(add)에 응답하여 라이트 동작시에 선택기(64)로부터 출력되는 라이트 데이터를 저장하고, 리드 동작시에 리드 데이터를 발생한다. 선택기(62)는 리드 명령(RE) 및 칩 선택신호(ce1)에 응답하여 k개의 데이터 입출력 단자들(미도시)로부터 인가되는 리드 데이터를 선택하여 직병렬 변환기(44)로 출력하고, 리드 명령(RE) 및 칩 선택신호(ce2)에 응답하여 k개의 데이터 입출력 단자들(미도시)로부터 인가되는 리드 데이터를 선택하여 직병렬 변환기(44)로 출력한다.
도13에 나타낸 메모리(60)는 제1메모리(m1)와 제2메모리(m2)의 두배의 데이터 저장용량을 가지도록 설계되는 것이 바람직하다.
도12에 나타낸 메모리 모듈의 인터페이스 장치(IF')는 도4의 인터페이스 장치(IF)의 기능과 메모리(m0)의 기능을 가진다.
도시하지는 않았지만, 도12의 메모리 모듈의 제1메모리(m1)와 제2메모리(m2)의 라이트/리드 데이터 라인들(wd/rd)을 도7과 마찬가지로 제1라이트/리드 데이터 라인들(wd1/rd1)과 제2라이트/리드 데이터 라인들(wd2/rd2)로 분리하여 구성할 수도 있다.
도12의 메모리 모듈의 인터페이스 장치(IF')의 메모리(m0)와 제1, 2메모리들(m1, m2)은 라이트 동작과 리드 동작을 공통으로 수행하지 않는 것을 예로 들어 설명하였으나, 메모리(m0)와 제1, 2메모리들(m1, m2)은 라이트 동작과 리드 동작을 공통으로 수행하도록 구성할 수도 있다.
도14는 본 발명의 메모리 모듈을 구비하는 메모리 시스템의 제6실시예의 구성을 나타내는 것으로, 도14의 메모리 모듈(500)은 도12의 n개 그룹의 메모리 장치들(MG1 ~ MGn) 각각에 4개의 제3 내지 제6메모리들(m3 ~ m6)을 추가하여 구성되어 있다.
도14에 나타낸 제1 및 제2메모리들(m1, m2)은 제1칩 선택신호 라인(cs1)으로 전송되는 제1칩 선택신호에 응답하여 동작이 인에이블되고, 제3 내지 제6메모리들(m3 ~ m6)은 제2칩 선택신호 라인(cs2)으로 전송되는 제2칩 선택신호에 응답하여 동작이 인에이블된다. 도14에 나타낸 인터페이스 장치(IF')는 도13에 나타낸 인터페이스 장치와 마찬가지로 메모리(m0)를 구비하여 구성되며, 메모리(m0)는 제1칩 선택신호에 응답하여 동작이 인에이블된다.
도14에 나타낸 메모리 모듈(500)은 라이트/리드 데이터 라인들이 제1 내지 제6메모리들(m1 ~ m6)에 공유되도록 구성되어 있으나, 라이트/리드 데이터 라인들을 분리하여 구성할 수도 있다.
도15는 본 발명의 메모리 모듈의 메모리의 실시예의 구성을 나타내는 것으로, 명령어 디코더(70), 어드레스 발생기(72), 로우 디코더(74), 메모리 셀 어레이(76), 컬럼 디코더(78), 데이터 입력부(80), 및 데이터 출력부(82)로 구성되어 있다. 메모리 셀 어레이(76)는 워드 라인(wl)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)을 구비하여 구성되어 있다. 도15에서, wl은 대표적인 하나의 워드 라인(wl)과 대표적인 하나의 비트 라인(BL)을 나타낸 것이다.
도15에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령어 디코더(70)는 칩 선택신호(CS) 및 명령 신호(COM)를 디코딩하여 라이트 명령(WE), 리드 명령(RE), 및 액티브 명령(ACT)을 발생한다. 어드레스 발생기(72)는 액티브 명령(ACT)에 응답하여 어드레스(ADD)를 입력하여 로우 어드레스(radd)를 발생하고, 라이트 명령(WE) 또는 리드 명령(RE)에 응답하여 어드레스(ADD)를 입력하여 컬럼 어드레스(cadd)를 발생한다. 로우 디코더(74)는 로우 어 드레스(radd)를 디코딩하여 워드 선택신호들(WL)을 발생하고, 컬럼 디코더(76)는 컬럼 어드레스(cadd)를 디코딩하여 컬럼 선택신호(CSL)을 발생한다. 메모리 셀 어레이(76)는 워드 선택신호들(WL)에 응답하여 선택된 워드 라인(wl)과 컬럼 선택신호(CSL)에 응답하여 선택된 비트 라인(BL)사이에 연결된 메모리 셀들(MC)에 데이터를 라이트하고, 메모리 셀들(MC)에 저장된 데이터를 리드한다. 데이터 입력부(80)는 설정된 라이트 레이턴시 만큼 지연 후에 직렬 데이터(DQ1 ~ DQk) 각각을 입력하여 병렬로 변환하여 메모리 셀 어레이(76)로 입력한다. 데이터 출력부(82)는 메모리 셀 어레이(76)로부터 출력되는 병렬 데이터 각각을 직렬로 변환하고 설정된 리드 레이턴시만큼 지연하여 직렬 데이터(DQ1 ~ DQk) 각각을 출력한다.
도15에 나타낸 본 발명의 메모리 모듈의 메모리들은 별도로 설계될 필요가 없으며, 일반적으로 사용되고 있는 어떠한 종류의 메모리를 사용하여 구성하더라도 상관없다.
도시하지는 않았지만, 상술한 실시예들의 본 발명의 메모리 시스템은 메모리 제어부와 인터페이스 장치사이의 리드 데이터는 고속으로 전송되기 때문에 차동 리드 데이터 라인쌍들로 구성하는 것이 바람직하고, 인터페이스 장치와 메모리들사이의 라이트/리드 데이터는 저속으로 전송되기 때문에 단일 라이트/리드 데이터 라인들로 구성하는 것이 바람직하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
본 발명의 메모리 모듈 및 이를 구비한 메모리 시스템은 인터페이스 장치를 메모리들 각각에 구비하지 않아도 되고, 인터페이스 장치가 각 그룹의 메모리 장치에 대하여 구비됨으로써 인터페이스 장치의 구성이 간단하게 된다.

Claims (58)

  1. 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고,
    상기 복수개의 그룹의 메모리부 각각은
    상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 라이트 데이터를 발생하고, 상기 라이트 데이터를 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 리드 데이터를 수신하고 리드 데이터 라인들을 통하여 전송하는 인터페이스 장치; 및
    상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 2개이상의 제1메모리들을 구비하는 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들에 공통으로 연결되고,
    상기 라이트 데이터는 2개이상의 그룹의 라이트 데이터로 이루어지며, 상기 2개이상의 그룹의 라이트 데이터가 상기 2개이상의 제1메모리들로부터 순차적으로 출력되고,
    상기 리드 데이터는 2개이상의 그룹의 리드 데이터로 이루어지며, 상기 2개이상의 그룹의 리드 데이터가 상기 2개이상의 제1메모리들로부터 순차적으로 출력되는 것을 특징으로 하는 메모리 모듈.
  3. 제2항에 있어서, 상기 2개이상의 제1메모리들중 하나의 제1메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 상기 2개이상의 제1메모리들중 다른 하나의 제1메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 모듈.
  4. 제1항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들 각각에 분리되어 연결된 2개이상의 그룹의 라이트/리드 데이터 라인들을 구비하고,
    상기 라이트 데이터는 상기 2개이상의 그룹의 라이트 데이터로 이루어지며, 상기 2개이상의 그룹의 라이트 데이터 각각이 상기 2개이상의 제1메모리들 각각으로 동시에 전송되고,
    상기 리드 데이터는 2개이상의 그룹의 리드 데이터로 이루어지며, 상기 2개이상의 그룹의 리드 데이터 각각이 상기 2개이상의 제1메모리들 각각으로부터 동시에 출력되는 것을 것을 특징으로 하는 메모리 모듈.
  5. 제4항에 있어서, 상기 2개이상의 제1메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 모듈.
  6. 제1항에 있어서, 상기 복수개의 그룹의 메모리부 각각은
    상기 라이트 동작시에 상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 2개이상의 제2메모리들을 추가적으로 구비하는 것을 특징으로 하는 메모리 모듈.
  7. 제6항에 있어서, 상기 패킷 명령은
    상기 2개이상의 제1메모리들의 동작을 인에이블하기 위한 제1칩 선택신호 및 상기 2개이상의 제2메모리들의 동작을 인에이블하기 위한 제2칩 선택신호를 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 제7항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들중 하나의 제1메모리 및 상기 2개이상의 제2메모리들중 하나의 제2메모리사이에 공통 연결된 제1라이트/리드 데이터 라인들과 상기 인터페이스 장치와 상기 2개이상의 제1메모리들중 다른 하나의 제1메모리 및 상기 2개이상의 제2메모리들중 다른 하나의 제2메모리사이에 공통 연결된 제2라이트/리드 데이터 라인들을 가지는 것을 특징으로 하는 메모리 모듈.
  9. 제8항에 있어서, 상기 2개이상의 제1메모리들중 하나의 제1메모리 및 상기 2개이상의 제2메모리들중 하나의 제2메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 다른 하나의 상기 제1메모리 및 상기 제2메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 모듈.
  10. 제7항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들 및 상기 2개이상의 제2메모리들사이에 공통 연결되는 것을 특징으로 하는 메모리 모듈.
  11. 제10항에 있어서, 상기 2개이상의 제1메모리들 각각과 상기 2개이상의 제2메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 모듈.
  12. 제1항에 있어서, 상기 인터페이스 장치는
    상기 라이트 동작시에 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하고, 상기 패킷 명령에 포함된 라이트 데이터를 제2동작 주파수로 전송하고,
    상기 리드 동작시에 상기 2개이상의 제1메모리들 또는 상기 2개이상의 제2메모리들로부터 상기 제2동작 주파수로 전송되는 상기 리드 데이터를 수신하고, 상기 리드 데이터를 리드 데이터 라인들로 상기 제1동작 주파수로 전송하고,
    상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 하는 메모리 모듈.
  13. 제1항에 있어서, 상기 리드 데이터 라인들은
    차동 데이터를 전송하기 위한 차동 데이터 라인쌍들로 구성되고,
    상기 라이트/리드 데이터 라인들은
    단일 데이터를 전송하기 위한 단일 데이터 라인들로 구성되는 것을 특징으로 하는 메모리 모듈.
  14. 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고,
    상기 복수개의 그룹의 메모리부 각각은
    제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 제1 및 제2라이트 데이터를 발생하고, 상기 제1라이트 데이터를 상기 제1메모리에 저장하고, 상기 제2라이트 데이터를 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 제1리드 데이터를 발생하고, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 제2리드 데이터를 수신하여 상기 제1 및 제2리드 데이터를 리드 데이터 라인들로 출력하는 인터페이스 장치; 및
    상기 명령 신호 및 상기 어드레스를 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 제2라이트 데이터를 수신하고, 상기 리드 동작시에 상기 제2리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 하는 메모리 모듈.
  15. 제14항에 있어서, 상기 메모리 장치는
    2개이상의 제2메모리들을 구비하는 것을 특징으로 하는 메모리 모듈.
  16. 제15항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들사이에 공통으로 연결되고,
    상기 제2라이트 데이터는 2개이상의 그룹의 제3라이트 데이터로 이루어지며, 상기 라이트 동작시에 상기 2개이상의 제2메모리들로 상기 2개이상의 그룹의 제3라이트 데이터가 상기 2개이상의 제2메모리들 각각으로 순차적으로 출력되고,
    상기 제2리드 데이터는 2개이상의 그룹의 제3리드 데이터로 이루어지며, 상 기 리드 동작시에 상기 2개이상의 제2메모리들 각각으로부터 상기 2개이상의 그룹의 제3리드 데이터가 순차적으로 출력되는 것을 특징으로 하는 메모리 모듈.
  17. 제16항에 있어서, 상기 2개이상의 제2메모리들중 하나의 제2메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 다른 하나의 제2메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 모듈.
  18. 제15항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들 각각에 분리되어 연결된 2개이상의 그룹의 라이트/리드 데이터 라인들을 구비하는 것을 특징으로 하는 메모리 모듈.
  19. 제18항에 있어서, 상기 2개이상의 제2메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 모듈.
  20. 제14항에 있어서, 상기 인터페이스 장치는
    상기 라이트 동작시에 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하 고, 상기 패킷 명령에 포함된 상기 라이트 데이터를 제2동작 주파수로 전송하고,
    상기 리드 동작시에 상기 메모리 장치로부터 상기 제2동작 주파수로 전송되는 리드 데이터를 수신하고, 상기 리드 데이터를 상기 제1동작 주파수로 전송하고,
    상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 하는 메모리 모듈.
  21. 제14항에 있어서, 상기 리드 데이터 라인들은
    차동 데이터를 전송하기 위한 차동 데이터 라인쌍들로 구성되고,
    상기 라이트/리드 데이터 라인들은
    단일 데이터를 전송하기 위한 단일 데이터 라인들로 구성되는 것을 특징으로 하는 메모리 모듈.
  22. 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고,
    상기 복수개의 그룹의 메모리부 각각은
    제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호, 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 상기 라이트 데이터를 상기 제1메모리에 저장하거나 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 발생하는 리드 데이터를 상기 리드 데이터 라인들로 출력하거나, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 리드 데이터를 수신하여 상기 리드 데이터 라인들로 출력하는 인터페이스 장치; 및
    상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 하는 메모리 모듈.
  23. 제22항에 있어서, 상기 메모리 장치는
    2개이상의 제2메모리들을 구비하는 것을 특징으로 하는 메모리 모듈.
  24. 제23항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들사이에 공통으로 연결되고,
    상기 제2라이트 데이터는 2개이상의 그룹의 제3라이트 데이터로 이루어지며, 상기 라이트 동작시에 상기 2개이상의 제2메모리들로 상기 2개이상의 그룹의 제3라이트 데이터가 상기 2개이상의 제2메모리들 각각으로 순차적으로 출력되고,
    상기 제2리드 데이터는 2개이상의 그룹의 제3리드 데이터로 이루어지며, 상기 리드 동작시에 상기 2개이상의 제2메모리들 각각으로부터 상기 2개이상의 그룹의 제3리드 데이터가 순차적으로 출력되는 것을 특징으로 하는 메모리 모듈.
  25. 제24항에 있어서, 상기 2개이상의 제2메모리들중 하나의 제2메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 다른 하나의 제2메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 모듈.
  26. 제23항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들 각각에 분리되어 연결된 2개이상의 그룹의 라이트/리드 데이터 라인들을 구비하는 것을 특징으로 하는 메모리 모듈.
  27. 제26항에 있어서, 상기 2개이상의 제2메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 모듈.
  28. 제22항에 있어서, 상기 인터페이스 장치는
    상기 라이트 동작시에 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하고, 상기 패킷 명령에 포함된 상기 라이트 데이터를 제2동작 주파수로 전송하고,
    상기 리드 동작시에 상기 메모리 장치로부터 상기 제2동작 주파수로 전송되는 리드 데이터를 수신하고, 상기 리드 데이터를 상기 제1동작 주파수로 전송하고,
    상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 하는 메모리 모듈.
  29. 제22항에 있어서, 상기 리드 데이터 라인들은
    차동 데이터를 전송하기 위한 차동 데이터 라인쌍들로 구성되고,
    상기 라이트/리드 데이터 라인들은
    단일 데이터를 전송하기 위한 단일 데이터 라인들로 구성되는 것을 특징으로 하는 메모리 모듈.
  30. 제어신호 라인들을 통하여 복수개의 그룹의 패킷 명령을 전송하고, 리드 데이터 라인들을 통하여 복수개의 그룹의 리드 데이터를 수신하는 메모리 제어기; 및
    상기 복수개의 그룹 각각의 패킷 명령을 수신하고, 상기 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하는 메모리 모듈을 구비하고,
    상기 복수개의 그룹의 메모리부 각각은
    상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 라이트 데이터를 발생하고, 상기 라이트 데이터를 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 리드 데이터를 수신하고 리드 데이터 라인들을 통하여 전송하는 인터페이스 장치; 및
    상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 2개이상의 제1메모리들을 구비하는 것을 특징으로 하는 메모리 시스템.
  31. 제30항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들에 공통으로 연결되고,
    상기 라이트 데이터는 2개이상의 그룹의 라이트 데이터로 이루어지며, 상기 2개이상의 그룹의 라이트 데이터가 상기 2개이상의 제1메모리들로부터 순차적으로 출력되고,
    상기 리드 데이터는 2개이상의 그룹의 리드 데이터로 이루어지며, 상기 2개이상의 그룹의 리드 데이터가 상기 2개이상의 제1메모리들로부터 순차적으로 출력되는 것을 특징으로 하는 메모리 시스템.
  32. 제31항에 있어서, 상기 2개이상의 제1메모리들중 하나의 제1메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 상기 2개이상의 제1메모리들중 다른 하나의 제1메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 시스템.
  33. 제30항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들 각각에 분리되어 연결된 2개이상의 그룹의 라이트/리드 데이터 라인들을 구비하고,
    상기 라이트 데이터는 상기 2개이상의 그룹의 라이트 데이터로 이루어지며, 상기 2개이상의 그룹의 라이트 데이터 각각이 상기 2개이상의 제1메모리들 각각으로 동시에 전송되고,
    상기 리드 데이터는 2개이상의 그룹의 리드 데이터로 이루어지며, 상기 2개이상의 그룹의 리드 데이터 각각이 상기 2개이상의 제1메모리들 각각으로부터 동시에 출력되는 것을 특징으로 하는 메모리 시스템.
  34. 제33항에 있어서, 상기 2개이상의 제1메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 시스템.
  35. 제30항에 있어서, 상기 복수개의 그룹의 메모리부 각각은
    상기 라이트 동작시에 상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 2개이상의 제2메모리들을 추가적으로 구비하는 것을 특징으로 하는 메모리 시스템.
  36. 제35항에 있어서, 상기 패킷 명령은
    상기 2개이상의 제1메모리들의 동작을 인에이블하기 위한 제1칩 선택신호 및 상기 2개이상의 제2메모리들의 동작을 인에이블하기 위한 제2칩 선택신호를 포함하는 것을 특징으로 하는 메모리 시스템.
  37. 제36항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들중 하나의 제1메모리 및 상기 2개이상의 제2메모리들중 하나의 제2메모리사이에 공통 연결된 제1라이트/리드 데이터 라인들과 상기 인터페이스 장치와 상기 2개이상의 제1메모리들중 다른 하나의 제1메모리 및 상기 2개이상의 제2메모리들중 다른 하나의 제2메모리사이에 공통 연결된 제2라이트/리드 데이터 라인들을 가지는 것을 특징으로 하는 메모리 시스템.
  38. 제37항에 있어서, 상기 2개이상의 제1메모리들중 하나의 제1메모리 및 상기 2개이상의 제2메모리들중 하나의 제2메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 다른 하나의 상기 제1메모리 및 상기 제2메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 시스템.
  39. 제36항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제1메모리들 및 상기 2개이상의 제2메모리들사이에 공통 연결되는 것을 특징으로 하는 메모리 시스템.
  40. 제39항에 있어서, 상기 2개이상의 제1메모리들 각각과 상기 2개이상의 제2메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 시스템.
  41. 제30항에 있어서, 상기 인터페이스 장치는
    상기 라이트 동작시에 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하고, 상기 패킷 명령에 포함된 라이트 데이터를 제2동작 주파수로 전송하고,
    상기 리드 동작시에 상기 2개이상의 제1메모리들 또는 상기 2개이상의 제2메모리들로부터 상기 제2동작 주파수로 전송되는 상기 리드 데이터를 수신하고, 상기 리드 데이터를 리드 데이터 라인들로 상기 제1동작 주파수로 전송하고,
    상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 하는 메모리 시스템.
  42. 제30항에 있어서, 상기 리드 데이터 라인들은
    차동 데이터를 전송하기 위한 차동 데이터 라인쌍들로 구성되고,
    상기 라이트/리드 데이터 라인들은
    단일 데이터를 전송하기 위한 단일 데이터 라인들로 구성되는 것을 특징으로 하는 메모리 시스템.
  43. 제어신호 라인들을 통하여 복수개의 그룹의 패킷 명령을 전송하고, 리드 데이터 라인들을 통하여 복수개의 그룹의 리드 데이터를 수신하는 메모리 제어기; 및
    상기 복수개의 그룹 각각의 패킷 명령을 수신하고, 상기 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하는 메모리 모듈을 구비하고,
    상기 복수개의 그룹의 메모리부 각각은
    제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 제1 및 제2라이트 데이터를 발생하고, 상기 제1라이트 데이터를 상기 제1메모리에 저장하고, 상기 제2라이트 데이터를 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 제1리드 데이터를 발생하고, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 제2리드 데이터를 수신하여 상기 제1 및 제2리드 데이터를 리드 데이터 라인들로 출력하는 인터페이스 장치; 및
    상기 명령 신호 및 상기 어드레스를 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 제2라이트 데이터를 수신하고, 상기 리드 동작시에 상기 제2리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  44. 제43항에 있어서, 상기 메모리 장치는
    2개이상의 제2메모리들을 구비하는 것을 특징으로 하는 메모리 시스템.
  45. 제44항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들사이에 공통으로 연결되고,
    상기 제2라이트 데이터는 2개이상의 그룹의 제3라이트 데이터로 이루어지며, 상기 라이트 동작시에 상기 2개이상의 제2메모리들로 상기 2개이상의 그룹의 제3라이트 데이터가 상기 2개이상의 제2메모리들 각각으로 순차적으로 출력되고,
    상기 제2리드 데이터는 2개이상의 그룹의 제3리드 데이터로 이루어지며, 상기 리드 동작시에 상기 2개이상의 제2메모리들 각각으로부터 상기 2개이상의 그룹의 제3리드 데이터가 순차적으로 출력되는 것을 특징으로 하는 메모리 시스템.
  46. 제45항에 있어서, 상기 2개이상의 제2메모리들중 하나의 제2메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 다른 하나의 제2메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 시스템.
  47. 제44항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들 각각에 분리되어 연결된 2개이상의 그룹의 라이트/리드 데이터 라인들을 구비하는 것을 특징으로 하는 메모리 시스템.
  48. 제47항에 있어서, 상기 2개이상의 제2메모리들 각각의
    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 시스템.
  49. 제43항에 있어서, 상기 인터페이스 장치는
    상기 라이트 동작시에 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하고, 상기 패킷 명령에 포함된 상기 라이트 데이터를 제2동작 주파수로 전송하고,
    상기 리드 동작시에 상기 메모리 장치로부터 상기 제2동작 주파수로 전송되는 리드 데이터를 수신하고, 상기 리드 데이터를 상기 제1동작 주파수로 전송하고,
    상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 하는 메모리 시스템.
  50. 제43항에 있어서, 상기 리드 데이터 라인들은
    차동 데이터를 전송하기 위한 차동 데이터 라인쌍들로 구성되고,
    상기 라이트/리드 데이터 라인들은
    단일 데이터를 전송하기 위한 단일 데이터 라인들로 구성되는 것을 특징으로 하는 메모리 시스템.
  51. 제어신호 라인들을 통하여 복수개의 그룹의 패킷 명령을 전송하고, 리드 데이터 라인들을 통하여 복수개의 그룹의 리드 데이터를 수신하는 메모리 제어기; 및
    상기 복수개의 그룹 각각의 패킷 명령을 수신하고, 상기 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하는 메모리 모듈을 구비하고,
    상기 복수개의 그룹의 메모리부 각각은
    제1메모리를 구비하고, 상기 패킷 명령을 입력하여 명령 신호, 어드레스를 발생하고, 라이트 동작시에 상기 패킷 명령에 포함된 상기 라이트 데이터를 상기 제1메모리에 저장하거나 상기 라이트/리드 데이터 라인들로 전송하고, 리드 동작시에 상기 제1메모리가 발생하는 리드 데이터를 상기 리드 데이터 라인들로 출력하거나, 상기 라이트/리드 데이터 라인들을 통하여 전송되는 리드 데이터를 수신하여 상기 리드 데이터 라인들로 출력하는 인터페이스 장치; 및
    상기 명령 신호 및 상기 어드레스를 공통 수신하고, 상기 라이트 동작시에 상기 라이트/리드 데이터 라인들로 전송되는 상기 라이트 데이터를 수신하고, 상기 리드 동작시에 상기 리드 데이터를 상기 라이트/리드 데이터 라인들로 전송하는 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  52. 제51항에 있어서, 상기 메모리 장치는
    2개이상의 제2메모리들을 구비하는 것을 특징으로 하는 메모리 시스템.
  53. 제52항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들사이에 공통으로 연결되고,
    상기 제2라이트 데이터는 2개이상의 그룹의 제3라이트 데이터로 이루어지며, 상기 라이트 동작시에 상기 2개이상의 제2메모리들로 상기 2개이상의 그룹의 제3라이트 데이터가 상기 2개이상의 제2메모리들 각각으로 순차적으로 출력되고,
    상기 제2리드 데이터는 2개이상의 그룹의 제3리드 데이터로 이루어지며, 상기 리드 동작시에 상기 2개이상의 제2메모리들 각각으로부터 상기 2개이상의 그룹의 제3리드 데이터가 순차적으로 출력되는 것을 특징으로 하는 메모리 시스템.
  54. 제53항에 있어서, 상기 2개이상의 제2메모리들중 하나의 제2메모리의 라이트 레이턴시가 n이고, 리드 레이턴시가 m이고, 버스트 길이가 k로 설정되고, 상기 버스트 길이에 대응하는 클럭주기가 j라고 할 때, 다른 하나의 제2메모리의 라이트 레이턴시는 n+j로, 리드 레이턴시는 m+j로, 버스트 길이는 k로 설정되는 것을 특징으로 하는 메모리 시스템.
  55. 제52항에 있어서, 상기 라이트/리드 데이터 라인들은
    상기 인터페이스 장치와 상기 2개이상의 제2메모리들 각각에 분리되어 연결된 2개이상의 그룹의 라이트/리드 데이터 라인들을 구비하는 것을 특징으로 하는 메모리 시스템.
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    라이트 레이턴시, 리드 레이턴시, 및 버스트 길이가 각각 동일하게 설정되는 것을 특징으로 하는 메모리 시스템.
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    상기 라이트 동작시에 제1동작 주파수로 전송되는 상기 패킷 명령을 수신하고, 상기 패킷 명령에 포함된 상기 라이트 데이터를 제2동작 주파수로 전송하고,
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    상기 제1동작 주파수가 상기 제2동작 주파수보다 높은 것을 특징으로 하는 메모리 시스템.
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