JP2004152131A - メモリモジュール、メモリチップ、及びメモリシステム - Google Patents
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Abstract
【課題】高速信号での書込み読み出しに対しても波形の乱れを抑圧できる。
【解決手段】メモリモジュール１０では、表裏面または隣接するような接近した位置のＤＲＡＭ１２をメモリ群としてかつ隣接するメモリ群をランク−１とランク−２とのペアとする分岐配線長が短い「Ｔ」型分岐構造によりＣＡＲ１３と接続する配線形状を有している。更に、ペアを形成する二つのランクの受信側を開放端とし、受信しない側で終端抵抗１４によりアクティブ終端している。このような構成により、相乗効果で反射を極力小さく抑えることができる。
【選択図】 図１
【解決手段】メモリモジュール１０では、表裏面または隣接するような接近した位置のＤＲＡＭ１２をメモリ群としてかつ隣接するメモリ群をランク−１とランク−２とのペアとする分岐配線長が短い「Ｔ」型分岐構造によりＣＡＲ１３と接続する配線形状を有している。更に、ペアを形成する二つのランクの受信側を開放端とし、受信しない側で終端抵抗１４によりアクティブ終端している。このような構成により、相乗効果で反射を極力小さく抑えることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップを一つのメモリ群に構成した偶数のランクとを搭載して前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュール及びこれを用いたメモリシステムに関し、特に、Ｔ型分岐構造でのスタブにおける反射を抑え、高速に適するメモリモジュール及びこれを用いたメモリシステムに関する。
【０００２】
【従来の技術】
従来、この種のメモリモジュールには、メモリチップとしてＤＲＡＭ（ダイナミックランダムアクセスメモリ）を搭載した、例えば図２５に示されるものがある。図２５は、現在のＤＤＲ−ＳＤＲＡＭ（ダブルデータレート・シンクロナスＤＲＡＭ）を用いたメモリモジュール１におけるコマンドアドレス（以後、ＣＡと略称する）配線の形状（トポロジ）を示すものである。
【０００３】
メモリモジュール１では、４つ及び５つそれぞれのＤＲＡＭ２の２群と１つのコマンドアドレスレジスタ（以後、ＣＡＲと略称する）３とがパッケージ基板に実装され、両者を「Ｔ」型分岐構造で接続されている。ＤＲＡＭ２はパッケージ基板の表裏に共通に重なって実装される。
【０００４】
このような配線形状は全体の配線長を短縮して配線の締める面積を縮小しようとするものである。しかし、この配線形状では分岐配線（スタブ）が長いため、反射の時定数が大きい。このため、この配線形状で高速信号を扱う場合、図２６に示されるように、波形が多重反射により大きく乱れてしまう。
【０００５】
【特許文献１】
特開２００１―２７０５１８号公報
【０００６】
【発明が解決しようとする課題】
上述した従来のメモリモジュールでは、高速信号に対して波形の乱れが大きいという問題点がある。
【０００７】
その理由は、実装されるメモリチップであるＤＲＡＭの数を二分して「Ｔ」型分岐構造で接続される配線形状を有するためである。すなわち、このような配線形状では、分岐配線長を長くしているので、反射の時定数が大きく、多重反射による乱れが大きいからである。
【０００８】
本発明の課題は、このような問題点を解決し、高速信号に対して波形の乱れを抑えることができるメモリモジュール、メモリチップ、及びメモリシステムを提供することである。
【０００９】
【課題を解決するための手段】
本発明によるメモリモジュール，メモリチップ、及びメモリシステムは、コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップとを搭載し、前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュール及びこれに用いられるメモリチップ，並びにこれを用いたメモリシステムに関する。
【００１０】
本発明によるメモリモジュールは、それぞれが相互に表裏面または隣接する近傍に配置する複数の前記メモリチップにより形成されるメモリ群を二つのランクと呼ばれる同時にアクセスされるグループに構成して、隣接する二つのメモリ群を一組として、一つのメモリ群に二つもしくは三つ、または二つのメモリ群に四つまたは五つのメモリチップを配置し、前記レジスタに対応する複数のメモリ群へ接続するコマンドアドレス信号配線を、隣接する二つのメモリ群を組にして「Ｔ」型分岐構造と成し、この一組のメモリ群同士では一方の前記ランクに属するメモリ群のメモリチップのみのコマンドアドレス信号端子をアクティブ終端している。他の信号配線も同様な構成を有している。
【００１１】
このような「Ｔ」型分岐構造では、表裏面及び隣接するような接近した位置のメモリチップのみをペアとする配線形状を有しているので分岐配線長が短い。また、アクティブ終端する個所を「Ｔ」型分岐構造で配線接続された二つのメモリ群のうち、信号を受信しない側のランクのメモリ群におけるメモリチップで終端しているので信号を受信する側のランクのメモリチップは配線が開放端になっている。この結果、信号を受信するランクのメモリチップにおける開放端では反射が起こっても時定数が短いので、波形を大きく乱すことはなく、むしろ適度な反射によって信号波形の立ち上がり／立下りが鋭くなって良好な波形が得られる。
【００１２】
また、他の信号に対する配線は下記のようになっている。すなわち、上記メモリモジュールにおけるデータ信号配線は、前記組を成すランクそれぞれのメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組のメモリ群同士では一方のランクのメモリチップのみのコマンドアドレス信号端子をアクティブ終端している。また、コマンドアドレス用アクティブ終端制御信号は、それぞれの前記メモリ群に対応するモジュール端子と接続配線されている。また、前記レジスタは偶数で組構成され、クロック信号配線は、前記レジスタ及びメモリチップそれぞれに接続されると共に、前記組を成すレジスタ同士及び組を成すランクそれぞれのメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組の接続配線同士では一方のみのクロック信号端子をアクティブ終端している。
【００１３】
上述したとは別の実施の形態では、メモリモジュールは、隣接し接続が「Ｔ」型分岐構造を成す少なくとも一組のメモリ群それぞれにおける一つのメモリチップを、二つのメモリチップを積層した積層メモリチップに形成し、当該メモリ群それぞれでは、積層メモリチップ以外の一つのメモリチップにおける前記コマンドアドレス信号端子をアクティブ終端している。また、このランクは、それぞれが表裏面で二つの前記メモリチップを有する合計八つで四組のメモリ群に構成されており、かつ前記メモリチップは、そのうちの二つが積層メモリチップの合計１８個であり、誤り検出訂正機能を備えている。また、積層メモリチップは、一枚のプリント基板の両面にメモリチップを貼り付けた構造を有し、コマンドアドレス信号配線は一つの配線で両面のメモリチップのパッドに接続されており、データ信号配線は、一つの配線で片面のメモリチップのパッドに接続されており、かつ積層メモリチップの信号線を電源層及びグランド層で挟んで形成されるストリップラインを備えている。
【００１４】
また、クロック信号配線は、前記組を成すメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組のメモリ群同士では一方のメモリ群のメモリチップのみで終端している。
【００１５】
また、前記メモリチップは、コマンドアドレス用アクティブ終端制御信号のための終端回路と、コマンドアドレス用アクティブ終端制御信号をラッチする回路と、コマンドアドレス用アクティブ終端が「オン」の間、前記コマンドアドレス用アクティブ終端制御信号がラッチされた際にはコマンドアドレス用アクティブ終端制御信号のためのアクティブ終端を「オフ」する回路とを有している。
【００１６】
また、本発明によるメモリシステムは、マザーボード上に、二つの上述したメモリモジュールとこれらメモリモジュールにに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号はそれぞれ独立して接続されている。ここで、メモリコントローラと二つのメモリモジュールとの間の信号配線は、メモリコントローラに近い方のメモリモジュールとの間の配線を内層配線としかつメモリコントローラから遠い方のメモリモジュールとの間の配線を表層配線としている。
【００１７】
また、本発明によるメモリシステムは、マザーボード上に、二つの上述したメモリモジュールと、これらメモリモジュールに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号のうち、少なくともコマンドアドレス信号及びクロック信号のうちの一方は「Ｔ」分岐構造である。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図面は明細書の記載に対して理解を助けるため簡略化されており、主要となる部分のみを取上げている。
【００１９】
図１は本発明の実施の一形態を示すブロック配線図である。図１に示されたメモリモジュール１０では、同時にアクセスされるデバイス群としてランク１１−１，１１−２が形成されている。このデバイス群は、１６個のメモリチップであるＤＲＡＭ（ダイナミックランダムアクセスメモリ）１２である。２個のＤＲＡＭ１２それぞれは、メモリ群を構成しており、モジュール基板の表裏面に配置実装されて共通に配線されている。従って、８個のＤＲＡＭ１２のみが図示されている。また、メモリ群としてのＤＲＡＭ１２は、隣接しあうメモリ群をペアとすると共に、隣接するメモリ群は互いに異なるランクに構成する。
【００２０】
すなわち、上記構成では、表裏面二つのＤＲＡＭ１２が一つのメモリ群を形成し、メモリ群を二つのランク１１−１，１１−２に構成して、隣接するメモリ群で異なるランクに所属するとしている。しかし、ＤＲＡＭそれぞれが相互に表裏面及び隣接などして近傍に配置され、隣接する二つのメモリ群を一組として、一つのメモリ群に二つもしくは三つ、または二つのメモリ群に四つまたは五つのＤＲＡＭを配置することもできる。
【００２１】
ＤＲＡＭ１２は、ＣＡ（コマンドアドレス）信号用端子、ＤＱ（データ）信号用端子、ＯＤＴ＿ＣＡ（ＣＡ用アクティブ終端制御）信号用端子、及びＷＣＬＫ（クロック）信号用端子を有し、ＣＡ信号用端子にはアクティブ終端回路が備えられている。
【００２２】
メモリモジュール１０では更に、４個のコマンドアドレス信号用レジスタ（以後、ＣＡＲと略称する）１３がＤＲＡＭ１２を二分する位置に搭載されている。また、ＤＲＡＭ１２同様、ＣＡＲ１３はモジュール基板の表裏面に配置実装されて共通に配線されている。従って、２個のＣＡＲ１３のみが図示されている。ＣＡＲ１３は二つのＣＡ信号用入力端子、一つのＣＡ信号用出力端子、及びＷＣＬＫ信号用端子を有している。
【００２３】
次に図１を参照して各信号線の配線接続について説明する。
【００２４】
ＤＲＡＭ１２からＣＡＲ１３へのＣＡ信号配線は、隣接する二つのメモリ群であるＤＲＡＭ１２をペアにして「Ｔ」型分岐構造と成し、この一組のメモリ群同士で例えば一方のランク１１−１が稼働する場合には、ランク１１−２に属するメモリ群のＤＲＡＭ１２のみのＣＡ信号用端子が「オン」となりアクティブ終端する。
【００２５】
このような「Ｔ」型分岐構造が隣接するＤＲＡＭ１２間で分岐までの最短線長の分岐配線（スタブ）を可能にする。この分岐点は、更に隣接するペアのメモリ群における分岐点とＣＡＲ１３までの配線線長をほぼ同一にするように決定されるので、高速信号においても波形の大きな乱れを生じることはない。
【００２６】
ＤＱ信号配線は、隣接するＤＲＡＭ１２同士をペアとする「Ｔ」型分岐構造であり、稼働ＤＲＡＭ１２の隣接ＤＲＡＭ１２でアクティブ終端される。
【００２７】
ＯＤＴ＿ＣＡ信号配線は、各ＤＲＡＭ１２毎に、対応するモジュール端子から一対一で接続されている。
【００２８】
また、ＷＣＬＫ信号配線は、各ＤＲＡＭ１２毎及び各ＣＡＲ１３毎に用意されており具体的に図示されている。すなわち、それぞれのＷＣＬＫ信号配線は、ＤＱ信号配線と同様に隣接ＤＲＡＭ１２又はＣＡＲ１３同士をペアとする「Ｔ」型分岐構造である。しかし、隣接するＤＲＡＭ１２及びＣＡＲ１３それぞれで、一方は開放され他方で常時終端される二つの配線を有している。
【００２９】
すなわち、ＣＡＲ１３からランク−１のＤＲＡＭ１２にＣＡ信号を伝送する場合、ランク−２のＤＲＡＭ１２のＣＡ用アクティブ終端回路を「オン」にする。また逆に、ランク−２のＤＲＡＭにＣＡ信号を伝送する場合にはランク−１の片面のみのＤＲＡＭ１２でＣＡ用アクティブ終端回路を「オン」にする。
【００３０】
ＤＲＡＭのアクティブ終端の実効的な終端抵抗値は接続されている信号配線の特性インピーダンスの値と同じである。
【００３１】
図２には、アクティブ終端の回路例が示されている。
【００３２】
図２（Ａ）のＶＴＴタイプは並列接続されたパストランジスタ２２，２３を介して抵抗Ｒｔｅｒｍと終端電源が接続されているものである。終端電圧が電圧ＶＤＤＱの「１／２」の場合はこの電圧源に接続する必要がある。無論、適宜「ＶＴＴ＝ＶＤＤＱ」の電圧でも構わない。
【００３３】
図２（Ｂ）のセンタータップタイプは、直列接続されたトランジスタ２２，２３及び二つの抵抗２×Ｒｔｅｒｍのセンタータップから終端電圧が接続されるものである。終端電圧がＶＤＤＱの「１／２」の場合でも新たな電圧源を用意して接続する必要がないが、消費電力が大きくなる。
【００３４】
なお、ＣＡＲ１３の入力側では、終端抵抗が挿入されている。
【００３５】
次に、図３及び図４に図１を併せ参照してメモリシステムの構造について説明する。
【００３６】
図示されるメモリシステムの構造では、マザーボード３０上に二つのメモリモジュール１０とメモリコントローラ３１とが搭載されている。メモリコントローラ３１と各メモリモジュール１０との間の信号はそれぞれの端子間で一対一に配線接続されている。メモリモジュール１０の端子はＤＲＡＭ１２及びＣＡＲ１３から配線されるコネクタ３２に設けられる。
【００３７】
メモリコントローラ３１と各コネクタ３２との間の配線をほぼ等しい長さにするため、近い方のメモリモジュール１０（１）との配線はマザーボード３０上の表層配線であり、遠いほうのメモリモジュール１０（２）との配線は内層配線である。ちなみに、グランドは表層配線と内層配線との中間にグランド層として設け、電源層は裏面に設けられている。
【００３８】
次に、図５に図４を併せ参照して図４における主要動作について説明する。
【００３９】
最初に、ランク−１のＤＲＡＭ１２にＣＡ信号を伝送する場合、まず、メモリコントローラ３１からＣＡＲ１３へＣＡ信号、及びランク−２のＤＲＡＭ１２に対してＯＤＴ＿ＣＡ信号それぞれを、ＷＣＬＫ信号に同期して一つのコマンドにつき二つのクロックサイクルの期間にわたって出力する。この同期は、センターアラインド（データバリッドの期間の中心にクロックエッジを与えること）により行われる。この結果、ＣＡＲ１３にＣＡ信号が入力され、ランク−２のＤＲＡＭ１２のアクティブ終端が「オン」になる。
【００４０】
次に、ＣＡＲ１３がＣＡ信号をＤＲＡＭ１２へ出力し、ランク−１のＤＲＡＭ１２はＣＡ信号をＷＣＬＫ信号の矢印で示される偶数エッジで受信する。こうして、最後のＣＡ信号を出力した半サイクル後に上記ＯＤＴ＿ＣＡ信号を「オフ」にする。
【００４１】
また、ＤＱ信号についてはランク−１のＤＲＡＭ１２にこれを書き込む場合には、ランク−２のＤＲＡＭ１２のＤＱ用アクティブ終端を「オン」にする。逆にランク−２のＤＲＡＭ１２にＤＱ信号を伝送する場合にはランク−１のＤＲＡＭのアクティブ終端を片面のみ「オン」にする。この制御はＣＡレジスタから行われる。読み出しの場合は従来のＤＤＲ−ＳＤＲＡＭと同様にＤＱストローブ信号に同期して伝送してもよいし、メモリコントローラが入力タイミング最適化機能を備えていれば、ＤＱストローブは無くてもよい。
【００４２】
次に、図６の構成図及び図７のシミュレーション波形図を併せ参照して本発明により改善された波形について説明する。
【００４３】
本発明による「Ｔ」型分岐は隣接するＤＲＡＭ１２間で形成されているので、分岐配線長は１０数ｍｍと比較的短い。このため、信号を受信するランク−１のＤＲＡＭ１２における開放端では反射が起こっても時定数が短いので、波形を大きく乱すことはなく、むしろ適度な反射によって良好な波形が得られる。
【００４４】
すなわち、アクティブ終端する個所を「Ｔ」型分岐構造で配線接続されたＤＲＡＭ１２のうち、信号を受信しない側のランク−２のＤＲＡＭ１２で終端する場合、信号を受信する側のランク−１のＤＲＡＭ１２は配線が開放端になっているので、信号反射が起こり、信号波形の立ち上がり／立下りが鋭くなって波形の改善が実現している。
【００４５】
ちなみに、図８及び図９に、信号を受信する側のランク−１のＤＲＡＭ１２も終端した場合について構成図と波形図とを示す。この場合、終端した個所は直接到達する信号に加えて反射した信号が遅れて到達するため、信号の立ち上がり及び立下りが鈍くなってしまうことが判る。
【００４６】
また、図１０の構成図による図１１のシミュレーション波形図に示されるように、信号を受信するＤＲＡＭ１２の側で終端する場合も、終端した個所は直接到達する信号に加えて反射した信号が遅れて到達するため、信号の立ち上がり及び立下りが鈍くなってしまう。
【００４７】
上記説明では、ＤＲＡＭとＣＡＲとの間におけるＣＡ信号の配線を例示しているが、ＤＲＡＭとＣＡレジスタ以外との間の信号に対する配線であってもよいことは勿論である。例えばクロック信号については、ＣＡレジスタに代わりＰＬＬ（位相同期ループ）回路が適用可能である。
【００４８】
上記説明では、図示されたブロック構成図を参照しているが、機能ブロックの入替えなどの変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、メモリモジュールの全般に適用可能なものである。
【００４９】
【実施例】
次に、図１２から図１７までを参照して上述とは異なる実施の形態について説明する。
【００５０】
この実施の形態では、図１２に示されるように、１８個のＤＲＡＭ１２が使用される。二つの追加されたＤＲＡＭ１２は二つのランク１１−１，１１−２それぞれで隣接するペアのＤＲＡＭ１２にそれぞれ積層され、積層（スタック）ＤＲＡＭを形成している。この構成では、図１３に示されるように、メモリ群を構成する相手の通常のＤＲＡＭ１２でアクティブ終端する。また、図１４に示されるように、この構成におけるシミュレーション波形は、図７と比較すると少々鋭さを欠いているが、図９又は図１１ほどの波形の鈍化はない。
【００５１】
また、図１５では、積層ＤＲＡＭ５０における信号配線を形成する実施の形態が示されている。積層ＤＲＡＭ５０は、１枚のプリント基板５１の両面にメモリチップのＤＲＡＭ５２，５３を貼り付けた構造である。信号配線はボール端子５７から一つの配線で両面のＤＲＡＭ５２，５３それぞれのパッド５４，５５にピアホール５６を介して接続されている。
【００５２】
図１５（Ａ）では、信号層が、両面のＤＲＡＭ５２，５３それぞれのパッド５４，５５に接続されている。電圧ＶＤＤＱ層及びＶＳＳＱ層それぞれはプリント基板５１の両面それぞれに形成される。なお、このように積層ＤＲＡＭの信号線を電源層とグランド層とで挟むとストリップラインが形成されるので信号に載るノイズが低減される。
【００５３】
図１５（Ｂ）では、信号層が、両面のＤＲＡＭ５２，５３それぞれのパッド５４，５５に接続され、ＤＲＡＭ５２，５３の一方、例えばＤＲＡＭ５３の側で外部接続される。電圧ＶＤＤＱ層及びＶＳＳＱ層のそれぞれはプリント基板５１の内層に形成される。また、このように、電源層とグランド層とを隣接させることにより、電源とグランドとの間のループインダクタンスが小さくなり電源及びグランドにおけるノイズが低減される。
【００５４】
図１６は、積層ＤＲＡＭ５０のＣＡ信号を取出す配線について示している。図１５（Ａ）に示されるように、積層ＤＲＡＭ５０のＣＡ信号をパッケージ基板５１の内層からモジュール基板６１に取出すと共に、パッケージ基板６２の内層から積層ＤＲＡＭ５０の裏面に設けられるＤＲＡＭ６３のＣＡ信号をモジュール基板６１に取出している。すなわち、ＣＡ信号配線は一つの配線で両面のＤＲＡＭ５０，６３に接続されている。また、積層ＤＲＡＭが接続されているＣＡ信号配線は負荷が重くなり、遅延時間が少し大きくなるので、他の構造のＣＡ信号配線より、少し短くして他のＣＡ信号とタイミングを合わせるとよい。
【００５５】
図１７は、積層ＤＲＡＭ５０のＤＱ信号を取出す配線について示している。積層ＤＲＡＭ５０と裏面のＤＲＡＭ６３との配置は図１６と同一である。しかし、ＤＱ信号はＤＲＡＭ５２，５３，６３それぞれのパッドから単独に取出される。すなわち、ＤＱ信号配線は１つの配線で片面のＤＲＡＭのパッドに接続されていることになる。
【００５６】
次に、図１８を参照して図１２とは異なるＥＣＣ付きの１８個のＤＲＡＭを使用する実施の形態について説明する。
【００５７】
図示されるように、メモリモジュール７０でのランク７１の構成は、モジュール基板の表裏面それぞれに９個ずつ通常のＤＲＡＭ７２が搭載される。搭載されるＤＲＡＭ７２の５番目に当たる中央のＤＲＡＭ７２のみ、表裏面それぞれがランク−１及びランク−２それぞれに対応している。ここで、１番から９番までと表面側「Ａ」と裏面側「Ｂ」としてＤＲＡＭにこれらを付与することとする。
【００５８】
従って、ＤＲＡＭ１Ａ、１Ｂ、３Ａ、３Ｂ、５Ｂ、６Ａ、６Ｂ、８Ａ、及び８Ｂをランク−１とする。また、ＤＲＡＭ２Ａ、２Ｂ、４Ａ、４Ｂ、５Ａ、７Ａ、７Ｂ、９Ａ、及び９Ｂをランク−２とする。中央部分のペアは、ランク−１のＤＲＡＭ５Ｂ、６Ａ、及び６Ｂとランク−２のＤＲＡＭ７Ａ、７Ｂとであり、また、ランク−１のＤＲＡＭ３Ａ、３Ｂとランク−２のＤＲＡＭ４Ａ、４Ｂ、及び５Ａとである。これらは、上述と同様に「Ｔ」型分岐を構成する。
【００５９】
勿論、ＣＡＲ７３からランク−１のＤＲＡＭ７２にＣＡ信号を伝送する場合、ランク−２のＤＲＡＭ７２のＣＡ用アクティブ終端を「オン」にする。逆に、ランク−２のＤＲＡＭ７２にＣＡ信号を伝送する場合にはランク−１のＤＲＡＭ７２の片面のみのＣＡ用アクティブ終端を「オン」にする。またこの例を実施する場合、図示されるようにＣＡＲ７３をＤＲＡＭ７２の下に配置するとよい。この場合、メモリモジュール７０のＣＡ信号端子からの「Ｔ」型分岐が大きくなるので、配線インピーダンス整合用の抵抗Ｒ（＝Ｚｍ−Ｚ０／２）を挿入する。ここで「Ｚｍ」はマザーボード配線の特性インピーダンスであり、更に「Ｚ０」はメモリモジュール配線の特性インピーダンスである。これによりＣＡＲ７３とＤＲＡＭ７２との間の配線長が短くでき、かつ信号伝播時間が短くなるので、より高速クロック化に対応することもできる。
【００６０】
次に、図１９を参照して図１２及び図１８とは異なるＥＣＣ付きの１８個のＤＲＡＭを使用する実施の形態について説明する。
【００６１】
図示されるように、メモリモジュール８０でのランク８１の構成は、上記図１８と同様、モジュール基板の表裏面それぞれに９個ずつ通常のＤＲＡＭ８２が搭載される。９個のＤＲＡＭ８２は隣接する３個ずつのメモリ群を隣接するランク−１，−２に属するものとする。また、３個のうちの中央に位置するＤＲＡＭ８２は、表裏面それぞれがランク−１及びランク−２それぞれに対応させる。ここで、１番から９番までと表面側を「Ａ」とし裏面側を「Ｂ」としてＤＲＡＭにこれらを付与することとする。
【００６２】
従って、図示されるＣＡ信号配線は、ＤＲＡＭ１Ａ〜３Ａ，１Ｂ〜３ＢからＣＡＲ８３−１に接続され、かつ、ＤＲＡＭ７Ａ〜９Ａ，７Ｂ〜９ＢからＣＡＲ８３−２に接続される。また、ＤＲＡＭ４Ａ〜６Ａ，４Ｂ〜６ＢからのＣＡ信号配線は、ＣＡＲ８３−１又はＣＡＲ８３−２に接続される。勿論、適宜、ＣＡＲ８３−１，８３−２の両者に接続してもよい。この構成においては、三つのＤＲＡＭ８２で構成されるランク８１のペアグループそれぞれの配線形状を同一にして配線長のばらつきを抑えることができるので、ペアグループ間の波形のばらつきが低減される。
【００６３】
次に、図２０を参照してＥＣＣ付きで９個のＤＲＡＭを使用する実施の形態について説明する。
【００６４】
図示されるように、メモリモジュール９０でのランク９１の構成は、上記図１２において、モジュール基板の表裏面のランク−１部分のみに積層ＤＲＡＭ９３を含む９個の通常ＤＲＡＭ９２が搭載され、ランク−２の部分ではペアになるＤＲＡＭの代わりに固定抵抗Ｒｆを備えて終端回路としている。ＣＡＲ９４の配置及び信号の配線は図１２と同一でよい。
【００６５】
次に、図２１を参照してクロック信号の配線に関する実施の形態について説明する。すなわち、上述したように、ＣＡレジスタの代わりに、各ＤＲＡＭに接続されるクロック信号をＰＬＬ１０１からとってもよい。その際には、クロック信号配線は隣接ＤＲＡＭ間をペアとする「Ｔ」型分岐配線で構成し、それぞれ、信号を受信しない方のＤＲＡＭで終端することになる。
【００６６】
次に、メモリシステムにおけるタイミングマージンについて検証する。
【００６７】
上述したように、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は内層配線が用いられ、メモリコントローラから遠い側のメモリモジュールへの信号配線は表層配線が用いられる。
【００６８】
本発明のメモリシステムでは二つのメモリモジュールへ同時にアクセスする。そこで、メモリコントローラから距離の違う二つのメモリモジュールへ同じ信号伝播時間を有する配線を用いてアクセスすると読み出しの際にメモリコントローラへの信号入力タイミングに差が出る。従って、タイミングマージンを削減してしまうこととなる。
【００６９】
ところが一般に表層配線での信号伝播時間は６ｎｓ／ｍ程度であり、一方、内層配線での信号伝播時間は７ｎｓ／ｍ程度である。すなわち、内層配線の方が表層配線より信号伝播時間が大きい。また、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は１００ｍｍ程度、メモリコントローラからメモリコントローラに遠い側のメモリモジュールへの信号配線は１２０ｍｍ程度である。従って、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は内層配線が用い、メモリコントローラからメモリコントローラに遠い側のメモリモジュールへの信号配線は表層配線が用いられている。この結果、メモリコントローラと２つのメモリモジュールとの間における信号伝播時間がほぼ同じにでき、読み出しの際のメモリコントローラにおける入力タイミングマージンの削減を小さくできる。
【００７０】
次に、図２２を参照して図４に示したとは異なるメモリシステムの構造について説明する。メモリコントローラ１１３と二つのメモリモジュール１１０（１）及びメモリモジュール１１０（２）それぞれのＣＡＲとの間におけるＣＡ信号配線を「Ｔ」型分岐で構成してもよい。このような構成によりメモリコントローラ１１３のピン数又は配線数が少なくなるので、コスト低減が可能となる。
【００７１】
次に、図２３及び図２４を併せ参照してＯＤＴ＿ＣＡ信号の伝搬回路について説明する。
【００７２】
図示されるように、メモリコントローラ１３０から受けるＯＤＴ＿ＣＡ（ＣＡ用アクティブ終端制御）信号は、メモリモジュール１２０内のＤＲＡＭ１２１内でラッチ回路１２２に接続する。ラッチ回路１２２の出力信号をＯＤＴ＿ＣＡ用アクティブ終端制御信号とする。最初、ＯＤＴ＿ＣＡ信号がレベルＬからレベルＨに遷移している間、終端回路１２３はグランドに終端する。次いで、ＯＤＴ＿ＣＡ信号がレベルＨに達した際に終端回路１２３は電圧ＶＤＤＱに終端する。次いで、ＯＤＴ＿ＣＡ信号がレベルＨからレベルＬに遷移している間も、終端回路１２３は電圧ＶＤＤＱに終端し、ＯＤＴ＿ＣＡ信号がレベルＬに達した際に終端回路１２３はグランドに終端する。
【００７３】
また、信号反射によるノイズを低減するために、メモリコントローラ１３０のＯＤＴ＿ＣＡ信号出力回路１３１の出力抵抗ＲｏｎはＯＤＴ＿ＣＡ信号配線の特性インピーダンスＺ０と整合させ、抵抗値「Ｒｏｎ＝Ｚ０」として出力端の終端も併せて実施する。
【００７４】
このように、ＯＤＴ＿ＣＡ信号を信号レベルに応じて電源電圧レベルＨ又はグランドレベルＬにラッチし、レベルＨにラッチされた場合にはグランド側，またレベルＬにラッチされた場合には電源電圧レベル側それぞれのＯＤＴ＿ＣＡ用アクティブ終端１２４を「オフ」するのでＯＤＴ＿ＣＡ用アクティブ終端１２４には電流が流れず、ＤＲＡＭ１２１の消費電力を削減することができる。
【００７５】
上記説明では、信号をシングルエンド信号として記述したが、差動信号であってもよい。
【００７６】
【発明の効果】
以上説明したように本発明のメモリモジュールによれば、高速信号での書込み読み出しに対しても波形の乱れを抑圧でき、確実にメモリの機能を達成できるという効果を得ることができる。
【００７７】
その理由は、本発明によるメモリモジュールでは、一つは表裏面または隣接するような接近した位置のＤＲＡＭをメモリ群に形成し、更に隣接するメモリ群のＤＲＡＭをペアとする「Ｔ」型分岐構造によりＣＡＲなどの内部デバイスと接続する配線形状を有しているので、分岐配線長が短い。また他の一つは、ペアを形成する二つのランクの受信側を開放端とし、受信しない側でアクティブ終端しているので反射を小さく抑えている。この結果、反射による波形への影響を極めて少なくできるからである。
【図面の簡単な説明】
【図１】本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図２】（Ａ）は本発明に適用可能なＶＴＴタイプのアクティブ終端回路の一形態を示す図、また（Ｂ）は本発明に適用可能なセンタータップタイプのアクティブ終端回路の一形態を示す図である。
【図３】本発明のメモリシステムに対応する構造の実施の一形態を説明する図である。
【図４】本発明のメモリシステムにおける信号配線の実施の一形態を示す図である。
【図５】本発明のメモリモジュールにおける動作の実施の一形態を説明するタイムチャートである。
【図６】本発明のメモリモジュールに対応する「Ｔ」型分岐構造の実施の一形態を示す模式図である。
【図７】図６の計測点におけるシミュレーション波形の一形態を示す図である。
【図８】図６において全てのＤＲＡＭでアクティブ終端した場合の実施の一形態を示す模式図である。
【図９】図８の計測点におけるシミュレーション波形の一形態を示す図である。
【図１０】図６においてアクティブ終端を信号受信側のＤＲＡＭに移動した場合の実施の一形態を示す模式図である。
【図１１】図１０の計測点におけるシミュレーション波形の一形態を示す図である。
【図１２】図１において二つのＤＲＡＭを積層化し１８個搭載とした場合のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図１３】図１２に示す本発明のメモリモジュールに対応する「Ｔ」型分岐構造の実施の一形態を示す模式図である。
【図１４】図１３の計測点におけるシミュレーション波形の一形態を示す図である。
【図１５】図１２の積層ＤＲＡＭのパッケージ基板における信号線の配線形状の一形態を示す図である。
【図１６】図１２におけるＣＡ信号線の配線形状の一形態を示す図である。
【図１７】図１２におけるＤＱ信号線の配線形状の一形態を示す図である。
【図１８】図１２とは異なる１８個のＤＲＡＭを搭載した場合の本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図１９】図１２または図１８とは異なる１８個のＤＲＡＭを搭載した場合の本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図２０】図１，１２，１８、または図１９とは異なる本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図２１】本発明のメモリモジュールにおけるクロック信号線の配線に対する実施の一形態を示す図である。
【図２２】図４とは異なる本発明のメモリシステムにおけるブロック配線の実施の一形態を示す図である。
【図２３】本発明のメモリシステムにおけるＣＡ用アクティブ終端制御回路の実施の一形態を示す図である。
【図２４】図２３に示される本発明のメモリモジュールにおける動作の実施の一形態を説明するタイムチャートである。
【図２５】従来のメモリモジュールにおけるブロック配線の一例を示す図である。
【図２６】図２５におけるシミュレーション波形の一例を示す図である。
【符号の説明】
１０、４０、７０、８０、９０、１００、１１０、１２０ メモリモジュール
１１、７１、８１、９１ ランク
１２、５２、５３、６３、７２、８２、９２、１２１ ＤＲＡＭ
１３、７３、８３、９４、１２５ ＣＡＲ（コマンドアドレスレジスタ）
１４、１５、１１２ 終端抵抗
３０ マザーボード
３１、１１３、１３０ メモリコントローラ
３２ コネクタ
４１、５０、９３ 積層ＤＲＡＭ
５１ プリント基板
５４、５５ パッド
５６ ピアホール
６１ モジュール基板
６２ パッケージ基板
６４ 応力緩衝材もしくは熱伝導材
１０１、１１１ ＰＬＬ（位相同期ループ）
１２２ ラッチ回路
１２３ 終端回路
１２４ ＯＤＴ＿ＣＡ用アクティブ終端
１３１ ＯＤＴ＿ＣＡ信号出力回路
【発明の属する技術分野】
本発明は、コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップを一つのメモリ群に構成した偶数のランクとを搭載して前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュール及びこれを用いたメモリシステムに関し、特に、Ｔ型分岐構造でのスタブにおける反射を抑え、高速に適するメモリモジュール及びこれを用いたメモリシステムに関する。
【０００２】
【従来の技術】
従来、この種のメモリモジュールには、メモリチップとしてＤＲＡＭ（ダイナミックランダムアクセスメモリ）を搭載した、例えば図２５に示されるものがある。図２５は、現在のＤＤＲ−ＳＤＲＡＭ（ダブルデータレート・シンクロナスＤＲＡＭ）を用いたメモリモジュール１におけるコマンドアドレス（以後、ＣＡと略称する）配線の形状（トポロジ）を示すものである。
【０００３】
メモリモジュール１では、４つ及び５つそれぞれのＤＲＡＭ２の２群と１つのコマンドアドレスレジスタ（以後、ＣＡＲと略称する）３とがパッケージ基板に実装され、両者を「Ｔ」型分岐構造で接続されている。ＤＲＡＭ２はパッケージ基板の表裏に共通に重なって実装される。
【０００４】
このような配線形状は全体の配線長を短縮して配線の締める面積を縮小しようとするものである。しかし、この配線形状では分岐配線（スタブ）が長いため、反射の時定数が大きい。このため、この配線形状で高速信号を扱う場合、図２６に示されるように、波形が多重反射により大きく乱れてしまう。
【０００５】
【特許文献１】
特開２００１―２７０５１８号公報
【０００６】
【発明が解決しようとする課題】
上述した従来のメモリモジュールでは、高速信号に対して波形の乱れが大きいという問題点がある。
【０００７】
その理由は、実装されるメモリチップであるＤＲＡＭの数を二分して「Ｔ」型分岐構造で接続される配線形状を有するためである。すなわち、このような配線形状では、分岐配線長を長くしているので、反射の時定数が大きく、多重反射による乱れが大きいからである。
【０００８】
本発明の課題は、このような問題点を解決し、高速信号に対して波形の乱れを抑えることができるメモリモジュール、メモリチップ、及びメモリシステムを提供することである。
【０００９】
【課題を解決するための手段】
本発明によるメモリモジュール，メモリチップ、及びメモリシステムは、コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップとを搭載し、前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュール及びこれに用いられるメモリチップ，並びにこれを用いたメモリシステムに関する。
【００１０】
本発明によるメモリモジュールは、それぞれが相互に表裏面または隣接する近傍に配置する複数の前記メモリチップにより形成されるメモリ群を二つのランクと呼ばれる同時にアクセスされるグループに構成して、隣接する二つのメモリ群を一組として、一つのメモリ群に二つもしくは三つ、または二つのメモリ群に四つまたは五つのメモリチップを配置し、前記レジスタに対応する複数のメモリ群へ接続するコマンドアドレス信号配線を、隣接する二つのメモリ群を組にして「Ｔ」型分岐構造と成し、この一組のメモリ群同士では一方の前記ランクに属するメモリ群のメモリチップのみのコマンドアドレス信号端子をアクティブ終端している。他の信号配線も同様な構成を有している。
【００１１】
このような「Ｔ」型分岐構造では、表裏面及び隣接するような接近した位置のメモリチップのみをペアとする配線形状を有しているので分岐配線長が短い。また、アクティブ終端する個所を「Ｔ」型分岐構造で配線接続された二つのメモリ群のうち、信号を受信しない側のランクのメモリ群におけるメモリチップで終端しているので信号を受信する側のランクのメモリチップは配線が開放端になっている。この結果、信号を受信するランクのメモリチップにおける開放端では反射が起こっても時定数が短いので、波形を大きく乱すことはなく、むしろ適度な反射によって信号波形の立ち上がり／立下りが鋭くなって良好な波形が得られる。
【００１２】
また、他の信号に対する配線は下記のようになっている。すなわち、上記メモリモジュールにおけるデータ信号配線は、前記組を成すランクそれぞれのメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組のメモリ群同士では一方のランクのメモリチップのみのコマンドアドレス信号端子をアクティブ終端している。また、コマンドアドレス用アクティブ終端制御信号は、それぞれの前記メモリ群に対応するモジュール端子と接続配線されている。また、前記レジスタは偶数で組構成され、クロック信号配線は、前記レジスタ及びメモリチップそれぞれに接続されると共に、前記組を成すレジスタ同士及び組を成すランクそれぞれのメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組の接続配線同士では一方のみのクロック信号端子をアクティブ終端している。
【００１３】
上述したとは別の実施の形態では、メモリモジュールは、隣接し接続が「Ｔ」型分岐構造を成す少なくとも一組のメモリ群それぞれにおける一つのメモリチップを、二つのメモリチップを積層した積層メモリチップに形成し、当該メモリ群それぞれでは、積層メモリチップ以外の一つのメモリチップにおける前記コマンドアドレス信号端子をアクティブ終端している。また、このランクは、それぞれが表裏面で二つの前記メモリチップを有する合計八つで四組のメモリ群に構成されており、かつ前記メモリチップは、そのうちの二つが積層メモリチップの合計１８個であり、誤り検出訂正機能を備えている。また、積層メモリチップは、一枚のプリント基板の両面にメモリチップを貼り付けた構造を有し、コマンドアドレス信号配線は一つの配線で両面のメモリチップのパッドに接続されており、データ信号配線は、一つの配線で片面のメモリチップのパッドに接続されており、かつ積層メモリチップの信号線を電源層及びグランド層で挟んで形成されるストリップラインを備えている。
【００１４】
また、クロック信号配線は、前記組を成すメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組のメモリ群同士では一方のメモリ群のメモリチップのみで終端している。
【００１５】
また、前記メモリチップは、コマンドアドレス用アクティブ終端制御信号のための終端回路と、コマンドアドレス用アクティブ終端制御信号をラッチする回路と、コマンドアドレス用アクティブ終端が「オン」の間、前記コマンドアドレス用アクティブ終端制御信号がラッチされた際にはコマンドアドレス用アクティブ終端制御信号のためのアクティブ終端を「オフ」する回路とを有している。
【００１６】
また、本発明によるメモリシステムは、マザーボード上に、二つの上述したメモリモジュールとこれらメモリモジュールにに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号はそれぞれ独立して接続されている。ここで、メモリコントローラと二つのメモリモジュールとの間の信号配線は、メモリコントローラに近い方のメモリモジュールとの間の配線を内層配線としかつメモリコントローラから遠い方のメモリモジュールとの間の配線を表層配線としている。
【００１７】
また、本発明によるメモリシステムは、マザーボード上に、二つの上述したメモリモジュールと、これらメモリモジュールに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号のうち、少なくともコマンドアドレス信号及びクロック信号のうちの一方は「Ｔ」分岐構造である。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図面は明細書の記載に対して理解を助けるため簡略化されており、主要となる部分のみを取上げている。
【００１９】
図１は本発明の実施の一形態を示すブロック配線図である。図１に示されたメモリモジュール１０では、同時にアクセスされるデバイス群としてランク１１−１，１１−２が形成されている。このデバイス群は、１６個のメモリチップであるＤＲＡＭ（ダイナミックランダムアクセスメモリ）１２である。２個のＤＲＡＭ１２それぞれは、メモリ群を構成しており、モジュール基板の表裏面に配置実装されて共通に配線されている。従って、８個のＤＲＡＭ１２のみが図示されている。また、メモリ群としてのＤＲＡＭ１２は、隣接しあうメモリ群をペアとすると共に、隣接するメモリ群は互いに異なるランクに構成する。
【００２０】
すなわち、上記構成では、表裏面二つのＤＲＡＭ１２が一つのメモリ群を形成し、メモリ群を二つのランク１１−１，１１−２に構成して、隣接するメモリ群で異なるランクに所属するとしている。しかし、ＤＲＡＭそれぞれが相互に表裏面及び隣接などして近傍に配置され、隣接する二つのメモリ群を一組として、一つのメモリ群に二つもしくは三つ、または二つのメモリ群に四つまたは五つのＤＲＡＭを配置することもできる。
【００２１】
ＤＲＡＭ１２は、ＣＡ（コマンドアドレス）信号用端子、ＤＱ（データ）信号用端子、ＯＤＴ＿ＣＡ（ＣＡ用アクティブ終端制御）信号用端子、及びＷＣＬＫ（クロック）信号用端子を有し、ＣＡ信号用端子にはアクティブ終端回路が備えられている。
【００２２】
メモリモジュール１０では更に、４個のコマンドアドレス信号用レジスタ（以後、ＣＡＲと略称する）１３がＤＲＡＭ１２を二分する位置に搭載されている。また、ＤＲＡＭ１２同様、ＣＡＲ１３はモジュール基板の表裏面に配置実装されて共通に配線されている。従って、２個のＣＡＲ１３のみが図示されている。ＣＡＲ１３は二つのＣＡ信号用入力端子、一つのＣＡ信号用出力端子、及びＷＣＬＫ信号用端子を有している。
【００２３】
次に図１を参照して各信号線の配線接続について説明する。
【００２４】
ＤＲＡＭ１２からＣＡＲ１３へのＣＡ信号配線は、隣接する二つのメモリ群であるＤＲＡＭ１２をペアにして「Ｔ」型分岐構造と成し、この一組のメモリ群同士で例えば一方のランク１１−１が稼働する場合には、ランク１１−２に属するメモリ群のＤＲＡＭ１２のみのＣＡ信号用端子が「オン」となりアクティブ終端する。
【００２５】
このような「Ｔ」型分岐構造が隣接するＤＲＡＭ１２間で分岐までの最短線長の分岐配線（スタブ）を可能にする。この分岐点は、更に隣接するペアのメモリ群における分岐点とＣＡＲ１３までの配線線長をほぼ同一にするように決定されるので、高速信号においても波形の大きな乱れを生じることはない。
【００２６】
ＤＱ信号配線は、隣接するＤＲＡＭ１２同士をペアとする「Ｔ」型分岐構造であり、稼働ＤＲＡＭ１２の隣接ＤＲＡＭ１２でアクティブ終端される。
【００２７】
ＯＤＴ＿ＣＡ信号配線は、各ＤＲＡＭ１２毎に、対応するモジュール端子から一対一で接続されている。
【００２８】
また、ＷＣＬＫ信号配線は、各ＤＲＡＭ１２毎及び各ＣＡＲ１３毎に用意されており具体的に図示されている。すなわち、それぞれのＷＣＬＫ信号配線は、ＤＱ信号配線と同様に隣接ＤＲＡＭ１２又はＣＡＲ１３同士をペアとする「Ｔ」型分岐構造である。しかし、隣接するＤＲＡＭ１２及びＣＡＲ１３それぞれで、一方は開放され他方で常時終端される二つの配線を有している。
【００２９】
すなわち、ＣＡＲ１３からランク−１のＤＲＡＭ１２にＣＡ信号を伝送する場合、ランク−２のＤＲＡＭ１２のＣＡ用アクティブ終端回路を「オン」にする。また逆に、ランク−２のＤＲＡＭにＣＡ信号を伝送する場合にはランク−１の片面のみのＤＲＡＭ１２でＣＡ用アクティブ終端回路を「オン」にする。
【００３０】
ＤＲＡＭのアクティブ終端の実効的な終端抵抗値は接続されている信号配線の特性インピーダンスの値と同じである。
【００３１】
図２には、アクティブ終端の回路例が示されている。
【００３２】
図２（Ａ）のＶＴＴタイプは並列接続されたパストランジスタ２２，２３を介して抵抗Ｒｔｅｒｍと終端電源が接続されているものである。終端電圧が電圧ＶＤＤＱの「１／２」の場合はこの電圧源に接続する必要がある。無論、適宜「ＶＴＴ＝ＶＤＤＱ」の電圧でも構わない。
【００３３】
図２（Ｂ）のセンタータップタイプは、直列接続されたトランジスタ２２，２３及び二つの抵抗２×Ｒｔｅｒｍのセンタータップから終端電圧が接続されるものである。終端電圧がＶＤＤＱの「１／２」の場合でも新たな電圧源を用意して接続する必要がないが、消費電力が大きくなる。
【００３４】
なお、ＣＡＲ１３の入力側では、終端抵抗が挿入されている。
【００３５】
次に、図３及び図４に図１を併せ参照してメモリシステムの構造について説明する。
【００３６】
図示されるメモリシステムの構造では、マザーボード３０上に二つのメモリモジュール１０とメモリコントローラ３１とが搭載されている。メモリコントローラ３１と各メモリモジュール１０との間の信号はそれぞれの端子間で一対一に配線接続されている。メモリモジュール１０の端子はＤＲＡＭ１２及びＣＡＲ１３から配線されるコネクタ３２に設けられる。
【００３７】
メモリコントローラ３１と各コネクタ３２との間の配線をほぼ等しい長さにするため、近い方のメモリモジュール１０（１）との配線はマザーボード３０上の表層配線であり、遠いほうのメモリモジュール１０（２）との配線は内層配線である。ちなみに、グランドは表層配線と内層配線との中間にグランド層として設け、電源層は裏面に設けられている。
【００３８】
次に、図５に図４を併せ参照して図４における主要動作について説明する。
【００３９】
最初に、ランク−１のＤＲＡＭ１２にＣＡ信号を伝送する場合、まず、メモリコントローラ３１からＣＡＲ１３へＣＡ信号、及びランク−２のＤＲＡＭ１２に対してＯＤＴ＿ＣＡ信号それぞれを、ＷＣＬＫ信号に同期して一つのコマンドにつき二つのクロックサイクルの期間にわたって出力する。この同期は、センターアラインド（データバリッドの期間の中心にクロックエッジを与えること）により行われる。この結果、ＣＡＲ１３にＣＡ信号が入力され、ランク−２のＤＲＡＭ１２のアクティブ終端が「オン」になる。
【００４０】
次に、ＣＡＲ１３がＣＡ信号をＤＲＡＭ１２へ出力し、ランク−１のＤＲＡＭ１２はＣＡ信号をＷＣＬＫ信号の矢印で示される偶数エッジで受信する。こうして、最後のＣＡ信号を出力した半サイクル後に上記ＯＤＴ＿ＣＡ信号を「オフ」にする。
【００４１】
また、ＤＱ信号についてはランク−１のＤＲＡＭ１２にこれを書き込む場合には、ランク−２のＤＲＡＭ１２のＤＱ用アクティブ終端を「オン」にする。逆にランク−２のＤＲＡＭ１２にＤＱ信号を伝送する場合にはランク−１のＤＲＡＭのアクティブ終端を片面のみ「オン」にする。この制御はＣＡレジスタから行われる。読み出しの場合は従来のＤＤＲ−ＳＤＲＡＭと同様にＤＱストローブ信号に同期して伝送してもよいし、メモリコントローラが入力タイミング最適化機能を備えていれば、ＤＱストローブは無くてもよい。
【００４２】
次に、図６の構成図及び図７のシミュレーション波形図を併せ参照して本発明により改善された波形について説明する。
【００４３】
本発明による「Ｔ」型分岐は隣接するＤＲＡＭ１２間で形成されているので、分岐配線長は１０数ｍｍと比較的短い。このため、信号を受信するランク−１のＤＲＡＭ１２における開放端では反射が起こっても時定数が短いので、波形を大きく乱すことはなく、むしろ適度な反射によって良好な波形が得られる。
【００４４】
すなわち、アクティブ終端する個所を「Ｔ」型分岐構造で配線接続されたＤＲＡＭ１２のうち、信号を受信しない側のランク−２のＤＲＡＭ１２で終端する場合、信号を受信する側のランク−１のＤＲＡＭ１２は配線が開放端になっているので、信号反射が起こり、信号波形の立ち上がり／立下りが鋭くなって波形の改善が実現している。
【００４５】
ちなみに、図８及び図９に、信号を受信する側のランク−１のＤＲＡＭ１２も終端した場合について構成図と波形図とを示す。この場合、終端した個所は直接到達する信号に加えて反射した信号が遅れて到達するため、信号の立ち上がり及び立下りが鈍くなってしまうことが判る。
【００４６】
また、図１０の構成図による図１１のシミュレーション波形図に示されるように、信号を受信するＤＲＡＭ１２の側で終端する場合も、終端した個所は直接到達する信号に加えて反射した信号が遅れて到達するため、信号の立ち上がり及び立下りが鈍くなってしまう。
【００４７】
上記説明では、ＤＲＡＭとＣＡＲとの間におけるＣＡ信号の配線を例示しているが、ＤＲＡＭとＣＡレジスタ以外との間の信号に対する配線であってもよいことは勿論である。例えばクロック信号については、ＣＡレジスタに代わりＰＬＬ（位相同期ループ）回路が適用可能である。
【００４８】
上記説明では、図示されたブロック構成図を参照しているが、機能ブロックの入替えなどの変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、メモリモジュールの全般に適用可能なものである。
【００４９】
【実施例】
次に、図１２から図１７までを参照して上述とは異なる実施の形態について説明する。
【００５０】
この実施の形態では、図１２に示されるように、１８個のＤＲＡＭ１２が使用される。二つの追加されたＤＲＡＭ１２は二つのランク１１−１，１１−２それぞれで隣接するペアのＤＲＡＭ１２にそれぞれ積層され、積層（スタック）ＤＲＡＭを形成している。この構成では、図１３に示されるように、メモリ群を構成する相手の通常のＤＲＡＭ１２でアクティブ終端する。また、図１４に示されるように、この構成におけるシミュレーション波形は、図７と比較すると少々鋭さを欠いているが、図９又は図１１ほどの波形の鈍化はない。
【００５１】
また、図１５では、積層ＤＲＡＭ５０における信号配線を形成する実施の形態が示されている。積層ＤＲＡＭ５０は、１枚のプリント基板５１の両面にメモリチップのＤＲＡＭ５２，５３を貼り付けた構造である。信号配線はボール端子５７から一つの配線で両面のＤＲＡＭ５２，５３それぞれのパッド５４，５５にピアホール５６を介して接続されている。
【００５２】
図１５（Ａ）では、信号層が、両面のＤＲＡＭ５２，５３それぞれのパッド５４，５５に接続されている。電圧ＶＤＤＱ層及びＶＳＳＱ層それぞれはプリント基板５１の両面それぞれに形成される。なお、このように積層ＤＲＡＭの信号線を電源層とグランド層とで挟むとストリップラインが形成されるので信号に載るノイズが低減される。
【００５３】
図１５（Ｂ）では、信号層が、両面のＤＲＡＭ５２，５３それぞれのパッド５４，５５に接続され、ＤＲＡＭ５２，５３の一方、例えばＤＲＡＭ５３の側で外部接続される。電圧ＶＤＤＱ層及びＶＳＳＱ層のそれぞれはプリント基板５１の内層に形成される。また、このように、電源層とグランド層とを隣接させることにより、電源とグランドとの間のループインダクタンスが小さくなり電源及びグランドにおけるノイズが低減される。
【００５４】
図１６は、積層ＤＲＡＭ５０のＣＡ信号を取出す配線について示している。図１５（Ａ）に示されるように、積層ＤＲＡＭ５０のＣＡ信号をパッケージ基板５１の内層からモジュール基板６１に取出すと共に、パッケージ基板６２の内層から積層ＤＲＡＭ５０の裏面に設けられるＤＲＡＭ６３のＣＡ信号をモジュール基板６１に取出している。すなわち、ＣＡ信号配線は一つの配線で両面のＤＲＡＭ５０，６３に接続されている。また、積層ＤＲＡＭが接続されているＣＡ信号配線は負荷が重くなり、遅延時間が少し大きくなるので、他の構造のＣＡ信号配線より、少し短くして他のＣＡ信号とタイミングを合わせるとよい。
【００５５】
図１７は、積層ＤＲＡＭ５０のＤＱ信号を取出す配線について示している。積層ＤＲＡＭ５０と裏面のＤＲＡＭ６３との配置は図１６と同一である。しかし、ＤＱ信号はＤＲＡＭ５２，５３，６３それぞれのパッドから単独に取出される。すなわち、ＤＱ信号配線は１つの配線で片面のＤＲＡＭのパッドに接続されていることになる。
【００５６】
次に、図１８を参照して図１２とは異なるＥＣＣ付きの１８個のＤＲＡＭを使用する実施の形態について説明する。
【００５７】
図示されるように、メモリモジュール７０でのランク７１の構成は、モジュール基板の表裏面それぞれに９個ずつ通常のＤＲＡＭ７２が搭載される。搭載されるＤＲＡＭ７２の５番目に当たる中央のＤＲＡＭ７２のみ、表裏面それぞれがランク−１及びランク−２それぞれに対応している。ここで、１番から９番までと表面側「Ａ」と裏面側「Ｂ」としてＤＲＡＭにこれらを付与することとする。
【００５８】
従って、ＤＲＡＭ１Ａ、１Ｂ、３Ａ、３Ｂ、５Ｂ、６Ａ、６Ｂ、８Ａ、及び８Ｂをランク−１とする。また、ＤＲＡＭ２Ａ、２Ｂ、４Ａ、４Ｂ、５Ａ、７Ａ、７Ｂ、９Ａ、及び９Ｂをランク−２とする。中央部分のペアは、ランク−１のＤＲＡＭ５Ｂ、６Ａ、及び６Ｂとランク−２のＤＲＡＭ７Ａ、７Ｂとであり、また、ランク−１のＤＲＡＭ３Ａ、３Ｂとランク−２のＤＲＡＭ４Ａ、４Ｂ、及び５Ａとである。これらは、上述と同様に「Ｔ」型分岐を構成する。
【００５９】
勿論、ＣＡＲ７３からランク−１のＤＲＡＭ７２にＣＡ信号を伝送する場合、ランク−２のＤＲＡＭ７２のＣＡ用アクティブ終端を「オン」にする。逆に、ランク−２のＤＲＡＭ７２にＣＡ信号を伝送する場合にはランク−１のＤＲＡＭ７２の片面のみのＣＡ用アクティブ終端を「オン」にする。またこの例を実施する場合、図示されるようにＣＡＲ７３をＤＲＡＭ７２の下に配置するとよい。この場合、メモリモジュール７０のＣＡ信号端子からの「Ｔ」型分岐が大きくなるので、配線インピーダンス整合用の抵抗Ｒ（＝Ｚｍ−Ｚ０／２）を挿入する。ここで「Ｚｍ」はマザーボード配線の特性インピーダンスであり、更に「Ｚ０」はメモリモジュール配線の特性インピーダンスである。これによりＣＡＲ７３とＤＲＡＭ７２との間の配線長が短くでき、かつ信号伝播時間が短くなるので、より高速クロック化に対応することもできる。
【００６０】
次に、図１９を参照して図１２及び図１８とは異なるＥＣＣ付きの１８個のＤＲＡＭを使用する実施の形態について説明する。
【００６１】
図示されるように、メモリモジュール８０でのランク８１の構成は、上記図１８と同様、モジュール基板の表裏面それぞれに９個ずつ通常のＤＲＡＭ８２が搭載される。９個のＤＲＡＭ８２は隣接する３個ずつのメモリ群を隣接するランク−１，−２に属するものとする。また、３個のうちの中央に位置するＤＲＡＭ８２は、表裏面それぞれがランク−１及びランク−２それぞれに対応させる。ここで、１番から９番までと表面側を「Ａ」とし裏面側を「Ｂ」としてＤＲＡＭにこれらを付与することとする。
【００６２】
従って、図示されるＣＡ信号配線は、ＤＲＡＭ１Ａ〜３Ａ，１Ｂ〜３ＢからＣＡＲ８３−１に接続され、かつ、ＤＲＡＭ７Ａ〜９Ａ，７Ｂ〜９ＢからＣＡＲ８３−２に接続される。また、ＤＲＡＭ４Ａ〜６Ａ，４Ｂ〜６ＢからのＣＡ信号配線は、ＣＡＲ８３−１又はＣＡＲ８３−２に接続される。勿論、適宜、ＣＡＲ８３−１，８３−２の両者に接続してもよい。この構成においては、三つのＤＲＡＭ８２で構成されるランク８１のペアグループそれぞれの配線形状を同一にして配線長のばらつきを抑えることができるので、ペアグループ間の波形のばらつきが低減される。
【００６３】
次に、図２０を参照してＥＣＣ付きで９個のＤＲＡＭを使用する実施の形態について説明する。
【００６４】
図示されるように、メモリモジュール９０でのランク９１の構成は、上記図１２において、モジュール基板の表裏面のランク−１部分のみに積層ＤＲＡＭ９３を含む９個の通常ＤＲＡＭ９２が搭載され、ランク−２の部分ではペアになるＤＲＡＭの代わりに固定抵抗Ｒｆを備えて終端回路としている。ＣＡＲ９４の配置及び信号の配線は図１２と同一でよい。
【００６５】
次に、図２１を参照してクロック信号の配線に関する実施の形態について説明する。すなわち、上述したように、ＣＡレジスタの代わりに、各ＤＲＡＭに接続されるクロック信号をＰＬＬ１０１からとってもよい。その際には、クロック信号配線は隣接ＤＲＡＭ間をペアとする「Ｔ」型分岐配線で構成し、それぞれ、信号を受信しない方のＤＲＡＭで終端することになる。
【００６６】
次に、メモリシステムにおけるタイミングマージンについて検証する。
【００６７】
上述したように、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は内層配線が用いられ、メモリコントローラから遠い側のメモリモジュールへの信号配線は表層配線が用いられる。
【００６８】
本発明のメモリシステムでは二つのメモリモジュールへ同時にアクセスする。そこで、メモリコントローラから距離の違う二つのメモリモジュールへ同じ信号伝播時間を有する配線を用いてアクセスすると読み出しの際にメモリコントローラへの信号入力タイミングに差が出る。従って、タイミングマージンを削減してしまうこととなる。
【００６９】
ところが一般に表層配線での信号伝播時間は６ｎｓ／ｍ程度であり、一方、内層配線での信号伝播時間は７ｎｓ／ｍ程度である。すなわち、内層配線の方が表層配線より信号伝播時間が大きい。また、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は１００ｍｍ程度、メモリコントローラからメモリコントローラに遠い側のメモリモジュールへの信号配線は１２０ｍｍ程度である。従って、メモリコントローラからメモリコントローラに近い側のメモリモジュールへの信号配線は内層配線が用い、メモリコントローラからメモリコントローラに遠い側のメモリモジュールへの信号配線は表層配線が用いられている。この結果、メモリコントローラと２つのメモリモジュールとの間における信号伝播時間がほぼ同じにでき、読み出しの際のメモリコントローラにおける入力タイミングマージンの削減を小さくできる。
【００７０】
次に、図２２を参照して図４に示したとは異なるメモリシステムの構造について説明する。メモリコントローラ１１３と二つのメモリモジュール１１０（１）及びメモリモジュール１１０（２）それぞれのＣＡＲとの間におけるＣＡ信号配線を「Ｔ」型分岐で構成してもよい。このような構成によりメモリコントローラ１１３のピン数又は配線数が少なくなるので、コスト低減が可能となる。
【００７１】
次に、図２３及び図２４を併せ参照してＯＤＴ＿ＣＡ信号の伝搬回路について説明する。
【００７２】
図示されるように、メモリコントローラ１３０から受けるＯＤＴ＿ＣＡ（ＣＡ用アクティブ終端制御）信号は、メモリモジュール１２０内のＤＲＡＭ１２１内でラッチ回路１２２に接続する。ラッチ回路１２２の出力信号をＯＤＴ＿ＣＡ用アクティブ終端制御信号とする。最初、ＯＤＴ＿ＣＡ信号がレベルＬからレベルＨに遷移している間、終端回路１２３はグランドに終端する。次いで、ＯＤＴ＿ＣＡ信号がレベルＨに達した際に終端回路１２３は電圧ＶＤＤＱに終端する。次いで、ＯＤＴ＿ＣＡ信号がレベルＨからレベルＬに遷移している間も、終端回路１２３は電圧ＶＤＤＱに終端し、ＯＤＴ＿ＣＡ信号がレベルＬに達した際に終端回路１２３はグランドに終端する。
【００７３】
また、信号反射によるノイズを低減するために、メモリコントローラ１３０のＯＤＴ＿ＣＡ信号出力回路１３１の出力抵抗ＲｏｎはＯＤＴ＿ＣＡ信号配線の特性インピーダンスＺ０と整合させ、抵抗値「Ｒｏｎ＝Ｚ０」として出力端の終端も併せて実施する。
【００７４】
このように、ＯＤＴ＿ＣＡ信号を信号レベルに応じて電源電圧レベルＨ又はグランドレベルＬにラッチし、レベルＨにラッチされた場合にはグランド側，またレベルＬにラッチされた場合には電源電圧レベル側それぞれのＯＤＴ＿ＣＡ用アクティブ終端１２４を「オフ」するのでＯＤＴ＿ＣＡ用アクティブ終端１２４には電流が流れず、ＤＲＡＭ１２１の消費電力を削減することができる。
【００７５】
上記説明では、信号をシングルエンド信号として記述したが、差動信号であってもよい。
【００７６】
【発明の効果】
以上説明したように本発明のメモリモジュールによれば、高速信号での書込み読み出しに対しても波形の乱れを抑圧でき、確実にメモリの機能を達成できるという効果を得ることができる。
【００７７】
その理由は、本発明によるメモリモジュールでは、一つは表裏面または隣接するような接近した位置のＤＲＡＭをメモリ群に形成し、更に隣接するメモリ群のＤＲＡＭをペアとする「Ｔ」型分岐構造によりＣＡＲなどの内部デバイスと接続する配線形状を有しているので、分岐配線長が短い。また他の一つは、ペアを形成する二つのランクの受信側を開放端とし、受信しない側でアクティブ終端しているので反射を小さく抑えている。この結果、反射による波形への影響を極めて少なくできるからである。
【図面の簡単な説明】
【図１】本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図２】（Ａ）は本発明に適用可能なＶＴＴタイプのアクティブ終端回路の一形態を示す図、また（Ｂ）は本発明に適用可能なセンタータップタイプのアクティブ終端回路の一形態を示す図である。
【図３】本発明のメモリシステムに対応する構造の実施の一形態を説明する図である。
【図４】本発明のメモリシステムにおける信号配線の実施の一形態を示す図である。
【図５】本発明のメモリモジュールにおける動作の実施の一形態を説明するタイムチャートである。
【図６】本発明のメモリモジュールに対応する「Ｔ」型分岐構造の実施の一形態を示す模式図である。
【図７】図６の計測点におけるシミュレーション波形の一形態を示す図である。
【図８】図６において全てのＤＲＡＭでアクティブ終端した場合の実施の一形態を示す模式図である。
【図９】図８の計測点におけるシミュレーション波形の一形態を示す図である。
【図１０】図６においてアクティブ終端を信号受信側のＤＲＡＭに移動した場合の実施の一形態を示す模式図である。
【図１１】図１０の計測点におけるシミュレーション波形の一形態を示す図である。
【図１２】図１において二つのＤＲＡＭを積層化し１８個搭載とした場合のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図１３】図１２に示す本発明のメモリモジュールに対応する「Ｔ」型分岐構造の実施の一形態を示す模式図である。
【図１４】図１３の計測点におけるシミュレーション波形の一形態を示す図である。
【図１５】図１２の積層ＤＲＡＭのパッケージ基板における信号線の配線形状の一形態を示す図である。
【図１６】図１２におけるＣＡ信号線の配線形状の一形態を示す図である。
【図１７】図１２におけるＤＱ信号線の配線形状の一形態を示す図である。
【図１８】図１２とは異なる１８個のＤＲＡＭを搭載した場合の本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図１９】図１２または図１８とは異なる１８個のＤＲＡＭを搭載した場合の本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図２０】図１，１２，１８、または図１９とは異なる本発明のメモリモジュールにおけるブロック配線と構造との実施の一形態を示す図である。
【図２１】本発明のメモリモジュールにおけるクロック信号線の配線に対する実施の一形態を示す図である。
【図２２】図４とは異なる本発明のメモリシステムにおけるブロック配線の実施の一形態を示す図である。
【図２３】本発明のメモリシステムにおけるＣＡ用アクティブ終端制御回路の実施の一形態を示す図である。
【図２４】図２３に示される本発明のメモリモジュールにおける動作の実施の一形態を説明するタイムチャートである。
【図２５】従来のメモリモジュールにおけるブロック配線の一例を示す図である。
【図２６】図２５におけるシミュレーション波形の一例を示す図である。
【符号の説明】
１０、４０、７０、８０、９０、１００、１１０、１２０ メモリモジュール
１１、７１、８１、９１ ランク
１２、５２、５３、６３、７２、８２、９２、１２１ ＤＲＡＭ
１３、７３、８３、９４、１２５ ＣＡＲ（コマンドアドレスレジスタ）
１４、１５、１１２ 終端抵抗
３０ マザーボード
３１、１１３、１３０ メモリコントローラ
３２ コネクタ
４１、５０、９３ 積層ＤＲＡＭ
５１ プリント基板
５４、５５ パッド
５６ ピアホール
６１ モジュール基板
６２ パッケージ基板
６４ 応力緩衝材もしくは熱伝導材
１０１、１１１ ＰＬＬ（位相同期ループ）
１２２ ラッチ回路
１２３ 終端回路
１２４ ＯＤＴ＿ＣＡ用アクティブ終端
１３１ ＯＤＴ＿ＣＡ信号出力回路
Claims (14)
- コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップとを搭載し、前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュールにおいて、それぞれが相互に表裏面または隣接する近傍に配置する複数の前記メモリチップにより形成されるメモリ群を二つのランクに構成して、隣接する二つのメモリ群を一組として、一つのメモリ群に二つもしくは三つ、または二つのメモリ群に四つまたは五つのメモリチップを配置し、前記レジスタに対応する複数のメモリ群へ接続するコマンドアドレス信号配線を、隣接する二つのメモリ群を組にして「Ｔ」型分岐構造と成し、この一組のメモリ群同士ではアクセスしない方の前記ランクに属するメモリ群のメモリチップのみのコマンドアドレス信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項１において、データ信号配線は、前記組を成すランクそれぞれのメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組のメモリ群同士ではアクセスしない方のランクのメモリチップのみのデータ信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項１において、コマンドアドレス用アクティブ終端制御信号は、それぞれの前記メモリ群に対応するモジュール端子と接続配線されることを特徴とするメモリモジュール。
- 請求項１において、前記レジスタは偶数で組構成され、クロック信号配線は、前記レジスタ及びメモリチップそれぞれに接続されると共に、前記組を成すレジスタ同士及び組を成すランクそれぞれのメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組の接続配線同士では一方のみのクロック信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項１から請求項４までのうちの一つにおいて、隣接して接続が「Ｔ」型分岐構造を成す少なくとも一組のメモリ群それぞれにおける一つのメモリチップを、二つのメモリチップを積層した積層メモリチップに形成し、当該メモリ群それぞれでは、積層メモリチップ以外の一つのメモリチップにおける前記コマンドアドレス信号端子をアクティブ終端することを特徴とするメモリモジュール。
- 請求項５において、前記ランクは、それぞれが表裏面で二つの前記メモリチップを有する合計八つで四組のメモリ群に構成されており、かつ前記メモリチップは、そのうちの二つが積層メモリチップの合計１８個であり、誤り検出訂正機能を備えることを特徴とするメモリモジュール。
- 請求項５において、前記積層メモリチップは、一枚のプリント基板の両面にメモリチップを貼り付けた構造を有し、コマンドアドレス信号配線は一つの配線で両面のメモリチップのパッドに接続されており、データ信号配線は、一つの配線で片面のメモリチップのパッドに接続されており、かつ積層メモリチップの信号線を電源層及びグランド層で挟んで形成されるストリップラインを備えることを特徴とするメモリモジュール。
- 請求項１から請求項７までのうちの一つにおいて、前記レジスタは前記メモリチップの下位に配置され、かつメモリモジュールのコマンドアドレス信号端子に接続する「Ｔ」型分岐構造に挿入される配線インピーダンス整合用抵抗を備えることを特徴とするメモリモジュール。
- 請求項１において、クロック信号配線は、前記組を成すメモリ群同士を接続する「Ｔ」型分岐構造を成し、一組のメモリ群同士では一方のメモリ群のメモリチップのみで終端することを特徴とするメモリモジュール。
- 請求項１において、前記メモリチップは、コマンドアドレス用アクティブ終端制御信号のための終端回路と、コマンドアドレス用アクティブ終端制御信号をラッチする回路と、コマンドアドレス用アクティブ終端が「オン」の間、前記コマンドアドレス用アクティブ終端制御信号がラッチされた際にはコマンドアドレス用アクティブ終端制御信号のためのアクティブ終端の少なくとも一部を「オフ」する回路とを有することを特徴とするメモリモジュール。
- コマンドアドレス信号用レジスタとそれぞれがコマンドアドレス信号端子にアクティブ終端回路を有する複数のメモリチップとを搭載し、前記レジスタ及びメモリチップ相互間を内部で配線接続するメモリモジュールに用いられる前記メモリチップにおいて、コマンドアドレス用アクティブ終端制御信号のための終端回路と、コマンドアドレス用アクティブ終端制御信号をラッチする回路と、コマンドアドレス用アクティブ終端が「オン」の間、前記コマンドアドレス用アクティブ終端制御信号がラッチされた際にはコマンドアドレス用アクティブ終端制御信号のためのアクティブ終端の少なくとも一部を「オフ」する回路とを有することを特徴とするメモリチップ。
- マザーボード上に、二つの、前記請求項１から請求項１０までのうちの一つに記載されるメモリモジュールと、これらメモリモジュールにに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号はそれぞれ独立して接続されることを特徴とするメモリシステム。
- 請求項１２において、メモリコントローラと二つのメモリモジュールとの間の信号配線は、メモリコントローラに近い方のメモリモジュールとの間の配線を内層配線とし、かつメモリコントローラから遠い方のメモリモジュールとの間の配線を表層配線とすることを特徴とするメモリシステム。
- マザーボード上に、二つの、前記請求項１から請求項１０までのうちの一つに記載されるメモリモジュールと、これらメモリモジュールに搭載されるメモリチップと接続してメモリ機能を制御するメモリコントローラとを備え、各メモリモジュールと前記メモリコントローラとの信号のうち、少なくともコマンドアドレス信号及びクロック信号のうちの一方は「Ｔ」分岐構造であることを特徴とするメモリシステム。
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