KR101570180B1 - 신호 충실도를 향상시킨 반도체 메모리 모듈 및 반도체 메모리 시스템 - Google Patents

신호 충실도를 향상시킨 반도체 메모리 모듈 및 반도체 메모리 시스템 Download PDF

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Abstract

신호 충실도를 향상시킨 반도체 메모리 모듈 및 반도체 메모리 시스템이 개시된다. 상기 반도체 메모리 모듈의 일실시예에 따르면, 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드와, 상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고, 상기 제1 터미네이션 저항부는, 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 제1 입력단으로 전원전압 레벨을 제공하고, 상기 제2 터미네이션 저항부는, 제1 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항과, 제2 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 한다.

Description

신호 충실도를 향상시킨 반도체 메모리 모듈 및 반도체 메모리 시스템{Semiconductor memory module and semiconductor memory system capable of improving a signal integrity}
본 발명은 반도체 메모리 모듈 및 반도체 메모리 시스템에 관한 것으로서, 자세하게는 신호의 충실도(integrity) 특성을 향상한 반도체 메모리 모듈 및 반도체 메모리 시스템에 관한 것이다.
최근 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 반도체 메모리 장치의 일예로서 디램(DRAM)은 개인용 컴퓨터(personal computer) 또는 서버(server)로서 컴퓨터 시스템에서 널리 사용된다. 반도체 메모리 장치의 고성능화 및 고용량화를 위하여, 다수 개의 반도체 메모리 장치들이 메모리 모듈에 탑재(mounted)되고, 상기 반도체 메모리 장치들이 탑재된 메모리 모듈이 컴퓨터 시스템에 장착(installation)된다.
상기 디램(DRAM)의 일 종류로서 시스템의 클록 신호에 동기되어 동작하는 동기식 반도체 메모리 장치(SDRAM)가 있으며, 또한 상기 동기식 반도체 메모리 장치(SDRAM)의 일예로서, 시스템 클록신호의 상승 및 하강에지에 동기하여 데이터를 전달하는 DDR(double-data-rate) SDRAM가 있다. 이러한 DDR SDRAM은 동작 속도 측면에서 그 성능을 개선한 DDR2 SDRAM 및 DDR3 SDRAM 등으로 발전되어 왔다. 이러한 반도체 메모리 장치들은 서로 다른 동작특성을 가지므로, 메모리 시스템은 각각의 반도체 메모리 장치에 적합한 메모리 콘트롤러를 필요로 한다.
도 1은 일반적인 반도체 메모리 시스템을 나타내는 블록도이다. 도 1에 도시된 바와 같이 반도체 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 모듈(120)을 구비할 수 있다. 도 1에는 설명의 편의상 하나의 메모리 모듈만이 도시되었으나, 두 개 이상의 메모리 모듈이 상기 반도체 메모리 시스템(100) 내에 구비될 수 있다.
메모리 콘트롤러(110)와 메모리 모듈(120)은 반도체 메모리 시스템(100) 내에 배치되는 각종 시스템 버스를 통해 신호를 송수신한다. 일예로서, 메모리 콘트롤러(110)는 데이터 버스(DQBUS)를 통하여 메모리 모듈(120)로 기록 데이터를 제공하거나, 상기 데이터 버스(DQBUS)를 통하여 메모리 모듈(120)로부터 독출 데이터를 수신한다. 또한 메모리 콘트롤러(110)는 커맨드/어드레스 버스(CABUS)를 통하여 메모리 모듈(120)로 커맨드 신호 및/또는 어드레스 신호를 제공한다. 상기 송수신되는 신호들이 임피던스 미스매칭(impedance mismatching)에 의해 왜곡이 발생하는 것을 방지하기 위하여, 상기 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)의 종단에는 터미네이션 저항(Termination resistor, RT11, RT12)이 배치될 수 있다. 상기 메모리 콘트롤러(110), 메모리 모듈(120) 및 터미네이션 저항(RT11, RT12)은 각각 반도체 메모리 시스템(100) 내의 마더보드상에 배치된다.
메모리 모듈(120)에는 적어도 하나의 반도체 메모리 장치가 탑재될 수 있으며, 일예로서 제1 내지 제n 반도체 메모리 장치(DRAM1 내지 DRAMn)가 메모리 모듈(120)에 장착된 것이 예시된다. 각각의 반도체 메모리 장치는 데이터 출력버퍼(121), 데이터 입력버퍼(122) 및 커맨드/어드레스 입력버퍼(123)를 구비할 수 있다. 또한 메모리 모듈(120)은, 메모리 콘트롤러(110)로부터 제공된 커맨드/어드레스 신호를 일시 저장하기 위한 커맨드/어드레스 버퍼(124)를 더 구비할 수 있다. 커맨드/어드레스 버퍼(124)는 상기 제1 내지 제n 반도체 메모리 장치(DRAM1 내지 DRAMn)에 공통하게 사용되며, 메모리 콘트롤러(110)로부터 제공된 커맨드/어드레스 신호를 버퍼링하여 이를 제1 내지 제n 반도체 메모리 장치(DRAM1 내지 DRAMn)로 제공한다.
DDR SDRAM에서 데이터 또는 커맨드/어드레스 신호를 수신함에 있어서, 의사 차동 신호 방식(pseudo differential signaling)이 일반적으로 사용될 수 있다. 상기 방식에 따르면, 반도체 메모리 장치 내의 데이터 입력버퍼(122)는 입력 데이터와 데이터용 기준전압(VREF_DQ)을 수신하고, 상기 입력 데이터와 기준전압(VREF_DQ) 사이의 전압 차이를 증폭하여 내부 입력 데이터(DIN)를 발생한다. 또한 커맨드/어드레스 입력버퍼(123)는 커맨드/어드레스 신호와 커맨드/어드레스용 기준전압(VREF_CA)을 수신하고, 상기 입력 데이터와 기준전압(VREF_CA) 사이의 전압 차이를 증폭하여 내부 커맨드/어드레스 신호(CAI)를 발생한다. 상기 입력 데이터와 커맨드/어드레스 신호는 시스템 버스를 통하여 메모리 콘트롤러(110)로부터 제공될 수 있다.
한편 상기 데이터용 기준전압(VREF_DQ)과 커맨드/어드레스용 기준전압(VREF_CA)은 메모리 콘트롤러(110)로부터 제공되거나, 또는 소정의 전원전압을 이용하여 메모리 모듈(120) 내에서 생성될 수 있다. 상기 기준전압들이 시스템 버스를 통하여 제공되는 경우, 데이터 출력버퍼 등이 동작할 때 커맨드/어드레스 입력버퍼로 제공되는 기준전압(VREF_CA)에 노이즈가 발생할 수 있으며, 이와 같은 영향을 감소하기 위하여 데이터용 기준전압(VREF_DQ)을 전달하기 위한 버스와 커맨드/어드레스용 기준전압(VREF_CA)을 전달하기 위한 버스가 서로 구분되어 배치될 수 있다.
DDR2, DDR3 등의 DDR 계열의 반도체 메모리 장치는 동작 속도가 계속 증가하고 그 구동전압이 낮아지고 있으므로, 메모리 시스템(100) 내에서 메모리 콘트롤러(110)와 메모리 모듈(120) 사이에 전달되는 신호의 충실도를 안정적으로 확보하는 것이 중요하다. 신호의 충실도를 위하여 터미네이션 수단이 일반적으로 사용되고 있는데, 그러나 종래의 경우에는 마더보드 상에서 일반적인 터미네이션 저항을 데이터 버스(DQBUS)나 커맨드/어드레스 버스(CABUS) 등의 시스템 버스에 연결하거나, 단순히 메모리 장치 내에 부가적인 터미네이션 저항(미도시)을 배치하는 방식이 이용되고 있다. 또한, 상기 터미네이션 수단은 데이터 입력버퍼로 제공되는 데이터용 기준전압(VREF_DQ)과 커맨드/어드레스 입력버퍼로 제공되는 커맨드/어드레스용 기준전압(VREF_CA)과는 무관하게 배치되고 있으며, 이러한 방식은 DDR3 및 그 이전의 반도체 메모리 시스템에서 신호의 충실도 측면에서 어느정도 유용할 수는 있다.
그러나, DDR3 이후의 반도체 메모리 장치를 사용하는 메모리 시스템에서는 데이터 전송 속도가 더 증가하게 되고 또한 구동전압이 더 낮아지게 되므로, 단순히 종래의 경우와 같은 일반적인 방안을 사용함에 의하여 신호의 충실도를 충분히 확보하는 것에 한계가 발생한다. 이에 따라 DDR3 이후의 반도체 메모리 장치를 이용하는 시스템에서는 신호의 충실도를 확보하기 위한 보다 구체적인 방안이 도출될 필요가 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 모듈은, 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드와, 상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고, 상기 제1 터미네이션 저항부는, 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 제1 입력단으로 전원전압 레벨을 제공하고, 상기 제2 터미네이션 저항부는, 제1 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항과, 제2 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 메모리 모듈은, 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드와, 상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고, 상기 제1 터미네이션 저항부는, 접지전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 제1 입력단으로 접지전압 레벨을 제공하고, 상기 제2 터미네이션 저항부는, 제1 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항과, 제2 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 모듈은, 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 두 개의 메모리 장치가 장착된 메모리 모듈 보드와, 상기 적어도 두 개의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고, 상기 제1 터미네이션 저항부는, 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 데이터 입력버퍼의 제1 입력단으로 전원전압 레벨을 제공하고, 상기 제2 터미네이션 저항부는, 상기 전원전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항을 구비하여 상기 커맨드/어드레스 입력버퍼의 제1 입력단으로 상기 전원전압 레벨을 제공하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 모듈은, 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 두 개의 메모리 장치가 장착된 메모리 모듈 보드와, 상기 적어도 두 개의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고, 상기 제1 터미네이션 저항부는, 접지전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 데이터 입력버퍼의 제1 입력단으로 접지전압 레벨을 제공하고, 상기 제2 터미네이션 저항부는, 상기 접지전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항을 구비하여 상기 커맨드/어드레스 입력버퍼의 제1 입력단으로 상기 접지전압 레벨을 제공하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 반도체 메모리 모듈은, 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입 력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드와, 상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스 및 상기 메모리 모듈 보드에 배치되며, 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고, 상기 데이터 입력버퍼의 제1 입력단은 상기 제1 터미네이션 저항부의 터미네이션 타입에 기반하는 제1 신호 스윙 레벨을 가지고, 상기 커맨드/어드레스 입력버퍼의 제1 입력단은 상기 제2 터미네이션 저항부의 터미네이션 타입에 기반하는 제2 신호 스윙 레벨을 가지며, 상기 제1 기준전압은 상기 제1 신호 스윙 레벨에 대응하는 제1 레벨을 가지며, 상기 제2 기준전압은 상기 제2 신호 스윙 레벨에 대응하는 제2 레벨을 가지고, 상기 제1 기준전압 및 제2 기준전압 중 적어도 하나는 상기 제1 및 제2 터미네이션 저항부의 터미네이션 타입에 기반하여 캘리브레이션(calibration)이 수행된 전압인 것을 특징으로 한다.
상기한 바와 같은 본 발명의 반도체 메모리 모듈 및 반도체 메모리 시스템에 따르면, 터미네이션 수단에 따라 의사 차동 방식에 사용되는 기준전압의 레벨을 상호 관련시킴으로써, 메모리 시스템 내에서 전송되는 데이터, 커맨드/어드레스 신호 등의 충실도를 향상시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다. 도 2에 도시된 바와 같이 상기 반도체 메모리 시스템(1000)은 적어도 하나의 메모리 장치(1110_1 내지 1110_n)가 메모리 모듈 보드(module board) 상에 배치된 메모리 모듈(1100)과 상기 메모리 모듈(1100)과 데이터 및 커맨드/어드레스를 통신하는 메모리 콘트롤러(1200)를 구비한다. 또한 반도체 메모리 시스템(1000)은 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CAQBUS) 등을 포함하는 시스템 버스를 더 구비한다. 또한 도 2에 도시된 바와 같이 메모리 모듈(1100)이 메모리 콘트롤러(1200)로부터 하나 이상의 기준전압을 수신하는 경우, 상기 시스템 버스는 데이터용 기준전압 버스(VrefDQBUS, 이하, 제1 시스템 버스) 및 커맨드/어드레스용 기준전압 버스(VrefCABUS, 이하, 제2 시스템 버스) 등을 더 구비할 수 있다. 도시되지는 않았으나 데이터용 기준전압(VrefDQ)과 커맨드/어드레스용 기준전압(VrefCA)은, 소정의 전원전압을 이용하여 메모리 모듈(1100) 내에서(또는 메모리 장치(1110_1 내지 1110_n) 내에서) 생성될 수 있다.
메모리 모듈(1100)은 적어도 하나(일예로서, n 개)의 메모리 장치(1110_1 내지 1110_n)를 구비하며, 각각의 메모리 장치는 데이터를 저장하기 위한 메모리로서 동기형 DRAM(SDRAM)을 포함할 수 있다. 또한 각각의 메모리 장치는 데이터를 입출력하기 위한 데이터 입출력 버퍼(DQ In/Out, 1111)와, 커맨드/어드레스 신호를 수신하기 위한 커맨드/어드레스 입력버퍼(1112)와, 상기 데이터 입출력 버퍼(DQ In/Out, 1111)에 연결되는 제1 터미네이션 저항부(1113)를 구비할 수 있다. 도 2에 도시되지는 않았으나 제2 내지 제n 메모리 장치(1110_2 내지 1110_n) 또한 각각 데이터 입출력 버퍼, 커맨드/어드레스 입력버퍼 및 제1 터미네이션 저항부를 구비할 수 있다.
한편 상기 메모리 모듈(1100)은 커맨드/어드레스 버스(CABUS)에 연결되어 상기 메모리 콘트롤러(1200)로부터 제공되는 커맨드/어드레스 신호를 일시 저장하고, 상기 커맨드/어드레스 신호를 적어도 하나의 메모리 장치(1110_1 내지 1110_n)로 제공하기 위한 커맨드/어드레스 버퍼(CA 버퍼, 1120)를 더 구비할 수 있다. 커맨드/어드레스 버퍼(1120)는 메모리 모듈(1100) 내에 구비되는 내부 커맨드/어드레스 버스(I_CABUS)를 통하여 상기 커맨드/어드레스 신호를 적어도 하나의 메모리 장치(1110_1 내지 1110_n)로 제공한다. 한편 메모리 모듈(1100)은 상기 내부 커맨드/어드레스 버스(I_CABUS)에 연결되는 적어도 하나의 제2 터미네이션 저항부(1130)를 더 구비할 수 있다. 일예로서, 상기 내부 커맨드/어드레스 버스(I_CABUS)의 양쪽 끝단에 연결되는 두 개의 제2 터미네이션 저항부(1130)가 상기 메모리 모듈(1100)에 구비될 수 있다.
근래 데이터 및/또는 커맨드/어드레스 신호의 충실도(integrity)가 저하되는 문제를 개선하기 위하여 메모리 장치 내에 일반적인 터미네이션 수단을 배치하는 방안이 고려되어 왔다. 또한 의사 차동 신호 전송방식(pseudo differential signaling)에 의하여 데이터 및 커맨드/어드레스 신호를 통신하는 경우, 시스템 버스를 통해 제공되는 데이터용 기준전압 및/또는 커맨드/어드레스용 기준전압에 발생하는 노이즈를 감소하기 위하여 제1 시스템 버스(VrefDQBUS)와 제2 시스템 버스(VrefCABUS)를 구분하여 배치하는 방안이 고려되어 왔다. 그러나, 동작 속도가 더욱 증가하고 구동전압이 낮아지는 DDR3 이후의 DRAM에서는 상기와 같은 일반적인 방안에 의해 신호의 충실도(integrity)를 충분히 확보하기 어렵다.
본 발명의 일실시예에 따르면, DDR3 이후의 DRAM에서 메모리 콘트롤러와 메모리 모듈 사이에 통신되는 신호의 특성을 향상하기 위하여, 메모리 모듈에 구비되는 터미네이션 수단과 데이터용 및 커맨드/어드레스용 기준전압들의 상호 연관된 구체적인 구성을 개시한다. 이와 같은 본 발명의 일실시예에 따른 반도체 메모리 시스템(1000)의 구체적인 특징을 도 3을 참조하여 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 모듈을 나타내는 회로도이다. 도 3에 도시된 바와 같이 상기 메모리 모듈(1100)은 적어도 하나의 메모리 장치(1110_1 내지 1110_n)를 구비하며, 또한 메모리 모듈(1100) 내에서 커맨드/어드레스 신호(CA)를 전달하는 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부(1130)를 구비한다. 상기 메모리 장치에 구비될 수 있는 구성을 설명함에 있어서 제1 반도체 메모리 장치(1110_1)를 참조하여 설명한다.
반도체 메모리 장치(1110_1)는 데이터 출력버퍼(1111_1), 데이터 입력버퍼(1111_2) 및 커맨드/어드레스 입력버퍼(1112)를 구비할 수 있다. 데이터 출력버퍼(1111_1)는 메모리 장치 내부에서 독출된 데이터(DO)를 버퍼링하여 외부로 출력한다. 데이터 입력버퍼(1111_2)는 제1 입력단을 통하여 외부의 데이터(DQ)를 수신하고 제2 입력단을 통하여 데이터용 기준전압(VrefDQ, 이하 제1 기준전압)을 수신하며, 차동 신호 방식(differential signalling)에 기반하여 내부 데이터(DI)를 발생할 수 있다. 상기 데이터 출력버퍼(1111_1)의 출력단과 데이터 입력버퍼(1111_2)의 제1 입력단은 서로 연결될 수 있다. 또한 커맨드/어드레스 입력버퍼(1112)는 제1 입력단을 통해 메모리 모듈(1100) 내에 구비되는 커맨드/어드레스 버퍼(미도시)로부터 커맨드/어드레스 신호(CA)를 수신하고, 제2 입력단을 통하여 커맨드/어드레스용 기준전압(VrefCA, 이하 제2 기준전압)을 수신하며, 차동 신호 방식에 기반하여 내부 커맨드/어드레스 신호(CAI)를 발생할 수 있다.
커맨드/어드레스 신호(CA)를 수신함에 있어서, 도 2에 도시된 바와 같은 RDIMM(Registered Dual In-line Memory Module) 등의 경우, 모듈 내에 CA 버퍼(1120)를 구비하고, 상기 CA 버퍼(1120)를 통하여 커맨드/어드레스 신호(CA)를 버퍼링한다. 반면에, UDIMM(Un-buffered Dual In-line Memory Module) 등의 경우, 플라이 바이(Fly-by) 구조를 통해 직렬 통신 방식으로 커맨드/어드레스 신호(CA)를 각 메모리 장치로 제공한다. 또한 상기 제1 기준전압(VrefDQ) 및 제2 기준전압(VrefCA)은 메모리 콘트롤러(1200)에서 시스템 버스를 통해 제공되는 기준전압일 수 있으며, 또는 전원전압을 이용하여 메모리 모듈(1100) 내의(또는 메모리 장치 내의) 기준전압 발생부(미도시)에서 발생된 기준전압일 수 있다.
반도체 메모리 장치(1110_1)는 제1 터미네이션 저항부(1113)를 더 구비하며, 상기 제1 터미네이션 저항부(1113)는 데이터 입력버퍼(1111_2)의 제1 입력단에 연결된다. 또한 제2 터미네이션 저항부(1130)는 반도체 메모리 장치(1110_1)의 외부에 배치되며 또한 메모리 모듈(1100) 내에 배치된다. 제2 터미네이션 저항부(1130)는 커맨드/어드레스 입력버퍼(1112)의 제1 입력단에 연결된다.
바람직하게는, 제1 터미네이션 저항부(1113)와 제2 터미네이션 저항부(1130)는 서로 다른 저항구조를 갖는 다른 타입의 터미네이션 수단으로 이루어진다. 일예로서, 제1 터미네이션 저항부(1113)는 병렬 터미네이션 방식(Parallel termination)이 사용될 수 있으며, 제1 터미네이션 저항부(1113)는 전원전압(VDDQ)과 데이터 입력버퍼(1111_2)의 제1 입력단 사이에 연결되는 제1 저항(R11)을 구비할 수 있다. 하나의 저항으로 도시되었으나, 상기 제1 터미네이션 저항부(1113)는 데이터 입력버퍼(1111_2)의 제1 입력단 사이에 병렬하게 연결되는 복수의 저항들을 구비할 수도 있다.
한편 제2 터미네이션 저항부(1130)는 센터 탭 터미네이션 방식(Center tap termination, CTT)이 사용될 수 있으며, 제2 터미네이션 저항부(1130)는 전원전압(VDDQ)과 커맨드/어드레스 입력버퍼(1112)의 제1 입력단 사이에 연결되는 제2 저항(R12)과, 커맨드/어드레스 입력버퍼(1112)의 제1 입력단과 접지전압(GND) 사이에 연결되는 제3 저항(R13)을 구비할 수 있다. 상기 제2 저항(R12)과 제3 저항(R13)은 동일한 저항값을 가질 수 있다. 또한 상기 제1 저항(R11)에 연결되는 전원전 압(VDDQ)과 제2 저항(R12)에 연결되는 전원전압(VDDQ)은 서로 동일한 값일 수 있으며 또는 다른 값일 수도 있다.
적어도 하나의 반도체 메모리 장치(1110_1 내지 1110_n) 각각은 서로 구분되는 버스를 통하여 데이터를 수신하며, 바람직하게는 제1 터미네이션 저항부(1113)는 각각의 반도체 메모리 장치 내에 배치되는 온 다이 터미네이션(On Die Termination, ODT)으로 구현된다. 또한 적어도 하나의 반도체 메모리 장치(1110_1 내지 1110_n)는 공통의 내부 커맨드/어드레스 버스를 통하여 커맨드/어드레스 신호를 수신하며, 바람직하게는 제2 터미네이션 저항부(1130)는 적어도 하나의 반도체 메모리 장치(1110_1 내지 1110_n)의 외부에 배치된다.
데이터 입력버퍼(1111_2)의 제1 입력단은 제1 터미네이션 저항부(1113)를 통하여 전원전압(VDDQ)으로 프리차지되어 있으므로, 제1 터미네이션 저항부(1113)에서 소모되는 전력을 감소시킬 수 있다. 또한 반도체 메모리 장치와 데이터를 제공하는 시스템 버스를 서로 연결하는 버스는, 각각의 반도체 메모리 장치마다 서로 구분되어 배치된다. 이에 따라, 시스템 버스로부터 각각의 반도체 메모리 장치로 데이터를 전달하는 버스의 길이가 서로 유사하다. 이에 따라, 반도체 메모리 장치 각각의 데이터 입력버퍼(1111_2)의 제1 입력단은 그 신호 스윙 특성이 서로 유사하다.
한편, 데이터 입력을 위한 제1 터미네이션 저항부(1113)와 커맨드/어드레스 신호 입력을 위한 제2 터미네이션 저항부(1130)의 타입이 서로 다르기 때문에, 데이터 입력버퍼(1111_2)의 제1 입력단의 신호 스윙 특성과 커맨드/어드레스 입력버 퍼(1112)의 제1 입력단의 신호 스윙 특성은 서로 다르다. 즉, 데이터 입력버퍼(1111_2)의 제1 입력단은 제1 터미네이션 저항부(1113)의 저항 배치 타입에 대응하는 신호 스윙 특성을 갖는다. 또한, 커맨드/어드레스 입력버퍼(1112)의 제1 입력단은 제2 터미네이션 저항부(1130)의 저항 배치 타입에 대응하는 신호 스윙 특성을 갖는다. 상기와 같은 신호 스윙 특성에 대응하여, 메모리 모듈(1100)에 제공되는 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)은 그 레벨이 서로 다른 값을 갖도록 설정한다. 제1 기준전압(VrefDQ)은 데이터 입력버퍼(1111_2)의 제1 입력단의 신호 스윙 레벨에 대응하는 제1 전압레벨을 가지며, 제2 기준전압(VrefCA)은 커맨드/어드레스 입력버퍼(1112)의 제1 입력단의 신호 스윙 레벨에 대응하는 제2 전압레벨을 갖도록 한다.
일예로서, 상기 제1 저항(R11)과 제2 저항(R12)이 동일한 전원전압(VDDQ)에 연결되는 경우에서의 데이터 입력버퍼(1111_2)의 제1 입력단과 커맨드/어드레스 입력버퍼(1112)의 제1 입력단의 구체적인 신호 스윙 특성은 다음과 같다.
제1 터미네이션 저항부(1113)가 병렬 터미네이션 방식(Parallel termination)인 경우, 대기 상태(Standby state)에서 데이터 입력버퍼(1111_2)의 제1 입력단은 전원전압(VDDQ) 레벨로 프리차지되며, 데이터 입력에 따라 데이터 입력버퍼(1111_2)의 제1 입력단은 하이 레벨에서 로우 레벨로 변동하는 스윙폭을 갖는다. 상기 하이 레벨은 전원전압(VDDQ)에 대응하며, 상기 로우 레벨은 상기 전원전압의 절반(VDDQ/2)과 접지전압(GND) 사이에 대응한다. 반면, 제2 터미네이션 저항부(1130)가 센터 탭 터미네이션 방식(CTT)인 경우, 커맨드/어드레스 입력버 퍼(1112)의 제1 입력단은 전원전압의 절반(VDDQ/2)을 기준으로 상하 대칭인 스윙폭을 갖는다.
상기와 같이 데이터 입력버퍼(1111_2)의 제1 입력단의 스윙 레벨은 커맨드/어드레스 입력버퍼(1112)의 제1 입력단의 스윙 레벨에 비하여 큰 값을 갖는다. 이에 대응하여, 데이터 입력버퍼(1111_2)의 제2 입력단으로 제공되는 제1 기준전압(VrefDQ)의 레벨을 상기 전원전압(VDDQ)과 제2 기준전압(VrefCA) 사이의 값을 갖도록 설정한다. 일예로서, 데이터를 구동하는 드라이버의 온 저항이 R이고 제1 저항(R11)이 2*R 일 때, 상기 로우 레벨은 VDDQ/3에 해당하는 값을 갖는다. 이 경우 상기 제1 기준전압(VrefDQ)의 레벨은 대략 2*VDDQ/3의 값을 갖도록 설정한다. 상기 제1 저항(R11)의 저항값이 다른 경우에는 제1 기준전압(VrefDQ)의 레벨을 다르게 설정할 수 있다.
한편, 앞서 언급한 바와 같이 커맨드/어드레스 입력버퍼(1112)의 제1 입력단에 연결되는 제2 터미네이션 저항부(1130)는 센터 탭 터미네이션 방식(CTT)을 가지므로, 커맨드/어드레스 입력버퍼(1112)의 제1 입력단의 신호 스윙 특성은 전압 VDDQ/2를 기준으로 하여 상하 대칭인 형태를 갖는다. 커맨드/어드레스 버퍼(1120)는 내부 커맨드/어드레스 버스를 통하여 커맨드/어드레스 신호를 전달하므로, 커맨드/어드레스 버퍼(1120)에서 물리적으로 멀리 떨어진 반도체 메모리 장치는 상대적으로 큰 로딩(loading)을 갖는다. 그러나, 상기한 바와 같이 커맨드/어드레스 입력버퍼(1112)의 제1 입력단의 신호가 전압 VDDQ/2를 기준으로 하여 대칭한 스윙 특성을 가지므로 상기와 같은 반도체 메모리 장치들 사이의 로딩차이에 의한 영향을 감 소시킬 수 있다.
도 4는 도 3에 도시된 터미네이션 저항부 방식을 이용한 반도체 메모리 시스템을 간략히 나타내는 블록도이다. 도 4에 도시된 바와 같이 메모리 모듈(1100)은 적어도 하나의 반도체 메모리 장치(일예로서, 8 개의 반도체 메모리 장치 1110_1 내지 1110_8), 커맨드/어드레스 버퍼(1120) 및 제2 터미네이션 저항부(R12, R13)를 구비하고, 각각의 반도체 메모리 장치는 온 다이 터미네이션(ODT)으로 이루어지는 제1 터미네이션 저항부를 구비한다. 각각의 반도체 메모리 장치에 구비되는 상기 제1 터미네이션 저항부(ODT)는 데이터 버스(DQBUS)에 연결되어, 각각의 반도체 메모리 장치로 입력되는 데이터에 대한 터미네이션을 수행한다. 또한 제2 터미네이션 저항부(R12, R13)는 메모리 모듈(1100) 상의 내부 커맨드/어드레스 버스의 적어도 하나의 노드에 연결될 수 있으며, 도 4에서는 그 일예로서 제2 터미네이션 저항부(R12, R13)가 내부 커맨드/어드레스 버스의 양쪽 끝단에 연결되는 것이 도시된다.
도 5는 플라이-바이 데이지 체인(fly-by daisy chain) 형태를 갖는 내부 커맨드/어드레스 버스를 채용한 메모리 모듈을 나타내는 블록도이다. 도 5에 도시된 바와 같이 내부 커맨드/어드레스 버스는 메모리 모듈의 일측에서 타측 방향으로 커맨드/어드레스 신호를 전달한다. 이에 따라 메모리 모듈(1100)에 구비되는 반도체 메모리 장치(일예로서, 제1 내지 제8 반도체 메모리 장치, 1110_1 내지 1110_8)마다 커맨드/어드레스 신호를 수신하는 버스의 길이가 서로 다르며 이에 따른 로딩 차이가 발생한다. 그러나, 상술한 바와 같이, 내부 커맨드/어드레스 버스가 센터 탭 터미네이션 방식(CTT)의 터미네이션 저항부에 연결되므로, 로딩 차이에 의한 영향을 감소시킬 수 있다.
도 6a 및 도 6b은 데이터 입력버퍼 및 커맨드/어드레스 입력버퍼의 신호 스윙 특성의 일예를 나타내는 그래프이다. 도 6a는 데이터 입력버퍼의 제1 입력단의 신호 스윙 특성을 나타내며, 도 6b는 커맨드/어드레스 입력버퍼의 제1 입력단의 신호 스윙 특성을 나타낸다.
도 6a에 도시된 바와 같이, 제1 터미네이션 저항부(1113)가 전원전압(VDDQ)에 연결되는 병렬 터미네이션 방식이고, 데이터를 구동하는 드라이버의 온 저항이 R이고 제1 저항(R11)이 2*R 일 때, 데이터 입력버퍼(1111_2)의 제1 입력단은 전원전압(VDDQ)에 해당하는 하이 레벨과 VDDQ/3에 해당하는 로우 레벨을 갖는 신호 스윙 특성을 갖는다. 상기 로우 레벨은 제1 터미네이션 저항부(1113)에 구비되는 저항 값에 따라 달라질 수 있으며, 바람직하게는 VDDQ/2와 접지전압(GND) 사이의 레벨을 갖는다. 이 경우, 제1 기준전압(VrefDQ)의 레벨을 전원전압(VDDQ)과 VDDQ/2 사이의 값(또는 전원전압(VDDQ)과 제2 기준전압(VrefCA) 사이의 값)으로 설정한다.
한편 도 6b에 도시된 바와 같이, 제2 터미네이션 저항부(1130)가 전원전압(VDDQ)과 접지전압(GND) 사이에 직렬하게 연결된 저항을 갖는 센터 탭 터미네이션 방식인 경우, 커맨드/어드레스 입력버퍼(1112)의 제1 입력단은 전압 VDDQ/2을 기준으로 하여 서로 대칭하는 하이 레벨과 로우 레벨을 갖는 신호 스윙 특성을 갖는다. 상기와 같은 신호의 스윙 특성이 전압 VDDQ/2을 기준으로 하므로, 커맨드/어드레스 신호를 수신하기 위한 제2 기준전압(VrefCA)의 레벨은 VDDQ/2 값을 갖도록 하는 것이 바람직하다.
앞서 언급한 바와 같이, 상기 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)은 메모리 콘트롤러로부터 생성되어 메모리 모듈 내의 메모리 장치로 제공될 수 있으며, 또는 메모리 모듈(또는 메모리 장치) 내에 구비되는 전압 조정부(미도시)에서 소정의 전압을 이용하여 발생될 수 있다. 상기 제1 및 제2 기준전압(VrefDQ, VrefCA)을 발생함에 있어서, 제1 및 제2 터미네이션 저항부(1113, 1130)의 타입에 기반하여 캘리브레이션(calibration)을 더 수행하여 발생할 수 있다. 일예로서, 제1 터미네이션 저항부(1113)가 병렬 터미네이션 타입을 가지는 경우, 각각의 메모리 장치의 데이터 입력버퍼의 제1 입력단의 스윙 레벨이 다소 달라질 수 있다. 이에 따라, 각각의 메모리 장치별로 제1 기준전압(VrefDQ)을 발생함에 있어서, 상기 캘리브레이션(calibration) 과정을 더 거쳐 제1 기준전압(VrefDQ)이 발생되도록 하는 것이 바람직하다. 또한 이에 따라, 각각의 메모리 장치에서 사용되는 제1 기준전압(VrefDQ)의 레벨이 서로 달라질 수 있다. 반면에, 제2 터미네이션 저항부(1130)가 병렬 터미네이션 타입을 가지는 경우, 각각의 메모리 장치의 커맨드/어드레스 입력버퍼의 제1 입력단의 스윙 레벨이 다소 달라질 수 있으므로, 상기 캘리브레이션(calibration) 과정을 더 거쳐 제2 기준전압(VrefCA)이 발생되도록 할 수 있다.
도 7은 터미네이션 저항부의 각종 구현예를 나타내는 회로도이다. 도 7의 (a)는 센터 탭 터미네이션 방식의 일예를 나타내는 것으로서, 도 7의 (a)의 터미네이션 저항부는 전원전압(VDDQ)과 접지전압(GND) 사이에 연결되는 적어도 두 개의 저항들(R_Term1, R_Term2)을 포함한다. 반면 도 7의 (b)는 패러럴 터미네이션 방식 의 일예를 나타내는 것으로서, 도 7의 (b)의 터미네이션 저항부는 전원전압(VDDQ)과 데이터 입력버퍼의 제1 입력단(또는 커맨드/어드레스 입력버퍼의 제1 입력단) 사이에 연결되는 저항(R_Term)을 갖는다.
한편, 도 7의 (c)는 병렬 터미네이션 방식의 다른 예를 나타내는 것으로서, 도 7의 (c)의 터미네이션 저항부는 접지전압(GND)과 데이터 입력버퍼의 제1 입력단(또는 커맨드/어드레스 입력버퍼의 제1 입력단) 사이에 연결되는 저항(R_Term)을 갖는다. 데이터 또는 커맨드/어드레스 신호가 도 7의 (c)의 터미네이션 저항부를 통해 수신되는 경우, 상기 데이터 또는 커맨드/어드레스 신호를 수신하기 위한 기준전압은 도 7의 (b)에 비해 낮은 값을 갖도록 할 수 있다. 일예로서, 도 7의 (c)의 터미네이션 저항부가 사용되는 경우, 이에 대응하는 기준전압은 VDDQ/2과 접지전압(GND) 사이의 레벨을 갖도록 할 수 있다.
도 8a,b,c은 본 발명의 일실시예에 따라 다양하게 구현될 수 있는 메모리 모듈의 일예들을 나타내는 회로도이다. 도 8a는 제1 터미네이션 저항부(1113)가 병렬 터미네이션 타입을 가지며, 제2 터미네이션 저항부(1130)가 센터 탭 터미네이션 타입을 갖는 경우를 예시한다. 특히 상기 제1 터미네이션 저항부(1113)를 구현함에 있어서, 상기 제1 터미네이션 저항부(1113)는 일 단이 데이터 입력버퍼(1111_2)의 제1 입력단에 연결되고 타단이 접지전압(GND)에 연결되는 제1 저항(R11)을 갖도록 한다. 상기와 같은 경우 바람직하게는 제1 기준전압(VrefDQ)이 VDDQ/2과 접지전압(GND) 사이의 레벨을 갖도록 할 수 있다.
한편, 도 8b는 제1 터미네이션 저항부(1113)와 제2 터미네이션 저항부(1130) 가 모두 병렬 터미네이션 타입을 갖는 경우를 나타낸다. 이 경우 제1 터미네이션 저항부(1113)는 일 단이 데이터 입력버퍼(1111_2)의 제1 입력단에 연결되고 타단이 전원전압(VDDQ)에 연결되는 제1 저항(R11)을 구비할 수 있다. 또한 제2 터미네이션 저항부(1130)는 일 단이 커맨드/어드레스 입력버퍼(1112)의 제1 입력단에 연결되고 타단이 전원전압(VDDQ)에 연결되는 제2 저항(R12)을 구비할 수 있다. 상기와 같은 경우, 바람직하게는 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)이 모두 전원전압(VDDQ)과 VDDQ/2 사이의 값으로 설정될 수 있다.
한편, 도 8c는 제1 터미네이션 저항부(1113)와 제2 터미네이션 저항부(1130)가 모두 병렬 터미네이션 타입을 갖는 경우로서, 특히 제1 및 제2 터미네이션 저항부(1113, 1130)가 모두 접지전압(GND)에 연결되는 것을 나타낸다. 이 경우 제1 터미네이션 저항부(1113)는 일 단이 데이터 입력버퍼(1111_2)의 제1 입력단에 연결되고 타단이 접지전압(GND)에 연결되는 제1 저항(R11)을 구비할 수 있다. 또한 제2 터미네이션 저항부(1130)는 일 단이 커맨드/어드레스 입력버퍼(1112)의 제1 입력단에 연결되고 타단이 접지전압(GND)에 연결되는 제2 저항(R12)을 구비할 수 있다. 상기와 같은 경우, 바람직하게는 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)이 모두 접지전압(GND)과 VDDQ/2 사이의 값으로 설정될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 모듈을 나타내며, 자세하게는 전압 조정부를 포함하는 반도체 메모리 모듈을 나타낸다. 앞서 설명된 것처럼, 도 9에 도시된 메모리 모듈(1100) 또한, 제1 터미네이션 저항부(1113)는 병렬 터미네이션 방식을 가지며, 제2 터미네이션 저항부(1130)는 센터 탭 터미네이션 방 식을 갖는 것을 예시한다. 또한, 데이터를 수신하기 위한 제1 기준전압(VrefDQ)과 커맨드/어드레스 신호를 수신하기 위한 제2 기준전압(VrefCA)은 소정의 기준전압(Vref)을 이용하여 메모리 모듈(또는 메모리 장치) 내에서 생성되는 것을 예시한다.
메모리 모듈(1100)에 구비되는 반도체 메모리 장치 각각은, 데이터를 전달하는 시스템 버스(DQBUS)와 별도의 버스를 통해 병렬하게 연결된다. 이에 따라 각각의 반도체 메모리 장치로 제공되는 데이터의 경로 길이는 전체적으로 동일하거나 유사하다. 그러나, 각각의 반도체 메모리 장치의 데이터 입력버퍼의 제1 입력단은 소정의 기준레벨(일예로서, 전압 VDDQ/2)을 중심으로 대칭하는 스윙 특성을 가지지 않으므로, 각각의 반도체 메모리 장치마다 서로 다른 스윙 특성을 가질 수 있다. 이러한 경우, 데이터를 수신하기 위한 제1 기준전압(VrefDQ)의 레벨은 각각의 반도체 메모리 장치별로 서로 다르게 설정되는 것이 바람직하다.
상기 기준전압들을 생성하기 위하여, 메모리 모듈(1100)에 구비되는 각각의 반도체 메모리 장치는 데이터 입/출력버퍼, 커맨드/어드레스 입력버퍼 외에 전압 조정부를 더 구비할 수 있다. 일예로서, 제1 반도체 메모리 장치(1110_1)에 구비되는 전압 조정부(1114_1)와, 제2 반도체 메모리 장치(1110_2)에 구비되는 전압 조정부(1114_2)가 도 9에 도시된다.
상기 전압 조정부(1114_1, 1114_2,...)는 소정의 기준전압(Vref)을 이용하여 제1 기준전압(VrefDQ) 및/또는 제2 기준전압(VrefCA)을 발생할 수 있다. 상기 발생된 제1 기준전압(VrefDQ)은 데이터 입력버퍼로 제공되며, 또한 상기 발생된 제2 기 준전압(VrefCA)은 커맨드/어드레스 입력버퍼로 제공된다. 바람직하게는, 각각의 메모리 장치별로 서로 다른 레벨을 갖는 제1 기준전압(VrefDQ)이 발생되도록 설정될 수 있다. 상기와 같은 설정은 각각의 메모리 장치에 구비될 수 있는 모드 레지스터 셋트(Mode Register Set, MRS)에 의하여 수행될 수 있다.
일예로서, 데이터 입력버퍼의 제1 입력단의 스윙 레벨이 상대적으로 높게 형성되는 경우에는, 해당 전압 조정부는 그 레벨이 상대적으로 높게 설정된 제1 기준전압(VrefDQ)을 발생한다. 반면에 데이터 입력버퍼의 제1 입력단의 스윙 레벨이 상대적으로 낮게 형성되는 경우에는, 해당 전압 조정부는 그 레벨이 상대적으로 낮게 설정된 제1 기준전압(VrefDQ)을 발생한다. 즉, 상기 전압 조정부(1114_1, 1114_2,...) 각각은 대응하는 반도체 메모리 장치의 데이터의 스윙 특성에 대응하여 제1 기준전압(VrefDQ)의 레벨을 조정한다. 제1 반도체 메모리 장치(1110_1)의 데이터 입력버퍼의 제1 입력단의 스윙 레벨과 제2 반도체 메모리 장치(1110_2)의 데이터 입력버퍼의 제1 입력단의 스윙 레벨이 서로 다른 경우, 제1 전압 조정부(1114_1)에서 발생되는 제1 기준전압(VrefDQ1)은 제2 전압 조정부(1114_2)에서 발생되는 제1 기준전압(VrefDQ2)과 그 레벨이 서로 다르게 설정될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다. 도 10에 도시된 바와 같이 상기 반도체 메모리 시스템(2000)은 적어도 하나의 메모리 장치(일예로서, 제1 내지 제8 메모리 장치, 2110_1 내지 2110_8)를 포함하는 메모리 모듈(2100)과 상기 메모리 모듈(2100)과 시스템 버스를 통하여 데이터 및 커맨드/어드레스 신호를 통신하는 메모리 콘트롤러(2200)를 구비한다. 또 한 상기 메모리 모듈(2100)은 상기 메모리 콘트롤러(2200)로부터 제공되는 커맨드/어드레스 신호를 일시 저장하는 커맨드/어드레스 버퍼(2120)와, 상기 커맨드/어드레스 신호를 메모리 장치 내부로 전달하기 위한 내부 커맨드/어드레스 버스를 구비할 수 있다. 또한 도 10에는 메모리 콘트롤러(2200)가 제1 시스템 버스(VrefDQBUS) 및 제2 시스템 버스(VrefCABUS)를 통하여 제1 기준전압(VrefDQ) 및 제2 기준전압(VrefCA)를 메모리 모듈(2100)로 제공하는 일예가 도시되었다. 그러나, 상술하였던 바와 같이 상기 제1 기준전압(VrefDQ) 및 제2 기준전압(VrefCA)은 소정의 전원전압을 이용하여 메모리 모듈(2100) 내에서(또는 메모리 장치 내에서) 생성될 수도 있다.
도 10에 도시된 반도체 메모리 시스템(2000)의 구성 및 동작을 설명함에 있어서, 앞선 실시예에서 설명된 반도체 메모리 시스템의 구성 및 동작과 유사하거나 동일한 부분에 대해서는 자세한 설명은 생략한다.
도 10에 도시된 바와 같이, 반도체 메모리 시스템(2000)은 터미네이션 저항부를 구비하며, 구체적으로는 데이터(DQ) 수신을 위하여 메모리 장치들(2110_1 내지 2110_8) 각각에 제1 터미네이션 저항부(2113)가 온 다이 터미네이션(ODT) 형태로 구비되며, 또한 커맨드/어드레스 신호(CA)를 수신하기 위하여 메모리 모듈(2100) 상의 메모리 장치들(2110_1 내지 2110_8) 외부에 제2 터미네이션 저항부(2130)가 구비된다. 특히, 본 실시예에 따르면 제1 터미네이션 저항부(2113)는 센터 탭 터미네이션(Center tap termination, CTT) 구조를 가지며, 또한 제2 터미네이션 저항부(2130)는 병렬 터미네이션(Parallel termination) 구조를 갖는다. 앞 선 실시예에서와 같이 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)은 소정의 시스템 버스(미도시)를 통하여 메모리 콘트롤러(2200)로부터 메모리 모듈(2100)로 제공될 수 있으며, 또는 소정의 기준전압을 이용하여 메모리 모듈(2100) 내에서(또는 메모리 장치 내에서) 생성될 수도 있다.
상기와 같은 반도체 메모리 시스템(2000)의 자세한 특징을 도 11을 참조하여 설명한다. 설명의 편의를 위하여 제1 반도체 메모리 장치(2110_1)의 구성 및 동작을 중심으로 한다.
도 11에 도시된 바와 같이 상기 반도체 메모리 장치(2110_1)는 데이터 출력버퍼(2111_1), 데이터 입력버퍼(2111_2) 및 커맨드/어드레스 입력버퍼(2112)를 구비할 수 있다. 데이터 입력버퍼(2111_2)는 제1 입력단을 통해 외부의 데이터(DQ)를 수신하고 제2 입력단을 통해 제1 기준전압(VrefDQ)을 수신하며, 차동 신호 방식에 기반하여 내부 데이터(DI)를 발생한다. 커맨드/어드레스 입력버퍼(2112)는 제1 입력단을 통해 커맨드/어드레스 신호(CA)를 수신하고, 제2 입력단을 통하여 제2 기준전압(VrefCA)을 수신하며, 차동 신호 방식에 기반하여 내부 커맨드/어드레스 신호(CAI)를 발생한다.
제1 터미네이션 저항부(2113)는, 전원전압(VDDQ)과 데이터 입력버퍼(2111_2)의 제1 입력단 사이에 연결되는 제1 저항(R21)과, 데이터 입력버퍼(2111_2)의 제1 입력단과 접지전압(GND) 사이에 연결되는 제2 저항(R22)을 구비할 수 있다. 또한 제2 터미네이션 저항부(2130)는 전원전압(VDDQ)과 커맨드/어드레스 입력버퍼(2112)의 제1 입력단 사이에 연결되는 제3 저항(R23)을 구비할 수 있다. 상기 제1 내지 제3 저항(R21 내지 R23) 각각이 하나의 저항으로 이루어지는 것으로 도시되었으나, 제1 내지 제3 저항(R21 내지 R23) 각각은 두 개 이상의 저항으로 이루어질 수도 있다.
제1 터미네이션 저항부(2113)는 센터 탭 터미네이션 구조를 가지므로, 데이터를 수신하는 데이터 입력버퍼(2111_2)의 제1 입력단의 신호 스윙 레벨은 소정의 전압을 중심으로 하여 대칭적인 특성을 갖는다. 일예로서, 상기 제1 저항(R21) 및 제2 저항(R22)이 동일한 전압값을 가지며 전원전압(VDDQ)과 접지전압(GND)에 직렬하게 연결되는 경우, 데이터 입력버퍼(2111_2)의 제1 입력단의 신호 스윙 레벨은 전압 VDDQ/2를 중심으로 하여 대칭적인 특성을 갖는다. 도시되지는 않았으나 상기 센터 탭 터미네이션 구조를 갖는 제1 터미네이션 저항부(2113)는 그 자체에 전류 누설 경로가 형성되므로 전력소모가 발생할 수 있다. 그러나, 상기 제1 터미네이션 저항부(2113)는 각각의 반도체 메모리 장치에 ODT 형태로 배치되므로, 상기 제1 터미네이션 저항부(2113)에 추가적인 스위치(미도시)를 더 배치하여 전력소모를 감소시킬 수 있다. 일예로서, 전원전압(VDDQ)과 제1 저항(R21) 사이에 스위치를 배치하고, 또한 접지전압(GND)과 제2 저항(R22) 사이에 스위치를 배치함으로써, 상기 반도체 메모리 장치의 스탠바이(standby) 상태에서 전력이 소모되는 것을 감소할 수 있다.
반면에, 제2 터미네이션 저항부(2130)는 병렬 터미네이션 구조를 가지므로, 커맨드/어드레스 신호를 수신하는 커맨드/어드레스 입력버퍼(2112)의 제1 입력단의 신호 스윙 레벨은 데이터 입력버퍼(2111_2)의 제1 입력단과는 서로 다르다. 일예로 서, 제3 저항(R23)이 전원전압(VDDQ)과 커맨드/어드레스 입력버퍼(2112)의 제1 입력단 사이에 연결되는 경우, 커맨드/어드레스 입력버퍼(2112)의 제1 입력단의 신호 스윙 레벨은 데이터 입력버퍼(2111_2)의 제1 입력단에 비하여 더 높은 전압을 갖는다. 이러한 경우, 상기 내부 커맨드/어드레스 신호(CAI)를 발생하기 위하여 제공되는 제2 기준전압(VrefCA)은 제1 기준전압(VrefDQ)보다 더 큰 값을 갖도록 설정한다. 바람직하게는, 상기 제2 기준전압(VrefCA)의 레벨은 전원전압(VDDQ)과 제1 기준전압(VrefDQ) 사이의 레벨을 갖도록 설정한다.
반면에 제3 저항(R23)이 접지전압(GND)과 커맨드/어드레스 입력버퍼(2112)의 제1 입력단 사이에 연결되는 경우, 커맨드/어드레스 입력버퍼(2112)의 제1 입력단의 신호 스윙 레벨은 데이터 입력버퍼(2111_2)의 제1 입력단에 비하여 상대적으로 낮은 값을 갖는다. 이러한 경우, 바람직하게는, 상기 제2 기준전압(VrefCA)의 레벨은 접지전압(GND)과 제1 기준전압(VrefDQ) 사이의 레벨을 갖도록 설정한다.
즉, 제1 터미네이션 저항부(2113)와 제2 터미네이션 저항부(2130)의 타입이 서로 다른 경우, 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)의 레벨이 서로 다르도록 설정한다. 상기 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)이 메모리 콘트롤러(2200)로부터 제공되는 경우, 상기 메모리 콘트롤러(2200)는 서로 다른 레벨을 갖는 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)을 발생하고 이를 메모리 모듈(2100)로 제공한다. 또는 상기 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)이 반도체 메모리 장치(2110_1) 내에 구비되는 전압 조정부(2114)에 의하여 발생되는 경우, 상기 전압 조정부(2114)는 기준전압(Verf)을 이용하여 서로 다른 레벨을 갖 는 제1 기준전압(VrefDQ)과 제2 기준전압(VrefCA)을 발생한다.
스탠바이(standby) 상태에서, 메모리 장치들(2110_1 내지 2110_8) 각각의 커맨드/어드레스 입력버퍼(2112)의 제1 입력단은, 신호 스윙 폭의 하이 레벨에 대응하는 전원전압(VDDQ)으로 프리차지된다. 그리고, 커맨드/어드레스 버퍼(2120)로부터 커맨드/어드레스 신호를 수신하는 경로의 길이는 메모리 장치들(2110_1 내지 2110_n)마다 서로 다르므로, 각각의 메모리 장치의 커맨드/어드레스 입력버퍼(2112)의 제1 입력단에 인가되는 로딩(loading)이 서로 다르다. 이에 따라 각각의 메모리 장치의 커맨드/어드레스 입력버퍼(2112)의 제1 입력단의 신호 스윙 레벨 특성이 서로 다르므로, 메모리 장치들(2110_1 내지 2110_n) 각각으로 제공되는 제2 기준전압(VrefCA)의 레벨이 조정되는 것이 바람직하다.
이를 위하여, 메모리 장치들(2110_1 내지 2110_n) 각각에 구비되는 전압 조정부(2114)는 각 장치별로 서로 다른 레벨을 갖는 제2 기준전압(VrefCA)을 발생할 수 있다. 바람직하게는, 제1 반도체 메모리 장치(2110_1)와 커맨드/어드레스 버퍼(2120)의 거리가 상대적으로 가까운 경우에는, 제1 반도체 메모리 장치(2110_1)에 구비되는 전압 보정부(2114)는 제2 기준전압(VrefCA)의 레벨의 조정양을 작게 한다. 반면에 제n 반도체 메모리 장치(2110_n)와 커맨드/어드레스 버퍼(2120)의 거리가 상대적으로 먼 경우에는, 제n 반도체 메모리 장치(2110_n)에 구비되는 전압 보정부(미도시)는 제2 기준전압(VrefCA)의 레벨의 조정양을 크게 한다.
도 12a,b는 본 발명의 또 다른 반도체 메모리 시스템을 나타낸다. 도 12a는 반도체 메모리 시스템(300)의 구현예를 나타내는 블록도이며, 도 11b는 상기 반도 체 메모리 시스템(300)에 구비되는 제1 및 제2 터미네이션 저항부(3113, 3130)의 일 구현예를 나타내는 회로도이다.
도 12a에 도시된 바와 같이 반도체 메모리 시스템(300)은 적어도 하나의 메모리 장치(3110_1 내지 3110_n)를 포함하는 메모리 모듈(3100)과 상기 메모리 모듈(3100)과 데이터 및 커맨드/어드레스를 통신하는 메모리 콘트롤러(3200)를 구비한다. 적어도 하나의 메모리 장치(3110_1 내지 3110_n)는, 데이터 입출력 버퍼(미도시)에 연결되고 온 다이 터미네이션(ODT)으로 형성되는 제1 터미네이션 저항부(3113)를 구비한다. 또한 메모리 모듈(3100)은 상기 메모리 콘트롤러(1200)로부터 제공되는 커맨드/어드레스 신호를 일시 저장하는 커맨드/어드레스 버퍼(3120)와, 내부 커맨드/어드레스 버스(I_CABUS)의 적어도 하나의 노드에 연결되는 제2 터미네이션 저항부(3130)와, 상기 제2 터미네이션 저항부(3130)로 적어도 하나의 제어신호를 제공하는 모드 설정부(3140)를 더 구비한다.
앞선 실시예에서와 같이, 반도체 메모리 장치(3110_1 내지 3110_n) 각각에 구비되는 데이터 입력버퍼(미도시)는, 데이터(DQ)를 수신하고 제1 터미네이션 저항부(3113)에 연결되는 제1 입력단과 상기 제1 기준전압(VrefDQ)을 수신하는 제2 입력단을 갖는다. 상기 제1 기준전압(VrefDQ)의 레벨은 상기 제1 입력단의 신호 스윙 레벨 특성에 대응하는 값을 갖는다. 이와 유사하게 반도체 메모리 장치(3110_1 내지 3110_n) 각각에 구비되는 커맨드/어드레스 입력버퍼(미도시)는, 커맨드/어드레스 신호(CA)를 수신하고 제2 터미네이션 저항부(3130)에 연결되는 제1 입력단과 상기 제2 기준전압(VrefCA)을 수신하는 제2 입력단을 갖는다. 상기 제2 기준전 압(VrefCA)의 레벨은 상기 제1 입력단의 신호 스윙 레벨 특성에 대응하는 값을 갖는다.
본 실시예에 따르면, 제1 터미네이션 저항부(3113) 및 제2 터미네이션 저항부(3130)의 타입이 스위치 가능하게 구현된다. 일예로서, 제1 터미네이션 저항부(3113) 및 제2 터미네이션 저항부(3130)가 서로 다른 타입으로 구현될 수 있으며, 상기 스위치 제어에 따라서 제1 터미네이션 저항부(3113)를 센터 탭 터미네이션으로 구현하고 제2 터미네이션 저항부(3130)를 병렬 터미네이션으로 구현한다. 또는 상기 스위치 제어에 따라서 제1 터미네이션 저항부(3113)를 병렬 터미네이션으로 구현하고 제2 터미네이션 저항부(3130)를 센터 탭 터미네이션으로 구현한다.
도 12b의 (a)는 본 실시예에 적용되는 제1 터미네이션 저항부(3113)의 일 구현예를 나타내며, 도 12b의 (b)는 본 실시예에 적용되는 제2 터미네이션 저항부(3130)의 일 구현예를 나타낸다. 도 12b의 (a)에 도시된 바와 같이 제1 터미네이션 저항부(3113)는, 전원전압(VDDQ)과 데이터 입력버퍼의 제1 입력단 사이에 직렬하게 연결되는 제1 저항(R_term1)과 제1 스위치(SW1)를 구비하며, 또한 접지전압(VSS)과 데이터 입력버퍼의 제1 입력단 사이에 직렬하게 연결되는 제2 저항(R_term2)과 제2 스위치(SW2)를 구비할 수 있다. 상기 제1 터미네이션 저항부(3113)는 반도체 메모리 장치에 온 다이 터미네이션 형태로 배치되며, 상기 제1 및 제2 스위치(SW1, SW2)는 반도체 메모리 장치 내에서 발생되는 소정의 제어신호(mode1, mode2)에 의해 제어될 수 있다. 바람직하게는, 상기 제어신호(mode1, mode2)는 기 설정되는 모드 레지스터 셋트로부터 제공되는 신호일 수 있다.
한편 도 12b의 (b)에 도시된 바와 같이, 제2 터미네이션 저항부(3130)는 메모리 모듈(3100) 상에 배치되며, 특히 메모리 장치(3110_1 내지 3110_n)의 외부에 배치된다. 제2 터미네이션 저항부(3130)는 전원전압(VDDQ)과 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 직렬하게 연결되는 제3 저항(R_term3)과 제3 스위치(SW3)를 구비하며, 또한 접지전압(VSS)과 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 직렬하게 연결되는 제4저항(R_term4)과 제4 스위치(SW4)를 구비할 수 있다. 상기 제3 및 제4 스위치(SW1, SW2)는 모드 설정부(3140)에서 발생하는 제어신호(CON1, CON2)에 의해 제어될 수 있다. 모드 설정부(3140)에서 발생되는 제어신호(CON1, CON2) 또한 그 레벨이 기 설정될 수 있으며, 바람직하게는 상기 모드 설정부(3140)는 제1 터미네이션 저항부(3113)의 타입을 제어하기 위한 모드 레지스터 셋트와 연동하여 설정될 수 있다.
일예로서, 제1 터미네이션 저항부(3113)를 센터 탭 터미네이션으로 구현하고 제2 터미네이션 저항부(3130)를 병렬 터미네이션으로 구현하는 경우, 제1 및 제2 스위치(SW1, SW2)는 제어신호(mode1, mode2)에 응답하여 턴 온되며, 상기 제3 스위치(SW3)는 제어신호(CON1)에 응답하여 턴온되고, 상기 제4 스위치(SW4)는 제어신호(CON2)에 응답하여 턴 오프된다. 반면에, 제1 터미네이션 저항부(3113)를 병렬 터미네이션으로 구현하고 제2 터미네이션 저항부(3130)를 센터 탭 터미네이션으로 구현하는 경우, 상기 제1 스위치(SW1)는 제어신호(mode1)에 응답하여 턴온되고, 상기 제2 스위치(SW2)는 제어신호(mode2)에 응답하여 턴 오프된다. 또한 제3 및 제4 스위치(SW3, SW4)는 제어신호(CON1, CON2)에 응답하여 턴 온된다. 상기와 같은 스 위치 가능한 터미네이션 저항부를 이용함으로써, 각각의 반도체 메모리 시스템의 신호 전달 특성에 적응하여 최적의 터미네이션 수단이 시스템 내에 구현되도록 할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 일반적인 반도체 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 모듈을 나타내는 회로도이다.
도 4는 도 3에 도시된 터미네이션 저항부 방식을 이용한 반도체 메모리 시스템을 간략히 나타내는 블록도이다.
도 5는 플라이-바이 데이지 체인(fly-by daisy chain) 형태를 갖는 내부 커맨드/어드레스 버스를 채용한 메모리 모듈을 나타내는 블록도이다.
도 6a,b은 데이터 입력버퍼 및 커맨드/어드레스 입력버퍼의 신호 스윙 특성의 일예를 나타내는 그래프이다.
도 7은 터미네이션 저항부의 각종 구현예를 나타내는 회로도이다.
도 8a,b,c은 본 발명의 일실시예에 따라 다양하게 구현될 수 있는 메모리 모듈의 일예들을 나타내는 회로도이다.
도 9는 데이터 입력버퍼에 관련된 전압 조정부를 포함하는 반도체 메모리 모듈을 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 11은 도 9의 반도체 메모리 시스템에 구비되는 메모리 모듈을 나타내는 회로도이다.
도 12a,b은 본 발명의 본 발명의 또 다른 반도체 메모리 시스템을 나타내는 도면이다.

Claims (12)

  1. 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드;
    상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스; 및
    상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고,
    상기 제1 터미네이션 저항부는, 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 제1 입력단으로 전원전압 레벨을 제공하고,
    상기 제2 터미네이션 저항부는, 제1 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항과, 제2 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 하는 반도체 메모리 모듈.
  2. 제1항에 있어서,
    상기 제1 전압은 상기 전원전압 레벨을 가지며, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 모듈.
  3. 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드;
    상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스; 및
    상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고,
    상기 제1 터미네이션 저항부는, 접지전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 제1 입력단으로 접지전압 레벨을 제공하고,
    상기 제2 터미네이션 저항부는, 제1 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항과, 제2 전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 하는 반도체 메모리 모듈.
  4. 제3항에 있어서,
    상기 제1 전압은 전원전압 레벨을 가지며, 상기 제2 전압은 상기 접지전압인 것을 특징으로 하는 반도체 메모리 모듈.
  5. 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 두 개의 메모리 장치가 장착된 메모리 모듈 보드;
    상기 적어도 두 개의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스; 및
    상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고,
    상기 제1 터미네이션 저항부는, 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 데이터 입력버퍼의 제1 입력단으로 전원전압 레벨을 제공하고,
    상기 제2 터미네이션 저항부는, 상기 전원전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항을 구비하여 상기 커맨드/어드레스 입력버퍼의 제1 입력단으로 상기 전원전압 레벨을 제공하는 것을 특징으로 하는 반도체 메모리 모듈.
  6. 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 두 개의 메모리 장치가 장착된 메모리 모듈 보드;
    상기 적어도 두 개의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스; 및
    상기 메모리 모듈 보드에 배치되며, 상기 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고,
    상기 제1 터미네이션 저항부는, 접지전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 구비하여 상기 데이터 입력버퍼의 제1 입력단으로 접지전압 레벨을 제공하고,
    상기 제2 터미네이션 저항부는, 상기 접지전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항을 구비하여 상기 커맨드/어드레스 입력버퍼의 제1 입력단으로 상기 접지전압 레벨을 제공하는 것을 특징으로 하는 반도체 메모리 모듈.
  7. 제1 입력단을 통해 데이터를 수신하고 제2 입력단을 통해 제1 기준전압을 수신하는 데이터 입력버퍼, 제1 입력단을 통해 커맨드/어드레스 신호를 수신하고 제2 입력단을 통해 제2 기준전압을 수신하는 커맨드/어드레스 입력버퍼, 및 상기 데이터 입력버퍼의 제1 입력단에 연결되는 제1 터미네이션 저항부를 포함하는 적어도 하나의 메모리 장치가 장착된 메모리 모듈 보드;
    상기 적어도 하나의 메모리 장치의 상기 커맨드/어드레스 입력버퍼로 상기 커맨드/어드레스 신호를 전달하기 위한 내부 커맨드/어드레스 버스; 및
    상기 메모리 모듈 보드에 배치되며, 내부 커맨드/어드레스 버스에 연결되는 제2 터미네이션 저항부를 구비하고,
    상기 데이터 입력버퍼의 제1 입력단은 상기 제1 터미네이션 저항부의 터미네이션 타입에 기반하는 제1 신호 스윙 레벨을 가지고, 상기 커맨드/어드레스 입력버퍼의 제1 입력단은 상기 제2 터미네이션 저항부의 터미네이션 타입에 기반하는 제2 신호 스윙 레벨을 가지며,
    상기 제1 기준전압은 상기 제1 신호 스윙 레벨에 대응하는 제1 레벨을 가지며, 상기 제2 기준전압은 상기 제2 신호 스윙 레벨에 대응하는 제2 레벨을 가지고, 상기 제1 기준전압 및 제2 기준전압 중 적어도 하나는 상기 제1 및 제2 터미네이션 저항부의 터미네이션 타입에 기반하여 캘리브레이션(calibration)이 수행된 전압인 것을 특징으로 하는 반도체 메모리 모듈.
  8. 제7항에 있어서,
    상기 적어도 하나의 메모리 장치 각각은, 소정의 전압을 수신하여 상기 제1 기준전압 및 제2 기준전압을 발생하는 전압 조정부를 더 구비하며,
    제1 메모리 장치에 구비되는 제1 전압 조정부와 제2 메모리 장치에 구비되는 제2 전압 조정부는, 서로 독립하게 캘리브레이션을 수행하여 서로 다른 레벨을 갖는 제1 및/또는 제2 기준전압을 발생하는 것을 특징으로 하는 반도체 메모리 모듈.
  9. 제7항에 있어서,
    상기 제1 터미네이션 저항부는, 제1 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항을 포함하며,
    상기 제2 터미네이션 저항부는, 제2 전원전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제2 저항과, 접지전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 하는 반도체 메모리 모듈.
  10. 제9항에 있어서,
    상기 제1 기준전압에 대해 상기 캘리브레이션이 수행되며, 상기 제1 기준전압의 레벨은 상기 제1 전원전압과 상기 제2 기준전압 사이의 레벨을 갖는 것을 특징으로 하는 반도체 메모리 모듈.
  11. 제7항에 있어서,
    상기 제1 터미네이션 저항부는, 제1 전원전압과 상기 데이터 입력버퍼의 제1 입력단 사이에 연결되는 제1 저항과, 접지전압과 상기 데이터 입력버퍼의 제1 입력 단 사이에 연결되는 제2 저항을 포함하며,
    상기 제2 터미네이션 저항부는, 제2 전원전압과 상기 커맨드/어드레스 입력버퍼의 제1 입력단 사이에 연결되는 제3 저항을 포함하는 것을 특징으로 하는 반도체 메모리 모듈.
  12. 제11항에 있어서,
    상기 제2 기준전압에 대해 상기 캘리브레이션이 수행되며, 상기 제2 기준전압의 레벨은 상기 제2 전원전압과 상기 제1 기준전압 사이의 레벨을 갖는 것을 특징으로 하는 반도체 메모리 모듈.
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* Cited by examiner, † Cited by third party
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US6442644B1 (en) 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
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