CN102473148A - 用于在线程化存储器模块中同步地址和控制信号的方法和系统 - Google Patents

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Abstract

一种存储器系统包括存储器模块，该存储器模块进一步包括存储器设备的第一子集和存储器设备的第二子集。该存储器模块包括地址总线，该地址总线包括耦合到第一子集的第一段和耦合到第二子集的第二段。地址信号依次穿过该存储器设备。存储器系统还包括耦合到存储器模块的存储器控制器，该存储器控制器包括：用于输出用于第一子集的第一控制信号的第一电路，从而使第一控制信号和地址信号实质上同时到达第一子集中的存储器设备；以及用于输出用于第二子集的第二控制信号的第二电路，从而使第二控制信号和地址信号实质上同时到达第二子集中的存储器设备。

Description

用于在线程化存储器模块中同步地址和控制信号的方法和系统
技术领域
本发明总体涉及存储器系统。具体实施例涉及用于在使用多个每线程控制信号的范例系统中同步存储器系统地址信号操作的方法和装置。
附图说明
图1呈现了示出存储器系统的框图，该存储器系统支持穿越式寻址和存储器模块线程化这两者。
图2呈现了存储器模块的路由延迟模型，从而示出用于使地址信号与每线程芯片选择信号对准的物理迹线长度匹配技术。
图3A呈现了时序图，其示出了使用延伸芯片选择窗口和一个时钟周期的地址窗口写入存储器设备的过程。
图3B呈现了时序图，其示出了使芯片选择窗口与地址有效窗口相位对准的过程。
图4示出具有用于存储延迟值的SPD存储器设备的改进型存储器系统。
图5呈现了流程图，其示出了根据本技术将每线程控制信号与穿越式地址信号同步的过程。
图6示出可选择性地配置成标准非线程化模块或多线程化模块的存储器模块的实施例。
图7呈现了示出存储器系统的实施例的框图，该存储器系统包括至少一个存储器控制器和一个或多个存储器设备。
具体实施方式
下文例示性实施例中的描述呈现了用于以穿越式寻址拓扑和多个每线程控制信号支持共享地址信号的存储器模块的各种技术。
存储器系统中的穿越式寻址涉及使用源同步技术向存储器设备集传输地址、时钟和命令信号，从而使这些信号依次到达该存储器设备集中的每个存储器设备。此外，存储器模块线程化涉及独立控制布置在模块上的存储器设备的子集以实现独立的存储器设备子集存取。
在穿越式寻址拓扑中，将地址、时钟和命令信号源同步地传输到存储器模块上的存储器设备集。时钟信号与地址和命令信息一起传播，从而使得信号同步到达每个存储器设备的接口。然而，在此拓扑中，在共享信号通路上传播的该信号集在稍微不同的时间到达不同的存储器设备。因为信号到达设备接口的时间在时间上是分布式的，所以信号遭遇每个存储器设备的输入电容也是类似地分布，这可以增强信号完整性并支持更高的数据速率。
在一些实施例中，可以通过在考虑负载效应的情况下匹配相关联的信号通路长度来同步共享地址信号和每线程控制信号。在一些实施例中，通过使用控制器独立地校准每线程控制信号以解决定时差异，从而同步共享地址信号和每线程控制信号。在一些实施例中，可以基于存储在位于存储器模块上的非易失性存储器中的延迟值来同步共享地址信号和每线程控制信号。在其它一些实施例中，在装配时，可以将每个存储器模块选择性地配置成线程化模块或非线程化模块。
在一些实施例中，可以在存储器模块上的存储器设备集之中实施模块线程化以优化存储器带宽利用率和功率。例如，可以将该存储器设备集分成两个或两个以上的设备子集，其中可以使用每线程控制信号独立地存取每个子集。可以被配置成每线程信号的一些控制信号包括但不限于芯片选择(CS)信号、时钟使能(CKE)信号和片内终止(ODT)信号。
在支持穿越式寻址拓扑和模块线程化这两者的存储器模块中，将请求总线上的一些信号(例如，地址、控制和/或时钟信号)路由到与多个线程相关联的所有设备，而将每线程控制信号路由到与单个线程相关联的设备的子集。这使得路由到所有设备的信号与仅路由到设备的子集的每线程信号的同步成为挑战。此外，需要考虑每线程信号的终止以确保适当的信号完整性和定时。
图1呈现了示出存储器系统100的框图，该存储器系统100支持穿越式寻址和存储器模块线程化。更具体而言，存储器系统100包括存储器模块102，其耦合到存储器控制器104。存储器模块102进一步包括存储器设备集，DEV1至DEV8。在下列论述中，存储器设备也称为“设备”。尽管示出八个设备，但是其它实施例可以具有更少或更多的设备。尽管在线性配置中示出八个设备，但是本技术非局限于这种线性配置。通过相应的数据通路DQ1至DQ8将每个设备耦合到存储器控制器104。在一个实施例中，每个数据通路DQx包含8位宽的数据。因此，存储器模块102和存储器控制器104之间的组合数据通路的宽度为64位。
存储器模块102还通过命令/地址/时钟信号(CA)通路106耦合到存储器控制器104。如图1所示，CA通路106路由穿过穿越式寻址拓扑中的所有设备。更具体而言，CA通路106顺序地路由穿过自DEV1至DEV8的所有设备，并终止于终端电阻器RT0。在存储器操作期间，使时钟信号、地址信号和命令信号源同步地传输穿过CA通路106，从而使其均相对于时钟实质上同时到达每个设备的接口。此外，该信号集在稍微不同的时间到达不同的设备；例如，所述信号在到达DEV2之前不久到达DEV1，以此类推。
在示出的特定实施例中，将该设备集进一步分成两个子集：105A，包括DEV1至DEV4；以及105B，包括DEV5至DEV8。通过相应的芯片选择(CS)信号CS-0和CS-1，将子集105A和105B中的每一个附加地耦合到存储器控制器104。具体而言，将CS-0从DEV1路由至DEV4且随后终止于电阻器RTA，并且将CS-1从DEV5路由至DEV8且终止于电阻器RTB。每个CS信号独立地控制设备的相关联的子集，从而使其可以独立于其它子集而被启用或禁用。因此，CS信号CS-0和CS-1为每线程控制信号，而存储器模块102为线程化存储器模块。
在其它一些实施例中，将该集的八个设备划分成两个以上的子集；并且，对于每种特定的划分，一个子集内的设备的数量可不同于另一个子集内的设备的数量。例如，可以将所述八个存储器设备分成三个子集，其中第一子集包括三个设备，第二子集包括三个设备且第三子集包括两个设备。在另一个实施例中，将该设备集分成四个子集，每个子集包括两个设备。对于每种特定的划分，可以随后将所得到的每个设备子集耦合到唯一的芯片选择信号，由此实现独立地启用该子集。尽管下文的论述使用CS信号作为每线程信号，但是下文描述的技术可应用于其它类型的控制信号或其它集的控制信号，其包括但不限于CKE和ODT信号。
在图1的实施例中，第一每线程芯片选择信号CS-0以与CA通路106的第一段同步的方式路由穿过设备子集105A，其中CA通路106的第一段也路由穿过设备105A。在一个实施例中，CS-0与CA通路106的第一段之间的同步涉及迹线长度与每个存取设备上的相关联的负载的匹配。通过使CS-0与CA通路106同步，CS-0信号与在CA通路106上传播的相关联的地址信号、时钟信号和命令信号实质上同时到达子集105A中的每个设备。实际上，CS-0的路由与CA通路106的路由可以完全相同；然而，CS-0在穿过DEV4之后终止。
如图1所示，第二每线程芯片选择信号CS-1从存储器控制器104直接路由到DEV5，且随后顺序地穿过子集105B。因此，若将CS-1从存储器控制器104与相关的地址信号同时发射，则地址信号和CS-1将不会同时到达子集105B，不管子集105A上是否实现定时匹配。替代地，由于与CA通路106的第一段相关联的额外传播延迟，地址信号通常将在CS-1到达后的一段时间到达。随着数据速率的增大，该定时差异变得逐渐显著。因此，必须将CS-1与CA通路106的第二段上的地址信号同步，其中所述地址信号路由穿过设备子集105B。
在下文的论述中，描述了不同的同步技术。应注意，尽管在存储器系统100中示出的两个芯片选择信号的上下文中描述这些同步技术，但是这些技术还可用于在穿越式寻址拓扑中将任何数量的每线程控制信号与相关联的地址信号同步。
物理迹线长度匹配
在下列论述中，假设CS-0与CA通路106的第一段上的相关联的地址信号对准。在图1示出的特定实施例中，当地址通路中通向子集105A的所有印刷电路板(PCB)迹线长度之和实质上等于沿CS-0的信号通路通向子集105A的所有迹线长度之和时，可获得此对准。尽管迹线长度差异是延迟差异的主要原因，但是还应考虑每个设备上的地址信号与CS-0之间的阻抗差异。在一个实施例中，可以将由每个设备的阻抗负载导致的定时差异转化成该设备上的延迟补偿的迹线长度当量。以此方式，CS-0和地址信号将实质上同时到达子集105A中的每个存储器设备。该迹线长度匹配的一般概念还可应用于下文的将CS-1与地址信号的对准。
图2呈现存储器模块102的路由延迟模型，示出用于使第二芯片选择信号CS-1与地址信号定时对准的物理迹线长度匹配技术。为了使CS-1与CA通路106的第二段上的地址信号定时匹配，首先确定CS-1与地址信号之间的定时失配(下文称为“延迟Δ”)。然而，因为CS-0已与地址信号对准，可以确定CS-0与CS-1之间的延迟Δ以作为用于确定CS-1与地址信号之间的延迟Δ的代替。如图2所示，可以使用与该设备相关的分布式迹线长度延迟对路由穿过该设备集DEV1至DEV8的信号通路模型进行建模。尤其，使路由穿过子集105A的CS-0信号通路分别与迹线长度延迟TL1至TL4相关。应注意，这些迹线长度延迟沿CS-0信号通路串联，因此它们是加成的。类似地，路由穿过子集105B的CS-1信号通路分别与迹线长度延迟TL5至TL8相关。
此外，每个设备对信号线可以具有阻抗负载效应，导致附加的负载延迟。在图2中，将此负载延迟建模为耦合在每个设备与CA通路106之间的延迟元件，例如与DEV1相关联的TL9。与迹线长度延迟TL1至TL4串联耦合的还有迹线长度延迟TL10，其表示集总迹线长度延迟，该集总迹线长度延迟对从(存储器控制器104上的)源到第一子集105A的CS-0信号通路中的其它迹线长度延迟进行合计。
因此，从源到第二设备子集105B的输入端，地址信号具有组合延迟TL11＝(TL1+TL2+TL3+TL4+TL10+TLLOAD)，其中延迟项TLLOAD包括设备105A的负载效应，而其它项对应于上述迹线长度延迟。因此，为了使CS-1和相关联的地址信号实质上同时到达第二设备子集105B的输入端，可以将CS-1路由穿过对应的具有延迟TL11的迹线长度，如图2所示。应注意，在本实施例中，控制信号CS-0和CS-1以及地址信号可从存储器控制器104发射，并且实质上同时到达该模块。
可以完全在存储器模块上实施上述物理迹线长度匹配(即，通过完全在存储器模块上布置匹配延迟迹线)，而无需存储器模块或存储器控制器上的额外的控制引线。在图2所示的实施例中，在匹配迹线长度之后，CS-1和地址信号实质上同时到达第二设备子集105B并随后到达105B中的每个设备。除同步CS信号之外，物理迹线长度匹配技术还可以应用于同步CKE信号、ODT信号和其它控制信号。
基于控制器的延迟Δ校准
在一个实施例中，将图1中的地址信号与CS信号之间的延迟Δ对准涉及使用存储器控制器104来校准这两种类型的信号之间的延迟Δ。此外，可以通过存储器控制器104独立地校准每个CS信号并使其与地址信号对准。
图3A和3B呈现了其中在每线程CS信号和地址信号之间校准延迟Δ的实施例的时序图。更具体而言，图3A呈现了时序图，其示出使用延伸的CS使能窗口和一个时钟周期的地址窗口对存储器设备(例如DEV1)进行写入的过程。如图3A所示，当时钟信号(CLK)302和地址信号(ADDR)在穿越式寻址拓扑中一起传输时，时钟信号(CLK)302已与地址信号(ADDR)304相位对准。应注意，ADDR304的有效写入窗口306的长度为一个时钟周期，其中CLK 302的触发沿位于窗口306的中心。此外，CLK 302和ADDR 304伴随有写入命令WR 308，其中以恒定电压电平示出写入命令WR 308。为了确保写入窗口306中的成功写入，芯片选择信号CS 310可具有延伸的使能窗口312，从而使整个写入窗口306被包封在延伸的使能窗口312内。使用这类长CS窗口可以减轻CS信号和地址信号之间的延迟Δ。
图3B呈现了时序图，其示出了其中执行校准操作以通过从存储器设备读回写入数据使CS使能窗口316与地址有效窗口306相位对准的实施例。如图3B所示，CLK 302和ADDR 304现在伴随有读出命令314。此外，使用移动CS使能窗口316来校准CS 310、ADDR304和参考时钟之间的相位关系。在一个实施例中，将CS启用窗口312配置成近似为一个时钟周期长。
在一个实施例中，存储器控制器104将一系列的相位延迟编程入CS 310，从而使CS窗口316围绕有效窗口306移动。例如，在图3B中，虚线CS窗口316可以表示不具有编程延迟的CS窗口316的初始位置。实线CS窗口316可以表示具有最大编程延迟的相移CS窗口316的位置。对于CS窗口316在这两个边界位置之间的每个位置，存储器控制器104随后试图读回先前写入存储器设备的数据。以此方式，存储器控制器104可以确定校准窗口316的左右边界位置(未示出)，其界定了用于可靠读取所述存储器设备的窗口。接着，存储器控制器104可以确定此窗口的中心，其应该相对接近窗口306的中心。基于初始CS窗口316的中心位置与确定的校准CS窗口316的中心位置之间的差异，存储器控制器104确定CS 310和ADDR 304之间的延迟Δ。最后，存储器控制器104可以对CS 310的发射进行延迟达延迟Δ，从而使CS 310与CLK 302和ADDR 304实质上同时到达子集105B中的每个设备。应注意，通常存在许多用于校准CS信号的中心位置以使其与地址信号对准的技术，并且这些技术并非必须使用单个周期长度的CS校准窗口。
可以对每线程控制信号所控制的每个存储器设备集独立地重复上述基于控制器的校准技术。例如，在图1的实施例，可以首先执行基于控制器的校准技术以将CS-0与地址信号对准且随后将CS-1与地址信号对准。然而，如果如图1中所指示的那样，CS-0与地址信号的迹线长度已匹配，则仅需校准CS-1。在一个实施例中，在系统引导过程期间执行该基于控制器的校准技术以确定延迟Δ。
除同步CS信号之外，基于控制器的延迟Δ校准技术还可以应用于同步CKE信号、ODT信号和其它一些控制信号。
以预计算延迟Δ为基础的基于控制器的纠偏
在一个实施例中，对准图1中的地址信号和CS信号之间的延迟Δ涉及使用存储器控制器104以基于存储在存储器模块102上所包括的非易失性存储器设备中的延迟Δ直接延迟CS信号。此外，在控制器上可以对每个每线程CS信号独立地进行延迟。
在一个实施例中，可以将制造商提供的或预计算的延迟Δ编程入位于存储器模块102上的串行存在检测(SPD)存储器设备(例如，串行端口非易失性闪速存储器设备)。在制造存储器模块时，将预计算延迟Δ(与特定控制信号信息相关联的延迟Δ)存储在SPD设备中。图4示出图1中的存储器系统100的实施例，其中将预计算延迟Δ存储在位于存储器模块102上的SPD存储器设备402中。在本实施例中，存储器控制器104可以基于来自SPD存储器设备402的对应延迟值对每个每线程控制信号单独地进行延迟。更具体而言，在引导序列期间，存储器控制器104可以从SPD存储器设备402读取存储的与CS信号信息相关联的延迟Δ。随后，存储器控制器104确定用于发射每线程CS信号的个别的延迟时间以补偿正常操作过程期间的地址信号和CS信号之间的定时偏差。例如，在图4所示的实施例中，因为地址信号和第一每线程控制信号CS-0的迹线长度已匹配，所以存储器控制器104仅对第二每线程控制信号CS-1进行延迟，从而使CS-1与相关联的地址信号实质上同时到达子集105B中的每个设备。
图5呈现了流程图，其示出用于同步每线程控制信号和穿越式地址信号的过程。在制造时，(例如，通过存储器模块的制造商)针对每线程控制信号集确定延迟Δ。随后，将这些延迟Δ编程入存储器模块上的SPD存储器设备(步骤502)。
在系统启动过程期间，可以通过存储器控制器或诸如BIOS之类的初始化程序读出SPD存储器设备中的延迟Δ和相关联的控制信号信息，连同其它的存储器模块信息(步骤504)。因此，在系统启动过程结束时，基于从SPD存储器设备提取的对应延迟Δ，在存储器控制器中设定该每线程控制信号集的定时偏移。接着，在正常操作期间，存储器控制器根据其编程的定时偏移对每个每线程控制信号的发射进行延迟，由此使穿越式地址信号与每线程控制信号对准(步骤506)。
尽管在使用SPD存储器设备的上下文中描述了上述技术，但是可以使用存储器模块上的其它类型的非易失性存储设备来存储和检索延迟Δ。此外，在特定的嵌入式系统设计中，若该嵌入式系统设计使用支持具有不同存储器配置的系统的通用存储器控制器，则还可以将延迟Δ微编码入存储器控制器本身。具体地说，可将不同的定时偏差集微编码入用于每种配置的控制器中。尽管上述技术描述了CS信号的纠偏，但是基于编程延迟Δ的纠偏技术还可以应用以纠偏CKE信号、ODT信号和其它一些控制信号。
标准化或线程化存取模式的配置
在各种实施例中，将电路置于存储器模块102上以使制造商能够将该模块配置成单线程化模块或多线程化模块。更具体而言，图6示出可以选择性地配置成标准非线程化模块或多线程化模块的存储器模块102的一个实施例。如图6所示，存储器模块102可以包括高达三个基于晶体管的电阻器RT1、RS0和RS1，其中RT1具有适合于端接控制信号的电阻，而RS0和RS1两者具有实质上为零的电阻。在制造商装配期间，可以可选地安装或不安装这些电阻器中的每一个。
更具体而言，为了将存储器模块102配置成多线程化模块，系统连接RS1以允许CS-1到达并独立地控制存储器设备的第二子集105B。同时，该系统不连接RS0以使CS-0不能到达设备105B。另外，该系统连接RT1以终止CS-0，从而不会在信号通路末端导致反射。此配置使得CS-0和CS-1能够独立地控制设备的相应子集105A和105B。
替代地，为了将存储器模块102配置成标准单线程化模块，连接RS0以使CS-0可到达模块102上的所有存储器设备。然而，系统不连接RT1，因为在第一设备子集105A的末端不需要终端负载。系统也不连接RS1以阻断CS-1到达第二设备子集105B。应注意，上述电路有利于将存储器模块102配置成标准单线程模块或双线程化模块。可以扩展此技术以允许通过复制所描述的电路来配置具有三个、四个或其它数量线程的存储器模块。
上述技术和装置可以用于采用不同类型的存储器设备的不同系统。这种系统可以是但不限于移动系统、桌上型计算机、服务器和/或图形应用。存储器设备可包括动态随机存取存储器(DRAM)。此外，DRAM可以例如是图形双数据速率(GDDR、GDDR2、GDDR3、GDDR4、GDDR5和其后代)以及双数据速率(DDR2、DDR3和未来的存储器类型)。
所描述的技术和装置可应用于其它类型的存储器，例如，闪速和其它类型的非易失性存储器和静态随机存取存储器(SRAM)。此外，贯穿此描述，描述了时钟信号；应理解，本描述的上下文中的时钟信号可以具体化为选通信号或传送定时参考的其它信号，并且并不局限于具有严格周期的信号。例如，在仅当传输数据时才出现转变的意义上，时钟信号可以为非周期性的选通信号。在一般的上下文中，时钟信号可以为传送定时信息(例如指示数据有效的暂时性信息)的任意类型的信号。
下面将参照图7来描述使用一种或多种上述装置和技术的存储器系统的额外的实施例。图7为框图，示出存储器系统700的实施例，其包括至少一个存储器控制器710和一个或多个存储器设备712。尽管图7示出具有一个存储器控制器710和三个存储器设备712的存储器系统700，但是其它实施例可以具有额外的存储器控制器以及更少或更多的存储器设备712。此外，尽管存储器系统700示出耦合到多个存储器设备712的存储器控制器710，但是在其它一些实施例中，可以将两个或两个以上存储器控制器彼此耦合。应注意，可以在相同的或不同的集成电路上实施存储器控制器710和一个或多个存储器设备712，并且所述一个或多个集成电路可包括在芯片封装中。
在一些实施例中，存储器控制器710为本地存储器控制器(例如DRAM存储器控制器)和/或为系统存储器控制器(其可以实施于微处理器中)。
存储器控制器710可以包括I/O接口718-1和控制逻辑720-1。如图3A-图3B中所论述，控制逻辑720-1可用于校准穿越式地址信号和多个每线程控制信号之间的延迟Δ。控制逻辑720-1可包括用于存储表示延迟Δ的信息的电路(例如，寄存器)。
在一些实施例中，存储器设备712中的一个或多个包括接口718中的至少一个和控制逻辑720。然而，在一些实施例中，存储器设备712中的一些可不具有控制逻辑720。此外，存储器设备712中的一个或多个和/或存储器控制器710可以包括一个以上的接口718，并且这些接口可以共享一个或多个控制逻辑720电路。在一些实施例中，可以将两个或两个以上的存储器设备712(例如存储器设备712-1和712-2)配置成存储器列716。
通过信道722中的一个或多个链路714(例如多个导线)将存储器控制器710和存储器设备712耦合。尽管示出存储器系统700具有三个链路714，但是其它实施例可具有更少或更多的链路714。此外，这些链路可以提供有线、无线和/或光通信。此外，可以将链路714用于存储器控制器710与一个或多个存储器设备712之间的双向和/或单向通信。例如，存储器控制器710与给定存储器设备之间的双向通信可以为同时(全双工)通信。替代地，存储器控制器710可以向给定的存储器设备传输信息(例如，包括命令的数据包)，并且所述给定的存储器设备随后可以向存储器控制器710提供请求的数据，例如，一个或多个链路714上的通信方向可以交变(半双工通信)。而且，通过例如控制逻辑720电路之一，可以动态地配置一个或多个链路714和对应的传输电路和/或接收电路以进行双向和/或单向通信。
使用一个或多个定时信号中的任一或所有两个信号沿，可以在一个或多个链路714上传递对应于数据和/或命令(例如数据请求命令)的信号。可以基于一个或多个时钟信号生成这些定时信号，其中可以在芯片内(例如，使用锁相环和基准频率提供的一个或多个参考信号)和/或芯片外生成该时钟信号。在一些实施例中，这些信号的传输和接收中涉及的操作可以是同步的和/或异步的。
在一些实施例中，使用单独的命令链路(即，使用传递命令的链路714的子集)将命令从存储器控制器710传递到一个或多个存储器设备712。然而，在一些实施例中，使用信道722的相同部分(即，相同的链路714)，将命令作为数据传递。此外，与存储器控制器710和一个或多个存储器设备712之间的数据通信相关联的数据速率相比，命令的通信可以具有较低的数据速率；并且，命令的通信可以使用与数据传递不同的载波频率，和/或可以使用与数据传递不同的调制技术。
可以使用本领域可获得的计算机辅助设计工具来实施本文所描述的设备和电路，并且可以具体化为含有此电路的软件描述的计算机可读文件。这些软件描述可以为：性能的、寄存器传送、逻辑元件、晶体管和布局几何级描述。此外，可以将软件描述存储在存储介质上或者通过载波进行传递。
可以实施此描述的数据格式包括但不限于：支持例如C语言等性能语言的格式，支持例如Verilog和VHDL之类的寄存器传送级(RTL)语言的格式，支持几何描述语言(例如GDSII、GDSIII、GDSIV、CIF和MEBES)的格式，以及其它适合的格式和语言。此外，可以通过因特网上的多种多样的介质或例如通过电子邮件电子地实现此文件在机器可读媒体上的数据传送。应注意，可以在机器可读介质上实施物理文件，例如：4mm磁带、8mm磁带、3-1/2英寸软磁盘媒体、CD、DVD等。
综上所述，本公开内容已描述了包括存储器设备集的存储器系统的操作示例技术。在操作期间，系统将控制存储器设备的第一子集的第一控制信号与在地址总线的第一段上传播的地址信号同步，其中第一段耦合到存储器设备的第一子集。因此，第一控制信号和地址信号实质上同时到达存储器设备的第一子集中的存储器设备。地址信号在穿过地址总线的第一段之后，穿过地址总线的第二段并依次到达存储器设备的第二子集，其中地址总线的第二段耦合到存储器设备的第二子集。接着，系统将控制存储器设备的第二子集的第二控制信号路由通过物理延迟机构，从而使第二控制信号和在地址总线的第二段上传播的地址信号实质上同时到达存储器设备的第二子集中的存储器设备。
在一些实施例中，第一控制信号和第二控制信号为相同类型的控制信号，并且这两个信号分别控制存储器设备的第一子集和第二子集。
在一些实施例中，第一控制信号在第一控制线上传播，直至到达耦合到第一控制线的一端的终端；并且第二控制信号在第二控制线上传播，直至到达耦合到第二控制线的一端的第二终端。
在一些实施例中，系统通过路由第一控制信号将第一控制信号与地址总线的第一段同步，从而使得第一控制信号与存储器设备的第一子集中的每个设备上的地址总线的第一段的迹线长度匹配。
在一些实施例中，第一控制信号和第二控制信号为下列信号之一：芯片选择(CS)信号、时钟使能(CKE)信号和片内终止(ODT)信号。
在一些实施例中，通过将第二控制信号路由穿过物理延迟机构以对第二控制信号进行延迟，系统将第二控制信号与地址总线的第二段同步。
在一些实施例中，物理延迟机构为印刷电路板(PCB)迹线，其具有与地址总线的第一段和第二段的传播延迟实质上匹配的PCB迹线延迟。
在一些实施例中，通过校准第二控制信号以将第二控制信号和地址信号之间的相位偏移纠偏，系统对第二控制信号与地址总线的第二段进行路由。
在一些实施例中，通过首先向存储器设备的第二子集中的存储器设备写入数据，系统对第二控制信号进行校准。随后，系统将第二控制信号的有效窗口安置在与存储器设备相关联的有效地址窗口的附近。接着，系统在相对于与存储器设备相关联的有效地址窗口调整第二控制信号的有效窗口时从存储器设备读取。随后，系统确定有效窗口相对于有效地址窗口的位置，其中该有效地址窗口对应于写入数据的成功读出。最后，系统基于所述有效窗口相对于有效地址窗口的位置固定第二控制信号相对于地址信号的位置。
在一些实施例中，通过由第二控制信号的延伸的有效窗口包封与存储器设备相关联的有效地址窗口，系统将数据写入存储器设备。
在一些实施例中，有效地址窗口跨一个时钟周期。
在一些实施例中，地址信号与沿地址总线中包括的信号迹线传播的时钟信号源同步。
在一些实施例中，通过至少基于预计算的延迟值对第二控制信号进行延迟，系统将第二控制信号与地址总线的第二段同步。
在一些实施例中，在系统引导过程期间，系统从非易失性存储器中检索预计算的延迟值。
在一些实施例中，非易失性存储器为位于存储器模块上的串行存在检测(SPD)存储器设备。
在一些实施例中，在装配过程期间，可以将存储器模块选择性地配置成单线程化模块或多线程化模块。更具体而言，在单线程化模块配置中，将第一控制信号附加地路由到存储器设备的第二子集。替代地，在多线程化模块配置中，将第一控制信号终止于存储器设备的第一子集的引出端。
在一些实施例中，存储器模块进一步包括：第一电阻器，具有实质上零欧姆电阻；第二电阻器，具有实质上零欧姆电阻；以及终接电阻器。当将存储器模块配置成单线程化模块或多线程化模块时，在装配过程中可选择性地连接第一、第二和终接电阻器中的一个或多个。
此公开内容已描述了一种存储器模块。该存储器模块包括存储器设备集，其中该存储器设备集进一步包括存储器设备的第一子集和存储器设备的第二子集。将地址总线布置在存储器模块之上，其中地址总线包括耦合到存储器设备的第一子集的第一段和耦合到存储器设备的第二子集的第二段。地址信号穿过第一段并依次到达存储器设备的第一子集的每个存储器设备，其中在穿过第一段之后，地址信号穿过第二段并依次到达存储器设备的第二子集中的每个存储器设备。存储器模块可以接收多个控制信号，其中每个控制信号控制存储器设备的一个子集。存储器模块进一步包括耦合到存储器设备的第一子集的第一控制信号线，其中路由第一控制信号线，从而使在第一控制信号线上传播的第一控制信号的传播延迟与在第一段上传播的地址信号的传播延迟实质上相同。存储器模块另外包括耦合到存储器设备的第二子集的第二控制信号线，其中路由第二控制信号线，从而使在第二控制信号线上传播的第二控制信号的传播延迟与在第二段上传播的地址信号的传播延迟实质上相同。
在一些实施例中，第二控制信号线包括用于导致PCB迹线延迟的印刷电路板(PCB)迹线。
此公开内容已描述了一种存储器系统。此存储器系统包括存储器模块，其中存储器模块进一步包括存储器设备集，并且该存储器设备集包括存储器设备的第一子集和存储器设备的第二子集。将地址总线布置在存储器模块之上，其中该地址总线包括耦合到存储器设备的第一子集的第一段和耦合到存储器设备的第二子集的第二段。地址信号穿过第一段并依次到达存储器设备的第一子集，其中地址信号在穿过所述第一段之后，穿过第二段并依次到达存储器设备的第二子集。存储器系统还包括耦合到存储器模块的存储器控制器。存储器控制器进一步包括第一电路，用于输出用以控制存储器设备的第一子集的第一控制信号，其中输出第一控制信号从而使第一控制信号和地址信号实质上同时到达存储器设备的第一子集中的存储器设备。存储器控制器附加地包括第二电路，用于输出用于控制存储器设备的第二子集的第二控制信号，其中输出第二控制信号从而使第二控制信号和地址信号实质上同时到达存储器设备的第二子集中的存储器设备。
在一些实施例中，存储器控制器还包括第三电路，用于校准第二控制信号以将第二控制信号和地址信号之间的相位偏移纠偏。
在一些实施例中，第二电路包括延迟机构，用于至少基于存储在存储器模块的存储位置中的预计算延迟值对第二控制信号的输出进行延迟。
上文对本发明的实施例的描述仅用于说明和描述目的，而非意欲穷举或将本发明限制为所公开的形式。因此，本领域的技术人员易于想到各种修改和变化。另外，上述公开内容非意欲限制本发明。本发明的范围仅由附加的权利要求来界定。

Claims (30)

1.一种用于包括存储器设备集的存储器系统的操作方法，所述方法包括：
将控制所述存储器设备的第一子集的第一控制信号与在地址总线的第一段上传播的地址信号同步，其中所述第一段耦合到所述存储器设备的第一子集，从而使所述第一控制信号和所述地址信号实质上同时到达所述存储器设备的第一子集中的存储器设备；
其中，所述地址信号在穿过所述地址总线的第一段之后，穿过所述地址总线的第二段并依次到达存储器设备的第二子集，其中所述地址总线的第二段耦合到所述存储器设备的第二子集；以及
路由控制所述存储器设备的第二子集的第二控制信号穿过物理延迟机构，从而使所述第二控制信号和在所述地址总线的第二段上传播的地址信号实质上同时到达所述存储器设备的第二子集中的存储器设备。
2.根据权利要求1所述的方法，其中所述物理延迟机构为印刷电路板(PCB)迹线，其具有与所述地址总线的第一段和第二段的传播延迟实质上匹配的PCB迹线延迟。
3.根据权利要求1所述的方法，其中将所述第一控制信号与所述地址总线的第一段同步涉及路由所述第一控制信号，从而使所述第一控制信号与所述存储器设备的第一子集中的每个存储器设备上的所述地址总线的第一段迹线长度匹配。
4.根据权利要求1所述的方法，其中所述第一控制信号和第二控制信号为下列信号之一：
芯片选择(CS)信号；
时钟使能(CKE)信号；以及
片内终止(ODT)信号。
5.一种存储器模块，包括：
存储器设备集，包括存储器设备的第一子集和存储器设备的第二子集；
地址总线，包括耦合到所述存储器设备的第一子集的第一段以及耦合到所述存储器设备的第二子集的第二段，其中地址信号穿过所述第一段并依次到达所述存储器设备的第一子集中的每个存储器设备，其中所述地址信号在穿过所述第一段之后，穿过所述第二段并依次到达所述存储器设备的第二子集中的每个存储器设备；
第一控制信号线，耦合到所述存储器设备的第一子集，其中路由所述第一控制信号线，从而使在所述第一控制信号线上传播的第一控制信号的传播延迟与在所述第一段上传播的地址信号的传播延迟实质上相同；以及
第二控制信号线，耦合到所述存储器设备的第二子集，其中路由所述第二控制信号线，从而使在所述第二控制信号线上传播的第二控制信号的传播延迟与在所述第二段上传播的地址信号的传播延迟实质上相同。
6.根据权利要求5所述的存储器模块，
其中所述第一控制信号和第二控制信号为相同类型的控制信号；并且
所述第一控制信号和第二控制信号分别控制所述存储器设备的第一子集和第二子集。
7.根据权利要求5所述的存储器模块，
其中所述第一控制信号在所述第一控制线上传播，直至到达耦合到所述第一控制线的一端的终端；并且
其中所述第二控制信号在所述第二控制线上传播，直至到达耦合到所述第二控制线的一端的第二终端。
8.根据权利要求5所述的存储器模块，其中所述第一控制信号线与耦合到所述存储器设备的第一子集中的每个存储器设备的所述地址总线的第一段迹线长度匹配。
9.根据权利要求5所述的存储器模块，其中所述第一控制信号和第二控制信号为下列信号之一：
芯片选择(CS)信号；
时钟使能(CKE)信号；以及
片内终止(ODT)信号。
10.根据权利要求5所述的存储器模块，其中在装配过程期间，将所述存储器模块选择性地配置成单线程化模块或多线程化模块；
其中在所述单线程化模块配置中，将所述第一控制信号附加地路由到所述存储器设备的第二子集；以及
其中在所述多线程化模块配置中，将所述第一控制信号终止于所述第一存储器设备子集的引出端。
11.根据权利要求10所述的存储器模块，其特征在于，所述存储器模块进一步包括：
第一电阻器，具有实质上零欧姆电阻；
第二电阻器，具有实质上零欧姆电阻；以及
终接电阻器；
其中，将所述存储器模块配置成单线程化模块或多线程化模块涉及在装配过程期间选择性地连接所述第一电阻器、第二电阻器和终接电阻器中的一个或多个。
12.一种用于包括存储器设备集的存储器系统的操作方法，所述方法包括：
将控制所述存储器设备的第一子集的第一控制信号与在地址总线的第一段上传播的地址信号同步，从而使所述第一控制信号和所述地址信号实质上同时到达所述存储器设备的第一子集中的存储器设备；其中
其中，所述地址信号在穿过所述地址总线的第一段之后，穿过所述地址总线的第二段并依次到达所述存储器设备的第二子集中的每个存储器设备，其中所述地址总线的第二段耦合到所述存储器设备的第二子集；以及
校准第二控制信号以对所述第二控制信号与所述地址信号之间的相位偏移纠偏，从而使所述第二控制信号和所述地址信号实质上同时到达所述存储器设备的第二子集中的存储器设备。
13.根据权利要求12所述的方法，其中校准所述第二控制信号涉及：
向所述第二存储器设备的第二子集中的存储器设备写入数据；
在与所述存储器设备相关联的有效地址窗口的附近安置所述第二控制信号的有效窗口；
在相对于与所述存储器设备相关的有效地址窗口调整所述第二控制信号的有效窗口时从所述存储器设备读取；
确定所述有效窗口相对于所述有效地址窗口的位置，其中所述有效地址窗口对应于写入数据的成功读出；以及
基于所述有效窗口相对于所述有效地址窗口的位置，固定所述第二控制信号相对于所述地址信号的位置。
14.根据权利要求13所述的方法，其中向所述存储器设备写入数据涉及由所述第二控制信号的延伸的有效窗口包封与所述存储器设备相关的有效地址窗口。
15.根据权利要求13所述的方法，其中所述有效地址窗口跨一个时钟周期。
16.根据权利要求12所述的方法，其中所述地址信号与沿所述地址总线中包括的信号迹线传播的时钟信号源同步。
17.根据权利要求12所述的方法，其中所述第一控制信号和第二控制信号为下列信号之一：
芯片选择(CS)信号；
时钟使能(CKE)信号；以及
片内终止(ODT)信号。
18.一种存储器系统，包含：
存储器模块，其包括存储器设备集，该存储器设备集包括存储器设备的第一子集和存储器设备的第二子集；
地址总线，布置在所述存储器模块之上，其中所述地址总线包括耦合到所述存储器设备的第一子集的第一段和耦合到所述存储器设备的第二子集的第二段，其中地址信号穿过所述第一段并依次到达所述存储器设备的第一子集的每个存储器设备，其中所述地址信号在穿过所述第一段之后，穿过所述第二段并依次到达所述存储器设备的第二子集的每个存储器设备；
存储器控制器，耦合到所述存储器模块，所述存储器控制器包括：
第一电路，用于输出控制所述存储器设备的第一子集的第一控制信号，其中输出所述第一控制信号从而使所述第一控制信号和所述地址信号实质上同时到达所述存储器设备的第一子集中的存储器设备；以及
第二电路，用于输出控制所述存储器设备的第二子集的第二控制信号，其中输出所述第二控制信号从而使所述第二控制信号和所述地址信号实质上同时到达所述存储器设备的第二子集中的存储器设备。
19.根据权利要求18所述的存储器系统，其中所述存储器控制器进一步包括校准机构，用于校准所述第二控制信号以将所述第二控制信号和所述地址信号之间的相位偏移纠偏。
20.根据权利要求19所述的存储器系统，其中所述校准机构被配置成：
向所述存储器设备的第二子集中的存储器设备写入数据；
在与所述存储器设备相关联的有效地址窗口的附近安置所述第二控制信号的有效窗口；
在相对于与所述存储器设备相关联的有效地址窗口调整所述第二控制信号的有效窗口时从所述存储器设备读取；
确定所述有效窗口相对于所述有效地址窗口的位置，其中所述有效地址窗口对应于写入数据的成功读出；以及
基于所述有效窗口相对于所述有效地址窗口的位置，固定所述第二控制信号相对于所述地址信号的位置。
21.根据权利要求20所述的存储器系统，其中在向所述存储器设备写入数据时，所述校准机构被进一步配置成由所述第二控制信号的延伸的有效窗口包封与所述存储器设备相关联的有效地址窗口。
22.根据权利要求20所述的存储器系统，其中所述有效地址窗口为一个时钟周期的窗口。
23.根据权利要求18所述的存储器系统，其中所述第二电路包括延迟机构，用于至少基于存储在所述存储器模块上的存储位置中的延迟值对所述第二控制信号的输出进行延迟。
24.根据权利要求18所述的存储器系统，其中所述存储器控制器在系统引导过程期间从非易失性存储器检索所述延迟值。
25.根据权利要求18所述的存储器系统，其中所述非易失性存储器为位于所述存储器模块上的串行存在检测(SPD)存储器设备。
26.根据权利要求18所述的存储器系统，其中所述地址信号与在所述地址总线间传播的时钟信号源同步。
27.根据权利要求18所述的存储器系统，其中所述第一控制信号和第二控制信号为下列信号之一：
芯片选择(CS)信号；
时钟启用(CKE)信号；以及
片内终止(ODT)信号。
28.根据权利要求18所述的存储器系统，其中在装配过程期间，将所述存储器模块选择性地配置成单线程化模块或多线程化模块；
其中在所述单线程化模块配置中，将所述第一控制信号附加地路由到所述存储器设备的第二子集，同时阻断所述第二控制信号到达所述存储器设备的第二子集；以及
其中在所述多线程化模块配置中，将所述第一控制信号终止于所述存储器设备的第一子集的引出端，同时将所述第二控制信号路由到所述存储器设备的第二子集。
29.根据权利要求28所述的存储器系统，其中所述存储器模块进一步包括：
第一电阻器，具有实质上零欧姆电阻；
第二电阻器，具有实质上零欧姆电阻；以及
终接电阻器；
其中，将所述存储器模块配置成单线程化模块或多线程化模块涉及在装配过程期间选择性地连接所述第一电阻器、第二电阻器和终接电阻器中的一个或多个。
30.一种存储器控制器，包括：
第一电路，用于向地址总线上输出地址信号，其中所述地址总线包括耦合到存储器设备的第一集的第一段以及耦合到存储器设备的第二集的第二段，其中所述地址信号穿过所述第一段并依次到达所述存储器设备的第一集的每个存储器设备，其中所述地址信号在穿过所述第一段之后，穿过所述第二段并依次到达所述存储器设备的第二集的每个存储器设备；
第二电路，用于输出控制所述存储器设备的第一集的第一控制信号，其中输出所述第一控制信号从而使所述第一控制信号和所述地址信号实质上同时到达所述存储器设备的第一集中的存储器设备；以及
第三电路，用于输出控制所述存储器设备的第二集的第二控制信号，其中输出所述第二控制信号从而使所述第二控制信号和所述地址信号实质上同时到达所述存储器设备的第二集中的存储器设备。
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