CN107248416A - 一种用于双速率数据存储系统的数据传输的时序控制方法 - Google Patents

Abstract

本发明提供一种用于双速率数据存储系统数据传输中的时序控制方法，包括：步骤S1、通过对应每个数据信号的输出寄存器调整数据信号的延迟时间，使数据选通信号和每个数据信号同时由处理器端到达存储器端；步骤S2、通过对应数据选通信号的输出寄存器调整数据选通信号的延迟时间，使数据选通信号先于数据信号一个时钟周期由处理器端到达存储器端；步骤S3、通过对应数据选通信号的输出寄存器调整数据选通信号的延迟时间，使数据选通信号先于数据信号半个时钟周期由处理器端到达存储器端。本发明的有益效果：数据信号同时到达，有效增加有效稳定性余量窗口，提高系统稳定性，优化采样点。

Description

一种用于双速率数据存储系统的数据传输的时序控制方法

技术领域

本发明涉及双速率数据(Double Data Rate，DDR)存储系统，尤其涉及一种用于双速率数据存储系统数据传输中的时序控制方法。

背景技术

双速率数据存储系统通常包括一个双倍速率同步动态随机存储器(Dual DataRate，DDR)，DDR控制器根据DDR规范中定义的时序向DDR发出初始化、读、写操作等命令，DDR根据DDR规范的定义正确地响应接收到的命令，接收或者发送DDR控制器命令的数据。DDR控制器和DDR通过数据选通信号(Data strobe signal，DQS)和数据信号(data signal，DQ)通信。

在DDR硬件设计中，由于PCB布局走线的限制、芯片内部的封装走线长度不同以及同组8bit Data信号线单条走线过孔数量不同，会存在由于DDR信号走线不等长导致信号传输时间延迟的情况，从而造成在写操作时，各位数据bit和DQS信号不能到达DDR颗粒，以及在读操作时，各位数据bit和DQS信号到达主芯片的时间延迟不在同一时刻，进而导致实际信号有效稳定性余量窗口(即同组8bit Data时延重叠的部分构成的DQ信号的数据有效窗口)小，引起系统不稳定。

为了解决由于DDR信号走线不等长导致信号传输时间延迟，进而导致数据有效窗口小，系统不稳定的问题，目前有两种解决方案：

1)通过DDR线走等长线避免此问题，但是会增加布局(Layout)面积，同时由于走线变长带来负载加大，降低单条信号线的信号质量；

2)通过调节DQS的延迟时间，使得同组内DQS信号处于各个DQ信号的窗口之间，但是无法增加数据有效窗口。

图1为现有技术，表示在DDR端接收到数据选通信号DQS和数据信号DQ0-DQ7后，数据选通信号DQS和数据信号DQ0-DQ7之间的关系。DQS在边沿采样，DQ0-DQ7同一个时钟周期内的交集构成的实际数据有效窗口L’的大小小于理论最大数据有效窗口L的大小，其中，理论最大数据有效窗口L的大小对应实际的时钟长度。由图1可知，因为芯片内部线长、PCB板上走线线长以及过孔数量不同等原因，在写操作时，DQ0-DQ7到达DDR的时间会有延迟，造成实际数据有效窗口L’的大小小于实际的时钟周期。而DQS只能在DQ0-DQ7的实际数据有效窗口L’内调节延迟时间，因此造成了调节范围变小，DDR出错的可能增加，系统稳定性差。

综上可知，现有技术无法满足双速率数据存储系统的使用需求。

发明内容

针对现有技术中存在的问题，本发明提供了一种能够有效增加有效稳定性余量窗口，提高系统稳定性，优化采样点的用于双速率数据存储系统数据传输中的时序控制方法。本发明采用如下技术方案：

一种用于双速率数据存储系统数据传输中的时序控制方法，所述双速率数据存储系统包括：处理器和存储器，所述处理器上设有多个输出引脚，每个所述输出引脚处分别设有输出寄存器，所述处理器的每个输出引脚分别连接信号线，所述处理器通过连接在每个所述输出引脚上的所述信号线与所述存储器连接，所述处理器和所述存储器之间通过一数据选通信号和多个数据信号进行通信，所述数据信号的宽度与所述数据选通信号的宽度相同，所述信号线包括一用来传输所述数据选通信号的第一信号线和多个分别用来传输所述数据信号的第二信号线；所述时序控制方法包括：

步骤S1、通过对应每个所述数据信号的输出寄存器调整所述数据信号的延迟时间，使所述数据选通信号和每个所述数据信号同时由所述处理器端到达所述存储器端；

步骤S2、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号一个时钟周期由所述处理器端到达所述存储器端；

步骤S3、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端。

优选的，所述存储器为双倍速率同步动态随机存储器。

优选的，所述存储器周期性的对所述数据信号进行采样，所述步骤S3中，所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端后，所述存储器对所述数据信号采样的采样点对准所述数据选通信号周期的边沿。

优选的，所述第二信号线数量为8条。

优选的，所述步骤2中，通过多个所述输出寄存器依次对每条所述第二信号线传输的所述数据信号进行延迟。

优选的，对所述数据信号延迟一预定的延迟单位，并延迟多次，直到所述存储器出错。

优选的，所述步骤S3中包括

步骤S31、对所述数据选通信号延迟一预定的延迟单位，并延迟多次，直到所述存储器出错；

步骤S32、使所述数据选通信号减少延迟或者再增加延迟所述步骤S31中延迟的总时间的一半。

优选的，所述延迟单位为所述寄存器的最小延迟单位。

本发明的有益效果：使同一组信号中的数据信号同时由处理器端到达存储器端，有效增加有效稳定性余量窗口，提高系统稳定性；调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端，从而使存储器对所述数据信号采样的采样点对准所述数据选通信号周期的边沿，优化采样点。

附图说明

图1为现有技术中，DDR端和DDR控制端接收到数据选通信号DQS和数据信号DQ0-DQ7后，数据选通信号DQS和数据信号DQ0-DQ7之间的关系的示意图；

图2为本发明的一个优选的实施例中，用于双速率数据存储系统数据传输中的时序控制方法的流程图；

图3为本发明的一个优选的实施例中，步骤S3的流程图；

图4-8为本发明的一个优选的实施例中，用于双速率数据存储系统数据传输中的时序控制方法的流程示意图。

具体实施方式

需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。

下面结合附图对本发明的具体实施方式作进一步的说明：

如图2-8所示，一种用于双速率数据存储系统数据传输中的时序控制方法，上述双速率数据存储系统包括：处理器和存储器，上述处理器上设有多个输出引脚，每个上述输出引脚处分别设有输出寄存器，上述处理器的每个输出引脚分别连接信号线，上述处理器通过连接在每个上述输出引脚上的上述信号线与上述存储器连接，上述处理器和上述存储器之间通过一数据选通信号和多个数据信号进行通信，上述数据信号的宽度与上述数据选通信号的宽度相同，上述信号线包括一用来传输上述数据选通信号的第一信号线和多个分别用来传输上述数据信号的第二信号线；上述时序控制方法包括：

步骤S1、通过对应每个上述数据信号的输出寄存器调整上述数据信号的延迟时间，使上述数据选通信号和每个上述数据信号同时由上述处理器端到达上述存储器端；

步骤S2、通过对应上述数据选通信号的输出寄存器调整上述数据选通信号的延迟时间，使上述数据选通信号先于上述数据信号一个时钟周期由上述处理器端到达上述存储器端；

步骤S3、通过对应上述数据选通信号的输出寄存器调整上述数据选通信号的延迟时间，使上述数据选通信号先于上述数据信号半个时钟周期由上述处理器端到达上述存储器端；

上述存储器为双倍速率同步动态随机存储器。

在本实施例中，在进行写操作时，在数据信号和数据选通信号从处理器传输到存储器的过程中，由于传输条件和传输距离的影响，可能会使得DQS与DQ的相位关系发生改变，因此首先要对通过对应每个上述数据信号的输出寄存器调整上述数据信号的延迟时间，使上述数据选通信号和每个上述数据信号同时由上述处理器端到达上述存储器端，然后通过对应上述数据选通信号的输出寄存器调整上述数据选通信号的延迟时间，使上述数据选通信号先于上述数据信号半个时钟周期由上述处理器端到达上述存储器端，上述存储器周期性的对上述数据信号进行采样，上述步骤S3中，上述数据选通信号先于上述数据信号半个时钟周期由上述处理器端到达上述存储器端后，上述存储器对上述数据信号采样的采样点对准上述数据选通信号周期的边沿。

此时，有效稳定性余量窗口最大，有效稳定性余量窗口大小和实际的时钟周期相等，提高了系统稳定性，解决了DDR信号线不等长引起的DDR不稳定问题，也解决了现有技术中通过使信号线等长保证信号同时到达带来的布局面积(Layout)增大的问题；上述存储器对上述数据信号采样的采样点对准上述数据选通信号周期的边沿，优化了采样点。

本发明较佳的实施例中，上述第二信号线数量为8条。

本发明较佳的实施例中，上述步骤2中，通过多个上述输出寄存器依次对每条上述第二信号线传输的上述数据信号进行延迟。

在本实施例中，先对DQ0延迟，然后依次对DQ1-DQ7延迟。

本发明较佳的实施例中，对上述数据信号延迟一预定的延迟单位，并延迟多次，直到上述存储器出错，上述延迟单位为上述寄存器的最小延迟单位。。

在本实施例中，存储器出错说明数据信号和数据选通信号同时达到。

本发明较佳的实施例中，上述步骤S3中包括

步骤S31、对上述数据选通信号延迟一预定的延迟单位，并延迟多次，直到上述存储器出错；

步骤S32、使上述数据选通信号减少延迟或者再增加延迟上述步骤S31中延迟的总时间的一半；

上述延迟单位为上述寄存器的最小延迟单位。

在一个实施例中，在进行读操作时，也可以利用上述方法，即通过依次对数据信号进行延迟，使数据信号同时由存储器到达控制器，然后调整数据选通信号和/或数据信号的延迟，使数据信号采样的采样点对准上述数据选通信号周期的边沿，从而提高系统稳定性并优化采样点。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (8)

1.一种用于双速率数据存储系统数据传输中的时序控制方法，所述双速率数据存储系统包括：处理器和存储器，所述处理器上设有多个输出引脚，其特征在于，每个所述输出引脚处分别设有输出寄存器，所述处理器的每个输出引脚分别连接信号线，所述处理器通过连接在每个所述输出引脚上的所述信号线与所述存储器连接，所述处理器和所述存储器之间通过一数据选通信号和多个数据信号进行通信，所述数据信号的宽度与所述数据选通信号的宽度相同，所述信号线包括一用来传输所述数据选通信号的第一信号线和多个分别用来传输所述数据信号的第二信号线；所述时序控制方法包括：

步骤S1、通过对应每个所述数据信号的输出寄存器调整所述数据信号的延迟时间，使所述数据选通信号和每个所述数据信号同时由所述处理器端到达所述存储器端；

步骤S2、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号一个时钟周期由所述处理器端到达所述存储器端；

步骤S3、通过对应所述数据选通信号的输出寄存器调整所述数据选通信号的延迟时间，使所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端。

2.根据权利要求1所述的时序控制方法，其特征在于，所述存储器为双倍速率同步动态随机存储器。

3.根据权利要求1所述的时序控制方法，其特征在于，所述存储器周期性的对所述数据信号进行采样，所述步骤S3中，所述数据选通信号先于所述数据信号半个时钟周期由所述处理器端到达所述存储器端后，所述存储器对所述数据信号采样的采样点对准所述数据选通信号周期的边沿。

4.根据权利要求1所述的时序控制方法，其特征在于，所述第二信号线数量为8条。

5.根据权利要求1所述的时序控制方法，其特征在于，所述步骤2中，通过多个所述输出寄存器依次对每条所述第二信号线传输的所述数据信号进行延迟。

6.根据权利要求5所述的时序控制方法，其特征在于，对所述数据信号延迟一预定的延迟单位，并延迟多次，直到所述存储器出错。

7.根据权利要求1所述的时序控制方法，其特征在于，所述步骤S3中包括

步骤S31、对所述数据选通信号延迟一预定的延迟单位，并延迟多次，直到所述存储器出错；

步骤S32、使所述数据选通信号减少延迟或者再增加延迟所述步骤S31中延迟的总时间的一半。

8.根据权利要求6或7所述的时序控制方法，其特征在于，所述延迟单位为所述寄存器的最小延迟单位。