KR20150001188A - 디디알 에스디램 모듈 및 그 구성 방법 - Google Patents

디디알 에스디램 모듈 및 그 구성 방법 Download PDF

Info

Publication number
KR20150001188A
KR20150001188A KR20130073985A KR20130073985A KR20150001188A KR 20150001188 A KR20150001188 A KR 20150001188A KR 20130073985 A KR20130073985 A KR 20130073985A KR 20130073985 A KR20130073985 A KR 20130073985A KR 20150001188 A KR20150001188 A KR 20150001188A
Authority
KR
South Korea
Prior art keywords
serial
data
protocol engine
memory
transceiver unit
Prior art date
Application number
KR20130073985A
Other languages
English (en)
Inventor
권혁제
최용석
김성남
김경옥
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR20130073985A priority Critical patent/KR20150001188A/ko
Priority to US14/244,047 priority patent/US20150006806A1/en
Publication of KR20150001188A publication Critical patent/KR20150001188A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

Abstract

디디알 에스디램 모듈 및 그 구성 방법이 개시된다. 본 발명의 일 실시예에 따른 DDR SDRAM 모듈은 복수의 메모리 칩; 및 외부로부터 전달된 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하고, 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 직렬 트랜시버부를 포함하고, 상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하고, 디디알 에스디램 모듈을 제어하는 메모리 제어기를 더 포함할 수 있으며, 상기 메모리 제어기는 상기 제1 직렬 데이터를 한 패킷에 실어 전달하는 패킷 통신을 통해 상기 직렬 트랜시버부로 상기 제1 직렬 데이터를 광으로 전달하는 것을 특징으로 한다.

Description

디디알 에스디램 모듈 및 그 구성 방법{Double data rate synchronous dynamic random access memory module and method for configuring thereof}
본 발명은 디디알 에스디램(DDR SDRAM: double data rate synchronous dynamic random access memory) 모듈에 대한 것으로, 상세하게는 DDR SDRAM 데이터 버스 폭을 줄이고 고속 직렬 통신을 수행하기 위한 DDR SDRAM 모듈 및 그 구성 방법에 대한 것이다.
DDR SDRAM은 일반적으로 데이터 버스와 제어 버스 및 전원 등으로 구성되며, PC의 메인 보드에 장착하는 DDR 메모리의 개수는 CPU가 지원하는 메모리 채널의 개수에 의해서 결정되며, 일반적으로 2개 또는 4개로 구성된다.
즉, DDR SDRAM은 듀얼 인라인 메모리 모듈(DIMM: dual in-line memory module) 소켓에 꽂는 방식으로 메모리를 장착한다. DIMM의 핀 수는 186개에서 240개 정도로 이루어져 있고, CPU에서 지원하는 메모리 채널의 개수가 2개만 되더라도 372~480개의 신호선 및 전력선을 할당 해야 하며, 이를 메인보드의 다른 소자들과 함께 배치 및 연결과정을 거쳐야 한다.
기존 DDR SDRAM은 DIMM 소켓(socket)에 꽂아 CPU와 통신을 하는 방식을 취하고 있다. 일반적인 CPU들은 64비트 혹은 32 비트의 데이터 버스 폭을 가지고 있어 이를 메모리와 통신시 그대로 사용하는 방식으로 시스템 동작을 한다. DDR SDRAM 모듈의 구성은 위와 같은 데이터 버스 폭을 고려하여 제어 신호와 전력선을 배치하는 방식을 취하고 있다.
CPU에 공급하는 메모리를 증설 또는 증가시키기 위해서는 단위 메모리 모듈의 용량을 늘리거나 CPU에 여러 메모리를 공급하는 방법이 있다.
CPU에서 메모리 증설을 위해서는 CPU 지원 메모리 채널의 증가와 메인 보드의 배치 및 연결이 가능해야 하지만, 이 모두 신호 및 전력선의 증가를 초래하여 배치 및 연결을 할 수 없게 된다.
이와 관련된 선행기술로, 미국공개특허 제20080222351호는 메모리 pool을 서버나 데스크 탑과 같은 시스템 내부에 구성함으로써 발생할 수 있는 메모리 확장의 문제 및 메모리와 CPU가 거리 간격이 길어지면서 발생하는 신호 왜곡 그리고 다량의 메모리가 좁은 시스템 내부에 장착됨으로 인해 열의 문제가 메모리 뿐만 아니라 다른 장치에게도 영향을 끼칠 수 있는 문제점을 극복하기 위한 기술로서, 메모리 pool을 형성하며, 형성된 메모리 pool을 광 연결을 통해 원거리 연결을 가능하게 하는 기술이다.
또한, 미국공개특허 제20090103929호는 광 연결을 메모리 제어기와 메모리간에 형성되고, 형성된 두 인터페이스 간에는 OMB(Optical Memory Bus)를 두어 이를 관리하며, 메모리 제어기에서 생성된 클럭의 동기에 맞춘 프로토콜에 의해 데이터 및 명령어 등의 송수신이 이루어지는 기술이다.
또한, 한국공개특허 제10-2012-0027209호는 광 연결을 통해 메모리 확장 방법을 제안하는 기술로서, CPU 및 메모리 인터페이스는 변하지 않았으며, 메모리 확장에 의한 확장된 메모리 보드의 데이터 전송의 경우에 광학 연결은 적용한 기술이다. 즉, 한국공개특허 제10-2012-0027209호는 확장 메모리의 데이터를 광으로 연결하고 CPU로의 데이터 전송 또는 메모리로의 데이터 전송은 전기적은 방식을 취한 기술이다.
또한, 미국공개특허 제20090279341호는 PxC라는 칩간 근거리 무선 통신을 이용하여 메모리 및 컴퓨터 시스템과 통신을 하며, 광 버퍼 칩 내의 모듈 제어기를 통해 데이터를 관리하는 기술로서, 메모리 칩과 PxC가 정전용량 통신을 통해 이루어진다.
본 발명은 CPU 메모리 증설을 위해 메모리 모듈 용량을 증가시키는 방향이 아닌 메모리 개수를 증가시키는 방향으로 사용하고자 하는 것이다.
미국공개특허 제20080222351호 (공개일 2008.09.11) 미국공개특허 제20090103929호 (공개일 2009.04.23) 한국공개특허 제10-2012-0027209호 (공개일 2012.03.21) 미국공개특허 제20090279341호 (공개일 2009.11.12)
본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, DDR SDRAM 모듈의 구성을 변경함으로써, 신호 라인의 수를 줄여 메모리 증설 및 확장을 용이하게 할 수 있는 DDR SDRAM 모듈 및 그 구성 방법을 제공하는데 그 목적이 있다.
구체적으로, 본 발명은 메모리 모듈에서 필요한 데이터 및 제어 신호들을 메모리 모듈 내에서 모두 처리하고 처리된 데이터는 패킷화하여 광으로 전달하는 방식을 취함으로써, 신호 라인의 수를 줄여 메모리 증설 및 확장을 용이하게 할 수 있다.
그러나 본 발명의 목적은 상기에 언급된 사항으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디디알 에스디램 모듈은 복수의 메모리 칩; 및 외부로부터 전달된 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하고, 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 직렬 트랜시버부를 포함한다.
본 발명에 따른 디디알 에스디램 모듈은 상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하고, 디디알 에스디램 모듈을 제어하는 메모리 제어기를 더 포함할 수 있다.
상기 직렬 트랜시버부는 미리 결정된 제1 프로토콜 엔진을 구비하고, 상기 제1 프로토콜 엔진을 이용하여 상기 메모리 제어기와의 통신을 수행하며 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 제1 프로토콜 엔진부; 및 상기 제1 프로토콜 엔진에 의해 생성된 제2 직렬 데이터를 직렬 방식으로 상기 메모리 제어기로 송신하고, 상기 수신된 상기 제1 직렬 데이터를 상기 제1 프로토콜 엔진부로 전달하는 제1 직렬 트랜시버를 포함할 수 있다.
상기 메모리 제어기는 상기 제1 직렬 데이터를 한 패킷에 실어 전달하는 패킷 통신을 통해 상기 직렬 트랜시버부로 상기 제1 직렬 데이터를 광으로 전달할 수 있다.
상기 메모리 제어기는 미리 결정된 제2 프로토콜 엔진을 구비하고, 상기 제2 프로토콜 엔진을 이용하여 상기 직렬 트랜시버부와의 통신을 수행하는 제2 프로토콜 엔진부; 및 상기 제2 프로토콜 엔진에 의해 생성된 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 송신하고, 상기 직렬 트랜시버부로부터 수신된 제2 직렬 데이터를 상기 제2 프로토콜 엔진부로 전달하는 제2 직렬 트랜시버를 포함할 수 있다.
더 나아가, 본 발명에 따른 디디알 에스디램 모듈은 상기 복수의 메모리 칩과 상기 직렬 트랜시버부를 포함하는 모듈이 물리적으로 장착되고, 상기 직렬 트랜시버부와 상기 메모리 제어기 간 상기 제1 직렬 데이터의 송수신을 수행하는 소켓을 더 포함할 수 있으며, 상기 소켓은 듀얼 인라인 메모리 모듈(DIMM: dual in-line memory module) 소켓일 수 있다.
상기 소켓은 미리 결정된 제3 프로토콜 엔진을 구비하고, 상기 제3 프로토콜 엔진을 이용하여 상기 직렬 트랜시버부와 상기 메모리 제어기 간의 통신을 수행하는 제3 프로토콜 엔진부; 및 상기 제3 프로토콜 엔진을 이용하여 상기 제1 직렬 데이터에 대한 송수신을 수행하는 제3 직렬 트랜시버를 포함할 수도 있고, 상기 제1 직렬 데이터의 송수신에 대한 인터페이스를 수행하는 직렬 트랜시버 인터페이스를 포함할 수도 있다.
본 발명의 일 실시예에 따른 디디알 에스디램 모듈 구성 방법은 복수의 메모리 칩을 포함하는 디디알 에스디램 모듈 구성 방법에 있어서, 직렬 트랜시버부에서 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하는 단계; 및 상기 직렬 트랜시버부에서 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 단계를 포함한다.
나아가, 본 발명에 따른 디디알 에스디램 모듈 구성 방법은 상기 디디알 에스디램 모듈을 제어하는 메모리 제어기에서 상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하는 단계를 더 포함할 수 있다.
더 나아가, 본 발명에 따른 디디알 에스디램 모듈 구성 방법은 상기 직렬 트랜시버부에서 미리 결정된 제1 프로토콜 엔진을 이용하여 상기 메모리 제어기와의 통신을 수행하는 단계; 및 상기 직렬 트랜시버부에서 상기 제1 프로토콜 엔진에 의해 생성된 제2 직렬 데이터를 직렬 방식으로 상기 메모리 제어기로 송신하는 단계를 더 포함하고, 상기 제공하는 단계는 상기 제1 프로토콜 엔진을 통해 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공할 수 있다.
본 발명에 따르면, DDR SDRAM 모듈에서 필요한 데이터 및 제어 신호들을 메모리 모듈 내에서 모두 처리하고 처리된 데이터는 패킷화하여 광으로 전달하는 방식을 취함으로써, 신호 라인의 수를 줄여 메모리 증설 및 확장을 용이하게 할 수 있다.
따라서, 본 발명은 메인보드에서 메모리 증설을 용이하게 할 수 있고, 메모리 증설을 위한 메모리 랙(rack)의 구성이 가능해진다.
또한, 본 발명은 메인보드의 메모리 관련 신호의 배치 및 연결을 용이하게 할 수 있으며, 프로토콜 엔진의 사용으로 데이터 오류 발생시 재 요청을 통해 신호 무결성을 보완할 수도 있다.
나아가, 본 발명은 프로토콜 엔진을 사용함으로써, 다중 CPU 및 다중 서버들에 의한 메모리 공유가 가능하다.
도 1은 종래 DDR SDRAM 모듈의 기본적인 구성에 대한 예들을 나타낸 것이다.
도 2는 종래 DDR SDRAM 모듈의 신호 중 데이터 버스 폭에 대한 일 예를 나타낸 것이다.
도 3은 종래 DDR SDRAM 모듈에서 DIMM의 DDR 인터페이스를 통한 메모리 제어기로의 연결에 대한 일 예를 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 DDR SDRAM 모듈에 대한 구성을 나타낸 것이다.
도 5는 도 4에 도시된 메모리 칩과 프로토콜 엔진부의 통신을 설명하기 위한 예시도를 나타낸 것이다.
도 6은 본 발명의 다른 일 실시예에 따른 DDR SDRAM 모듈에 대한 구성을 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따른 DDR SDRAM 모듈 구성 방법에 대한 동작 흐름도를 나타낸 것이다.
이하에서는, 본 발명의 실시예에 따른 DDR SDRAM 모듈 및 그 구성 방법을 첨부한 도 1 내지 도 7를 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는데 필요한 부분을 중심으로 상세히 설명한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1은 종래 DDR SDRAM 모듈의 기본적인 구성에 대한 예들을 나타낸 것이고, 도 2는 종래 DDR SDRAM 모듈의 신호 중 데이터 버스 폭에 대한 일 예를 나타낸 것이고, 도 3은 종래 DDR SDRAM 모듈에서 DIMM의 DDR 인터페이스를 통한 메모리 제어기로의 연결에 대한 일 예를 나타낸 것이다.
도 1 내지 도 3을 참조하여, 종래 DDR SDRAM 모듈에 대해 설명하면 다음과 같다.
기존 DDR SDRAM은 DIMM 소켓에 꽂아 메모리 제어기 예를 들어, CPU와 통신을 하는 방식을 취하고 있다. 일반적은 CPU들은 64비트 혹은 32 비트의 데이터 버스 폭을 가지고 있어 이를 메모리와 통신시 그대로 사용하는 방식으로 시스템 동작을 한다. 종래 DDR SDRAM 모듈의 구성은 위와 같은 데이터 버스 폭을 고려하여 제어 신호와 전력선을 배치하는 방식을 취하고 있다.
DDR/DDR2/DDR3 등의 모듈은 도 1에 도시된 바와 같이 메모리 칩을 기판 위에 올리고 메모리 제어기 예를 들어, CPU의 데이터 버스 폭에 맞게 데이터 버스를 구성한다. 구성된 버스는 소켓의 종류 또는 DDR SDRAM의 종류에 따라 아래 도시된 [표 1]과 같을 수 있으며, 버스에는 기본적인 데이터와 제어 신호가 있다. 데이터 전송 속도는 DDR4의 경우 최대 3.2GT/s이다.
종래 DDR SDRAM은 데이터간 시간지연이 발생하는데, 이런 시간지연 문제를 해결하기 위해 write/read leveling과 같은 기술과 함께 fly-by 토폴로지를 사용하여 속도 증가를 이루려 하였다. 하지만, 이런 토폴로지 및 기술 등에도 불구하고 메모리 제어기 예컨대, CPU에서 안정적으로 데이터를 받거나 줄 수 있는 메모리의 개수는 메모리 채널 당 점점 줄어들고 있으며, 따라서 신호 전송 라인의 개수 증가와 함께 메인 보드 상의 라우팅 문제로 인한 신호 선 길이 차이가 발생하고 이로 인해 지연 및 상호 간섭 등이 발생 할 수 있다.
Type Pin 데이터 버스 제어 신호 전력선 비고(n.c : no connection)
DIMM 240 80 = 64(DQ) + 16(차동DQS) 71 89 제어 신호에 n.c포함
SO - DIMM 204 80 = 64(DQ) + 16(차동DQS) 49 75 제어 신호에 n.c포함
Micro DIMM 214 80 = 64(DQ) + 16(차동DQS) 59 75 제어 신호에 n.c포함
또한, 종래 DDR SDRAM 모듈은 도 3에 도시된 바와 같이 메모리 칩의 데이터 버스 전체가 DIMM의 데이터 버스로 구성된다. 예를 들어, X8 메모리 칩이 8개 있는 DIMM의 경우 데이터 버스 폭은 64개가 되며, 여기에 제어 신호를 합하면 대략 130 ~ 150 핀 정도가 된다. 이 경우 메모리 확장을 위해서 메모리 제어기 예를 들어, CPU 메모리 채널 당 130 ~150 라인을 라우팅을 해야 하며, 고속으로 동작하는 DDR3 또는 DDR4의 경우 상호 간섭 및 데이터 스큐, 신호 무결성의 문제가 발생한다. 이런 이유로 최근에는 CPU 메모리 채널당 할당되는 DIMM의 개수는 1 혹은 2개 이하로 줄어들었다.
본 발명은 메모리 개수를 늘리는 방안에 대한 것으로, DDR SDRAM의 메모리 제어기(memory controller)와의 통신 방법을 병렬 형태에서 직렬 형태로 변환하는 방법을 통해 메인 보드에서 배치 및 연결을 가능케 하고 메모리 증설을 용이하게 하는 것이다.
도 4는 본 발명의 일 실시예에 따른 DDR SDRAM 모듈에 대한 구성을 나타낸 것이다.
도 4를 참조하면, 본 발명에 따른 DDR SDRAM 모듈은 복수의 메모리 칩(410), 직렬 트랜시버부(420) 및 메모리 제어기(430)를 포함한다.
복수의 메모리 칩(410)은 데이터를 저장하는 수단으로, 직렬 트랜시버부(420)를 구성하는 프로토콜 엔진부(421)와의 통신을 통해 직렬 트랜시버부(420)로 수신되는 데이터 예를 들어, 메모리 제어기(430)로부터 전달된 제어 신호 및 데이터를 이용하여 수시된 데이터를 저장하거나 저장되어 있는 데이터를 메모리 제어기(430)에서 읽을 수 있다.
여기서, 복수의 메모리 칩(410)에 대한 기능은 이 기술 분야에 종사하는 당업자라면 자명하기에 그 설명은 생략한다.
직렬 트랜시버부(420)는 메모리 제어기(430)로부터 전달된 복수의 메모리 칩(410)에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하고, 직렬 방식으로 수신된 제1 직렬 데이터에 포함된 제어 신호 및 데이터를 복수의 메모리 칩(410)으로 제공한다.
이때, 직렬 트랜시버부(420)는 메모리 제어기(430)와 패킷 통신을 통해 제1 직렬 데이터를 수신할 수 있고, 메모리 제어기(430)로부터 제1 직렬 데이터를 광으로 수신할 수 있다.
직렬 트랜시버부(420)는 도 4에 도시된 바와 같이 제1 프로토콜 엔진부(protocol engine)(421) 및 제1 직렬 트랜시버(serial transceiver)(422)를 포함하며, 비록 도시하진 않았지만 직렬 트랜시버 인터페이스를 더 포함할 수도 있다.
제1 프로토콜 엔진부(421)는 미리 결정된 제1 프로토콜 엔진을 구비하고, 제1 프로토콜 엔진을 이용하여 메모리 제어기(430)와의 통신 및 복수의 메모리 칩(410)과의 통신을 수행한다. 예컨대, 제1 프로토콜 엔진부(421)는 메모리 제어기(430)와의 통신을 수행하여 메모리 제어기(430)로부터 전달된 제1 직렬 데이터를 제1 직렬 트랜시버(422)를 통해 수신하고, 제1 직렬 데이터에 포함된 복수의 메모리 칩(410)에 대한 제어 신호 및 데이터를 복수의 메모리 칩(410)과의 통신을 통해 복수의 메모리 칩(410)으로 제공한다.
여기서, 제1 프로토콜 엔진부(421)는 메모리 제어기(430)의 명령 및 데이터를 받아 메모리 모듈 내의 메모리 칩에 이를 전달하는 중간 인터페이스 역할로서, 복수의 메모리 칩(410)과의 인터페이스는 도 5에 도시된 일 예와 같이, 종래 메모리 제어기에 장착된 DDR I/O(423)와 DDR PHY(424)이 제1 프로토콜 엔진부(421)에 장착되어 그 역할을 수행한다.
이때, 제1 프로토콜 엔진은 메모리 제어기(430)와 직렬 통신을 수행하고 복수의 메모리 칩(410)과 통신을 수행할 수 있는 프로토콜 엔진일 수 있으며, 이 뿐만 아니라 본 발명과 관련된 모든 프로토콜을 포함할 수 있다.
마찬가지로, 제1 프로토콜 엔진부(421)는 복수의 메모리 칩(410)을 통해 수신된 데이터를 포함하는 제2 직렬 데이터를 생성하고, 생성된 제2 직렬 데이터를 제1 직렬 트랜시버(422)를 통한 패킷 통신을 이용하여 메모리 제어기(410)로 전달할 수 있으며, 이 때 제2 직렬 데이터는 메모리 제어기(410)로 광으로 전달될 수 있다.
제1 직렬 트랜시버(422)는 메모리 제어기(430)로부터 광을 이용한 직렬 방식으로 전달된 제1 직렬 데이터를 제1 프로토콜 엔진부(421)로 전달하고, 제1 프로토콜 엔진부(421)에 의해 생성된 제2 직렬 데이터를 광을 이용한 직렬 방식으로 메모리 제어기(430)로 송신한다.
이때, 메모리 제어기(430)와 제1 직렬 트랜시버(422) 간의 데이터 송수신은 광을 이용한 패킷 통신으로 이루어지며, 도시하진 않았지만, 직렬 트랜시버 인터페이스를 통해 이루어질 수 있다.
메모리 제어기(430)는 복수의 메모리 칩(410)에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 광을 이용한 패킷 통신으로 직렬 트랜시버부(420)로 전달하고, DDR SDRAM 모듈을 제어한다.
본 발명에서의 메모리 제어기(430)는 메인 보드에 장착된 CPU 일 수도 있고, DDR SDRAM 모듈만을 제어하기 위한 별도의 제어기일 수도 있으며, 이 뿐만 아니라 본 발명에 적용되는 모든 제어기를 포함할 수 있다.
마찬가지로, 메모리 제어기(430) 또한 제2 프로토콜 엔진부(441)와 제2 직렬 트랜시버(442)를 포함하는 직렬 트랜시버부(440)를 포함할 수 있다.
물론, 메모리 제어기(430)의 직렬 트랜시버부(440) 또한 직렬 트랜시버 인터페이스를 더 포함할 수도 있다.
제2 프로토콜 엔진부(441)는 미리 결정된 제2 프로토콜 엔진을 포함하고, 제2 프로토콜 엔진을 이용하여 제1 프로토콜 엔진부(421)와 통신을 수행하며, 복수의 메모리 칩에 대한 제어 신호 또는 명령 및 데이터를 포함하는 제1 직렬 데이터를 생성한 후 제2 직렬 트랜시버(442)를 통하여 광을 이용한 패킷 통신을 수행할 수 있다.
물론, 제2 프로토콜 엔진부(441)는 제1 직렬 트랜시버(422)를 통해 전달된 제2 직렬 데이터를 제2 직렬 트랜시버(442)를 통해 수신하고, 수신된 제2 직렬 데이터에 포함된 데이터를 추출하여 메모리 제어기(430)로 전달할 수 있다.
이때, 제2 프로토콜 엔진과 제1 프로토콜 엔진은 동일한 프로토콜 엔진일 수도 있고 상이한 프로토콜 엔진일 수도 있지만, 동일한 프로토콜 엔진을 사용하는 것이 바람직하다.
제2 직렬 트랜시버(442)는 제1 직렬 트랜시버(422)로부터 광을 이용한 직렬 방식으로 전달된 제2 직렬 데이터를 제2 프로토콜 엔진부(441)로 전달하고, 제2 프로토콜 엔진부(441)에 의해 생성된 제1 직렬 데이터를 광을 이용한 직렬 방식으로 제1 직렬 트랜시버(422)로 송신한다.
이와 같이, 본 발명은 데이터 버스를 메인 보드로 가져가지 않고, DDR SDRAM 모듈 내에서 해결하며, 데이터는 직렬 트랜시버 및 기타 직렬 장치를 이용한 광 통신을 수행함으로써, 고속 통신을 수행할 수 있고, 패킷 통신과 직렬 통신 방식을 수행하기 때문에 데이터 버스의 수를 줄일 수 있다. 즉, 메모리 제어기와 복수의 메모리 칩 간의 데이터 버스는 송신과 수신에 필요한 nx2 개의 버스만 있으면 된다.
여기서, n은 송수신 버스쌍의 개수를 의미하는 것으로, 광 트랜시버 통신 속도와 DDR SDRAM 데이터 밴드폭(data bandwidth)에 의해 결정될 수 있다. 예를 들어, 트랜시버 속도 10Gbps, data bandwidth 10Gbps이면, n은 '1'이고, 트랜시버 속도 100Gbps, data bandwidth 100Gbps이면, n은 '1'이며, 트랜시버 속도 10Gbps, data bandwidth 100Gbps이면, n은 '10'이 된다.
본 발명에 따른 DDR SDRAM 모듈은 메모리 제어기와 복수의 메모리 칩 간에 소켓을 이용할 수 있으며, 이에 대해 도 6을 참조하여 설명한다.
도 6은 본 발명의 다른 일 실시예에 따른 DDR SDRAM 모듈에 대한 구성을 나타낸 것이다.
도 6을 참조하면, 본 발명에 따른 DDR SDRAM 모듈은 복수의 메모리 칩(510), 직렬 트랜시버부(520), 소켓(550) 및 메모리 제어기(530)를 포함한다.
복수의 메모리 칩(510)은 도 4에 도시된 복수의 메모리 칩(410)과 동일하기에 그 설명은 생략한다.
직렬 트랜시버부(520)는 제1 프로토콜 엔진부(521), 제1 직렬 트랜시버(522) 및 제1 직렬 트랜시버 인터페이스(transceiver I/F)(523)를 포함한다.
제1 프로토콜 엔진부(521)는 미리 결정된 제1 프로토콜 엔진을 구비하고, 제1 프로토콜 엔진을 이용하여 메모리 제어기(530)와의 통신 및 복수의 메모리 칩(510)과의 통신을 수행한다. 예컨대, 제1 프로토콜 엔진부(521)는 메모리 제어기(530)와의 통신을 수행하여 메모리 제어기(530)로부터 전달된 제1 직렬 데이터를 제1 직렬 트랜시버(522)를 통해 수신하고, 제1 직렬 데이터에 포함된 복수의 메모리 칩(510)에 대한 제어 신호 및 데이터를 복수의 메모리 칩(510)과의 통신을 통해 복수의 메모리 칩(510)으로 제공한다.
이때, 제1 프로토콜 엔진은 소켓(550)과 직렬 통신을 수행하고 복수의 메모리 칩(510)과 통신을 수행할 수 있는 프로토콜 엔진일 수 있으며, 이 뿐만 아니라 본 발명과 관련된 모든 프로토콜을 포함할 수 있다.
마찬가지로, 제1 프로토콜 엔진부(521)는 복수의 메모리 칩(510)을 통해 수신된 데이터를 포함하는 제2 직렬 데이터를 생성하고, 생성된 제2 직렬 데이터를 제1 직렬 트랜시버(522)를 통한 패킷 통신을 이용하여 소켓(550)으로 광으로 전달할 수 있다.
제1 직렬 트랜시버(522)는 메모리 제어기(530)로부터 광을 이용한 직렬 방식으로 전달된 제1 직렬 데이터를 제1 프로토콜 엔진부(521)로 전달하고, 제1 프로토콜 엔진부(521)에 의해 생성된 제2 직렬 데이터를 광을 이용한 직렬 방식으로 소켓(550)으로 송신한다.
이때, 소켓(550)과 제1 직렬 트랜시버(522) 간의 데이터 송수신은 광을 이용한 패킷 통신으로 이루어진다.
제1 직렬 트랜시버 인터페이스(523)는 제1 직렬 트랜시버(522)로 수신되는 제1 직렬 데이터와 제1 직렬 트랜시버(522)로부터 전송되는 제2 직렬 데이터에 대한 인터페이스 역할을 수행한다.
메모리 제어기(530)는 복수의 메모리 칩(510)에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 광을 이용한 패킷 통신으로 소켓(550)으로 전달하고, DDR SDRAM 모듈을 제어한다.
마찬가지로, 메모리 제어기(530) 또한 제2 프로토콜 엔진부(541), 제2 직렬 트랜시버(542) 및 제2 직렬 트랜시버 인터페이스(543)를 포함하는 직렬 트랜시버부(540)를 포함할 수 있다.
제2 프로토콜 엔진부(541)는 미리 결정된 제2 프로토콜 엔진을 포함하고, 제2 프로토콜 엔진을 이용하여 소켓(550)과 통신을 수행하며, 복수의 메모리 칩(510)에 대한 제어 신호 또는 명령 및 데이터를 포함하는 제1 직렬 데이터를 생성한 후 제2 직렬 트랜시버(542)를 통하여 광을 이용한 패킷 통신을 수행할 수 있다.
물론, 제2 프로토콜 엔진부(541)는 소켓(550)을 통해 전달된 제2 직렬 데이터를 제2 직렬 트랜시버(542)를 통해 수신하고, 수신된 제2 직렬 데이터에 포함된 데이터를 추출하여 메모리 제어기(530)로 전달할 수 있다.
이때, 제2 프로토콜 엔진과 제1 프로토콜 엔진은 동일한 프로토콜 엔진일 수도 있고 상이한 프로토콜 엔진일 수도 있지만, 동일한 프로토콜 엔진을 사용하는 것이 바람직하다.
제2 직렬 트랜시버(542)는 소켓(550)으로부터 광을 이용한 직렬 방식으로 전달된 제2 직렬 데이터를 제2 프로토콜 엔진부(541)로 전달하고, 제2 프로토콜 엔진부(541)에 의해 생성된 제1 직렬 데이터를 광을 이용한 직렬 방식으로 소켓(550)으로 송신한다.
제2 직렬 트랜시버 인터페이스(543)는 제2 직렬 트랜시버(542)로 수신되는 제2 직렬 데이터와 제2 직렬 트랜시버(542)로부터 전송되는 제1 직렬 데이터에 대한 인터페이스 역할을 수행한다.
소켓(550)은 복수의 메모리 칩(510)과 직렬 트랜시버부(520)를 포함하는 모듈이 물리적으로 장착되고, 직렬 트랜시버부(520)와 메모리 제어기(530) 간 제1 직렬 데이터와 제2 직렬 데이터의 송수신을 수행한다.
이 때, 소켓(550)과 직렬 트랜시버부(520), 소켓(550)과 메모리 제어기(530) 간의 통신은 광을 이용한 패킷 통신으로 수행될 수 있으며, 소켓(550)은 DIMM 소켓을 포함할 수 있다.
본 발명에 따른 소켓은 고속 직렬 통신을 수행하기 위한 직렬 트랜시버 인터페이스(551)만을 구비할 수도 있지만, 필요에 따라 직렬 트랜시버부를 포함할 수도 있다.
즉, 소켓(550)은 비록 도시하진 않았지만 제3 프로토콜 엔진부, 제3 직렬 트랜시버 및 제3 직렬 트랜시버 인터페이스를 구비할 수 있으며, 제3 프로토콜 엔진부는 제1 프로토콜 엔진부(521) 및 제2 프로토콜 엔진부(541)와 마찬가지로 미리 결정된 제3 프로토콜 엔진을 포함할 수 있다.
이 때, 제3 프로토콜 엔진은 제1 프로토콜 엔진, 제2 프로토콜 엔진과 동일한 프로토콜 엔진일 수도 있고 상이한 프로토콜 엔진일 수도 있다.
제3 프로토콜 엔진부는 제3 프로토콜 엔진을 이용하여 직렬 트랜시버부(520)와의 광 통신 그리고 메모리 제어기(530)와의 광 통신을 수행한다.
제3 직렬 트랜시버는 광 통신을 통해 수신된 제1 직렬 데이터 또는 제2 직렬 데이터를 수신하고, 수신된 제1 직렬 데이터 또는 제2 직렬 데이터를 제3 프로토콜 엔진부에 의한 통신을 통해 직렬 트랜시버부(520) 또는 메모리 제어기(530)로 전달한다.
제3 직렬 트랜시버 인터페이스는 제3 직렬 트랜시버로 송수신되는 제1 직렬 데이터 또는 제2 직렬 데이터에 대한 인터페이스 역할을 수행한다.
이와 같이, 본 발명에 따른 DDR SDRAM 모듈은 메모리 칩이 물리적으로 장착될 수 있는 DIMM 소켓을 포함할 수 있으며, 본 발명의 직렬 방식을 이용한 DDR SDRAM 모듈을 이용함으로써, DIMM 소켓과 연결되는 데이터 버스 그리고 DIMM 소켓에서 메모리 제어기로 연결되는 데이터 버스를 수를 줄일 수 있다. 본 발명에 의한 소켓 종류에 따른 보드 핀 수의 변화는 [표 2]와 같을 수 있다.
Type 데이터 버스 데이터 및 제어 신호 전력선 비고
DIMM 80 -> nx2 (Tx/Rx) 프로토콜에 포함 보드 구성에 따라 달라짐
SO - DIMM 80 -> nx2 (Tx/Rx) 프로토콜에 포함 보드 구성에 따라 달라짐
Micro DIMM 80 -> nx2 (Tx/Rx) 프로토콜에 포함 보드 구성에 따라 달라짐
[표 2]를 통해 알 수 있듯이, 본 발명에 따른 DDR SDRAM 모듈은 패킷 통신을 이용한 직렬 방식을 사용하기 때문에 제어 신호와 데이터의 송신과 수신을 수행하는 데이터 버스만이 필요하며, 따라서 신호 라인의 수를 줄일 수 있고 이를 통해 메모리 증설 및 확장을 용이하게 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 DDR SDRAM 모듈 구성 방법에 대한 동작 흐름도를 나타낸 것으로, 도 4 또는 도 7에 도시된 DDR SDRAM 모듈에서의 동작 흐름도를 나타낸 것이다.
도 7을 참조하면, 본 발명에 따른 모듈 구성 방법은 메모리 제어기에서 복수의 메모리 칩에 대한 제어 신호(읽기 또는 쓰기) 및 데이터를 포함하는 제1 직렬 데이터를 생성하고, 생성된 제1 직렬 데이터를 광을 이용한 패킷 통신으로 전송한다(S710, S720).
이 때, 메모리 제어기는 메모리 제어기에 구비된 프로토콜 엔진을 이용하여 통신을 수행할 수 있으며, 제1 직렬 데이터는 프로토콜 엔진에 의해 생성될 수 있다. 그리고, 메모리 제어기는 제1 직렬 데이터를 복수의 메모리 칩과 직접 통신을 수행하는 직렬 트랜시버부로 직접 광 통신을 수행할 수도 있지만, 복수의 메모리 칩을 포함하는 모듈이 DIMM 소켓에 물리적으로 장착된 경우 DIMM 소켓으로 광 통신을 수행할 수도 있다. 물론, DIMM 소켓이 구비된 경우에는 DIMM 소켓에 직렬 통신과 광 통신을 수행할 수 있는 기능이 구비되어야 한다.
직렬 트랜시버부에서 메모리 제어기로부터 패킷 통신으로 전송된 제1 직렬 데이터를 광으로 수신하면, 수신된 제1 직렬 데이터에 포함된 복수의 메모리 칩에 대한 제어 신호 및 데이터를 추출하여 복수의 메모리 칩으로 제공한다(S730 내지 S750).
물론, 직렬 트랜시버부는 메모리 제어기로부터 직접 제1 직렬 데이터를 수신할 수도 있고, DIMM 소켓으로부터 제1 직렬 데이터를 수신할 수도 있다.
이 때, 직렬 트랜시버부는 통신을 수행하기 위한 프로토콜 엔진을 포함할 수 있고, 고속 직렬 통신을 제공하기 위한 직렬 트랜시버를 포함할 수도 있다.
DIMM 소켓 또한 마찬가지로 고속 직렬 통신을 수행하기 위한 구성을 포함하고 있어야 하며, 광으로 데이터를 송수신하기 위한 구성 또한 포함하고 있어야 한다.
직렬 트랜시버부는 복수의 메모리 칩으로 제어 신호 또는 제어 명령 및 데이터를 제공하고, 프로토콜 엔진에 의해 복수의 메모리 칩에 저장된 제2 직렬 데이터가 생성되면 생성된 제2 직렬 데이터를 광을 이용한 패킷 통신으로 메모리 제어기로 전송한다(S760, S770).
마찬가지로, 제2 직렬 데이터는 DIMM 소켓을 통해 메모리 제어기로 전달될 수 있다.
메모리 제어기는 광으로 수신된 제2 직렬 데이터를 수신하고, 제2 직렬 데이터에 포함된 데이터를 읽는다(S780).
한편, 이상에서 설명한 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성 요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성 요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수 개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 저장매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 저장매체로서는 자기 기록매체, 광 기록매체, 캐리어 웨이브 매체 등이 포함될 수 있다.
이상에서 설명한 실시예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 복수의 메모리 칩; 및
    외부로부터 전달된 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하고, 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 직렬 트랜시버부;
    를 포함하는 디디알 에스디램 모듈.
  2. 제1항에 있어서,
    상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하고, 디디알 에스디램 모듈을 제어하는 메모리 제어기;
    를 더 포함하는 것을 특징으로 하는 디디알 에스디램 모듈.
  3. 제2항에 있어서,
    상기 직렬 트랜시버부는
    미리 결정된 제1 프로토콜 엔진을 구비하고, 상기 제1 프로토콜 엔진을 이용하여 상기 메모리 제어기와의 통신을 수행하며 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 제1 프로토콜 엔진부; 및
    상기 제1 프로토콜 엔진에 의해 생성된 제2 직렬 데이터를 직렬 방식으로 상기 메모리 제어기로 송신하고, 상기 수신된 상기 제1 직렬 데이터를 상기 제1 프로토콜 엔진부로 전달하는 제1 직렬 트랜시버;
    를 포함하는 것을 특징으로 하는 디디알 에스디램 모듈.
  4. 제2항에 있어서,
    상기 메모리 제어기는
    상기 제1 직렬 데이터를 한 패킷에 실어 전달하는 패킷 통신을 통해 상기 직렬 트랜시버부로 상기 제1 직렬 데이터를 광으로 전달하는 것을 특징으로 하는 디디알 에스디램 모듈.
  5. 제2항에 있어서,
    상기 메모리 제어기는
    미리 결정된 제2 프로토콜 엔진을 구비하고, 상기 제2 프로토콜 엔진을 이용하여 상기 직렬 트랜시버부와의 통신을 수행하는 제2 프로토콜 엔진부; 및
    상기 제2 프로토콜 엔진에 의해 생성된 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 송신하고, 상기 직렬 트랜시버부로부터 수신된 제2 직렬 데이터를 상기 제2 프로토콜 엔진부로 전달하는 제2 직렬 트랜시버;
    를 포함하는 것을 특징으로 하는 디디알 에스디램 모듈.
  6. 제2항에 있어서,
    상기 복수의 메모리 칩과 상기 직렬 트랜시버부를 포함하는 모듈이 물리적으로 장착되고, 상기 직렬 트랜시버부와 상기 메모리 제어기 간 상기 제1 직렬 데이터의 송수신을 수행하는 소켓;
    을 더 포함하는 것을 특징으로 하는 디디알 에스디램 모듈.
  7. 제6항에 있어서,
    상기 소켓은
    듀얼 인라인 메모리 모듈(DIMM: dual in-line memory module) 소켓인 것을 특징으로 하는 디디알 에스디램 모듈.
  8. 제6항에 있어서,
    상기 소켓은
    미리 결정된 제3 프로토콜 엔진을 구비하고, 상기 제3 프로토콜 엔진을 이용하여 상기 직렬 트랜시버부와 상기 메모리 제어기 간의 통신을 수행하는 제3 프로토콜 엔진부; 및
    상기 제3 프로토콜 엔진을 이용하여 상기 제1 직렬 데이터에 대한 송수신을 수행하는 제3 직렬 트랜시버;
    를 포함하는 것을 특징으로 하는 디디알 에스디램 모듈.
  9. 제6항에 있어서,
    상기 소켓은
    상기 제1 직렬 데이터의 송수신에 대한 인터페이스를 수행하는 직렬 트랜시버 인터페이스;
    를 포함하는 것을 특징으로 하는 디디알 에스디램 모듈.
  10. 복수의 메모리 칩을 포함하는 디디알 에스디램 모듈 구성 방법에 있어서,
    직렬 트랜시버부에서 상기 복수의 메모리 칩에 대한 제어 신호 및 데이터를 포함하는 제1 직렬 데이터를 직렬 방식으로 수신하는 단계; 및
    상기 직렬 트랜시버부에서 상기 직렬 방식으로 수신된 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 단계;
    를 포함하는 디디알 에스디램 모듈 구성 방법.
  11. 제10항에 있어서,
    상기 디디알 에스디램 모듈을 제어하는 메모리 제어기에서 상기 복수의 메모리 칩에 대한 상기 제어 신호 및 상기 데이터를 포함하는 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하는 단계;
    를 더 포함하는 것을 특징으로 하는 디디알 에스디램 모듈 구성 방법.
  12. 제11항에 있어서,
    상기 직렬 트랜시버부에서 미리 결정된 제1 프로토콜 엔진을 이용하여 상기 메모리 제어기와의 통신을 수행하는 단계; 및
    상기 직렬 트랜시버부에서 상기 제1 프로토콜 엔진에 의해 생성된 제2 직렬 데이터를 직렬 방식으로 상기 메모리 제어기로 송신하는 단계;
    를 더 포함하고, 상기 제공하는 단계는 상기 제1 프로토콜 엔진을 통해 상기 제1 직렬 데이터에 포함된 상기 제어 신호 및 상기 데이터를 상기 복수의 메모리 칩으로 제공하는 것을 특징으로 하는 디디알 에스디램 모듈 구성 방법.
  13. 제11항에 있어서,
    상기 전달하는 단계는
    상기 제1 직렬 데이터를 한 패킷에 실어 전달하는 패킷 통신을 통해 상기 직렬 트랜시버부로 상기 제1 직렬 데이터를 광으로 전달하는 것을 특징으로 하는 디디알 에스디램 모듈 구성 방법.
  14. 제11항에 있어서,
    상기 전달하는 단계는
    미리 결정된 제2 프로토콜 엔진을 이용하여 상기 직렬 트랜시버부와의 통신을 수행하는 단계; 및
    상기 제2 프로토콜 엔진에 의해 생성된 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하는 단계;
    를 포함하는 것을 특징으로 하는 디디알 에스디램 모듈 구성 방법.
  15. 제11항에 있어서,
    상기 전달하는 단계는
    상기 복수의 메모리 칩과 상기 직렬 트랜시버부를 포함하는 모듈이 물리적으로 장착되는 듀얼 인라인 메모리 모듈(DIMM) 소켓을 통해 상기 제1 직렬 데이터를 상기 직렬 트랜시버부로 전달하는 것을 특징으로 하는 디디알 에스디램 모듈 구성 방법.
KR20130073985A 2013-06-26 2013-06-26 디디알 에스디램 모듈 및 그 구성 방법 KR20150001188A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20130073985A KR20150001188A (ko) 2013-06-26 2013-06-26 디디알 에스디램 모듈 및 그 구성 방법
US14/244,047 US20150006806A1 (en) 2013-06-26 2014-04-03 Double data rate synchronous dynamic random access memory module and configuring method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130073985A KR20150001188A (ko) 2013-06-26 2013-06-26 디디알 에스디램 모듈 및 그 구성 방법

Publications (1)

Publication Number Publication Date
KR20150001188A true KR20150001188A (ko) 2015-01-06

Family

ID=52116820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130073985A KR20150001188A (ko) 2013-06-26 2013-06-26 디디알 에스디램 모듈 및 그 구성 방법

Country Status (2)

Country Link
US (1) US20150006806A1 (ko)
KR (1) KR20150001188A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180005001A (ko) 2016-07-05 2018-01-15 한국전자통신연구원 동적 메모리 관리 장치 및 방법
US10034407B2 (en) * 2016-07-22 2018-07-24 Intel Corporation Storage sled for a data center
CN117056253A (zh) * 2022-05-06 2023-11-14 华为技术有限公司 一种统一时钟频率的方法和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8151009B2 (en) * 2007-04-25 2012-04-03 Hewlett-Packard Development Company, L.P. Serial connection external interface from printed circuit board translation to parallel memory protocol

Also Published As

Publication number Publication date
US20150006806A1 (en) 2015-01-01

Similar Documents

Publication Publication Date Title
US11823732B2 (en) High capacity memory system using standard controller component
TWI740897B (zh) 具有窄帶寬中繼器通道的記憶體子系統
JP5728030B2 (ja) 複数のメモリダイとコントローラダイとを有する半導体記憶装置
US9940984B1 (en) Shared command address (C/A) bus for multiple memory channels
US20210120669A1 (en) Load reduced memory module
US7414917B2 (en) Re-driving CAwD and rD signal lines
US11048654B2 (en) Systems and methods for providing multiple memory channels with one set of shared address pins on the physical interface
US7593288B2 (en) System for providing read clock sharing between memory devices
US9025409B2 (en) Memory buffers and modules supporting dynamic point-to-point connections
US20100005218A1 (en) Enhanced cascade interconnected memory system
WO2017172287A2 (en) Read delivery for memory subsystem with narrow bandwidth repeater channel
US20090019184A1 (en) Interfacing memory devices
US20130258755A1 (en) Integrated circuit device having programmable input capacitance
WO2017172286A1 (en) Write delivery for memory subsystem with narrow bandwidth repeater channel
CN101110048A (zh) 一种实现差错检查与纠正功能的装置
JP2021149931A (ja) 双方向性の情報チャンネルのドリフトを監視するための単方向性の情報チャネル
US20090049324A1 (en) Methods and systems for operating memory in two modes
KR20150001188A (ko) 디디알 에스디램 모듈 및 그 구성 방법
CN117099075A (zh) 针对长突发长度的存储器数据传送的双倍取得
JP4943136B2 (ja) メモリモジュールの構成を変更可能なメモリシステム
US20150026397A1 (en) Method and system for providing memory module intercommunication
CN108268390B (zh) 存储器系统及其操作方法
KR20150073336A (ko) 메모리 셀 및 이를 포함하는 메모리 모듈
EP4210099A1 (en) Package routing for crosstalk reduction in high frequency communication
KR100717113B1 (ko) 반도체 메모리 모듈 및 반도체 메모리 시스템

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid