JP4943136B2 - メモリモジュールの構成を変更可能なメモリシステム - Google Patents
メモリモジュールの構成を変更可能なメモリシステム Download PDFInfo
- Publication number
- JP4943136B2 JP4943136B2 JP2006348010A JP2006348010A JP4943136B2 JP 4943136 B2 JP4943136 B2 JP 4943136B2 JP 2006348010 A JP2006348010 A JP 2006348010A JP 2006348010 A JP2006348010 A JP 2006348010A JP 4943136 B2 JP4943136 B2 JP 4943136B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- connector
- memory module
- module
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000010586 diagram Methods 0.000 description 10
- 230000012447 hatching Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Dram (AREA)
Description
一方、メモリシステムのユーザは、メモリモジュールの構成を変更して使用しようとする。すなわち、ユーザは、メモリモジュールの個数を調節して、高容量のメモリシステムまたは低容量のメモリシステムを選択的に使用しようとする。
図1は、本発明の一実施形態によるメモリシステムを示すブロックダイヤグラムである。図1に示すように、メモリシステム100は、第1コネクタ110、第2コネクタ120、第3コネクタ130及びメモリコントローラ140を備える。第1コネクタ110、第2コネクタ120、第3コネクタ130及びメモリコントローラ140は、システムボード(図示せず)上に配置することができる。
第1メモリモジュールの実施形態を図2Aに示し、前記ダミーメモリモジュールの実施形態を図2Bに示す。
メモリシステム200が第1メモリ容量を有する場合、第1コネクタ210にのみ第1メモリモジュールが設置され、第2コネクタ220には、メモリモジュールが設置されない。第1メモリモジュールの実施形態は、図2Aに示した第1メモリモジュール150と同様である。
一方、第2メモリモジュール240のメモリ容量または前記第3メモリモジュールのメモリ容量は、それぞれ前記第1メモリモジュールのメモリ容量と同じである。
前述したように、本発明によるメモリシステム200は、メモリコントローラ230により制御されるメモリモジュールの構成を変更することができる。したがって、ユーザは、第1メモリモジュールを備える低容量のメモリシステム、または第2メモリモジュール240及び第3メモリモジュールを備える高容量のメモリシステムを選択的に使用することができる。
メモリシステム300は、第1コネクタ310及び第2コネクタ320上に設置され、第1コネクタのピンP1及び第2コネクタのピンP2に連結されたピンを備える補助コネクタ(図示せず)をさらに備える。補助コネクタは、インターポーザともいう。
第2コネクタ320のピンP2は、対応するチャンネルを介してメモリコントローラ330に連結される。第2コネクタ320で使われていないピンは、斜線で示される。
図6Aに示すように、第1コネクタ310及び第2コネクタ320上に補助コネクタ340が設置され、補助コネクタ340に第1メモリモジュール350が設置される。第1メモリモジュール350の実施形態は、図2Aに示した第1メモリモジュール150と同様である。
前述したように、本発明によるメモリシステム300は、メモリコントローラ330により制御されるメモリモジュールの構成を変更することができる。したがって、ユーザは、第1メモリモジュール350を備える低容量のメモリシステム、または二つの第2メモリモジュール360を備える高容量のメモリシステムを選択的に使用することができる。
110 第1コネクタ
120 第2コネクタ
130 第3コネクタ
140 メモリコントローラ
Claims (18)
- システムボード上に配置される第1コネクタと、
前記システムボード上に配置される第2コネクタと、
前記システムボード上に配置され、前記第1コネクタのピンとチャンネルを介して連結されるピン、及び前記第2コネクタのピンとチャンネルを介して連結されるピンを備える第3コネクタと、
前記第3コネクタのピンにチャンネルを介して連結されるメモリコントローラと、を備え、
メモリシステムが第1メモリ容量を有するとき、前記第1コネクタ及び前記第2コネクタにダミーメモリモジュールをそれぞれ設置し、前記第3コネクタに第1メモリモジュールを設置することによって、前記ダミーメモリモジュール及び前記第1メモリモジュールを前記メモリコントローラに連結し、
前記メモリシステムが前記第1メモリ容量より大きい第2メモリ容量を有するとき、前記第1コネクタ及び第2コネクタにのみ第2メモリモジュールをそれぞれ設置することによって、前記第2メモリモジュールを前記メモリコントローラに連結することを特徴とするメモリシステム。 - 前記ダミーメモリモジュールは、終端抵抗を含むことを特徴とする請求項1に記載のメモリシステム。
- 前記終端抵抗の一端子には、電源電圧が印加されることを特徴とする請求項2に記載のメモリシステム。
- 前記第1メモリモジュールは、x8メモリ装置を備え、前記第2メモリモジュールは、x4メモリ装置を備えることを特徴とする請求項1に記載のメモリシステム。
- 前記第1メモリモジュール、第2メモリモジュール及びダミーメモリモジュールは、それぞれSIMMであることを特徴とする請求項1に記載のメモリシステム。
- 前記第1コネクタのピンのうち一部は、前記システムボードの内部のビアを介して前記第3コネクタのピンに連結されることを特徴とする請求項1に記載のメモリシステム。
- 前記第1メモリモジュールのメモリ容量は、前記第2メモリモジュールのメモリ容量と同一であることを特徴とする請求項1に記載のメモリシステム。
- システムボード上に配置され、ピンを備える第1コネクタと、
前記システムボード上に配置され、前記第1コネクタのピンのうち一部にチャンネルを介して連結されるピンを備える第2コネクタと、
前記第1コネクタのピンのうち一部及び前記第2コネクタのピンにチャンネルを介して連結されるメモリコントローラと、を備え、
メモリシステムが第1メモリ容量を有するとき、前記第1コネクタにのみ第1メモリモジュールを設置することによって、前記第1メモリモジュールを前記メモリコントローラに連結し、
前記メモリシステムが前記第1メモリ容量より大きい第2メモリ容量を有するとき、前記第1コネクタに第2メモリモジュールを設置し、前記第2コネクタに第3メモリモジュールを設置することによって、前記第2メモリモジュール及び前記第3メモリモジュールを前記メモリコントローラに連結することを特徴とするメモリシステム。 - 前記第1メモリモジュールは、x8メモリ装置を備え、
前記第2メモリモジュールは、x4メモリ装置及び終端抵抗を備え、
前記第3メモリモジュールは、x4メモリ装置を備えることを特徴とする請求項8に記載のメモリシステム。 - 前記終端抵抗の一端子には、電源電圧が印加されることを特徴とする請求項9に記載のメモリシステム。
- 前記第1メモリモジュール、前記第2メモリモジュール及び前記第3メモリモジュールは、それぞれSIMMであることを特徴とする請求項8に記載のメモリシステム。
- 前記第1コネクタのピンのうち一部は、前記システムボードの内部のビアを介して前記メモリコントローラに連結されることを特徴とする請求項8に記載のメモリシステム。
- 前記第1メモリモジュールのメモリ容量、第2メモリモジュールのメモリ容量及び第3メモリモジュールのメモリ容量は、同一であることを特徴とする請求項8に記載のメモリシステム。
- システムボード上に配置される第1コネクタと、
前記システムボード上に配置される第2コネクタと、
前記第1コネクタ及び前記第2コネクタ上に設置され、前記第1コネクタのピン及び前記第2コネクタのピンに連結されたピンを備える補助コネクタと、
前記第1コネクタのピン及び前記第2コネクタのピンにチャンネルを介して連結されるメモリコントローラと、を備え、
メモリシステムが第1メモリ容量を有するとき、前記補助コネクタに第1メモリモジュールを設置することによって、前記第1メモリモジュールを前記メモリコントローラに連結し、
前記メモリシステムが第1メモリ容量より大きい第2メモリ容量を有するとき、前記設置された補助コネクタを除去し、前記第1コネクタ及び前記第2コネクタに第2メモリモジュールをそれぞれ設置することによって、第2メモリモジュールを前記メモリコントローラに連結することを特徴とするメモリシステム。 - 前記第1メモリモジュールは、x8メモリ装置を備え、前記第2メモリモジュールは、x4メモリ装置を備えることを特徴とする請求項14に記載のメモリシステム。
- 前記第1メモリモジュール及び前記第2メモリモジュールは、それぞれSIMMであることを特徴とする請求項14に記載のメモリシステム。
- 前記第1コネクタのピンのうち一部は、前記システムボードの内部のビアを介して前記メモリコントローラに連結されることを特徴とする請求項14に記載のメモリシステム。
- 前記第1メモリモジュールのメモリ容量は、前記第2メモリモジュールのメモリ容量と同一であることを特徴とする請求項14に記載のメモリシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060002377A KR100761832B1 (ko) | 2006-01-09 | 2006-01-09 | 메모리 모듈의 구성을 변경할 수 있는 메모리 시스템 |
KR10-2006-0002377 | 2006-01-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007183941A JP2007183941A (ja) | 2007-07-19 |
JP4943136B2 true JP4943136B2 (ja) | 2012-05-30 |
Family
ID=38219870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006348010A Active JP4943136B2 (ja) | 2006-01-09 | 2006-12-25 | メモリモジュールの構成を変更可能なメモリシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US7539035B2 (ja) |
JP (1) | JP4943136B2 (ja) |
KR (1) | KR100761832B1 (ja) |
DE (1) | DE102006062578B4 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100897601B1 (ko) * | 2006-12-29 | 2009-05-14 | 삼성전자주식회사 | 시스템의 오작동 방지를 위한 비휘발성 메모리 모듈 및이를 구비한 시스템 |
KR101003102B1 (ko) | 2008-09-24 | 2010-12-21 | 한국전자통신연구원 | 멀티 프로세싱 유닛에 대한 메모리 매핑방법, 및 장치 |
KR20110050923A (ko) * | 2009-11-09 | 2011-05-17 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 모듈 및 이를 구비하는 반도체 메모리 시스템 |
JP2011108123A (ja) * | 2009-11-20 | 2011-06-02 | Elpida Memory Inc | 終端基板、メモリシステム及びその反射波抑制方法 |
KR102365111B1 (ko) | 2014-07-07 | 2022-02-18 | 삼성전자주식회사 | 메모리 모듈 세트, 이를 포함한 반도체 메모리 장치 및 반도체 메모리 시스템 |
US10657081B2 (en) | 2017-08-25 | 2020-05-19 | Micron Technology, Inc. | Individually addressing memory devices disconnected from a data bus |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05298181A (ja) * | 1992-04-15 | 1993-11-12 | Kokusai Electric Co Ltd | 増設メモリに対するセレクト信号割り振り回路 |
JP3398694B2 (ja) * | 1999-08-26 | 2003-04-21 | エヌイーシーシステムテクノロジー株式会社 | メモリモジュール変換コネクタ及び情報処理装置 |
KR100608346B1 (ko) * | 2000-06-30 | 2006-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 시스템 버스 구조 |
JP2002132402A (ja) * | 2000-10-20 | 2002-05-10 | Mitsubishi Electric Corp | 負荷調整ボード及び情報処理装置 |
JP4014801B2 (ja) | 2000-12-28 | 2007-11-28 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
JP2002297274A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | コンピュータシステム、このシステムにおいて使用される拡張ボード及びコネクタ |
JP2003085122A (ja) * | 2001-09-13 | 2003-03-20 | Nec Corp | コンピュータシステムおよびスイッチコネクタ |
JP4094370B2 (ja) | 2002-07-31 | 2008-06-04 | エルピーダメモリ株式会社 | メモリモジュール及びメモリシステム |
KR100468761B1 (ko) * | 2002-08-23 | 2005-01-29 | 삼성전자주식회사 | 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템 |
US6832177B2 (en) * | 2002-12-27 | 2004-12-14 | Intel Corporation | Method of addressing individual memory devices on a memory module |
KR100539237B1 (ko) | 2003-06-19 | 2005-12-27 | 삼성전자주식회사 | 메모리 모듈 또는 소켓에 장착되는 종단 제공장치 및 이를이용하는 메모리 시스템 |
KR100593439B1 (ko) * | 2004-02-24 | 2006-06-28 | 삼성전자주식회사 | 메모리 모듈 및 이의 신호 라인 배치 방법 |
-
2006
- 2006-01-09 KR KR1020060002377A patent/KR100761832B1/ko active IP Right Grant
- 2006-12-25 JP JP2006348010A patent/JP4943136B2/ja active Active
- 2006-12-29 DE DE102006062578.1A patent/DE102006062578B4/de active Active
-
2007
- 2007-01-04 US US11/649,266 patent/US7539035B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007183941A (ja) | 2007-07-19 |
KR20070074362A (ko) | 2007-07-12 |
US7539035B2 (en) | 2009-05-26 |
DE102006062578B4 (de) | 2016-07-21 |
US20070161264A1 (en) | 2007-07-12 |
DE102006062578A1 (de) | 2007-07-26 |
KR100761832B1 (ko) | 2007-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8760936B1 (en) | Multi-rank partial width memory modules | |
US8713249B2 (en) | Configurable memory controller/memory module communication system | |
JP4685486B2 (ja) | Odtを効果的に制御するメモリモジュールシステム | |
US10109324B2 (en) | Extended capacity memory module with dynamic data buffers | |
US8503211B2 (en) | Configurable module and memory subsystem | |
JP4943136B2 (ja) | メモリモジュールの構成を変更可能なメモリシステム | |
US10956349B2 (en) | Support for multiple widths of DRAM in double data rate controllers or data buffers | |
EP1963977B1 (en) | Memory systems with memory chips down and up | |
US7778042B2 (en) | Memory system having point-to-point (PTP) and point-to-two-point (PTTP) links between devices | |
US11853600B2 (en) | Memory systems, modules, and methods for improved capacity | |
US20150006806A1 (en) | Double data rate synchronous dynamic random access memory module and configuring method thereof | |
JP5165233B2 (ja) | メモリシステム | |
JP4695361B2 (ja) | 積層型メモリモジュールおよびメモリシステム | |
KR20100082648A (ko) | 메인 보오드 상에 스터브 저항이 형성된 메모리 보오드 형성구조 | |
KR20100053291A (ko) | 메모리 모듈, 메모리 채널 및 메모리 시스템 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101013 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120229 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4943136 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |