KR101526318B1 - 메인 보드 상에 스터브 저항이 형성된 메모리 보드를 포함하는 메모리 시스템 - Google Patents

Abstract

메모리 모듈 상에 스터브 저항이 제거된 메모리 보오드 형성구조가 개시된다. 그러한 메모리 보오드 형성구조는, 메인 보오드 상에 탑재되고 메모리 버스를 통해 메모리 콘트롤러와 전기적으로 연결된 모듈 소켓들과; 복수의 메모리 칩들이 탑재되며 상기 메모리 콘트롤러에 의해 제어되기 위해 상기 모듈 소켓들에 각기 접속되는 메모리 모듈 보오드와; 상기 메모리 모듈 보오드와 상기 메인 보오드 사이의 전기적 연결구조가 T 브랜치 구조로 되도록 하며, 상기 메모리 모듈 보오드에 대한 스터브 저항 기능을 수행하기 위해 상기 모듈 소켓들 사이에서 상기 메인 보오드 상에 분기적으로 배치되는 스터브 저항 어레이 부를 구비한다. 본 발명의 실시예적 구성에 따르면, 메모리 모듈의 스터브 저항이 제거되므로 모듈 제조 코스트가 절감되고 보오드의 탑재 공간이 증가되는 효과가 있다. 또한, 메인 보오드 상에서 T 브랜치 구조를 가짐에 의해 메모리 억세스 동작의 스피드가 개선되는 이점이 있다.

메인 보오드, 스터브 저항, 메모리 보오드, 디램, 모듈 소켓

Description

메인 보드 상에 스터브 저항이 형성된 메모리 보드를 포함하는 메모리 시스템{MEMORY SYSTEM INCLUDING MEMORY BOARD HAVING STUB RESISTOR ON MAIN BOARD}

본 발명은 데이터 처리장치의 메모리 모듈에 관한 것으로, 특히 복수의 메모리 모듈이 메인 보오드 상의 모듈 소켓들에 연결되어지는 메모리 보오드 형성구조에 관한 것이다.

CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 휴대용 퍼스널 컴퓨터들, PDA, 서버들, 또는 워크스테이션들과 같은 다양한 데이터 처리장치 내로 합체되어진다.

상기 데이터 처리장치의 메인 메모리로서, 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리(DRAM)와 같은 반도체 메모리 장치가 흔히 채용된다.

위와 같은 DRAM을 실제적으로 데이터 처리장치에 사용할 경우에는 모듈로 만들어진 것이 이용된다. 여기서, 모듈(module)이라는 것은 하나의 기능을 가진 소자 의 집합을 의미한다. 즉, 모듈은 인쇄회로기판(PCB)상에 여러 가지 반도체 소자 등의 패키지 디바이스가 복수로 탑재된 것을 말하며, 상기 모듈 내의 패키지 디바이스는 다수의 접속핀인 탭을 통해 메인 보오드나 패널 등과 전기적으로 연결된다.

패키징된 복수의 메모리 칩을 PCB상에 탑재하여 모듈화한 메모리 모듈의 종류로서는 SIMM(Single In-line Memory Module)과 DIMM(Dual In-line Memory Module)이 알려져 있다. SIMM은 PCB의 일 표면에만 메모리 칩들이 탑재되어 있는데 비해, 상기 DIMM은 PCB의 양 표면 모두에 메모리 칩들이 탑재되어 있다. 최근에 대부분의 메모리 모듈은 DIMM 형태이다.

상기 DIMM은 보다 큰 인쇄 회로 기판 또는 마더보드(motherboard)상에 솔더링되는 커넥터 또는 모듈 소켓에 삽입된다. 데이터 송신 및 수신을 위해, 복수의 메모리 모듈은 통상적으로 메모리 버스를 통해 메모리 콘트롤러와 연결된다. 각각의 메모리 모듈에 탑재되는 복수의 메모리 칩은 통상적으로 DRAM(Dynamic Random Access Memory)이다.

상기 DIMM은 FBDIMM(Fully Buffered Dual In-line Memory Module)과 Registered DIMM으로 다시 분류될 수 있다. 마이크로프로세서 등을 포함하는 시스템에서 인가되는 고속의 패킷(Packet)을 메모리 커맨드로 변환하고, 송수신되는 신호들 사이의 동기화를 위해 FBDIMM이 주로 사용된다.

한편, 메모리 시스템용의 소진폭 인터페이스로는 SSTL(Stub Series Terminated Transceiver Logic)이 있다. SSTL에 대해서는 예를 들면, 1999년 3월, 전자정보통신학회발행, 영문논문지 Vol. E82-C, NO.3, Yasuhiro KONISHI 외,「 Interface Technologies for Memories and ASICs-Review and Future Direction」에 기재되어 있다. SSTL에 의한 메모리 시스템은 주로 마더 보드에 실제 장착된 메모리컨트롤러, 신호배선, 커넥터 및 메모리 모듈로 구성되어 있다.

상기 메모리 모듈은 모듈기판의 양면에 각각 m개의 메모리칩을 가지며, m개 단위로 각 메모리 칩의 데이터단자는 모듈 데이터 단자에 접속되고, 각 메모리 칩의 어드레스단자 등의 액세스제어 데이터단자는 각각 대응하는 모듈 액세스 제어단자에 접속된다. 상기 신호배선의 한쪽 단은 메모리컨트롤러의 신호단자에 접속되고, 다른쪽 단은 소정의 전압으로 종단되어 있다. 상기 신호배선에는 복수의 메모리모듈이 커넥터를 통해서 병렬로 접속되어 있다. 여기서 메모리칩의 데이터단자의 수를 n(n은 2이상의 자연수), 각 메모리모듈의 한면에 탑재되어 있는 메모리칩의 수를 m(m은 2이상의 자연수)으로 하면, 본 메모리시스템은 m ×n 의 데이터신호 배선을 가지고 있으며, 1회 액세스에 있어서는, 메모리 컨트롤러가 발생하는 칩 선택신호에 의해 복수의 메모리 모듈에 탑재되어 있는 m개의 메모리 칩이 선택된다. 상기 신호배선의 종단은 종단저항을 통해서 종단전압에 접속되어 있다.

여기서, 메모리 모듈의 모듈단자와 메모리칩의 단자를 연결하는 모듈 배선은 마더 보오드의 신호배선에서 커넥터를 통해서 분기된 배선을 포함한다. 이들 모듈 배선에는 스터브(stub) 저항이 배치되어 있다. 이들 스터브 저항은 신호배선에서 신호반사를 완화하기 위한 정합부하로서의 역할을 한다.

일반적으로, 배선의 분기점에서는 특성임피던스에 부정합이 발생하고, 그것을 완화하기 위한 스터브 저항이 필요하다. 상기 스터브 저항의 저항치를 크게 하 면 저항에 의한 전압강하가 커지게 되고, 이것에 의해서 어드레스나 데이터 등의 신호전압이 감쇠하여, 메모리 억세스 동작에 오차가 생길 우려가 있다.

반대로, 신호전압의 감쇠를 피하기 위해서 스터브 저항치를 작게 하면, 반대로 신호반사가 현재화하여 신호 파형이 흐트러져서 오동작을 일으킬 우려가 있다. 동작이 고속화되어 신호주파수가 높아짐에 따라서, 그리고 분기배선이 길 수록, 수신단에서의 신호파형의 교란은 커지게 된다.

이상과 같이 SSTL 형식에서는 메모리 모듈의 모듈 배선이 메모리 시스템상에서 분기 배선을 구성하는 것이 되고, 이것에 의한 신호반사에 의한 오동작을 일으키고, 메모리 동작의 고속화를 제한하게 된다.

상기 데이터 처리장치가 고용량의 데이터를 처리하는 서버인 경우에, 서버용 메모리 모듈로서는 RDIMM(Registered Dual In-line Memory Module)이 흔히 사용될 수 있다. SDRAM(Synchronous Dynamic Random Access Memory)은 컬럼 어드레스의 입력, 데이터의 읽기, 출력 포트의 출력을 3단 파이프 라인으로 분담해 각각 클럭에 동기해서 처리할 수 있는 특징으로 갖는 DRAM이다.

일반적인 DRAM은 컬럼 어드레스를 받은 후 출력이 종료될 때까지 처리할 수 있는 데이터는 하나인 반면에서, SDRAM은 3단 파이프 라인으로 분담해 각각 클럭에 동기되어 처리되기 때문에 최초의 데이터 출력까지는 3클럭이 걸리지만 이후부터는 1클럭마다 출력이 가능하기 때문에 고속 액세스가 가능하다는 장점이 있다. 또한, DDR(Double Data Rate) 레지스터드 DIMM 메모리모듈은 클럭이 상승될 때 동기되어 처리되는 SDRAM과 달리 클럭의 상승과 하강 모두에서 동기되어 처리되도록 된 메모 리 모듈이다.

통상적인 DIMM에서, 상기 스터브 저항은 메모리 모듈의 메모리 모듈 보오드에 설치된다. 또한, 보오드 구조로서는 데이지 체인이나 T 브랜치(branch)가 채용될 수 있지만, 메모리 억세스 동작의 속도를 증가시키지 위해서는 T 브랜치 구조가 선호된다.

여기서, 메모리 모듈의 제조 코스트 및 점유 면적을 줄이기 위해서는 메모리 모듈 보오드에 시리즈 저항으로서 탑재되며 데이지 체인 형태나 T 브랜치 형태를 갖는 스터브 저항들을 제거 또는 줄일 필요성이 있다. 또한, 보다 고속화 되어지는 데이터 처리장치에 바람직하게 채용되기 위해서는 메모리 모듈이 고속 억세스 동작을 제공할 수 있어야 한다.

따라서, 메모리 모듈에의 스터브 저항을 제거하여 메모리 모듈 제조 코스트 및 점유 면적을 줄일 수 있는 대책이나 메모리 억세스 동작의 스피드를 증가시킬 수 있게 하는 대책이 요구된다.

따라서, 본 발명의 목적은 메모리 모듈의 스터브 저항을 제거할 수 있는 메모리 보오드 형성구조를 제공함에 있다.

본 발명의 다른 목적은 메모리 모듈에의 스터브 저항을 제거하여 메모리 모듈 제조 코스트를 줄일 수 있는 메모리 보오드 형성구조를 제공함에 있다.

본 발명의 또 다른 목적은 메모리 억세스 동작의 스피드를 증가시킬 수 있는 메모리 보오드 형성구조를 제공함에 있다.

본 발명의 또 다른 목적은 메인 보오드 상에 스터브 저항이 형성된 메모리 보오드 형성구조를 제공함에 있다.

본 발명의 실시예적 일 양상(an aspect)에 따른 메모리 보오드 형성구조는,

메인 보오드 상에 탑재되고 메모리 버스를 통해 메모리 콘트롤러와 전기적으로 연결된 모듈 소켓들과;

복수의 메모리 칩들이 탑재되며 상기 메모리 콘트롤러에 의해 제어되기 위해 상기 모듈 소켓들에 각기 접속되는 메모리 모듈 보오드와;

상기 메모리 모듈 보오드와 상기 메인 보오드 사이의 전기적 연결구조가 T 브랜치 구조로 되도록 하며, 상기 메모리 모듈 보오드에 대한 스터브 저항 기능을 수행하기 위해 상기 모듈 소켓들 사이에서 상기 메인 보오드 상에 분기적으로 배치되는 스터브 저항 어레이 부를 구비한다.

본 발명의 실시예에서, 상기 스터브 저항 어레이 부는 상기 모듈 소켓들 간의 간격을 줄이기 위해 멀티 포트 어레이 구조를 가질 수 있다.

본 발명의 실시예에서, 상기 스터브 저항 어레이 부는 멀티 포트 어레이 저항 패키지 내에서 2 분기 저항 유닛을 복수로 가질 수 있으며, 그러한 경우에 상기 2 분기 저항 유닛 마다 상기 멀티 포트 어레이 저항 패키지의 외부에는 3개의 전극 단자들이 형성될 수 있다.

본 발명의 실시예에서, 상기 스터브 저항 어레이 부는 멀티 포트 어레이 저항 패키지 내에서 3 분기 저항 유닛을 복수로 가질 수 있으며, 상기 복수의 메모리 칩들은 각기 DDR4 DRAM일 수 있다.

본 발명의 실시예적 다른 양상(an aspect)에 따라,

메모리 콘트롤러와, 메모리 모듈이 각기 삽입되는 모듈 소켓들을 메인 보오드에 구비한 메모리 시스템은,

복수의 메모리 칩들이 탑재되며 상기 메모리 콘트롤러에 의해 제어되기 위해 상기 모듈 소켓들에 각기 접속되는 메모리 모듈 보오드와;

상기 메모리 모듈 보오드와 상기 메인 보오드 사이의 전기적 연결구조가 T 브랜치 구조로 되도록 하며, 상기 메모리 모듈 보오드에 대한 스터브 저항 기능을 수행하기 위해 상기 모듈 소켓들 사이에서 상기 메인 보오드 상에 분기적으로 배치되는 스터브 저항 어레이 부를 구비한다.

본 발명의 실시예에서, 상기 메모리 칩들은 각기 DDR 타입 다이나믹 랜덤 억세스 메모리일 수 있으며, 상기 메모리 모듈 보오드에 모듈화된 메모리 모듈은 듀얼 인라인 메모리 모듈일 수 있다.

본 발명의 실시예에서, 상기 스터브 저항 어레이 부는 멀티 포트 어레이 저항 패키지 내에서 2 분기 저항 유닛 또는 3 분기 저항 유닛을 복수로 가질 수 있다.

상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 메모리 모듈의 스터브 저항이 제거되므로 모듈 제조 코스트가 절감되고 보오드의 탑재 공간이 증가되는 효과가 있다. 또한, 메인 보오드 상에서 T 브랜치 구조를 가짐에 의해 메모리 억세스 동작의 스피드가 개선되는 이점이 있다.

이하에서는 본 발명의 실시예에 따라, 메인 보오드 상에 스터브 저항이 형성된 메모리 보오드 형성구조에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.

이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작이나 리프레쉬 동작과 그리고 그와 관련된 통상적 내부 회로들 및 메모리 모듈의 구성회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.

후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 1 내지 도 3를 통하여 컨벤셔날 기술들이 간략히 설명될 것이다.

먼저, 도 1은 데이지 체인 형태로 연결된 메모리 모듈 탑재 구성도이고, 도 2는 T 브랜치 형태로 연결된 메모리 모듈 탑재 구성도이다.

도 1에서, 참조부호 10은 데이터 처리 장치의 메인 보오드로서의 마더 보오드를 가리키고, 참조부호 30,31은 메모리 모듈을 각기 가리킨다. 상기 메모리 모듈은 마더 보오드와 구별되도록 하기 위해 본 명세서에서 메모리 모듈 보오드로서 칭해질 수 있다. 스터브 저항들 40,41은 상기 메모리 모듈 보오드(30,31)에 각기 탑재되고, 컨넥터로서 기능하는 모듈 소켓들(20,21)에는 상기 메모리 모듈들이 각기 삽입된다.

도 1에서 보여지는 바와 같이, 상기 마더 보오드(10)상에 배치되는 배선들(45,42)은 상기 모듈 소켓들(20,21)을 통하여 상기 스터브 저항들(40,41)과 각기 대응 연결되므로, 데이지 체인 형태를 가짐을 알 수 있다.

이에 비해, 도 2의 경우에는 배선(43)의 중앙 부근에서 배선(45)이 접속되어 있으므로, T 브랜치 형태를 가지게 된다.

도 3은 도 1 또는 도 2의 메모리 모듈에 탑재된 스터브 저항을 보여주는 도면으로서, 도 1을 예로 들면 메모리 모듈(30)은 보오드 상에 스터브 저항(40)이 배치되는 것이 보여진다. 도 1 내지 도 3을 통하여 설명된 바와 같이, 스터브 저항들이 메모리 모듈 보오드에 탑재되는 경우에, 메모리 모듈의 제조 코스트 및 점유 면적은 증가된다.

또한, 메모리 모듈에 탑재된 메모리에 대한 억세스 동작 스피드를 보다 개선할 수 있는 대책도 더욱 필요해진다. 즉, DDR3나 DDR4에 적용가능 하도록 하기 위해 약 1.8Gbps 의 속도를 벗어나 약 2Gbps 이상의 스피드를 제공할 수 있는 메모리 모듈이 필요해지는 것이다.

여기서, 상기한 컨벤셔날 기술들은 스터브 저항들을 메모리 모듈 보오드에 탑재한 통상적인 구성에 지나지 않아, 본원 발명에 이르는 착상에 어떠한 영향을 주지 않았음을 밝힌다.

본 발명의 실시예에서는 도 4 및 도 5에서와 같이, 새롭고 고상한 구조의 메모리 보오드가 마련된다.

먼저, 도 4는 본 발명의 실시예에 따른 메모리 보오드 형성구조를 보여주고, 도 5는 본 발명의 다른 실시예에 따른 메모리 보오드의 형성구조를 보여준다.

또한, 도 6은 도 4에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 예시도이고, 도 7은 통상적인 멀티 포트 어레이 저항기의 구성도이다.

도 8은 도 4에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 다른 예시도이며, 도 9는 도 5에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 예시도다.

그리고, 도 10은 도 8 및 도 9의 스터브 저항 어레이 부의 커넥션 패턴 구조를 보여주는 예시도 이고, 도 11은 도 4 또는 도 5의 메모리 보오드를 채용하는 메모리 시스템의 예시적 구조도 이며, 도 12는 본 발명의 실시예의 동작 스피드 개선을 보여주기 위해 제시된 시뮬레이션 파형도이다.

도 4를 다시 참조하면, 메인 보오드(10) 상에 탑재되고 메모리 버스(도 11의 L1)를 통해 메모리 콘트롤러(100)와 전기적으로 연결된 모듈 소켓들(20,21)과, 복수의 메모리 칩들이 탑재되며 상기 메모리 콘트롤러(100)에 의해 제어되기 위해 상 기 모듈 소켓들(20,21)에 각기 접속되는 메모리 모듈 보오드(30,31)가 보여진다. 또한, 상기 메모리 모듈 보오드(30,31)와 상기 메인 보오드(10) 사이의 전기적 연결구조가 T 브랜치 구조로 되도록 하며, 상기 메모리 모듈 보오드(30,31)에 대한 스터브 저항 기능을 수행하기 위해 상기 모듈 소켓들(20,21) 사이에서 상기 메인 보오드 상에 분기적으로 배치되는 스터브 저항 어레이 부(50,51)가 도 4에서 보여진다. 여기서, 상기 복수의 메모리 칩들은 각기 DDR4 DRAM일 수 있다.

도 4에서는, 도 1 및 도 2의 구성과는 달리, 스터브 저항들(50,51)이 상기 모듈 소켓들(20,21) 사이에서 상기 메인 보오드(10) 상에 분기적으로 배치됨을 알 수 있다. 도 4에서 스터브 저항(50)과 스터브 저항(51)사이의 노드(ND1)와 연결되는 배선(54)이 배선(45)에 연결되어 있으므로, 상기 메모리 모듈 보오드(30,31)와 상기 메인 보오드(10) 사이의 전기적 연결구조가 T 브랜치 형태임을 알 수 있다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 메모리 보오드의 형성구조가 보여진다. 도 4의 구조에 더하여, 스터브 저항(53)이, 노드(ND1)와 연결되는 배선(54)과 상기 배선(45)사이에 추가로 연결됨을 알 수 있다.

결국, 도 5에서는 스터브 저항들(50,51,53)이 상기 메인 보오드(10) 상에 분기적으로 배치되며, 상기 메모리 모듈 보오드(30,31)와 상기 메인 보오드(10) 사이의 전기적 연결구조는 도 4와 동일하게 T 브랜치 형태임을 알 수 있다.

도 4에 따라 모듈 소켓들(20,21) 간에 설치되는 스터브 저항 어레이 부(50,51)는 도 6과 같이 형성될 수 있다. 즉, 상기 스터브 저항들(50,51)은 전극 단자들(AR1,AR2) 사이에 직렬로 연결된다.

그러나, 도 6과 같이 시리즈 형태로 스터브 저항 어레이 부를 구성할 경우에 모듈 소켓들(20,21)간의 설치 거리(D)가 최소화되기 어렵다.

따라서, 도 8과 같이, 모듈 소켓들 간의 간격을 줄이기 위해 도 8과 같은 스터브 저항 어레이 부를 형성한다. 여기서, 도 8과 같은 멀티 포트 어레이 구조는 통상적인 멀티 포트 어레이 저항기의 구성을 보여주는 도 7의 구조를 변경하여 구성한 것이다.

도 7에서 보여지는 멀티 포트 어레이 저항기에서, 7a는 저항을, 7b는 전극, 7c는 보호 필름, 7e는 알루미나 기판, 7d는 랩(wrap) 어라운드 전극을 각기 가리킨다.

도 8에서, 노드(ND1)에 연결된 스터브 저항들(50,51)은 배선(54)를 통해 전극(N3)과 연결되고, 상기 전극(N3)는 도 4의 배선(45)과 접속된다. 이와 같이 T 브랜치 형태의 분기 구조는 도 6의 어레이 배치에 비해 모듈 소켓들(20,21)간의 간격(D)을 줄여준다. 또 다른 스터브 저항들(60,61)은 배선(64)를 통해 전극(N4)과 연결됨을 알 수 있다. 결국, 상기 스터브 저항 어레이 부는 멀티 포트 어레이 저항 패키지 내에서 2 분기 저항 유닛을 복수로 가질 수 있으며, 그러한 경우에 상기 2 분기 저항 유닛(50,51) 마다 상기 멀티 포트 어레이 저항 패키지의 외부에는 3개의 전극 단자들(N1,N2,N3)이 형성될 수 있다.

도 9는 도 5에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 예시도로서, 도 8에 비해 스터브 저항(53)이 노드 N3에 추가로 연결된 형태이다. 도 9의 경우에도 6의 어레이 배치에 비해 모듈 소켓들(20,21)간의 간격(D)이 줄어든 다. 결국, 도 9에서 보여지는 상기 스터브 저항 어레이 부는 멀티 포트 어레이 저항 패키지 내에서 3 분기 저항 유닛을 복수로 가질 수 있다.

도 10은 도 8 및 도 9의 스터브 저항 어레이 부의 커넥션 패턴 구조를 보여주는 예시도로서, 굵은 실선은 스터브 저항을 의미하고, 가는 실선은 연결 배선을 가리킨다.

도 11은 도 4 또는 도 5의 메모리 보오드를 채용하는 메모리 시스템의 예시적 구조도로서, 메모리 콘트롤러(100)의 메모리 버스(L1)가 메인 보오드 상의 버스들(L10,L20)중 하나와 선택적으로 연결되는 것이 보여진다. 도 11에서 보여지는 참조부호들(20,21)은 마찬가지로 모듈 소켓을 각기 가리킨다.

도 12는 본 발명의 실시예의 동작 스피드 개선을 보여주기 위해 제시된 시뮬레이션 파형도이다. 도면에서, CA1은 데이지 체인을 채용한 컨벤셔날 기술을, CA2는 도 4에 따른 기술을 시뮬레이션한 결과를 각기 보여준다.

도 12에서, 가로축은 시간을 나노초로, 세로축은 전압을 표시한다. 본 발명의 실시예의 경우에 T 브랜치 형태에서 리드/라이트 억세스 스피드를 대비할 수 있도록 하는 마진 신호 구간은 261.82ps로서 관찰된다. 그러나, 이에 비해, CA1의 경우에는 250.36ps로 측정되었다. 결국, CA2에서 대비 구간 238.73ps은 CA1에서 대비 구간 245.47ps에 비해 훨씬 짧음을 알 수 있다. 그러므로, 메모리 억세스 동작이 보다 고속으로 이루어질 수 있게 된다.

상술한 바와 같이, 메모리 모듈의 스터브 저항이 제거되므로 모듈 제조 코스트가 절감되고 보오드의 탑재 공간이 증가되는 효과가 있다. 또한, 메인 보오드 상 에서 T 브랜치 구조를 가짐에 의해 메모리 억세스 동작의 스피드가 개선된다.

상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 보오드의 세부적 구성이나 스터브 저항들의 배치나 연결 구성을 다르게 할 수 있을 것이다.

또한, DRAM 모듈에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM 등과 같은 타의 휘발성 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용 가능할 것이다.

도 1은 데이지 체인 형태로 연결된 메모리 모듈 탑재 구성도

도 2는 T 브랜치 형태로 연결된 메모리 모듈 탑재 구성도

도 3은 도 1 또는 도 2의 메모리 모듈에 탑재된 스터브 저항을 보여주는 도면

도 4는 본 발명의 실시예에 따른 메모리 보오드 형성구조를 보여주는 도면

도 5는 본 발명의 다른 실시예에 따른 메모리 보오드의 형성구조를 보여주는 도면

도 6은 도 4에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 예시도

도 7은 통상적인 멀티 포트 어레이 저항기의 구성도

도 8은 도 4에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 다른 예시도

도 9는 도 5에 따라 모듈 소켓들 간에 설치되는 스터브 저항 어레이 부의 예시도

도 10은 도 8 및 도 9의 스터브 저항 어레이 부의 커넥션 패턴 구조를 보여주는 예시도

도 11은 도 4 또는 도 5의 메모리 보오드를 채용하는 메모리 시스템의 예시적 구조도

도 12는 본 발명의 실시예의 동작 스피드 개선을 보여주기 위해 제시된 시뮬 레이션 파형도

Claims (10)

1. 메모리 컨트롤러로부터 출력된 신호를 전송하는 배선들을 가진 메모리 버스를 포함하는 메인 보드;

   상기 메인 보드 상에 탑재되고, 상기 배선들을 제1메모리 모듈과 제2메모리 모듈에 각각 연결하는 제1모듈 소켓과 제2모듈 소켓;

   상기 메인 보드 상에 배치되고, 상기 제1모듈 소켓에 포함된 제1전극들 중 어느 하나와 상기 제2모듈 소켓에 포함된 상기 제1전극들과 반대의 제2전극들 중 어느 하나와 상기 배선들 중 어느 하나를 연결하는 분기 노드 사이에서 T-브랜치 구조를 형성하는, 분기적으로 배열된 제1스터브 저항과 제2스터브 저항; 및

   상기 분기 노드와 상기 제1전극들의 사이에 배치되거나 상기 분기 노드와 상기 제2전극들 사이에 배치되는 제3스터브 저항을 포함하고,

   상기 제1메모리 모듈은 제1모듈 소켓에 삽입되고, 상기 제2메모리 모듈은 상기 제2모듈 소켓에 삽입되는 메모리 시스템.
2. 제1항에 있어서,

   상기 제1스터브 저항과 상기 제2스터브 저항은 상기 제1모듈 소켓과 상기 제2모듈 소켓 사이의 상기 메인 보드 상에 배치되고, 멀티-포트 어레이 구조로 배열되는 메모리 시스템.
3. 제2항에 있어서,

   상기 제1전극들과 상기 제2전극들은 상기 멀티-포트 어레이 구조의 외부에 배열되고, 상기 제1전극들 각각은 상기 제2전극들 각각과 상기 멀티-포트 어레이 구조를 건너서(across) 배열되고, 상기 제1전극들 각각과 상기 제2전극들 각각은 상기 제1스터브 저항과 상기 제2스터브 저항에 의해 분리되는 메모리 시스템.
4. 제1항에 있어서,

   상기 제1스터브 저항과 상기 제2스터브 저항과 상기 제3스터브 저항은 상기 제1모듈 소켓과 상기 제2모듈 소켓 사이의 상기 메인 보드 상에 배치된 멀티-포트 어레이 구조 내부에 배열되는 메모리 시스템.
5. 제1항에 있어서,

   스터브 저항 어레이는 상기 제1스터브 저항과 상기 제2스터브 저항을 포함하고,

   상기 스터브 저항 어레이는 멀티 포트 어레이 저항 패키지 내에서 2분기 저항 유닛을 복수로 가지고,

   상기 2분기 저항 유닛 마다 상기 멀티 포트 어레이 저항 패키지의 외부에는 3개의 전극 단자들이 형성된 것을 특징으로 하는 메모리 시스템.
6. 제1항에 있어서, 스터브 저항 어레이는 상기 제1스터브 저항과 상기 제2스터브 저항과 상기 제3스터브 저항을 포함하고,

   상기 스터브 저항 어레이는 멀티 포트 어레이 저항 패키지 내에서 3분기 저항 유닛을 복수로 가짐을 특징으로 하는 메모리 시스템.
7. 삭제
8. 삭제
9. 삭제
10. 삭제

Images