KR20150031963A - 메모리 모듈 및 그것의 제조 방법 - Google Patents

메모리 모듈 및 그것의 제조 방법 Download PDF

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KR20150031963A
KR20150031963A KR20130111873A KR20130111873A KR20150031963A KR 20150031963 A KR20150031963 A KR 20150031963A KR 20130111873 A KR20130111873 A KR 20130111873A KR 20130111873 A KR20130111873 A KR 20130111873A KR 20150031963 A KR20150031963 A KR 20150031963A
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김도형
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삼성전자주식회사
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Abstract

본 발명에 따른 메모리 모듈은, 인쇄회로기판; 상기 인쇄회로기판의 장축에 평행한 제 1 열로 배치된 제 1 메모리 칩들; 상기 장축에 평행한 제 2 열로 상기 제 1 메모리 칩들 위에 배치된 제 2 메모리 칩들; 및 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 사이에 배치되고, 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들과 탭핀들 사이에 연결되는 수동 소자들을 포함한다.

Description

메모리 모듈 및 그것의 제조 방법{MEMORY MODULE AND MANUFACTURING METHOD THEREOF}
본 발명은 메모리 모듈 및 그것의 제조 방법에 관한 것이다.
일반적으로 다수의 메모리 칩들을 PCB(Printed Circuit Board) 상에 탑재하는 메모리 모듈은 SIMM(Single Inline Memory Module)과 DIMM(Double In-line Memory Module)으로 양분된다. SIMM의 PCB 양면에는 동일한 신호가 인가되며, DIMM의 PCB 양면에는 서로 다른 신호가 인가된다. DIMM은 Registered DIMM과 FBDIMM(Fully Buffered DIMM)으로 나누어 진다. Registered DIMM은 메모리 시스템의 버스에 병렬로 접속되어 고속화에 수반하여 접속되는 모듈의 수가 제한되기 때문에 대용량화가 곤란하다. FBDIMM의 경우 마더 보드 칩셋(Mother Board Chipset)과 FBDIMM의 AMB(Advanced Memory Buffer, 이하 AMB라 한다.) 사이가 포인트 투 포인트 방식으로 접속되므로 메모리 시스템에 접속되는 모듈 수를 늘릴 수 있기 때문에 대용량화가 용이하다. 또한 FBDIMM은 패킷 프로토콜(packet protocol)을 이용하기 때문에 고속 동작이 가능하므로 현재 각광받는 추세이다.
본 발명의 목적은 기계적 결함을 줄이는 메모리 모듈 및 그것의 제조 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 모듈은, 인쇄회로기판; 상기 인쇄회로기판의 장축에 평행한 제 1 열로 배치된 제 1 메모리 칩들; 상기 장축에 평행한 제 2 열로 상기 제 1 메모리 칩들 위에 배치된 제 2 메모리 칩들; 및 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 사이에 배치되고, 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들과 탭핀들 사이에 연결되는 수동 소자들을 포함한다.
실시 예에 있어서, 상기 인쇄회로기판은 복수의 층들을 포함하고, 상기 복수의 층들 중에서 최상층 혹은 최하층에 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들이 배치된다.
실시 예에 있어서, 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들은 상기 장축과 수직 방향으로 배치된다.
실시 예에 있어서, 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들은 상기 장축과 수평 방향으로 배치된다.
실시 예에 있어서, 상기 수동 소자들은 캐퍼시터를 포함한다.
실시 예에 있어서, 상기 수동 소자들은 입출력 저항들을 포함한다.
실시 예에 있어서, 상기 메모리 모듈이 비활성화될 때, 상기 탭 핀들과 상기 입출력 저항들이 전기적으로 연결된다.
실시 예에 있어서, 상기 입출력 저항들은 상기 제 1 열의 제 1 메모리 칩들과 상기 제 2 열의 제 2 메모리 칩들 사이에 배치된다.
실시 예에 있어서, 상기 입출력 저항들은 상기 제 1 열의 제 1 메모리 칩들 사이에 배치되거나 상기 제 2 열의 제 2 메모리 칩들 사이에 배치된다.
실시 예에 있어서, 상기 탭 핀들 중 어느 하나와 상기 입출력 저항들 중 어느 하나 사이에 연결되는 제 1 신호 라인; 상기 어느 하나의 입출력 저항과 분기점 사이에 연결되는 제 2 신호 라인; 및 상기 분기점과 적어도 2개의 입출력 핀들에 사이에 연결되는 제 3 신호 라인들을 더 포함하고, 상기 적어도 2개의 입출력 핀들 각각은 서로 다른 메모리 칩들에 포함된다.
실시 예에 있어서, 상기 제 1 메모리 칩들 중 적어도 하나와 상기 제 2 메모리 칩들 중 적어도 하나는 상기 수동 소자들 중 적어도 하나를 기준으로 점 대칭하도록 배치된다.
실시 예에 있어서, 상기 제 1 및 제 2 메모리 칩들을 제어하는 허브 칩을 더 포함한다.
본 발명의 실시 예에 따른 메모리 모듈의 제조 방법은, 인쇄회로기판의 장축 방향으로 제 1 열의 제 1 메모리 칩들을 실장하는 단계; 상기 인쇄회로기판의 상기 장축 방향으로 제 2 열의 제 2 메모리 칩들을 실장하는 단계; 및 상기 제 1 열의 상기 제 1 메모리 칩들과 상기 제 2 열의 상기 제 2 메모리 칩들 사이에 수동 소자들을 실장하는 단계를 포함한다.
실시 예에 있어서, 상기 제 2 메모리 칩들을 실장하는 단계는, 상기 수동 소자들을 기준으로 상기 제 1 메모리 칩들에 점 대칭되도록 상기 제 2 메모리 칩들을 실장하는 단계를 포함한다.
실시 예에 있어서, 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각은 SDRAM으로 구현된다.
상술한 바와 같이 본 발명에 따른 메모리 모듈 및 그것의 제조 방법은, 수동 소자들을 메모리 칩들 사이에 배치함으로써, 메모리 모듈을 소켓에 삽입할 때 야기되는 기계적 결함을 없앨 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 모듈의 외관 형태를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 입출력 저항의 기능을 개념적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 탭 핀으로부터 입출력 핀까지의 신호 라인을 개략적으로 보여주는 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 메모리 모듈의 외관 형태를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 SODIMM에 대한 외관 형태를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 모듈의 제조 방법을 개략적으로 설명하는 흐름도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명에 따른 메모리 모듈은, 인쇄회로기판의 장축에 평행한 제 1 열로 배치된 제 1 메모리 칩들과 제 2 열로 상기 제 1 메모리 칩들 위에 배치된 제 2 메모리 칩들 사이에 배치된 수동 소자들을 구비함으로써, 물리적임 힘에 의해 야기되는 수동 소자들의 기계적 결함을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 모듈(100)의 외관 형태를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 모듈(100)은 인쇄회로기판(printed circuit board, 이하 "PCB"라고 함 ; 101)에 2열들로 배열된 복수의 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29)을 포함할 수 있다.
메모리 모듈(100)은 DIMM(dual in-line memory module), SO-DIMM(small outline DIMM), RDIMM(ECC Registered DIMM), UDIMM(ECC Unbuffered DIMM), FBDIMM(fully buffered DIMM), RIMM(Rambus in-line memory module), SIMM(single in-line memory module)로 구현될 수 있다.
PCB(101)는, 도시되지 않았지만 복수의 층들로 구성될 수 있다. 여기서 복수의 층들 내부 층에는 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29)을 탭(102)에 전기적으로 연결하기 위한 신호 라인들이 형성될 수 있다. 여기서 탭(102)은 외부의 소켓에 삽입되는 부분들로써 복수의 핀들(다른 말로, 탭 핀들)로 구성된다. 신호 라인들은 전원들, 제어 신호들, 어드레스 신호들, 입출력 데이터 신호들을 전달할 수 있다.
실시 예에 있어서, PCB(101)의 표면층(최상층 및/혹은 최하층)에는 PCB(101)의 장축 방향으로 배열된 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29)이 2열들로 배치될 수 있다.
실시 예에 있어서, 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 사이에는 수동 소자들(저항, 커패시터 등, 104)이 배치될 수 있다. 예를 들어, 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 사이에는 입출력 저항들이 배치될 수 있다. 여기서 입출력 저항들은 어느 하나의 메모리 칩의 입출력 신호들을 전달하는 신호 라인들에 연결될 수 있다. 여기서, 입출력 저항들은 오버슛(overshoot)/언버슛(undershoot)과 같은 신호 반사 현상을 방지하는 역할을 수행할 수 있다.
실시 예에 있어서, 수동 소자들(104)은 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 사이에서 메모리 모듈(100)의 장축 방향(수평 방향)으로 배치될 수 있다.
다른 실시 예에 있어서, 수동 소자들(104)은 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19) 사이에 혹은 제 2 열의 메모리 칩들(CHIP21 ~ CHIP20) 사이에 메모리 모듈(100)의 단축 방향(수직 방향)으로 배치될 수 있다.
또 다른 실시 예에 있어서, 수동 소자들(104)은 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 사이에서 장축 방향으로 배치되거나, 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19) 사이에 혹은 제 2 열의 메모리 칩들(CHIP21 ~ CHIP20) 사이에 메모리 모듈(100)의 단축 방향으로 배치될 수 있다.
실시 예에 있어서, 복수의 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29) 각각은 DRAM, SRAM, SDRAM, MRAM 등으로 구현될 수 있다.
실시 예에 있어서, 복수의 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29) 각각의 입출력 핀들은 메모리 모듈(100)의 장축을 기준으로 수직 구조로 배치될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29) 각각의 입출력 핀들은 메모리 모듈(100)의 장축을 기준으로 수평 구조로 배치될 수 있다. 한편, 본 발명의 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29) 각각의 입출력 핀들의 배치는 여기에 제한되지 않고 다양하게 구현될 수 있다.
실시 예에 있어서, 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19) 중 적어도 하나 혹은 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 중 적어도 하나는 에러 정정 기능을 수행할 수 있다.
한편, 도 1에 도시된 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)의 개수는 9이지만, 본 발명의 메모리 칩의 개수는 여기에 제한되지 않을 것이다. 마찬가지로, 도 1에 도시된 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29)의 개수는 9이지만, 본 발명의 메모리 칩의 개수는 여기에 제한되지 않을 것이다.
메모리 모듈(100)은 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29)을 제어하는 허브 제어기(HC(hub controller) 혹은 AMB(advanced memory buffer))를 더 포함할 수 있다. 허브 제어기(HC)는 외부의 메모리 제어기로부터 데이터 패킷을 입력 받고, 입력된 데이터 패킷을 제어 신호들, 어드레스 및 데이터로 전환하여 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29)로 출력할 수 있다. 또한, 허브 제어기(HC)는 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29) 각각으로부터 출력되는 데이터를 패킷화시켜서 외부의 메모리 제어기로 출력할 수 있다. 한편, 본 발명의 메모리 모듈(100)이 도 1에 도시된 바와 같이 허브 제어기(HC)를 구비할 필요는 없다.
일반적인 메모리 모듈은 탭과 메모리 칩들 사이에 수동 소자들을 배치하였다. 이 경우 메모리 모듈의 소켓 삽입시 물리적인 힘에 의하여 수동 소자들에 기계적인 결함(예를 들어, crack, short)이 발생 될 수 있다. 반면에, 본 발명의 메모리 모듈(100)은 수동 소자들을 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 사이에 배치함으로써, 메모리 모듈(100)의 소켓 삽입할 때 야기되는 기계적인 결함을 없애거나 최소화시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 입출력 저항(DQR)의 기능을 개념적으로 설명하기 위한 도면이다. 도 2를 참조하면, 메모리 시스템(10)은 메인 보드(11)에 실장된 소켓들(11-1, 11-2)에 삽입된 메모리 모듈들(12-1, 12-2)과 메인 보드(11)에 실장된 메모리 제어기(14)를 포함한다. 메모리 모듈들(12-1, 12-2) 각각은 도 에 도시된 메모리 모듈(100)로 구현될 수 있다. 설명의 편의를 위하여 제 1 메모리 모듈(12-1)은 활성화되고, 제 2 메모리 모듈(12-2)은 비활성화된다(예를 들어, 테스트 모드시)고 가정하겠다. 구동시 신호 반사 현상을 줄이기 위하여, 비활성화된 메모리 모듈(12-2)의 경우 입출력 신호 라인에 입출력 저항(DQR)을 전기적으로 연결할 수 있다. 반면에 활성화된 메모리 모듈(12-1)의 경우 입출력 신호 라인에 입출력 저항(DQR)을 전기적으로 연결하지 않을 수 있다.
실시 예에 있어서, 메모리 모듈들(12-1, 12-2) 각각은 PCB(예를 들어, 도 1의 101)의 표면층(최상위층 및 최하위층)에 메모리 칩들을 배치할 수 있다. 예를 들어, 메모리 모듈들(12-1, 12-2) 각각은 PCB(101)의 제 1 표면층에 형성된 제 1 랭크(R0)와 제 1 표면층의 반대층에 형성된 제 2 랭크(R1)로 구성될 수 있다. 여기서 제 1 및 제 2 랭크들(R0, R1) 각각은 복수의 메모리 칩들로 구성될 수 있다.
실시 예에 있어서, 메모리 모듈들(12-1, 12-2) 각각은 PCB(101)의 최상위 층 및 최하위층 중 적어도 하나에 입출력 저항들(예를 들어, DQR)을 배치할 수 있다.
도 3은 본 발명의 실시 예에 따른 탭 핀(TP)으로부터 입출력 핀(DQ Pin)까지의 신호 라인을 개략적으로 보여주는 도면이다. 도 3을 참조하면, 신호 길이의 합(TL0 + TL1 + TL2)은 동일한 값(예를 들어, 28.3mm)이라고 가정하겠다.
제 1 신호 길이(TL0)는 탭 핀(TP)으로부터 입출력 저항(DQR)까지의 길이이고, 제 2 신호 길이(TL1)는 입출력 저항(DQR)부터 메모리 칩들 각각에 대응하는 입출력 핀들로 분기되기 위한 분기점(DP)까지의 길이이고, 제 3 신호 길이들(TL2) 각각은 분기점(DP)부터 각각의 입출력 핀(DQ Pin)까지의 길이이다. 여기서 제 3 신호 라인들(TL2) 각각은 서로 다른 메모리 칩들의 입출력 핀들(DQ Pin)로 연결될 수 있다. 실시 예에 있어서, 제 1 내지 제 3 신호 라인들(TL0, TL1, TL2)은 도 1에 도시된 PCB(101)의 적어도 하나의 내부 층에 형성될 수 있다.
실시 예에 있어서, 입출력 저항(DQR)은 서로 다른 랭크들(도 2 참조,R0, R1)의 입출력 핀들에 연결될 수 있다.
도 3에서는 분기점(DP)에서 2 개의 서로 메모리 칩들로 분기되는 제 3 신호 라인들(TL2)을 도시하였지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명은 분기점(DP)으로부터 3개 이상의 메모리 칩들로 분기되는 제 3 신호 라인들(TL2)을 구비할 수도 있다.
본 발명의 실시 예에 따라 신호 길이 및 주파수 변화에 따른 UI에 대한 시뮬레이션 결과는 동작 주파수 별로 제 1 신호 길이(TL0)의 변경에 따른 UI 변화가 나타난다. 예를 들어, 동작 주파수가 상대적으로 낮을 때에, UI는 제 1 신호 길이(TL0)의 증가에 따라 조금씩 떨어지고, 동작 주파수가 상대적으로 높을 때에, UI는 제 1 신호 길이(TL0)가 변화더라도 일정한 값을 유지한다. 이는 제 1 신호 길이(TL0)가 탭 핀(TP)으로부터 어느 정도 떨어지더라도 UI 특성이 어느 정도 유지된다는 것을 말해 준다. 즉, 제 1 신호 길이(TL0)의 조정에 따라 입출력 신호 특성이 개선시킬 수도 있다.
본 발명의 실시 예에 따른 신호 길이 및 입출력 저항(DQR)의 변화에 따른 UI에 대한 시뮬레이션 결과, 입출력 저항(DQR)의 저항값이 높으면 높을수록 제 1 신호 길이(TL1)에 상관없이 UI가 상대적으로 높다고 나타난다. 즉, 입출력 저항(DQR)의 저항값을 적절하게 선택함으로써 입출력 신호 특성이 개선될 수도 있다.
본 발명의 메모리 모듈의 메모리 칩들은 다양한 방법들로 PCB(101)에 배치될 수 있다. 예를 들어, 제 1 열의 어느 하나의 메모리 칩과 제 2 열의 어느 하나의 메모리 칩이 입출력 저항(DQR)을 기준으로 점 대칭(point symmetry)하도록 배치될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 메모리 모듈(100a)의 외관 형태를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29) 사이에 입출력 저항들(DQRs)이 배치되고, 입출력 저항들(DQRs) 각각을 기준으로 점 대칭하도록 제 1 열의 메모리 칩들(CHIP11 ~ CHIP19)과 제 2 열의 메모리 칩들(CHIP21 ~ CHIP29)이 배치될 것이다. 따라서, 제 1 열에 속하는 제 1 메모리 칩(CHIP11)의 제 1 입출력 핀(DQ1)과 제 2 열에 속하는 제 2 메모리 칩(CHIP21)의 제 1 입출력 핀(DQ1)은 입출력 저항(DQR)을 기준으로 서로 점 대칭하도록 배치된다.
실시 예에 있어서, 메모리 칩들(CHIP11 ~ CHIP19, CHIP21 ~ CHIP29) 각각의 입출력 핀들은 입출력 저항들(DQRs)에 인접하도록 메모리 칩들이 PCB(101)에 배치될 수 있다.
본 발명의 실시 예에 따른 메모리 모듈(100a)에서는 제 1 메모리 칩들(CHIP11 ~ CHIP19) 중 적어도 하나와 제 2 메모리 칩들(CHIP21 ~ CHIP29) 중 적어도 하나는 수동 소자들 중 적어도 하나를 기준으로 점 대칭하도록 배치될 수 있다.
도 5는 본 발명의 실시 예에 따른 SODIMM(200)에 대한 외관 형태를 예시적으로 보여주는 도면이다. 도 5을 참조하면, SODIMM(200)은 8개의 메모리 칩들(CHIP1 ~ CHIP8)이 2열로 배치된다. 메모리 칩들(CHIP1 ~ CHIP8) 각각의 입출력 핀들은 SODIMM(200)의 장축에 수평 구조 혹은 수직 구조로 배치될 수 있다.
제 1 열의 메모리 칩들(CHIP1, CHIP3, CHIP5, CHIP7)과 제 2 열의 메모리 칩들(CHIP2, CHIP4, CHIP6, CHIP8) 사이에 도 7에 도시된 바와 같이 수동 소자들(204)이 배치될 수 있다. 다른 실시 예에 있어서, 도시되지 않았지만, 같은 열의 메모리 칩들(예를 들어, CHIP1, CHIP3) 사이에 수동 소자들(204)이 배치될 수도 있다.
도 6은 본 발명의 실시 예에 따른 메모리 모듈의 제조 방법을 개략적으로 설명하는 흐름도이다. 도 1 내지 도 6을 참조하면, 메모리 모듈의 제조 방법은 다음과 같다.
인쇄회로기판(PCB, 도 1 참조, 101)에 장축 방향으로 제 1 열의 제 1 메모리 칩들이 실장된다(S110). 인쇄회로기판(PCB)에 장축 방향으로 제 2 열의 제 2 메모리 칩들이 실장된다(S120). 제 1 열의 제 1 메모리 칩들과 제 2 열의 제 2 메모리 칩들 사이에 수동 소자들이 실장된다(S130).
본 발명의 실시 예에 따른 메모리 모듈의 제조 방법은, 제 1 열의 메모리 칩들과 제 2 열의 메모리 칩들 사이에 수동 소자들을 실장함으로써, 메모리 모듈의 소켓 삽입시 야기될 수 있는 기계적인 결함을 없애거나 줄일 수 있다.
한편, 도 1 내지 도 6에서는 2열들로 배치된 메모리 칩들에 대하여 설명하였다. 하지만, 본 발명의 메모리 모듈이 여기에 제한될 필요는 없다. 본 발명의 메모리 모듈은 3열들 이상으로 배치되는 메모리 칩들을 구비할 수도 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 100a, 200: 메모리 모듈
101: 인쇄회로기판
102: 탭
104: 수동 소자
CHIP11 ~ CHIP19, CHIP21 ~ CHIP29, CHIP1 ~ CHIP8: 메모리 칩
HC: 허브 칩
DQR: 입출력 저항
10: 메모리 시스템
11: 메인 보드
14: 메모리 제어기
12-1, 12-2: 메모리 모듈
11-1, 11-2: 소켓
TL0, TL1, TL2: 신호 라인
TP: 탭 핀
DP: 분기점

Claims (10)

  1. 인쇄회로기판;
    상기 인쇄회로기판의 장축에 평행한 제 1 열로 배치된 제 1 메모리 칩들;
    상기 장축에 평행한 제 2 열로 상기 제 1 메모리 칩들 위에 배치된 제 2 메모리 칩들; 및
    상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 사이에 배치되고, 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들과 탭핀들 사이에 연결되는 수동 소자들을 포함하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 인쇄회로기판은 복수의 층들을 포함하고,
    상기 복수의 층들 중에서 최상층 혹은 최하층에 상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들이 배치되는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들은 상기 장축과 수직 방향으로 배치되는 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 제 1 메모리 칩들 및 상기 제 2 메모리 칩들 각각의 입출력 핀들은 상기 장축과 수평 방향으로 배치되는 메모리 모듈.
  5. 제 1 항에 있어서,
    상기 수동 소자들은 입출력 저항들을 포함하는 메모리 모듈.
  6. 제 5 항에 있어서,
    상기 입출력 저항들은 상기 제 1 열의 제 1 메모리 칩들과 상기 제 2 열의 제 2 메모리 칩들 사이에 배치되는 메모리 모듈.
  7. 제 5 항에 있어서,
    상기 입출력 저항들은 상기 제 1 열의 제 1 메모리 칩들 사이에 배치되거나 상기 제 2 열의 제 2 메모리 칩들 사이에 배치되는 메모리 모듈.
  8. 제 5 항에 있어서,
    상기 탭 핀들 중 어느 하나와 상기 입출력 저항들 중 어느 하나 사이에 연결되는 제 1 신호 라인;
    상기 어느 하나의 입출력 저항과 분기점 사이에 연결되는 제 2 신호 라인; 및
    상기 분기점과 적어도 2개의 입출력 핀들에 사이에 연결되는 제 3 신호 라인들을 더 포함하고,
    상기 적어도 2개의 입출력 핀들 각각은 서로 다른 메모리 칩들에 포함되는 메모리 모듈.
  9. 제 1 항에 있어서,
    상기 제 1 메모리 칩들 중 적어도 하나와 상기 제 2 메모리 칩들 중 적어도 하나는 상기 수동 소자들 중 적어도 하나를 기준으로 점 대칭하도록 배치되는 메모리 모듈.
  10. 인쇄회로기판의 장축 방향으로 제 1 열의 제 1 메모리 칩들을 실장하는 단계;
    상기 인쇄회로기판의 상기 장축 방향으로 제 2 열의 제 2 메모리 칩들을 실장하는 단계; 및
    상기 제 1 열의 상기 제 1 메모리 칩들과 상기 제 2 열의 상기 제 2 메모리 칩들 사이에 수동 소자들을 실장하는 단계를 포함하는 메모리 모듈의 제조 방법.
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