JP6942039B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
基板と、コントローラと、半導体メモリ部品とを備えた半導体記憶装置が知られている。
特開２０１７−８４０６６号公報
本発明が解決しようとする課題は、信頼性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、基板と、コントローラと、半導体メモリ部品と、第１および第２のコンデンサと、ジャンパー素子とを備えている。前記基板は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第３領域とを有するとともに、導体パターンを有する。前記コントローラは、前記第１領域に実装されている。前記半導体メモリ部品は、前記第２領域に実装され、前記コントローラにより制御される。前記第１および第２のコンデンサは、前記第３領域に実装され、前記第１領域から前記第２領域に向かう第１方向に並べられている。前記ジャンパー素子は、前記第３領域に実装されている。前記導体パターンは、前記基板の厚さ方向で前記第１コンデンサの少なくとも一部と重なり前記第１コンデンサに電気的に接続された第１導体部と、前記基板の厚さ方向で前記第２コンデンサの少なくとも一部と重なり前記第２コンデンサに電気的に接続された第２導体部とを含む。前記第１導体部と前記第２導体部とは、前記第１方向で互いに分離されているとともに、前記ジャンパー素子によって互いに電気的に接続されている。
第１の実施形態の半導体記憶装置を示す図。 第１の実施形態の半導体記憶装置の機能構成の一部を示すブロック図。 第１の実施形態の半導体記憶装置の導体パターンの一部を示す図。 図３中に示されたＦ４Ａ線で囲まれた領域を拡大して示す平面図。 図３中に示されたＦ４Ｂ線で囲まれた領域を拡大して示す平面図。 図４中に示された半導体記憶装置のＦ５−Ｆ５線に沿う断面図。 第１の実施形態の複数のコンデンサの電気接続関係を示す図。 第１の実施形態のコントローラからＮＡＮＤに向かう熱の流れを模式的に示す図。 第２の実施形態の基板の第１面側の導体パターンの一部を示す平面図。 第２の実施形態の基板の第２面側の導体パターンの一部を示す平面図。 第２の実施形態の複数のコンデンサの電気接続関係を示す図。 第３の実施形態の基板の第１面側の導体パターンの一部を示す平面図。 第３の実施形態の基板の第２面側の導体パターンの一部を示す平面図。 第３の実施形態の複数のコンデンサの電気接続関係を示す図。 第４の実施形態の基板の第１面側の導体パターンの一部を示す平面図。 第４の実施形態の基板の第２面側の導体パターンの一部を示す平面図。 第５の実施形態の基板の第１面側の導体パターンの一部を示す平面図。 第５の実施形態の基板の第２面側の導体パターンの一部を示す平面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。なお以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。
ここで、本願で用いるいくつかの用語の意味を先に説明する。本願において「並ぶ」とは、２つの対象物の中央部同士が向かい合うように並ぶ場合に限定されず、２つの対象物の一部同士が向かい合う（すなわち互いにずれた状態で向かい合う）ように並ぶ場合も含む。また、「並ぶ」とは、互いの間にスペースを空けて並ぶ場合も含む。「基板の厚さ方向で重なる」とは、基板の厚さ方向に沿って見た場合に、２つの対象物の仮想的な投影像同士が重なることを意味し、２つの対象物が互いに直接的に接しない場合も含む。また、「重なる」とは、少なくとも部分的に重なる場合も含む。
また先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、および−Ｙ方向は、後述する基板１０の第１面１０ａに沿う方向である。＋Ｘ方向は、基板１０の第１領域３１から第２領域３２に向かう方向であり、例えば長方形状の基板１０の長手方向である。＋Ｘ方向は、「第１方向」の一例である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向であり、例えば基板１０の幅方向である。＋Ｙ方向は、基板１０の中央部から基板１０の一方の側部２６ａに向かう方向である。＋Ｙ方向は、「第２方向」の一例である。−Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば略直交する）方向であり、例えば基板１０の厚さ方向である。＋Ｚ方向は、基板１０の第２面１０ｂから第１面１０ａに向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。
（第１の実施形態）
図１から図７を参照し、第１の実施形態の半導体記憶装置１について説明する。半導体記憶装置１は、例えばＳＳＤ（Solid State Drive）のような記憶装置である。半導体記憶装置１は、例えば、サーバ装置やパーソナルコンピュータなどの情報処理装置に取り付けられ、情報処理装置の記憶領域として利用される。ただし、半導体記憶装置１を利用可能な装置は、上記例に限定されない。半導体記憶装置１は、種々の情報処理装置で広く利用可能である。なお以下では、半導体記憶装置１が取り付けられる情報処理装置を「ホスト装置」と称する。
図１は、半導体記憶装置１を示す図である。図１中の上部は、半導体記憶装置１の表面（オモテ面）を示す。図１中の下部は、半導体記憶装置１の裏面を示す。半導体記憶装置１は、例えば、基板１０、コントローラ１１、ＤＲＡＭ（Dynamic Random Access Memory）１２、複数のＮＡＮＤ型フラッシュメモリ１３（以下、「ＮＡＮＤ１３」と称する）、複数のコンデンサ１４、複数のジャンパー素子１５、温度センサ１６、電源供給ユニット１７、コンデンサ充電放電制御回路１８、およびコンデンサ容量測定回路１９を有する。
基板（配線基板、プリント基板）１０は、絶縁体２１と、絶縁体２１に設けられた導体パターン２２とを有する（図５参照）。基板１０は、例えば多層基板であるが、これに限定されない。
基板１０は、第１端部２３ａと、第1端部２３ａとは反対側に位置した第２端部２３ｂとを有する。第１端部２３ａは、−Ｘ方向側の端部である。第1端部２３ａは、ホスト装置のスロットに挿入される端子部（コネクタ）２４を有する。端子部２４は、基板１０の表面に露出した複数の端子２４ａを含む。端子部２４がホスト装置のスロットに挿入されることで、半導体記憶装置１がホスト装置に電気的に接続される。半導体記憶装置１は、外部電源としてのホスト装置から電力供給を受ける。半導体記憶装置１は、ホスト装置から受信する各種のコマンドに基づき、データの書き込みや読み出し、消去などを行う。
基板１０は、第１側部２６ａと、第１側部２６ａとは反対側に位置した第２側部２６ｂとを有する。第１側部２６ａは、基板１０の＋Ｙ方向側の端部において、Ｘ方向に延びた側部である。第２側部２６ｂは、基板１０の−Ｙ方向側の端部において、Ｘ方向に延びた側部である。
基板１０は、第１面１０ａと、第１面１０ａとは反対側に位置した第２面１０ｂとを有する。第１面１０ａおよび第２面１０ｂは、各種の電子部品が実装される実装面である。また、基板１０は、第１から第３の領域３１〜３３を有する。ただし、第１から第３の領域３１〜３３は、説明の便宜上のため区分された領域であり、基板１０の表面に明確な区別が存在しなくてもよい。第１領域３１は、第１から第３の領域３１〜３３のなかで、基板１０の第１端部２３ａに最も近い領域である。第２領域３２は、第１から第３の領域３１〜３３のなかで、基板１０の第２端部２３ｂに最も近い領域である。第３領域３３は、Ｘ方向において、第１領域３１と第２領域３２との間に位置した領域である。
コントローラ１１は、基板１０の第１領域３１において、例えば基板１０の第１面１０ａに実装されている。コントローラ１１は、半導体記憶装置１の全体を統括的に制御する。例えば、コントローラ１１は、ホスト装置に対するホストインターフェース回路、ＤＲＡＭ１２を制御する制御回路、および複数のＮＡＮＤ１３を制御する制御回路などが１つの半導体チップに集積されたＳｏＣ（System on a Chip）として構成されている。
ＤＲＡＭ１２は、基板１０の第１領域３１において、例えば基板１０の第１面１０ａに実装されている。ＤＲＡＭ１２は、揮発性の半導体メモリチップの一例である。ＤＲＡＭ１２は、ホスト装置から受信した書き込み対象データ、およびＮＡＮＤ１３から読み出された読み出し対象データが一時的に格納されるデータバッファとして機能する。
複数のＮＡＮＤ１３は、基板１０の第２領域３２に実装されている。ＮＡＮＤ１３は、不揮発性の半導体メモリチップの一例であり、「半導体メモリ部品」の一例である。複数のＮＡＮＤ１３は、例えば、基板１０の第１面１０ａに実装された２つのＮＡＮＤ１３Ａ，１３Ｂと、基板１０の第２面１０ｂに実装された２つのＮＡＮＤ１３Ｃ，１３Ｄとを含む。本実施形態では、第１面１０ａに実装された２つのＮＡＮＤ１３Ａ，１３Ｂは、Ｘ方向に並べられている。第２面１０ｂに実装された２つのＮＡＮＤ１３Ｃ，１３Ｄは、Ｘ方向に並べられている。
ここで、半導体記憶装置１におけるデータの書き込み動作について説明する。半導体記憶装置１にデータを記憶させる場合、コントローラ１１は、ホスト装置から受信した書き込み対象データを、ＤＲＡＭ１２に一時的に格納する。その後、コントローラ１１は、ＤＲＡＭ１２に格納されている書き込み対象データをＤＲＡＭ１２からＮＡＮＤ１３へ転送することで、書き込み対象データをＮＡＮＤ１３に記憶させる。半導体記憶装置１は、上記動作によって書き込み速度の向上が図られている。
複数のコンデンサ１４は、基板１０の第３領域３３に実装されている。コンデンサ１４は、例えば、ＰＬＰ（Power Loss Protection）用のコンデンサであり、予期せぬ電源遮断時のデータ保護を目的とする電源バックアップ機能を担う。例えば、複数のコンデンサ１４は、ホスト装置からの電力供給が予期せず遮断された場合、コントローラ１１、ＤＲＡＭ１２、およびＮＡＮＤ１３などに対して電力を一定時間供給する。すなわち、複数のコンデンサ１４は、ＤＲＡＭ１２に一時的に格納された書き込み対象データがＤＲＡＭ１２から読み出され、その書き込み対象データのＮＡＮＤ１３への転送が完了するまでの間、コントローラ１１、ＤＲＡＭ１２、およびＮＡＮＤ１３などに電力を供給する。これにより、電力供給が予期せず遮断された場合であってもデータの消失が防止される。
本実施形態では、コンデンサ１４として、比較的小型のコンデンサが採用されている。そして、複数のコンデンサ１４が電気的に並列に接続されることで、上記電源バックアップ機能に必要な静電容量が確保されている。コンデンサ１４の一例としては、導電性高分子アルミ電解コンデンサ、または導電性高分子タンタル固体電解コンデンサなどが採用される。このような小型のコンデンサによれば、ＰＬＰ用のコンデンサ１４が設けられた場合であっても半導体記憶装置１の薄型化を図ることができる。本実施形態の半導体記憶装置１の厚さは、例えば、PCI Express（登録商標）のM.2規格で規定される厚さ以下である。なお、M.2規格の詳細については、PCI-SIGおよびSATA-IOなどの標準化団体によって規定されている。ただし、半導体記憶装置１は、上記例に限定されず、他の規格に準拠するものや、一般的な規格に準拠しないものでもよい。
本実施形態では、複数のコンデンサ１４は、基板１０の第１面１０ａに実装された１３個のコンデンサ１４Ａ〜１４Ｍと、基板１０の第２面１０ｂに実装された１３個のコンデンサ１４Ｎ〜１４Ｚとを含む。第１面１０ａに実装されたコンデンサ１４Ａ〜１４Ｍは、第１列に属するコンデンサ１４Ａ〜１４Ｆと、第２列に属するコンデンサ１４Ｇ〜１４Ｍとに分かれている。
第１列のコンデンサ１４Ａ〜１４Ｆは、Ｙ方向において、基板１０の中央部と第１側部２６ａとの間に配置されている。第１列のコンデンサ１４Ａ〜１４Ｆは、互いに隣り合うようにして、略等間隔でＸ方向に沿って１列に並べられている。ここで、各コンデンサ１４は、正極端子１４ａと、負極端子１４ｂとを有する。第１列のコンデンサ１４Ａ〜１４Ｆの各々は、正極端子１４ａを基板１０の中央側、負極端子１４ｂを基板１０の第１側部２６ａ側に向けて配置されている。本実施形態では、コンデンサ１４Ｂは、「第１コンデンサ」の一例である。コンデンサ１４Ｃは、「第２コンデンサ」の一例である。コンデンサ１４Ｅは、「第５コンデンサ」の一例であり、コンデンサ１４Ｃに対してコンデンサ１４Ｂとは反対側に位置する。第１列のコンデンサ１４Ａ〜１４Ｆのなかで最も＋Ｘ方向側に位置するコンデンサ１４Ｆと、２つのＮＡＮＤ１３Ａ，１３Ｂのなかで最も−Ｘ方向側に位置したＮＡＮＤ１３Ａとの間には、第１隙間ｇ１が設けられている。第１隙間ｇ１は、後述する温度センサ１６が実装される領域として、比較的広く形成されている。
第２列のコンデンサ１４Ｇ〜１４Ｍは、Ｙ方向において、基板１０の中央部と第２側部２６ｂとの間に配置されている。第２列のコンデンサ１４Ｇ〜１４Ｍは、互いに隣り合うようにして、略等間隔でＸ方向に沿って１列に並べられている。第２列のコンデンサ１４Ｇ〜１４Ｍの各々は、正極端子１４ａを基板１０の中央側、負極端子１４ｂを基板１０の第２側部２６ｂ側に向けて配置されている。本実施形態では、コンデンサ１４Ｉは、「第３コンデンサ」の一例であり、Ｙ方向でコンデンサ１４Ｂ（第１コンデンサ）と並ぶ。コンデンサ１４Ｊは、「第４コンデンサ」の一例であり、Ｙ方向でコンデンサ１４Ｃ（第２コンデンサ）と並ぶ。
第２列のコンデンサ１４Ｇ〜１４Ｍのなかで最も＋Ｘ方向側に位置するコンデンサ１４Ｍと、ＮＡＮＤ１３Ａとの間には、第２隙間ｇ２が設けられている。本実施形態では、Ｘ方向における第２隙間ｇ２の最大幅Ｗ２は、Ｘ方向における第１隙間ｇ１の最大幅Ｗ１よりも小さい。このため、第１列のコンデンサ１４Ａ〜１４Ｆと、第２列のコンデンサ１４Ｇ〜１４Ｍとは、Ｘ方向で互いにずれて配置されている。
第１列のコンデンサ１４Ａ〜１４Ｆと、第２列のコンデンサ１４Ｇ〜１４Ｍとの間には、Ｘ方向に延びた第１空間Ｓ１が設けられている。第１空間Ｓ１は、Ｘ方向において、第１面１０ａに実装されたコンデンサ１４のなかでコントローラ１１に最も近いコンデンサ１４ＧからＮＡＮＤ１３Ａに最も近いコンデンサ１４Ｍに亘って直線状に延びている。
一方で、第２面１０ｂに実装されたコンデンサ１４Ｎ〜１４Ｚは、第３列に属するコンデンサ１４Ｎ〜１４Ｓと、第４列に属するコンデンサ１４Ｔ〜１４Ｚとに分かれている。
第３列のコンデンサ１４Ｎ〜１４Ｓは、Ｙ方向において、基板１０の中央部と第１側部２６ａとの間に配置されている。第３列のコンデンサ１４Ｎ〜１４Ｓは、互いに隣り合うようにして、略等間隔でＸ方向に沿って１列に並べられている。第３列のコンデンサ１４Ｎ〜１４Ｓの各々は、正極端子１４ａを基板１０の中央側、負極端子１４ｂを基板１０の第１側部２６ａ側に向けて配置されている。本実施形態では、コンデンサ１４Ｏは、「第６コンデンサ」の一例である。コンデンサ１４Ｐは、「第７コンデンサ」の一例である。
第３列のコンデンサ１４Ｎ〜１４Ｓのなかで最も＋Ｘ方向側に位置するコンデンサ１４Ｓと、２つのＮＡＮＤ１３Ｃ，１３Ｄのなかで最も−Ｘ方向側に位置するＮＡＮＤ１３Ｃとの間には、第３隙間ｇ３が設けられている。本実施形態では、Ｘ方向における第３隙間ｇ３の最大幅Ｗ３は、Ｘ方向における第１隙間ｇ１の最大幅Ｗ１よりも小さく、Ｘ方向における第２隙間ｇ２の最大幅Ｗ２よりも広い。このため、第１列のコンデンサ１４Ａ〜１４Ｆと、第３列のコンデンサ１４Ｎ〜１４Ｓとは、Ｘ方向で互いにずれて配置されている。言い換えると、第１列のコンデンサ１４Ａ〜１４Ｆの間の個々の隙間と、第３列のコンデンサ１４Ｎ〜１４Ｓの間の個々の隙間とは、Ｘ方向の位置が異なる。このような配置によれば、基板１０が反りにくく、半導体記憶装置１の強度および信頼性を向上させることができる。
第４列のコンデンサ１４Ｔ〜１４Ｚは、Ｙ方向において、基板１０の中央部と第２側部２６ｂとの間に配置されている。第４列のコンデンサ１４Ｔ〜１４Ｚは、互いに隣り合うようにして、略等間隔でＸ方向に沿って１列に並べられている。第４列のコンデンサ１４Ｔ〜１４Ｚの各々は、正極端子１４ａを基板１０の中央側、負極端子１４ｂを基板１０の第２側部２６ｂ側に向けて配置されている。
第４列のコンデンサ１４Ｔ〜１４Ｚのなかで最も＋Ｘ方向側に位置するコンデンサ１４Ｚと、ＮＡＮＤ１３Ｃとの間には、第３隙間ｇ３が設けられている。このため、第２列のコンデンサ１４Ｇ〜１４Ｍと、第４列のコンデンサ１４Ｔ〜１４Ｚとは、Ｘ方向で互いにずれて配置されている。言い換えると、第２列のコンデンサ１４Ｇ〜１４Ｍの間の個々の隙間と、第４列のコンデンサ１４Ｔ〜１４Ｚの間の個々の隙間とは、Ｘ方向の位置が異なる。このような配置によれば、基板１０が反りにくく、半導体記憶装置１の強度および信頼性を向上させることができる。
第３列のコンデンサ１４Ｎ〜１４Ｓと、第４列のコンデンサ１４Ｔ〜１４Ｚとの間には、Ｘ方向に延びた第２空間Ｓ２が設けられている。第２空間Ｓ２は、Ｘ方向において、第２面１０ｂに実装されたコンデンサ１４のなかでコントローラ１１に最も近いコンデンサ１４ＴからＮＡＮＤ１３Ｃに最も近いコンデンサ１４Ｚに亘って直線状に延びている。
複数のジャンパー素子１５は、基板１０の第３領域３３に実装されている。ジャンパー素子１５は、ゼロオーム抵抗とも呼ばれ、他の電子部品に比べて電気抵抗が小さな電子部品である。ジャンパー素子１５は、互いに離れた複数の導体部を接続する接続部品の一例である。ジャンパー素子１５は、例えば、直方体状のチップ部品（チップ抵抗）であるが、これに限定されない。
複数のジャンパー素子１５は、例えば、基板１０の第１面１０ａに実装された２つのジャンパー素子１５Ａ，１５Ｂと、基板１０の第２面１０ｂに実装された２つのジャンパー素子１５Ｃ，１５Ｄとを含む。本実施形態では、ジャンパー素子１５Ａ，１５Ｂは、第１列のコンデンサ１４Ａ〜１４Ｆと第２列のコンデンサ１４Ｇ〜１４Ｍとの間の第１空間Ｓ１に配置されている。一方で、ジャンパー素子１５Ｃ，１５Ｄは、第３列のコンデンサ１４Ｎ〜１４Ｓと第４列のコンデンサ１４Ｔ〜１４Ｚとの間の第２空間Ｓ２に配置されている。なお、ジャンパー素子１５の役割については後述する。
温度センサ１６は、コンデンサ１４ＦとＮＡＮＤ１３Ａとの間の隙間ｇ１に配置されている。温度センサ１６は、複数のＮＡＮＤ１３のなかでコントローラ１１に最も近いＮＡＮＤ１３Ａの近傍の位置で、基板１０の温度を測定する。温度センサ１６の測定結果は、コントローラ１１に出力される。コントローラ１１は、温度センサ１６で測定される温度がＮＡＮＤ１３の動作保証温度以下に収まるように、半導体記憶装置１の動作速度を制御する。例えば、コントローラ１１は、温度センサ１６により測定された温度がある閾値を超えた場合に半導体記憶装置１の動作速度を低下させることでコントローラ１１の発熱を抑制し、ＮＡＮＤ１３の温度が動作保証温度を超えることを抑制する。
電源供給ユニット１７、コンデンサ充電放電制御回路１８、およびコンデンサ容量測定回路１９は、基板１０の第１領域３１において、例えば第２面１０ｂに設けられている。電源供給ユニット１７は、例えば、電源回路チップ１７ａと、電源回路チップ１７ａの近傍に配置された複数のコンデンサ１７ｂを含む。電源回路チップ１７ａ、コンデンサ充電放電制御回路１８、およびコンデンサ容量測定回路１９は、例えば、それぞれ基板１０に実装された集積回路部品である。
図２は、半導体記憶装置１の機能構成の一部を示すブロック図である。電源供給ユニット１７は、ホスト装置から半導体記憶装置１に電力が供給される場合に、ホスト装置から電力を受け取る（図中の矢印Ａ参照）。電源供給ユニット１７は、ホスト装置から供給される電力から所望の電圧の電力を生成し、生成した電力を半導体記憶装置１の各部に供給する。例えば、電源供給ユニット１７は、コントローラ１１、ＤＲＡＭ１２、ＮＡＮＤ１３などに電力を供給する。
コンデンサ充電放電制御回路１８は、例えば半導体記憶装置１の起動時に、ホスト装置から供給される電力を用いて複数のコンデンサ１４を充電する（図中の矢印Ｂ参照）。コンデンサ１４の充電が完了すると、ホスト装置から供給される電力は、電源供給ユニット１７のみに送られる。コンデンサ充電放電制御回路１８は、ホスト装置から半導体記憶装置１への電力供給が予期せず遮断された場合に、複数のコンデンサ１４に蓄えられた電荷を電源供給ユニット１７に供給するように、複数のコンデンサ１４を放電させる（図中の矢印Ｃ参照）。電源供給ユニット１７は、コンデンサ１４から供給される電力から所望の電圧の電力を生成し、生成した電力を半導体記憶装置１の各部に供給する。これにより、上述した電源バックアップ機能が実現される。
コンデンサ容量測定回路１９は、半導体記憶装置１の起動時、およびその後に一定の周期で、複数のコンデンサ１４の静電容量を測定する。コンデンサ容量測定回路１９の測定結果は、コントローラ１１に出力される。コントローラ１１は、コンデンサ容量測定回路１９の測定結果に基づき、コンデンサ１４の経年劣化や異常時の静電容量低下を監視する。
次に、半導体記憶装置１の導体パターン２２について説明する。図３は、半導体記憶装置１の導体パターン２２の一部を示す図である。図３中の上部は、基板１０の第１面１０ａ側を示す。図３中の下部は、基板１０の第２面１０ｂ側を示す。導体パターン２２は、ＮＡＮＤ電源パターン（不図示）、コンデンサ電源パターン４２、グラウンドパターン４３、および配線パターン４４を含む。ここでは、説明の便宜上、コンデンサ電源パターン４２、およびグラウンドパターン４３にハッチングを施している。
ＮＡＮＤ電源パターンは、電源供給ユニット１７と複数のＮＡＮＤ１３とに電気的に接続され、電源供給ユニット１７で生成された電力を複数のＮＡＮＤ１３に供給する。ＮＡＮＤ電源パターンは、基板１０の第１領域３１から第３領域３３を通って第２領域３２まで延びている。
コンデンサ電源パターン４２は、電源供給ユニット１７と複数のコンデンサ１４とに電気的に接続されている。コンデンサ電源パターン４２は、複数のコンデンサ１４が充電される場合、ホスト装置から供給される電力を複数のコンデンサ１４に供給する。コンデンサ電源パターン４２は、複数のコンデンサ１４が放電する場合、複数のコンデンサ１４から放電された電力を電源供給ユニット１７に供給する。以下では、コンデンサ電源パターン４２を、単に「電源パターン４２」と称する。
電源パターン４２は、第１から第６の導体部５１〜５６を含む。第１から第６の導体部５１〜５６は、基板１０の第３領域３３に設けられている。第１から第６の導体部５１〜５６は、それぞれプレート状に形成されている。ここで言う「プレート状」とは、Ｘ方向およびＹ方向の２方向に広がりを持つ形状を意味する。
本実施形態では、第１から第３の導体部５１〜５３は、基板１０のなかで第１面１０ａ側の表層に設けられている。ここで「表層」とは、基板１０において導体パターン２２が設けられたいくつかの層のなかで基板１０の外部に最も近い層を意味し、ソルダーレジストＳＲ（図５参照）によって覆われた層も含む。第１から第３の導体部５１〜５３は、Ｘ方向に沿って１列に並んでいる。第３導体部５３は、第２導体部５２に対して、第１導体部５１とは反対側に位置する。
第１導体部５１は、基板１０において、第１列のコンデンサ１４Ａ，１４Ｂに対してＺ方向で重なる領域と、第２列のコンデンサ１４Ｇ，１４Ｈ，１４Ｉに対してＺ方向で重なる領域とに亘る。例えば、第１導体部５１は、第１列のコンデンサ１４Ａ，１４Ｂの正極端子１４ａにＺ方向で重なるとともに、第２列のコンデンサ１４Ｇ，１４Ｈ，１４Ｉの正極端子１４ａにＺ方向で重なる。第１列のコンデンサ１４Ａ，１４Ｂの正極端子１４ａおよび第２列のコンデンサ１４Ｇ，１４Ｈ，１４Ｉの正極端子１４ａは、第１導体部５１の表面に半田によって固定されている。これにより、第１導体部５１は、第１列のコンデンサ１４Ａ，１４Ｂおよび第２列のコンデンサ１４Ｇ，１４Ｈ，１４Ｉに電気的に接続されている。
第２導体部５２は、基板１０において、第１列のコンデンサ１４Ｃ，１４Ｄに対してＺ方向で重なる領域と、第２列のコンデンサ１４Ｊ，１４Ｋに対してＺ方向で重なる領域とに亘る。例えば、第２導体部５２は、第１列のコンデンサ１４Ｃ，１４Ｄの正極端子１４ａにＺ方向で重なるとともに、第２列のコンデンサ１４Ｊ，１４Ｋの正極端子１４ａにＺ方向で重なる。第１列のコンデンサ１４Ｃ，１４Ｄの正極端子１４ａおよび第２列のコンデンサ１４Ｊ，１４Ｋの正極端子１４ａは、第２導体部５２の表面に半田によって固定されている。これにより、第２導体部５２は、第１列のコンデンサ１４Ｃ，１４Ｄおよび第２列のコンデンサ１４Ｊ，１４Ｋに電気的に接続されている。
第３導体部５３は、基板１０において、第１列のコンデンサ１４Ｅ，１４Ｆに対してＺ方向で重なる領域と、第２列のコンデンサ１４Ｌ，１４Ｍに対してＺ方向で重なる領域とに亘る。例えば、第３導体部５３は、第１列のコンデンサ１４Ｅ，１４Ｆの正極端子１４ａにＺ方向で重なるとともに、第２列のコンデンサ１４Ｌ，１４Ｍの正極端子１４ａにＺ方向で重なる。第１列のコンデンサ１４Ｅ，１４Ｆの正極端子１４ａおよび第２列のコンデンサ１４Ｌ，１４Ｍの正極端子１４ａは、第３導体部５３の表面に半田によって固定されている。これにより、第３導体部５３は、第１列のコンデンサ１４Ｅ，１４Ｆおよび第２列のコンデンサ１４Ｌ，１４Ｍに電気的に接続されている。
一方で、第４から第６の導体部５４〜５６は、基板１０のなかで第２面１０ｂ側の表層に設けられている。すなわち、第４から第６の導体部５４〜５６は、Ｚ方向で、第１から第３の導体部５１〜５３とは異なる位置に設けられている。第４から第６の導体部５４〜５６は、Ｘ方向に沿って１列に並んでいる。第６導体部５６は、第５導体部５５に対して、第４導体部５４とは反対側に位置する。
第４導体部５４は、基板１０において、第３列のコンデンサ１４Ｎ，１４Ｏに対してＺ方向で重なる領域と、第４列のコンデンサ１４Ｔ，１４Ｕ，１４Ｖに対してＺ方向で重なる領域とに亘る。例えば、第４導体部５４は、第３列のコンデンサ１４Ｎ，１４Ｏの正極端子１４ａにＺ方向で重なるとともに、第４列のコンデンサ１４Ｔ，１４Ｕ，１４Ｖの正極端子１４ａにＺ方向で重なる。第３列のコンデンサ１４Ｎ，１４Ｏの正極端子１４ａおよび第４列のコンデンサ１４Ｔ，１４Ｕ，１４Ｖの正極端子１４ａは、第４導体部５４の表面に半田によって固定されている。これにより、第４導体部５４は、第３列のコンデンサ１４Ｎ，１４Ｏおよび第４列のコンデンサ１４Ｔ，１４Ｕ，１４Ｖに電気的に接続されている。
第５導体部５５は、基板１０において、第３列のコンデンサ１４Ｐ，１４Ｑに対してＺ方向で重なる領域と、第４列のコンデンサ１４Ｗ，１４Ｘに対してＺ方向で重なる領域とに亘る。例えば、第５導体部５５は、第３列のコンデンサ１４Ｐ，１４Ｑの正極端子１４ａにＺ方向で重なるとともに、第４列のコンデンサ１４Ｗ，１４Ｘの正極端子１４ａにＺ方向で重なる。第３列のコンデンサ１４Ｐ，１４Ｑの正極端子１４ａおよび第４列のコンデンサ１４Ｗ，１４Ｘの正極端子１４ａは、第５導体部５５の表面に半田によって固定されている。これにより、第５導体部５５は、第３列のコンデンサ１４Ｐ，１４Ｑおよび第４列のコンデンサ１４Ｗ，１４Ｘに電気的に接続されている。
第６導体部５６は、基板１０において、第３列のコンデンサ１４Ｒ，１４Ｓに対してＺ方向で重なる領域と、第４列のコンデンサ１４Ｙ，１４Ｚに対してＺ方向で重なる領域とに亘る。例えば、第６導体部５６は、第３列のコンデンサ１４Ｒ，１４Ｓの正極端子１４ａにＺ方向で重なるとともに、第４列のコンデンサ１４Ｙ，１４Ｚの正極端子１４ａにＺ方向で重なる。第３列のコンデンサ１４Ｒ，１４Ｓの正極端子１４ａおよび第４列のコンデンサ１４Ｙ，１４Ｚの正極端子１４ａは、第６導体部５６の表面に半田によって固定されている。これにより、第６導体部５６は、第３列のコンデンサ１４Ｒ，１４Ｓおよび第４列のコンデンサ１４Ｙ，１４Ｚに電気的に接続されている。
なお、第１から第６の導体部５１〜５６の細部および接続関係については後述する。
グラウンドパターン４３は、第１から第４のグラウンド部６１〜６４を有する。第１から第４のグラウンド部６１〜６４は、基板１０の第１領域３１から第３領域３３を通って第２領域３２に延びている。
例えば、第１および第２のグラウンド部６１，６２は、基板１０のなかで第１面１０ａ側の表層に設けられている。第１グラウンド部６１は、基板１０の第１側部２６ａに沿って設けられている。第１グラウンド部６１は、第１列のコンデンサ１４Ａ〜１４Ｆの負極端子１４ｂにＺ方向で重なる。第１列のコンデンサ１４Ａ〜１４Ｆの負極端子１４ｂは、第１グラウンド部６１の表面に半田によって固定されている。これにより、第１グラウンド部６１は、第１列のコンデンサ１４Ａ〜１４Ｆに電気的に接続されている。
第２グラウンド部６２は、基板１０の第２側部２６ｂに沿って設けられている。第２グラウンド部６２は、第２列のコンデンサ１４Ｇ〜１４Ｍの負極端子１４ｂにＺ方向で重なる。第２列のコンデンサ１４Ｇ〜１４Ｍの負極端子１４ｂは、第２グラウンド部６２の表面に半田によって固定されている。これにより、第２グラウンド部６２は、第２列のコンデンサ１４Ｇ〜１４Ｍに電気的に接続されている。
一方で、第３および第４のグラウンド部６３，６４は、基板１０のなかで第２面１０ｂ側の表層に設けられている。第３グラウンド部６３は、基板１０の第１側部２６ａに沿って設けられている。第３グラウンド部６３は、第３列のコンデンサ１４Ｎ〜１４Ｓの負極端子１４ｂにＺ方向で重なる。第３列のコンデンサ１４Ｎ〜１４Ｓの負極端子１４ｂは、第３グラウンド部６３の表面に半田によって固定されている。これにより、第３グラウンド部６３は、第３列のコンデンサ１４Ｎ〜１４Ｓに電気的に接続されている。
第４グラウンド部６４は、基板１０の第２側部２６ｂに沿って設けられている。第４グラウンド部６４は、第４列のコンデンサ１４Ｔ〜１４Ｚの負極端子１４ｂにＺ方向で重なる。第４列のコンデンサ１４Ｔ〜１４Ｚの負極端子１４ｂは、第４グラウンド部６４の表面に半田によって固定されている。これにより、第４グラウンド部６４は、第４列のコンデンサ１４Ｔ〜１４Ｚに電気的に接続されている。
配線パターン４４は、コントローラ１１と複数のＮＡＮＤ１３とに電気的に接続された複数の信号線４４ａを含む。信号線４４ａは、基板１０の第１領域３１から第３領域３３を通って第２領域３２まで延びている。本実施形態では、信号線４４ａは、第１列のコンデンサ１４Ａ〜１４Ｆ、第２列のコンデンサ１４Ｇ〜１４Ｍ、第３列のコンデンサ１４Ｎ〜１４Ｓ、および第４列のコンデンサ１４Ｔ〜１４Ｚのいずれかに対してＺ方向で重なる領域を通ってＸ方向に延びている。例えば、信号線４４ａは、第１列のコンデンサ１４Ａ〜１４Ｆ、第２列のコンデンサ１４Ｇ〜１４Ｍ、第３列のコンデンサ１４Ｎ〜１４Ｓ、および第４列のコンデンサ１４Ｔ〜１４Ｚのいずれかに対して、コンデンサ１４の正極端子１４ａと負極端子１４ｂとの間の部分に対してＺ方向で重なる領域を通ってＸ方向に延びている。このような構成によれば、複数のコンデンサ１４が設けられた場合であっても、配線パターン４４の少なくとも一部を基板１０の表層に設けることができる。配線パターン４４の少なくとも一部を表層に設けることができると、基板１０の内層の配線レイアウトの自由度が向上する。
次に、第１から第６の導体部５１〜５６の細部および接続関係について説明する。図４Ａは、図３中に示されたＦ４Ａ線で囲まれた領域を拡大して示す平面図である。図４Ａに示すように、第１導体部５１と第２導体部５２とは、Ｘ方向で互いに分離されている。すなわち、電源パターン４２は、第１導体部５１と第２導体部５２との間に導体を有しない。基板１０は、第１導体部５１と第２導体部５２との間に非導体部７１を有する。非導体部７１は、「第１非導体部」の一例である。非導体部７１は、基板１０を形成する絶縁体の一部により形成されている。
非導体部７１は、第１列のコンデンサ１４（例えばコンデンサ１４Ｂ）に対してＺ方向で重なる第１部分７１ａと、第２列のコンデンサ１４（例えばコンデンサ１４Ｉ）に対してＺ方向で重なる第１部分７１ｂとを有する。本実施形態では、上述したように、第１列のコンデンサ１４Ａ〜１４Ｆと、第２列のコンデンサ１４Ｇ〜１４Ｍとは、Ｘ方向において互いにずれている。このため、非導体部７１の第１部分７１ａと第２部分７１ｂとは、Ｘ方向において互いに異なる位置に設けられている。
本実施形態では、第１導体部５１と第２導体部５２とは、基板１０の第１面１０ａに実装された第１ジャンパー素子１５Ａによって電気的に接続されている。ここで、各ジャンパー素子１５は、第１端子１５ａと、第２端子１５ｂとを有する（図５参照）。例えば、第１ジャンパー素子１５Ａの第１端子１５ａは、第１導体部５１の表面に半田Ｑによって固定されている。第１ジャンパー素子１５Ａの第２端子１５ｂは、第２導体部５２の表面に半田Ｑによって固定されている。これにより、第１導体部５１と第２導体部５２は、第１ジャンパー素子１５Ａを介して互いに電気的に接続されている。第１ジャンパー素子１５Ａは、半田Ｑが溶融されることで、基板１０から取り外し可能である。第１ジャンパー素子１５Ａが基板１０から取り外されると、第１導体部５１と第２導体部５２とは電気的に絶縁される。Ｙ方向における第１ジャンパー素子１５Ａの最大幅ｈ１は、Ｙ方向における第１導体部５１の最大幅Ｈ１よりも細く、且つ、Ｙ方向における第２導体部５２の最大幅Ｈ２よりも細い。
本実施形態では、第１ジャンパー素子１５Ａの一部は、第１列のコンデンサ１４Ｂ（第１コンデンサ）と、第２列のコンデンサ１４Ｉ（第３コンデンサ）との間に配置されている。ここで、「ジャンパー素子がコンデンサＡとコンデンサＢとの間に配置された」とは、基板１０をＺ方向に沿って見た状態で、コンデンサＡ上の任意の１点（例えば図１中のＰ１）とコンデンサＢ上の任意の１点（例えば図１中のＰ２）とを結ぶ仮想線がジャンパー素子とＺ方向で重なることを意味する。この定義は、第２から第４のジャンパー素子１５Ｂ〜１５Ｄと他のコンデンサ１４との関係でも同様である。本実施形態では、第１ジャンパー素子１５Ａの別の一部は、第１列のコンデンサ１４Ｃ（第２コンデンサ）と、第２列のコンデンサ１４Ｊ（第４コンデンサ）との間に配置されている。
同様に、第２導体部５２と第３導体部５３とは、Ｘ方向で互いに分離されている。すなわち、電源パターン４２は、第２導体部５２と第３導体部５３との間に導体を有しない。基板１０は、第２導体部５２と第３導体部５３との間に非導体部７２を有する。非導体部７２は、基板１０を形成する絶縁体の一部により形成されている。
本実施形態では、第２導体部５２と第３導体部５３とは、基板１０の第１面１０ａに実装された第２ジャンパー素子１５Ｂによって電気的に接続されている。例えば、第２ジャンパー素子１５Ｂの第１端子１５ａは、第２導体部５２の表面に半田Ｑによって固定されている。第２ジャンパー素子１５Ｂの第２端子１５ｂは、第３導体部５３の表面に半田Ｑによって固定されている。これにより、第２導体部５２と第３導体部５３は、第２ジャンパー素子１５Ｂを介して互いに電気的に接続されている。第２ジャンパー素子１５Ｂは、半田Ｑが溶融されることで、基板１０から取り外し可能である。第２ジャンパー素子１５Ｂが基板１０から取り外されると、第２導体部５２と第３導体部５３とは電気的に絶縁される。Ｙ方向における第２ジャンパー素子１５Ｂの最大幅ｈ２は、Ｙ方向における第２導体部５２の最大幅Ｈ２よりも細く、且つ、Ｙ方向における第３導体部５３の最大幅Ｈ３よりも細い。
図４Ｂは、図３中に示されたＦ４Ｂ線で囲まれた領域を拡大して示す平面図である。図４Ｂに示すように、第４導体部５４と第５導体部５５とは、Ｘ方向で互いに分離されている。すなわち、電源パターン４２は、第４導体部５４と第５導体部５５との間に導体を有しない。基板１０は、第４導体部５４と第５導体部５５との間に非導体部７３を有する。非導体部７３は、「第２非導体部」の一例である。非導体部７３は、基板１０を形成する絶縁体の一部により形成されている。本実施形態では、第１面１０ａ側の非導体部７１（第１非導体部）の少なくとも一部と、第２面１０ｂ側の非導体部７３（第２非導体部）の少なくとも一部とは、Ｚ方向で互いに重なる。ただし、非導体部７１と非導体部７３との位置関係は、上記例に限らず、Ｚ方向で互いに重ならなくてもよい。
ここで本実施形態では、第２列のコンデンサ１４Ｇ〜１４Ｍと、第４列のコンデンサ１４Ｔ〜１４Ｚとは、Ｘ方向において互いにずれている。本実施形態では、第２列のコンデンサ１４Ｇ〜１４Ｍのなかで第１面１０ａ側の非導体部７１に最も近いコンデンサ１４Ｉと、第４列のコンデンサ１４Ｔ〜１４Ｚのなかで第２面１０ｂ側の非導体部７３に最も近いコンデンサ１４Ｖとをそれぞれの基準とした場合、コンデンサ１４Ｉの＋Ｘ方向側の縁部に対する非導体部７１の位置と、コンデンサ１４Ｖの＋Ｘ方向側の縁部に対する非導体部７３の位置とが異なる。これにより、第２列のコンデンサ１４Ｇ〜１４Ｍと第４列のコンデンサ１４Ｔ〜１４ＺとがＸ方向で互いにずれた構成において、非導体部７１の少なくとも一部と、非導体部７３の少なくとも一部とがＺ方向で互いに重なる。
本実施形態では、第４導体部５４と第５導体部５５とは、基板１０の第２面１０ｂに実装された第３ジャンパー素子１５Ｃによって電気的に接続されている。例えば、第３ジャンパー素子１５Ｃの第１端子１５ａは、第４導体部５４の表面に半田Ｑによって固定されている。第３ジャンパー素子１５Ｃの第２端子１５ｂは、第５導体部５５の表面に半田Ｑによって固定されている。これにより、第４導体部５４と第５導体部５５は、第３ジャンパー素子１５Ｃを介して互いに電気的に接続されている。第３ジャンパー素子１５Ｃは、前記半田が溶融されることで、基板１０から取り外し可能である。第３ジャンパー素子１５Ｃが基板１０から取り外されると、第４導体部５４と第５導体部５５とは電気的に絶縁される。Ｙ方向における第３ジャンパー素子１５Ｃの最大幅ｈ３は、Ｙ方向における第４導体部５４の最大幅Ｈ４よりも細く、且つ、Ｙ方向における第５導体部５５の最大幅Ｈ５よりも細い。
本実施形態では、第１ジャンパー素子１５Ａの少なくとも一部と、第３ジャンパー素子１５Ｃの少なくとも一部は、Ｚ方向で互いに重なる。すなわち、第１ジャンパー素子１５Ａおよび第３ジャンパー素子１５Ｃは、Ｘ方向およびＹ方向の位置が互いに略同じ位置である。ただし、第１ジャンパー素子１５Ａと第３ジャンパー素子１５Ｃとの位置関係は、上記例に限らず、Ｚ方向で互いに重ならなくてもよい。
同様に、第５導体部５５と第６導体部５６とは、Ｘ方向で互いに分離されている。すなわち、電源パターン４２は、第５導体部５５と第６導体部５６との間に導体を有しない。基板１０は、第５導体部５５と第６導体部５６との間に非導体部７４を有する。非導体部７４は、基板１０を形成する絶縁体の一部により形成されている。本実施形態では、第１面１０ａ側の非導体部７２の少なくとも一部と、第２面１０ｂ側の非導体部７４の少なくとも一部とは、Ｚ方向で互いに重なる。ただし、非導体部７２と非導体部７４との位置関係は、上記例に限らず、Ｚ方向で互いに重ならなくてもよい。
本実施形態では、第５導体部５５と第６導体部５６とは、基板１０の第２面１０ｂに実装された第４ジャンパー素子１５Ｄによって電気的に接続されている。例えば、第４ジャンパー素子１５Ｄの第１端子１５ａは、第５導体部５５の表面に半田Ｑによって固定されている。第４ジャンパー素子１５Ｄの第２端子１５ｂは、第６導体部５６の表面に半田Ｑによって固定されている。これにより、第５導体部５５と第６導体部５６は、第４ジャンパー素子１５Ｄを介して互いに電気的に接続されている。第４ジャンパー素子１５Ｄは、前記半田が溶融されることで、基板１０から取り外し可能である。第４ジャンパー素子１５Ｄが基板１０から取り外されると、第５導体部５５と第６導体部５６とは電気的に絶縁される。ここで、Ｙ方向の第４ジャンパー素子１５Ｄの最大幅ｈ４は、Ｙ方向の第５導体部５５の最大幅Ｈ５よりも細く、且つ、Ｙ方向の第６導体部５６の最大幅Ｈ６よりも細い。
本実施形態では、第２ジャンパー素子１５Ｂの少なくとも一部と、第４ジャンパー素子１５Ｄの少なくとも一部は、Ｚ方向で互いに重なる。本実施形態では、第２ジャンパー素子１５Ｂおよび第４ジャンパー素子１５Ｄは、Ｘ方向およびＹ方向に関して略同じ位置に配置されている。ただし、第２ジャンパー素子１５Ｂと第４ジャンパー素子１５Ｄとの位置関係は、上記例に限らず、Ｚ方向で互いに重ならなくてもよい。
次に、基板１０に設けられたビア８１〜８３について説明する。図４Ａおよび図４Ｂに示すように、基板１０は、複数のビア８１〜８３を有する。本願でいう「ビア」とは、基板１０の複数の層に分かれて配置された導体同士を電気的に接続する接続部を広く意味する。「ビア」とは、スルーホールの内面にメッキが施されることで形成されたビア（スルーホールビア）でもよく、各絶縁層に形成された穴に導体が充填されることで形成されたビア（ビルドアップビア）でもよく、その他の種類のビアでもよい。
複数のビア８１は、第１導体部５１および第４導体部５４にＺ方向で重なる領域に配置されている。複数のビア８１は、基板１０の内部をＺ方向に延びて第１導体部５１と第４導体部５４とを電気的に接続している。ビア８１は、「第１ビア」の一例である。
複数のビア８２は、第２導体部５２および第５導体部５５にＺ方向で重なる領域に配置されている。複数のビア８２は、基板１０の内部をＺ方向に延びて第２導体部５２と第５導体部５５とを電気的に接続している。ビア８２は、「第２ビア」の一例である。
複数のビア８３は、第３導体部５３および第６導体部５６にＺ方向で重なる領域に配置されている。複数のビア８３は、基板１０の内部をＺ方向に延びて第３導体部５３と第６導体部５６とを電気的に接続している。ビア８３は、「第３ビア」の一例である。
本実施形態では、第４導体部５４が電源供給ユニット１７に電気的に接続されている。電源供給ユニット１７からの供給電力は、第１から第６の導体部５１〜５６のなかで、まず第４導体部５４に供給される。電源供給ユニット１７から第４導体部５４に供給された電力の一部は、第３ジャンパー素子１５Ｃを通じて第５導体部５５に供給される。第５導体部５５に供給された電力の一部は、第４ジャンパー素子１５Ｄを通じて第６導体部５６に供給される。一方で、電源供給ユニット１７から第４導体部５４に供給された電力の一部は、複数のビア８１を通じて第１導体部５１に供給される。第１導体部５１に供給された電力の一部は、第１ジャンパー素子１５Ａを通じて第２導体部５２に供給される。第２導体部５２には、複数のビア８２を通じて第５導体部５５からも電力が供給される。第２導体部５２に供給された電力の一部は、第２ジャンパー素子１５Ｂを通じて第３導体部５３に供給される。第３導体部５３には、複数のビア８３を通じて第６導体部５６からも電力が供給される。これにより、電源供給ユニット１７から第４導体部５４に供給された電力は、第１から第６の導体部５１〜５６に行き渡り、第１から第６の導体部５１〜５６からコンデンサ１４に供給される。
図５は、図４中に示されたＦ５−Ｆ５線に沿う断面図である。ただし、図５では、ビア８１，８２の形状などを模式的に示している。図５に示すように、基板１０は、例えば、第１から第３の絶縁層８５〜８７を有する。第１から第３の絶縁層８５〜８７は、Ｚ方向に積層されている。第１絶縁層８５と第２絶縁層８６との間、および第２絶縁層８６と第３絶縁層８７との間には、配線パターン４４が設けられている。
本実施形態では、複数のビア８１は、第１から第３の絶縁層８５〜８７をＺ方向に貫通し、第１導体部５１と第４導体部５４とに接続されている。複数のビア８２は、第１から第３の絶縁層８５〜８７をＺ方向に貫通し、第２導体部５２と第５導体部５５とに接続されている。また図示しないが、複数のビア８３は、第１から第３の絶縁層８５〜８７をＺ方向に貫通し、第３導体部５３と第６導体部５６とに接続されている。
図６は、複数のコンデンサ１４の電気接続関係を示す図である。本実施形態では、複数のコンデンサ１４は、第１から第３のグループＧ１〜Ｇ３に分けられる。第１グループＧ１は、第１導体部５１に電気的に接続されたコンデンサ１４Ａ，１４Ｂ，１４Ｇ，１４Ｈ，１４Ｉと、第４導体部５４に電気的に接続されたコンデンサ１４Ｎ，１４Ｏ，１４Ｔ，１４Ｕ，１４Ｖとを含む。第２グループＧ２は、第２導体部５２に電気的に接続されたコンデンサ１４Ｃ，１４Ｄ，１４Ｊ，１４Ｋと、第５導体部５５に電気的に接続されたコンデンサ１４Ｐ，１４Ｑ，１４Ｗ，１４Ｘとを含む。第３グループＧ３は、第３導体部５３に電気的に接続されたコンデンサ１４Ｅ，１４Ｆ，１４Ｌ，１４Ｍと、第６導体部５６に電気的に接続されたコンデンサ１４Ｒ，１４Ｓ，１４Ｙ，１４Ｚとを含む。
第１グループＧ１の複数のコンデンサ１４と、第２グループＧ２の複数のコンデンサ１４とは、第１および第３のジャンパー素子１５Ａ，１５Ｃを介して互いに電気的に接続されている。第２グループＧ２の複数のコンデンサ１４と、第３グループＧ３の複数のコンデンサ１４とは、第２および第４のジャンパー素子１５Ｂ，１５Ｄを介して互いに電気的に接続されている。第１から第３のグループＧ１〜Ｇ３は、第１から第４のジャンパー素子１５Ａ〜１５Ｄが基板１０から取り外された場合、互いに電気的に絶縁される。
次に、本実施形態の半導体記憶装置１の熱に関する作用について説明する。図７は、コントローラ１１からＮＡＮＤ１３に向かう熱の流れを模式的に示す図である。図７中の矢印は、熱の移動を表す。半導体記憶装置１が動作する場合、半導体記憶装置１に含まれる部品のなかでコントローラ１１が最も発熱する。ここで、電源パターン４２は、金属（例えば銅箔）で形成されており、熱伝導率が高い。このため、コントローラ１１が発する熱の一部は、コントローラ１１とＮＡＮＤ１３との間に存在する電源パターン４２を介してコントローラ１１からＮＡＮＤ１３に向けて移動しようとする。しかしながら、本実施形態では、電源パターン４２は、いくつかの導体部５１〜５６にＸ方向で分離されている。このため、導体部５１〜５６が分離された箇所で熱の移動が抑制され、コントローラ１１からＮＡＮＤ１３に移動する熱が少なくなる。
以上のような構成の半導体記憶装置１によれば、ＮＡＮＤ１３の温度上昇の抑制を図ることができる。ここで比較例として電源パターン４２が複数の導体部に分離されていない構成について考える。この場合、コントローラ１１が発する熱の一部が電源パターン４２を介してＮＡＮＤ１３に伝わり、ＮＡＮＤ１３の温度上昇を招く場合がある。この場合、コントローラ１１は、ＮＡＮＤ１３の温度が動作保証温度以下に収まるように、半導体記憶装置１の動作速度を低下させる処理を行う。
また、上記比較例の構成では、複数のコンデンサ１４のうちの１つのコンデンサ１４がオープンモードまたはショートモードで故障した場合、故障したコンデンサ１４を特定するためには、コンデンサ１４を１つ１つ基板１０から順番に取り外して検査をする必要があり、解析作業の効率が良くない。最も不運なケースでは、全てのコンデンサ１４を取り外さないと、故障したコンデンサ１４を特定できない場合がある。
一方で、本実施形態では、電源パターン４２の一部を構成する第１導体部５１と第２導体部５２とは、Ｘ方向（熱の流れ方向）で互いに分離されているとともに、第１ジャンパー素子１５Ａによって互いに電気的に接続されている。このような構成によれば、コントローラ１１からＮＡＮＤ１３に向かう熱は、第１導体部５１から第２導体部５２に伝わりにくく、ＮＡＮＤ１３に最終的に伝わる熱を少なくすることができる。これにより、半導体記憶装置１の信頼性の向上を図ることができる。また、ＮＡＮＤ１３の温度上昇の抑制を図ることができると、半導体記憶装置１の動作速度を落とす必要が生じることを抑制し、半導体記憶装置１の信頼性を保ちつつ、半導体記憶装置１の動作性能を維持することができる。これにより、半導体記憶装置１の商品性を高めることができる。
また、第１導体部５１と第２導体部５２とが第１ジャンパー素子１５Ａによって電気的に接続されている構成によれば、第１ジャンパー素子１５Ａ（本実施形態では、第１ジャンパー素子１５Ａと第３ジャンパー素子１５Ｂの両方）を基板１０から取り外すことで、第１導体部５１と第２導体部５２とを電気的に絶縁することができる。このため、例えば複数のコンデンサ１４のうちの１つのコンデンサ１４がオープンモードまたはショートモードで故障した場合、第１導体部５１と第２導体部５２とが電気的に絶縁された状態で、第１導体部５１とグラウンドパターン４３との間、または第２導体部５２とグラウンドパターン４３との間の導通状態を検査することで、第１グループＧ１と、第２グループＧ２とのうちどちらのグループに故障したコンデンサ１４が含まれるかを絞り込むことができる。これにより、全てのコンデンサ１４に関して１つ１つコンデンサ１４を基板１０から順番に取り外して検査する場合に比べて、故障したコンデンサ１４を特定する作業の効率化を図ることができる。その結果、解析作業の効率化を図ることができる。
本実施形態では、第１ジャンパー素子１５Ａは、半田Ｑを用いて基板１０に固定されており、半田Ｑが溶融されることで基板１０から取り外し可能である。このような構成によれば、第１ジャンパー素子１５Ａを基板１０から容易に取り外すことができる。これにより、第１導体部５１と第２導体部５２とが電気的に絶縁された状態を容易に作り出すことができる。これにより、解析作業のさらなる効率化を図ることができる。また本実施形態では、第１ジャンパー素子１５Ａは、第１列のコンデンサ１４Ａ〜１４Ｆと第２列のコンデンサ１４Ｇ〜１４Ｍとの間でＸ方向に延びた第１空間Ｓ１に配置されている。このような構成によれば、第１ジャンパー素子１５Ａの両側に半田ゴテなどの工具を容易に近づけることができるため、第１ジャンパー素子１５Ａを取り外す作業のさらなる効率化が可能になる。
別の観点で見ると、第１ジャンパー素子１５Ａの少なくとも一部は、第１列のコンデンサ１４と第２列のコンデンサ１４との間に配置されている。このような構成によれば、第１ジャンパー素子１５Ａを設ける構成であっても、基板１０の大型化を抑制することができる。
本実施形態では、Ｙ方向における第１ジャンパー素子１５Ａの最大幅ｈ１は、Ｙ方向における第１導体部５１の最大幅Ｈ１よりも細く、且つ、Ｙ方向における第２導体部５２の最大幅Ｈ２よりも細い。このような構成によれば、第１導体部５１から第２導体部５２への熱の移動がさらに抑制される。これにより、ＮＡＮＤ１３の温度上昇のさらなる抑制を図ることができる。
本実施形態では、電源パターン４２は、第３導体部５３をさらに含む。そして、第２導体部５２と第３導体部５３とは、Ｘ方向で互いに分離されているとともに、第２ジャンパー素子１５Ｂによって互いに電気的に接続されている。このような構成によれば、第１導体部５１と第２導体部５２との境界部に加え、第２導体部５２と第３導体部５３との境界部でも熱が伝わりにくくなる。その結果、ＮＡＮＤ１３の温度上昇のさらなる抑制を図ることができる。
本実施形態では、基板１０は、第１導体部５１と第２導体部５２の間に位置した非導体部７１と、第４導体部５４と第５導体部５５との間に位置した非導体部７３とを有する。そして、非導体部７１の少なくとも一部と非導体部７３の少なくとも一部は、Ｚ方向で互いに重なる。このような構成によれば、第１導体部５１と第２導体部５２との境界部の近くに移動した熱の一部が第４導体部５４または第５導体部５５を通って第２導体部５２に移動することを抑制することができる。これにより、第１導体部５１から第２導体部５２により確実に熱が伝わりにくくなり、ＮＡＮＤ１３の温度上昇のさらなる抑制を図ることができる。
本実施形態では、基板１０は、第１導体部５１と第４導体部５４とを電気的に接続したビア８１をさらに有する。このような構成によれば、第１および第３のジャンパー素子１５Ａ，１５Ｃのうちいずれか一方の抵抗値が何らかの原因で設計値よりも高い場合があっても、第１導体部５１を流れる電流の大きさおよび第４導体部５４を流れる電流の大きさが第１および第３のジャンパー素子１５Ａ，１５Ｃの抵抗値の大小関係に応じて適正化される。これにより、抵抗値が大きなジャンパー素子１５に流れる電流の量を低減し、第１および第３のジャンパー素子１５Ａ，１５Ｃで生じる損失を減らすことができる。
（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態は、ビア８１が設けられる一方で、ビア８２，８３が設けられていない点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図８Ａは、基板１０の第１面１０ａ側の導体パターン２２の一部を示す平面図である。図８Ｂは、基板１０の第２面１０ｂ側の導体パターン２２の一部を示す平面図である。本実施形態では、複数のビア８１は、第１導体部５１および第４導体部５４に対してＺ方向で重なる領域に設けられている。一方で、第２導体部５２と第５導体部５５とを電気的に接続するビア８２および第３導体部５３と第６導体部５６とを電気的に接続するビア８３は、設けられていない。このため、第１から第４のジャンパー素子１５Ａ〜１５Ｄが基板１０から取り外された場合、第２導体部５２と第５導体部５５とが互いに電気的に絶縁され、第３導体部５３と第６導体部５６とが互いに電気的に絶縁される。
図９は、本実施形態の複数のコンデンサ１４の電気接続関係を示す図である。図９に示すように、複数のコンデンサ１４は、第１から第５のグループＧ１〜Ｇ５に分けられる。第１グループＧ１は、第１導体部５１に電気的に接続されたコンデンサ１４Ａ，１４Ｂ，１４Ｇ，１４Ｈ，１４Ｉと、第４導体部５４に電気的に接続されたコンデンサ１４Ｎ，１４Ｏ，１４Ｔ，１４Ｕ，１４Ｖとを含む。第２グループＧ２は、第２導体部５２に電気的に接続されたコンデンサ１４Ｃ，１４Ｄ，１４Ｊ，１４Ｋを含む。第３グループＧ３は、第３導体部５３に電気的に接続されたコンデンサ１４Ｅ，１４Ｆ，１４Ｌ，１４Ｍを含む。第４グループＧ４は、第５導体部５５に電気的に接続されたコンデンサ１４Ｐ，１４Ｑ，１４Ｗ，１４Ｘを含む。第５グループＧ５は、第６導体部５６に電気的に接続されたコンデンサ１４Ｒ，１４Ｓ，１４Ｙ，１４Ｚを含む。
第１グループＧ１の複数のコンデンサ１４と、第２グループＧ２の複数のコンデンサ１４とは、第１のジャンパー素子１５Ａを介して互いに電気的に接続されている。第２グループＧ２の複数のコンデンサ１４と、第３グループＧ３の複数のコンデンサ１４とは、第２ジャンパー素子１５Ｂを介して互いに電気的に接続されている。第１グループＧ１の複数のコンデンサ１４と、第４グループＧ４の複数のコンデンサ１４とは、第３のジャンパー素子１５Ｃを介して互いに電気的に接続されている。第４グループＧ４の複数のコンデンサ１４と、第５グループＧ５の複数のコンデンサ１４とは、第４ジャンパー素子１５Ｄを介して互いに電気的に接続されている。第１から第５のグループＧ１〜Ｇ５は、第１から第４のジャンパー素子１５Ａ〜１５Ｄが基板１０から取り外された場合、互いに電気的に絶縁される。
このような構成によれば、コンデンサ１４に故障が生じた場合、第１から第４のジャンパー素子１５Ａ〜１５Ｄを基板１０から取り外すことで、複数のコンデンサ１４を５つのグループＧ１〜Ｇ５に分けることができる。これにより、故障したコンデンサ１４が含まれるグループをさらに細かく絞り込むことができる。その結果、解析作業のさらなる効率化を図ることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態は、第６導体部５６が１つのジャンパー素子１５Ｄを介して第４導体部５４に電気的に接続された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図１０Ａは、基板１０の第１面１０ａ側の導体パターン２２の一部を示す平面図である。図１０Ｂは、基板１０の第２面１０ｂ側の導体パターン２２の一部を示す平面図である。本実施形態では、電源パターン４２は、第４導体部５４から分岐した延長部９１を有する。延長部９１は、第６導体部５６の近傍まで延びている。
本実施形態では、第４ジャンパー素子１５Ｄの第１端子１５ａは、延長部９１の表面に半田Ｑによって固定されている。これにより、第６導体部５６は、第４ジャンパー素子１５Ｄおよび延長部９１を介して第４導体部５４に電気的に接続されている。言い換えると、第６導体部５６は、第５導体部５５および第３ジャンパー素子１５Ｃを介さないで、第４導体部５４に電気的に接続されている。
図１１は、本実施形態の複数のコンデンサ１４の電気接続関係を示す図である。図１１に示すように、複数のコンデンサ１４は、第１の実施形態と同様に、第１から第３のグループＧ１〜Ｇ３に分かれる。本実施形態では、第１グループＧ１の複数のコンデンサ１４と、第３グループＧ３の複数のコンデンサ１４とは、第４ジャンパー素子１５Ｄを介して互いに電気的に接続されている。
ここで、ジャンパー素子１５の抵抗値は十分に小さいが完全なゼロではない。このため、第１の実施形態の構成では、第３導体部５３は、２つのジャンパー素子１５Ａ，１５Ｂを介して第１導体部５１に電気的に接続されている。同様に、第６導体部５６は、２つのジャンパー素子１５Ｃ，１５Ｄを介して第４導体部５４に電気的に接続されている。このため、電源パターン４２を流れる電流は、２つのジャンパー素子１５Ａ，１５Ｂ（または２つのジャンパー素子１５Ｃ，１５Ｄ）を流れる過程でわずかであるが損失を生じる。
一方で、本実施形態では、第６導体部５６が１つのジャンパー素子１５Ｄを介して第４導体部５４に電気的に接続されている。このような構成によれば、電流が流れるジャンパー素子１５の数を減らすことができ、損失の低減を図ることができる。
（第４の実施形態）
次に、第４の実施形態について説明する。本実施形態は、グラウンドパターン４３がＸ方向で互いに分離された複数の導体部１０１〜１０６を有する点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図１２Ａは、基板１０の第１面１０ａ側の導体パターン２２の一部を示す平面図である。図１２Ｂは、基板１０の第２面１０ｂ側の導体パターン２２の一部を示す平面図である。本実施形態では、第１および第２のグラウンド部６１，６２の各々は、第１から第３の導体部１０１〜１０３を含む。第１から第３の導体部１０１〜１０３は、基板１０の第３領域３３に設けられている。第１から第３の導体部１０１〜１０３は、Ｘ方向に並んでいる。第３導体部１０３は、第２導体部１０２に対して、第１導体部１０１とは反対側に位置する。
第１グラウンド部６１に関して説明すると、第１導体部１０１は、第１列のコンデンサ１４Ａ，１４Ｂの負極端子１４ｂにＺ方向で重なる。例えば、第１列のコンデンサ１４Ａ，１４Ｂの負極端子１４ｂは、第１導体部１０１の表面に半田によって固定されている。これにより、第１導体部１０１は、第１列のコンデンサ１４Ａ，１４Ｂに電気的に接続されている。同様に、第２導体部１０２は、第１列のコンデンサ１４Ｃ，１４Ｄの負極端子１４ｂにＺ方向で重なる。例えば、第１列のコンデンサ１４Ｃ，１４Ｄの負極端子１４ｂは、第２導体部１０２の表面に半田によって固定されている。これにより、第２導体部１０２は、第１列のコンデンサ１４Ｃ，１４Ｄに電気的に接続されている。第３導体部１０３は、第１列のコンデンサ１４Ｅ，１４Ｆの負極端子１４ｂにＺ方向で重なる。例えば、第１列のコンデンサ１４Ｅ，１４Ｆの負極端子１４ｂは、第３導体部１０３の表面に半田によって固定されている。これにより、第３導体部１０３は、第１列のコンデンサ１４Ｅ，１４Ｆに電気的に接続されている。
なお、第２グラウンド部６２に関する説明は、上記説明において、「第１列のコンデンサ１４Ａ，１４Ｂ」を「第２列のコンデンサ１４Ｇ，１４Ｈ，１４Ｉ」、「第１列のコンデンサ１４Ｃ，１４Ｄ」を「第２列のコンデンサ１４Ｊ，１４Ｋ」、「第１列のコンデンサ１４Ｅ，１４Ｆ」を「第２列のコンデンサ１４Ｌ，１４Ｍ」と読み替えればよい。
本実施形態では、第３および第４のグラウンド部６３，６４の各々は、第４から第６の導体部１０４〜１０６を含む。第４から第６の導体部１０４〜１０６は、基板１０の第３領域３３に設けられている。第４から第６の導体部１０４〜１０６は、Ｘ方向に並んでいる。第６導体部１０６は、第５導体部１０５に対して、第４導体部１０４とは反対側に位置する。
なお、第３および第４のグラウンド部６３，６４に関する説明は、第１グラウンド部６１に関する上記説明において、「第１列のコンデンサ１４Ａ，１４Ｂ」を「第３列のコンデンサ１４Ｎ，１４Ｏ」または「第４列のコンデンサ１４Ｔ，１４Ｕ，１４Ｖ」、「第１列のコンデンサ１４Ｃ，１４Ｄ」を「第３列のコンデンサ１４Ｐ，１４Ｑ」または「第４列のコンデンサ１４Ｗ，１４Ｘ」、「第１列のコンデンサ１４Ｅ，１４Ｆ」を「第３列のコンデンサ１４Ｒ，１４Ｓ」または「第４列のコンデンサ１４Ｙ，１４Ｚ」と読み替えればよい。
本実施形態では、第１導体部１０１と第２導体部１０２とは、第１ジャンパー素子１５Ａによって電気的に接続されている。第２導体部１０２と第３導体部１０３とは、第２ジャンパー素子１５Ｂによって電気的に接続されている。第４導体部１０４と第５導体部１０５とは、第３ジャンパー素子１５Ｃによって電気的に接続されている。第５導体部１０５と第６導体部１０６とは、第４ジャンパー素子１５Ｄによって電気的に接続されている。
本実施形態では、電源パターン４２は、Ｘ方向において複数の導体部に分離されておらず、全てのコンデンサ１４が実装される領域に連続して延びている。ただし、電源パターン４２は、第１の実施形態と同様にＸ方向において複数の導体部５１〜５６に分離され、導体部５１〜５６がジャンパー素子１５によって電気的に接続されていてもよい。
このような構成によれば、第１の実施形態と同様の理由で、コントローラ１１からＮＡＮＤ１３に熱が伝わりにくくなる。これにより、半導体記憶装置１の信頼性の向上を図ることができる。また本実施形態の構成によれば、第１から第４のジャンパー素子１５Ａ〜１５Ｄを基板１０から取り外すことで、第１から第３のグループＧ１〜Ｇ３のなかで故障したコンデンサ１４が含まれるグループを絞り込むことができる。これにより、解析作業の効率化を図ることができる。
（第５の実施形態）
次に、第５の実施形態について説明する。本実施形態は、ジャンパー素子１５Ａ〜１５Ｄに代えて、導体パターン２２の一部である接続部１１１〜１１４により複数の導体部５１〜５６が接続された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図１３Ａは、基板１０の第１面１０ａ側の導体パターン２２の一部を示す平面図である。図１３Ｂは、基板１０の第２面１０ｂ側の導体パターン２２の一部を示す平面図である。本実施形態では、第１から第４のジャンパー素子１５Ａ〜１５Ｄは設けられていない。本実施形態では、電源パターン４２は、第１から第４の接続部１１１〜１１４を有する。第１および第２の接続部１１１，１１２は、例えば、第１から第３の導体部５１〜５３と同じ製造工程で形成されている。第３および第４の接続部１１３，１１４は、例えば、第４から第６の導体部５４〜５６と同じ製造工程で形成されている。
第１接続部１１１は、基板１０のなかで第１面１０ａ側の表層に設けられている。第１接続部１１１は、第１導体部５１と第２導体部５２との間に位置し、第１導体部５１と第２導体部５２とを接続している。これにより、第１導体部５１と第２導体部５２とは、第１接続部１１１によって電気的に接続されている。Ｙ方向における第１接続部１１１の最大幅ｋ１は、Ｙ方向における第１導体部５１の最大幅Ｈ１よりも細く、且つ、Ｙ方向における第２導体部５２の最大幅Ｈ２よりも細い。
第２接続部１１２は、基板１０のなかで第１面１０ａ側の表層に設けられている。第２接続部１１２は、第２導体部５２と第３導体部５３との間に位置し、第２導体部５２と第３導体部５３とを接続している。これにより、第２導体部５２と第３導体部５３とは、第２接続部１１２によって電気的に接続されている。Ｙ方向における第２接続部１１２の最大幅ｋ２は、Ｙ方向における第２導体部５２の最大幅Ｈ２よりも細く、且つ、Ｙ方向における第３導体部５３の最大幅Ｈ３よりも細い。
第３接続部１１３は、基板１０のなかで第２面１０ｂ側の表層に設けられている。第３接続部１１３は、第４導体部５４と第５導体部５５との間に位置し、第４導体部５４と第５導体部５５とを接続している。これにより、第４導体部５４と第５導体部５５とは、第３接続部１１３によって電気的に接続されている。Ｙ方向における第３接続部１１３の最大幅ｋ３は、Ｙ方向における第４導体部５４の最大幅Ｈ４よりも細く、且つ、Ｙ方向における第５導体部５５の最大幅Ｈ５よりも細い。
第４接続部１１４は、基板１０のなかで第２面１０ｂ側の表層に設けられている。第４接続部１１４は、第５導体部５５と第６導体部５６との間に位置し、第５導体部５５と第６導体部５６とを接続している。これにより、第５導体部５５と第６導体部５６とは、第４接続部１１４によって電気的に接続されている。Ｙ方向における第４接続部１１４の最大幅ｋ４は、Ｙ方向における第５導体部５５の最大幅Ｈ５よりも細く、且つ、Ｙ方向における第６導体部５６の最大幅Ｈ６よりも細い。
このような構成によれば、第１の実施形態と同様の理由で、コントローラ１１からＮＡＮＤ１３に熱が伝わりにくい。これにより、半導体記憶装置１の信頼性の向上を図ることができる。
以上、いくつかの実施形態について説明した。ただし、実施形態は、上記例に限定されない。例えば、上述した実施形態は互いに組み合わせて実現されてもよい。また、ＮＡＮＤ１３の数、コンデンサ１４の種類および数、ジャンパー素子１５の種類および数などは、上記例に限定されない。電源パターン４２は、基板１０の表層に設けられる場合に代えて、基板１０の内層に設けられてもよい。この場合、基板１０の表層には電源パターン４２に電気的に接続されたパッドが設けられ、コンデンサ１４は半田により前記パッドに固定される。この場合、前記パッドは、導体パターン２２の一部に該当する。また実施形態中で各部材の名称に付された「第１」、「第２」などの名称は、説明の便宜上のため付されたものであり、適宜付け直されてもよい。
以上説明した少なくともひとつの実施形態によれば、導体パターンが互いに分離された複数の導体部を持つことにより、信頼性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、１０…基板、１１…コントローラ、１３…ＮＡＮＤ（半導体メモリ部品）、１４…コンデンサ、１５…ジャンパー素子、３１…第１領域、３２…第２領域、３３…第３領域、４２…電源パターン、４３…グラウンドパターン、５１〜５６…導体部、７１〜７４…非導体部、８１〜８３…ビア、１０１〜１０６…導体部、１１１〜１１４…接続部。

Claims (17)

  1. 第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第３領域とを有するとともに、導体パターンを有した基板と、
    前記第１領域に実装されたコントローラと、
    前記第２領域に実装され、前記コントローラにより制御される半導体メモリ部品と、
    前記第３領域に実装され、前記第１領域から前記第２領域に向かう第１方向に並べられた第１および第２のコンデンサと、
    前記第３領域に実装された第１ジャンパー素子と、
    を備え、
    前記導体パターンは、前記基板の厚さ方向で前記第１コンデンサの少なくとも一部と重なり前記第１コンデンサに電気的に接続された第１導体部と、前記基板の厚さ方向で前記第２コンデンサの少なくとも一部と重なり前記第２コンデンサに電気的に接続された第２導体部とを含み、
    前記第１導体部と前記第２導体部とは、前記第１方向で互いに分離されているとともに、前記第１ジャンパー素子によって互いに電気的に接続されている、
    半導体記憶装置。
  2. 前記第１ジャンパー素子は、半田を用いて前記基板に固定されており、前記半田が溶融されることで前記基板から取り外し可能である、
    請求項１に記載の半導体記憶装置。
  3. 前記第１方向とは交差した第２方向における前記第１ジャンパー素子の最大幅は、前記第２方向における前記第１導体部の最大幅よりも細く、且つ、前記第２方向における前記第２導体部の最大幅よりも細い、
    請求項１に記載の半導体記憶装置。
  4. 前記第１方向とは交差した第２方向で前記第１コンデンサと並ぶ第３コンデンサをさらに備え、
    前記第１導体部は、前記基板において、前記第１コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域と前記第３コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域とに亘り、前記第３コンデンサに電気的に接続されている、
    請求項１に記載の半導体記憶装置。
  5. 前記第１ジャンパー素子の少なくとも一部は、前記第１コンデンサと前記第３コンデンサとの間に配置されている、
    請求項４に記載の半導体記憶装置。
  6. 前記第２方向で前記第２コンデンサと並ぶ第４コンデンサをさらに備え、
    前記第２導体部は、前記基板において、前記第２コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域と前記第４コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域とに亘り、前記第４コンデンサに電気的に接続されている、
    請求項５に記載の半導体記憶装置。
  7. 前記第１ジャンパー素子の別の一部は、前記第２コンデンサと前記第４コンデンサとの間に配置されている、
    請求項６に記載の半導体記憶装置。
  8. 前記第３領域に実装され、前記第２コンデンサに対して前記第１方向で前記第１コンデンサとは反対側に配置された第５コンデンサと、
    前記第３領域に実装された第２ジャンパー素子と、
    をさらに備え、
    前記導体パターンは、前記基板の厚さ方向で前記第５コンデンサの少なくとも一部と重なり前記第５コンデンサに電気的に接続された第３導体部をさらに含み、
    前記第２導体部と前記第３導体部とは、前記第１方向で互いに分離されているとともに、前記第２ジャンパー素子によって互いに電気的に接続されている、
    請求項１に記載の半導体記憶装置。
  9. 前記第３領域に実装された第６および第７のコンデンサと、
    前記第３領域に実装された第３ジャンパー素子と、
    をさらに備え、
    前記基板は、前記第１および第２のコンデンサと前記第１ジャンパー素子とが実装された第１面と、前記第１面とは反対側に位置し、前記第６および第７のコンデンサと前記第３ジャンパー素子とが実装された第2面とを有し、
    前記導体パターンは、前記基板の厚さ方向で前記第１および第２の導体部とは異なる位置にそれぞれ設けられ、前記基板の厚さ方向で前記第６コンデンサの少なくとも一部と重なり前記第６コンデンサに電気的に接続された第４導体部と、前記基板の厚さ方向で前記第７コンデンサの少なくとも一部と重なり前記第７コンデンサに電気的に接続された第５導体部とをさらに含み、
    前記第４導体部と前記第５導体部とは、前記第１方向で互いに分離されているとともに、前記第３ジャンパー素子によって互いに電気的に接続されている、
    請求項１に記載の半導体記憶装置。
  10. 前記基板は、前記第１導体部と前記第２導体部の間に位置した第１非導体部と、前記第４導体部と前記第５導体部との間に位置した第２非導体部とを有し、
    前記第１非導体部の少なくとも一部と前記第２非導体部の少なくとも一部は、前記基板の厚さ方向で互いに重なる、
    請求項９に記載の半導体記憶装置。
  11. 前記第１ジャンパー素子の少なくとも一部と前記第３ジャンパー素子の少なくとも一部とは、前記基板の厚さ方向で互いに重なる、
    請求項９に記載の半導体記憶装置。
  12. 前記基板は、前記基板の厚さ方向に延びて前記第１導体部と前記第４導体部とを電気的に接続した第１ビアをさらに有する、
    請求項９に記載の半導体記憶装置。
  13. 前記基板は、前記基板の厚さ方向に延びて前記第２導体部と前記第５導体部とを電気的に接続した第２ビアをさらに有する、
    請求項１２に記載の半導体記憶装置。
  14. 第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第３領域とを有するとともに、導体パターンを有した基板と、
    前記第１領域に実装されたコントローラと、
    前記第２領域に実装され、前記コントローラにより制御される半導体メモリ部品と、
    前記第３領域に実装され、前記第１領域から前記第２領域に向かう第１方向に並べられた第１および第２のコンデンサと、
    を備え、
    前記導体パターンは、前記基板の厚さ方向で前記第１コンデンサの少なくとも一部と重なり前記第１コンデンサに電気的に接続された第１導体部と、前記基板の厚さ方向で前記第２コンデンサの少なくとも一部と重なり前記第２コンデンサに電気的に接続された第２導体部と、前記第１導体部と前記第２導体部との間に位置して前記第１導体部と前記第２導体部とを接続した接続部とを含み、
    前記第１方向とは交差した第２方向における前記接続部の最大幅は、前記第２方向における前記第１導体部の最大幅よりも細く、且つ、前記第２方向における前記第２導体部の幅よりも細い、
    半導体記憶装置。
  15. 前記第２方向で前記第１コンデンサと並ぶ第３コンデンサをさらに備え、
    前記第１導体部は、前記基板において、前記第１コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域と前記第３コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域とに亘り、前記第３コンデンサに電気的に接続されている、
    請求項１４に記載の半導体記憶装置。
  16. 前記第２方向で前記第２コンデンサと並ぶ第４コンデンサをさらに備え、
    前記第２導体部は、前記基板において、前記第２コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域と前記第４コンデンサの少なくとも一部に対して前記基板の厚さ方向で重なる領域とに亘り、前記第４コンデンサに電気的に接続されている、
    請求項１５に記載の半導体記憶装置。
  17. 第１領域と、第２領域と、前記第１領域と前記第２領域との間に位置した第３領域とを有するとともに、導体パターンを有した基板と、
    前記第１領域に実装されたコントローラと、
    前記第２領域に実装され、前記コントローラにより制御される半導体メモリ部品と、
    前記第３領域に実装され、前記第１領域から前記第２領域に向かう第１方向に並べられた第１および第２のコンデンサと、
    前記第３領域に実装された第１ジャンパー素子と、
    を備え、
    前記導体パターンは、前記第１コンデンサに電気的に接続された第１導体部と、前記第２コンデンサに電気的に接続された第２導体部とを含み、
    前記第１導体部と前記第２導体部とは、前記第１方向で互いに分離されるとともに、前記第１ジャンパー素子によって互いに電気的に接続されている、
    半導体記憶装置。
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