JP2016053757A

JP2016053757A - メモリシステム

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Publication number: JP2016053757A
Application number: JP2014178480A
Authority: JP
Inventors: 暢行荒川; Nobuyuki Arakawa; 勲酒井; Isao Sakai; 智貴田中; Tomoki Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-09-02
Filing date: 2014-09-02
Publication date: 2016-04-14
Also published as: TW201611026A; TWI569282B; CN105988734A; US20160062435A1

Abstract

【課題】消費電力を低減し、高品質なメモリシステムを提供する。
【解決手段】メモリシステム１０は、不揮発性メモリ１３と、熱を用いて電力を発生する熱電素子１７と、バックアップ電源として使用されるキャパシタ１６と、熱電素子１７により発生された電力を用いてキャパシタ１６を充電する電源コントローラ１５とを含む。メモリシステムは、不揮発性メモリと、外部装置との間で無線通信を行う無線回路と、ホストから送られた書き込みデータを不揮発性メモリに書き込むとともに、書き込みデータを無線回路を介して外部装置に書き込むメモリコントローラ１２と、不揮発性メモリから読み出された読み出しデータのエラーを訂正するＥＣＣ回路とを具備する。メモリコントローラは、不揮発性メモリからの読み出しデータのエラーが訂正できない場合に、外部装置からデータを読み出す。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関する。

不揮発性半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、ＮＡＮＤ型フラッシュメモリを搭載したストレージデバイス（例えばＳＳＤ）が知られている。

特開２０１４−１４０１２５号公報

実施形態は、高品質なメモリシステムを提供する。

実施形態に係るメモリシステムは、不揮発性メモリと、熱を用いて電力を発生する熱電素子と、バックアップ電源として使用されるキャパシタと、前記熱電素子により発生された電力を用いて前記キャパシタを充電するコントローラとを具備する。

実施形態に係るメモリシステムは、不揮発性メモリと、外部装置との間で無線通信を行う無線回路と、ホストから送られた書き込みデータを前記不揮発性メモリに書き込むとともに、前記書き込みデータを前記無線回路を介して前記外部装置に書き込むコントローラと、前記不揮発性メモリから読み出された読み出しデータのエラーを訂正するＥＣＣ回路とを具備する。前記コントローラは、前記不揮発性メモリからの読み出しデータのエラーが訂正できない場合に、前記外部装置からデータを読み出す。

第１実施形態に係るメモリシステムのブロック図。メモリシステムの断面構造を模式的に示した図。第１実施形態に係るメモリシステムの動作を説明するフローチャート。メモリシステムの内部温度の一例を示すグラフ。熱電素子が発生する電力の一例を示すグラフ。変形例に係るメモリシステムの動作を説明するフローチャート。第２実施形態に係るメモリシステムのブロック図。第２実施形態に係るメモリシステムの書き込み動作を説明するフローチャート。第２実施形態に係るメモリシステムの読み出し動作を説明するフローチャート。図９に続くメモリシステムの読み出し動作を説明するフローチャート。他の例に係るメモリシステムの書き込み動作を説明するフローチャート。図１１に続くメモリシステムの書き込み動作を説明するフローチャート。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１実施形態］
メモリシステムは、不揮発性半導体記憶装置（不揮発性メモリ）を備えている。本実施形態では、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。また、メモリシステムとして、ＮＡＮＤ型フラッシュメモリを備えたストレージデバイスであるＳＳＤ（Solid State Drive）を例に挙げて説明する。

［１］メモリシステムの構成
図１は、第１実施形態に係るメモリシステム１０のブロック図である。メモリシステム１０は、インターフェース回路（Ｉ／Ｆ回路）１１、メモリコントローラ（ＳＳＤコントローラ）１２、ＮＡＮＤ型フラッシュメモリ１３、電源回路１４、電源コントローラ１５、キャパシタ１６、熱電素子１７、温度センサー１８、及び冷却ファン１９を備える。なお、図１では、図面の理解を容易にするために、信号線を実線、電源線を破線で示している。

インターフェース回路１１は、信号線（バス）２０を介してホスト機器３０に接続される。インターフェース回路１１は、ＡＴＡ（Advanced Technology Attachment）インターフェースなどのメモリ接続インターフェースであり、ホスト機器３０との間でインターフェース処理を行う。ホスト機器３０は、メモリシステム１０に対してデータの書き込み、データの読み出し、及びデータの消去を行う外部装置であり、例えば、パーソナルコンピュータ、或いはネットワークに接続されるサーバなどから構成される。

メモリコントローラ１２は、ＣＰＵ（Central Processing Unit）及びＲＡＭ（Random Access Memory）などを備える。メモリコントローラ１２は、メモリシステム１０内の動作を統括的に制御する。メモリコントローラ１２は、ホスト機器３０との間でコマンドを処理したり、ＮＡＮＤ型フラッシュメモリ１３とホスト機器３０との間のデータ転送を行ったり、ＮＡＮＤ型フラッシュメモリ１３内の各ブロックを管理したりする機能を有する。

ＮＡＮＤ型フラッシュメモリ１３は、データを不揮発に記憶することができる不揮発性半導体メモリであり、ユーザデータ、プログラム、及びメモリシステム１０の管理データなどを格納する。ＮＡＮＤ型フラッシュメモリ１３では、消去はブロック単位で行われ、書き込みと読み出しはページ単位で行われる。ＮＡＮＤ型フラッシュメモリ１３は、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを含み、このメモリセルアレイは、データ消去の単位である物理ブロックを複数配列して構成される。ＮＡＮＤ型フラッシュメモリ１３では、物理ページごとにデータの書き込み及びデータの読み出しが行われる。物理ページは、複数のメモリセルから構成される。物理ブロックは、複数の物理ページから構成される。ＮＡＮＤ型フラッシュメモリ１３は、例えば、複数のＮＡＮＤチップから構成される。複数のＮＡＮＤチップは、個別に制御可能であり、また、並列動作が可能である。

電源回路１４は、電源線２１を介してホスト機器３０に接続され、ホスト機器３０から複数種類の電源を受ける。そして、電源回路１４は、ホスト機器３０から受けた電源を用いて、メモリシステム１０内部で必要な複数種類の電源を生成する。

電源コントローラ１５は、電源回路１４によって生成された電源を受ける。電源コントローラ１５は、メモリシステム１０内部の電源を統括的に制御する。電源コントローラ１５の具体的な動作については後述する。

キャパシタ１６は、蓄電池として機能し、メモリシステム１０の電力供給源としてのバックアップ電源である。キャパシタ１６は、例えば、メモリシステム１０が動作中における電源電圧の低下、電源電圧の瞬断、及びメモリシステム１０の異常な電源遮断などが発生した場合に、電源コントローラ１５に電源を供給する。

熱電素子１７は、熱エネルギーを電気エネルギーに変換する機能を有する。熱電素子１７としては、例えば、熱源と熱源以外の部分との温度差を利用して発電する素子、すなわちゼーベック効果を利用した素子を使用することができる。熱電素子１７の構成については、例えば“THERMOELECTRIC DEVICE AND THERMOELECTRIC MODULE”という２０１０年１２月９日に出願された米国特許出願１２／９６４，１５２号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。

温度センサー１８は、メモリシステム１０内部の温度を測定する。冷却ファン１９は、メモリシステム１０内部に空気を送ることで、メモリシステム１０内部を冷却する。

図２は、メモリシステム１０の断面構造を模式的に示した図である。基板２２上には、メモリシステム１０を構成する複数のモジュールが実装される。なお、図２では、基板２２に実装される複数のモジュールとして、インターフェース回路１１、メモリコントローラ（メモリＣｔｒｌ．）１２、ＮＡＮＤ型フラッシュメモリ１３、電源コントローラ（電源Ｃｔｒｌ．）１５、キャパシタ１６、及び冷却ファン１９を例示している。

複数のモジュールの全部又は一部に接するように熱電素子１７が設けられる。熱電素子１７は、少なくともモジュールと接する面が絶縁膜で覆われる。熱電素子１７は、特に発熱量が多いモジュール（例えば、メモリコントローラ１２など）のみに接するように形成してもよい。

［２］動作
次に、上記のように構成されたメモリシステム１０の動作について説明する。図３は、メモリシステム１０の動作を説明するフローチャートである。

まず、ホスト機器３０から電源線２１を介してメモリシステム１０に電源が供給されることで、メモリシステム１０が起動する（ステップＳ１００）。具体的には、電源コントローラ１５は、電源回路１４から電源を受けるとともに、インターフェース回路１１、メモリコントローラ１２、ＮＡＮＤ型フラッシュメモリ１３、及び温度センサー１８に電源を供給する。その後、メモリシステム１０は、ホスト機器３０の命令に応じた通常動作（書き込み動作、読み出し動作、及び消去動作を含む）を実行する。

続いて、メモリシステム１０全体（メモリシステム１０内の全モジュール）が発熱を開始することで、熱電素子１７は、メモリシステム１０が発生する熱を用いて、発電を開始する（ステップＳ１０１）。

図４は、メモリシステム１０の内部温度の一例を示すグラフである。図５は、熱電素子１７が発生する電力の一例を示すグラフである。図４の縦軸はメモリシステム１０の内部温度Ｔであり、横軸は時間ｔである。図５の縦軸は熱電素子１７が発生する電力Ｗであり、横軸は時間ｔである。図４及び図５は、任意単位である。

例えば、メモリシステム１０の内部温度が閾値Ｔａ以上になると、熱電素子１７は、メモリシステム１０の熱を利用して電力を発生する。閾値Ｔａは、熱電素子１７の材料及び特性によって決まる値である。例えば、温度差を利用して発電する熱電素子１７を用いた場合、閾値Ｔａは、熱源以外の部分の低い側の温度と、熱電素子１７が発電可能な温度差とを合わせた温度である。

続いて、電源コントローラ１５は、熱電素子１７の電力を用いて、キャパシタ１６を充電する（ステップＳ１０２）。続いて、メモリコントローラ１２は、キャパシタ１６の充電が完了したか否かを判定する（ステップＳ１０３）。キャパシタ１６の充電が完了したか否かの判定は、キャパシタ１６及び熱電素子１７の特性に基づいて算出した充電時間で管理することが可能である。すなわち、メモリコントローラ１２は、キャパシタ１６の充電を開始してからの経過時間が、予め算出された充電時間を超えた場合に、キャパシタ１６の充電が完了したと判定する。

ステップＳ１０３においてキャパシタ１６の充電が完了すると、メモリコントローラ１２は、メモリシステム１０の内部温度がメモリシステム１０の動作保証温度を超えたか否かを監視する（ステップＳ１０４）。動作保証温度は、メモリシステム１０の仕様に応じて設定される。ここで言う動作保証温度は、上限側の動作保証温度であり、例えば７０〜８５℃程度である。

ステップＳ１０４においてメモリシステム１０の内部温度が動作保証温度を超えた場合、電源コントローラ１５は、熱電素子１７の電力を用いて、冷却ファン１９を駆動する（ステップＳ１０５）。一方、メモリシステム１０の内部温度が動作保証温度を超えていない場合、電源コントローラ１５は、熱電素子１７の電力を、メモリシステム１０の通常動作に使用する（ステップＳ１０６）。

（変形例）
キャパシタ１６は、スーパーキャパシタであってもよい。スーパーキャパシタ１６は、異常な電源遮断が発生した場合に、メモリシステム１０の動作を保証するために使用される。スーパーキャパシタ１６の容量は、異常な電源遮断が発生した場合に、メモリシステム１０が通常の電源オフ時の終了動作を完了できる電力を供給するのに必要な容量以上に設定される。

図６は、変形例に係るメモリシステム１０の動作を説明するフローチャートである。図６のステップＳ２００〜Ｓ２０１は、図３のステップＳ１００〜Ｓ１０１と同じである。

続いて、電源コントローラ１５は、熱電素子１７の電力を用いて、スーパーキャパシタ１６を充電する（ステップＳ２０２）。続いて、メモリコントローラ１２は、スーパーキャパシタ１６に蓄積された電力量が、メモリシステム１０の電源遮断時の終了動作に必要な電力量を超えたか否かを判定する（ステップＳ２０３）。スーパーキャパシタ１６に蓄積された電力量の判定は、スーパーキャパシタ１６及び熱電素子１７の特性に基づいて算出した充電時間で管理することが可能である。

ステップＳ２０３においてスーパーキャパシタ１６の電力量が電源遮断時の終了動作に必要な電力量を超えた場合、メモリコントローラ１２は、メモリシステム１０の内部温度がメモリシステム１０の動作保証温度を超えたか否かを監視する（ステップＳ２０４）。その後の動作（ステップＳ２０５及びＳ２０６）は、図３のステップＳ１０５及びＳ１０６と同じである。

［３］効果
以上詳述したように第１実施形態では、メモリシステム１０が、熱を用いて電力を発生する熱電素子１７を備える。そして、電源コントローラ１５は、熱電素子１７により発生された電力を用いて、キャパシタ１６の充電、冷却ファン１９の駆動、及びＮＡＮＤ型フラッシュメモリ１３の通常動作を行うようにしている。

従って第１実施形態によれば、メモリシステム１０の消費電力を低減できる。すなわち、メモリシステム１０で使用される電力量のうち熱電素子１７が発生した電力量だけ消費電力を低減できる。また、熱電素子１７が発生した電力を用いて冷却ファン１９を駆動し、メモリシステム１０の発熱を低減できる。

近年、ＳＳＤは、ユーザによる速度要求レベルを満たすために、複数のＮＡＮＤチップを並列動作させている。これに伴い、ＳＳＤ（特に、メモリコントローラ）の自己発熱量が多くなり、最負荷動作時（例えばシーケンシャルライト動作時）には動作保証温度を保証することが難しい。また、複数のＮＡＮＤチップの並列動作により、消費電力が増大する。

これに対して、本実施形態では、熱電素子１７によってメモリシステム１０の消費電力を低減できるため、メモリシステム１０の高速動作が可能となる。また、メモリシステム１０の発熱を低減できるため、メモリシステム１０の高速動作を維持することが可能となる。

［第２実施形態］
［１］メモリシステムの構成
図７は、第２実施形態に係るメモリシステム１０のブロック図である。メモリシステム１０は、インターフェース回路１１、メモリコントローラ１２、ＮＡＮＤ型フラッシュメモリ１３、ＥＣＣ（Error Checking and Correcting）回路４０、無線コントローラ４１、及び無線回路４２を備える。

ＥＣＣ回路４０は、データ書き込み時、書き込みデータを用いてエラー訂正符号を生成する。このエラー訂正符号は、書き込みデータと共にＮＡＮＤ型フラッシュメモリ１３に書き込まれる。また、ＥＣＣ回路４０は、データ読み出し時、読み出しデータに含まれるエラー訂正符号を用いて、読み出しデータのエラーを訂正する。エラー訂正符号は、読み出しデータから除かれる。

無線回路４２は、外部装置（通信端末４３及び外部記憶装置４４を含む）との間で無線通信を行う。無線回路４２は、アンテナ、送信回路、及び受信回路を備える。無線通信としては、IEEE 802.11規格に準拠した無線ＬＡＮ、Bluetooth（登録商標）、及び赤外線通信などが挙げられる。例えば、無線回路４２は、無線ＬＡＮを介して、通信端末４３及び外部記憶装置４４から無線信号を受信し、また、通信端末４３及び外部記憶装置４４へ無線信号を送信する。

通信端末４３としては、携帯電話、及びスマートフォンなどが挙げられる。外部記憶装置４４としては、ネットワークに接続されたＮＡＳ（Network Attached Storage）、及びサーバなどが挙げられる。通信端末４３及び外部記憶装置４４は、例えば、インターネットを介してクラウドサービス４５に接続され、クラウドサービス４５からデータやソフトウェアが提供される。

無線コントローラ４１は、無線通信を統括的に制御する。すなわち、無線コントローラ４１は、無線回路４２を介して、通信端末４３及び外部記憶装置４４にデータを書き込み、また、通信端末４３及び外部記憶装置４４からデータを読み出す。

［２］動作
次に、上記のように構成されたメモリシステム１０の動作について説明する。

［２−１］書き込み動作
まず、メモリシステム１０の書き込み動作について説明する。図８は、メモリシステム１０の書き込み動作を説明するフローチャートである。図８のフローチャートでは、通信端末４３及び／又は外部記憶装置４４を外部装置と表記する。

ホスト機器３０は、メモリシステム１０に書き込み要求を発行する（ステップＳ３００）。書き込み要求には、コマンド、アドレス、及びデータが含まれる。続いて、メモリコントローラ（メモリＣｔｒｌ．）１２は、ホスト機器３０からの書き込み要求に応答して、ＮＡＮＤ型フラッシュメモリ１３及び無線コントローラ（無線Ｃｔｒｌ．）４１に書き込み要求を発行する（ステップＳ３０１）。

ＮＡＮＤ型フラッシュメモリ１３は、メモリコントローラ１２からの書き込み要求に応答して、書き込み処理を実行する（ステップＳ３０２）。また、無線コントローラ４１は、メモリコントローラ１２からの書き込み要求に応答して、無線回路４２を介して外部装置に書き込み要求を発行する（ステップＳ３０３）。

外部装置は、無線コントローラ４１からの書き込み要求に応答して、書き込み処理を実行する（ステップＳ３０４）。外部装置に書き込まれるデータは、ＮＡＮＤ型フラッシュメモリ１３に書き込まれるデータと同じである。なお、無線通信を用いて外部装置にデータが書き込まれるため、外部装置の書き込み処理は、ＮＡＮＤ型フラッシュメモリ１３の書き込み処理に比べて時間がかかる。

続いて、ＮＡＮＤ型フラッシュメモリ１３は、書き込み処理が完了した後、メモリコントローラ１２に書き込み終了通知を送る（ステップＳ３０５）。続いて、メモリコントローラ１２は、ホスト機器３０に書き込み終了通知を送る（ステップＳ３０６）。ホスト機器３０は、メモリコントローラ１２から書き込み終了通知を受けることで、書き込みが正常に終了したことを認識する（ステップＳ３０７）。

続いて、外部装置は、書き込み処理が完了した後、無線コントローラ４１に書き込み終了通知を送る（ステップＳ３０８）。続いて、無線コントローラ４１は、外部装置に書き込まれたデータのアドレス（データ範囲）を含む管理データの書き込み要求を、ＮＡＮＤ型フラッシュメモリ１３に発行する（ステップＳ３０９）。続いて、ＮＡＮＤ型フラッシュメモリ１３は、管理データの書き込み処理を実行する（ステップＳ３１０）。

以上の書き込み動作により、ホスト機器３０から送られた書き込みデータがＮＡＮＤ型フラッシュメモリ１３に格納されるとともに、同じ書き込みデータが通信端末４３及び／又は外部記憶装置４４に格納される。さらに、当該書き込みデータと特定するためのアドレスが管理データとしてＮＡＮＤ型フラッシュメモリ１３に格納される。

［２−２］読み出し動作
次に、メモリシステム１０の読み出し動作について説明する。図９及び図１０は、メモリシステム１０の読み出し動作を説明するフローチャートである。

ホスト機器３０は、メモリシステム１０に読み出し要求を発行する（ステップＳ４００）。読み出し要求には、コマンド、及びアドレスが含まれる。続いて、メモリコントローラ１２は、ホスト機器３０からの読み出し要求に応答して、ＮＡＮＤ型フラッシュメモリ１３に読み出し要求を発行する（ステップＳ４０１）。

ＮＡＮＤ型フラッシュメモリ１３は、メモリコントローラ１２からの読み出し要求に応答して、読み出し処理を実行する（ステップＳ４０２）。続いて、ＥＣＣ回路４０は、メモリコントローラ１２からの読み出しデータに対してエラー訂正を行う。エラー訂正の結果は、メモリコントローラ１２に送られる。メモリコントローラ１２は、読み出しエラーが発生したか否かを判定する（ステップＳ４０３）。読み出しエラーの定義は、メモリシステム１０の仕様に応じて適宜設定可能であり、訂正できないエラービット数が１ビット以上存在した場合に読み出しエラーと判定してもよいし、訂正できないエラービット数が許容ビット数を超えた場合に読み出しエラーと判定してもよい。

ステップＳ４０３において読み出しエラーでない場合、メモリコントローラ１２は、読み出しデータをホスト機器３０に送る（ステップＳ４０４）。ホスト機器３０は、メモリコントローラ１２から読み出しデータを受けることで、読み出しが正常に終了したことを認識する（ステップＳ４０５）。

一方、ステップＳ４０３において読み出しエラーである場合、無線コントローラ４１は、管理データの読み出し要求を、ＮＡＮＤ型フラッシュメモリ１３に発行する（ステップＳ４０６）。続いて、ＮＡＮＤ型フラッシュメモリ１３は、管理データの読み出し処理を実行する（ステップＳ４０７）。

続いて、無線コントローラ４１は、ＮＡＮＤ型フラッシュメモリ１３から読み出された管理データを用いて、読み出し対象のデータが外部装置に記憶されているか否かを判定する（ステップＳ４０８）。ステップＳ４０８において読み出し対象のデータが外部装置に記憶されていない場合、読み出しフェイルとなる（ステップＳ４０９）。

ステップＳ４０８において読み出し対象のデータが外部装置に記憶されている場合、無線コントローラ４１は、外部装置に読み出し要求を発行する（ステップＳ４１０）。外部装置は、無線コントローラ４１からの読み出し要求に応答して、読み出し処理を実行する（ステップＳ４１１）。続いて、ＥＣＣ回路４０は、外部装置からの読み出しデータに対してエラー訂正を行う。エラー訂正の結果は、無線コントローラ４１に送られる。無線コントローラ４１は、読み出しエラーが発生したか否かを判定する（ステップＳ４１２）。ステップＳ４１２において読み出しエラーである場合、読み出しフェイルとなる（ステップＳ４０９）。

一方、ステップＳ４１２において読み出しエラーでない場合、無線コントローラ４１は、外部装置からの読み出しデータをホスト機器３０に送る（ステップＳ４１３）。ホスト機器３０は、無線コントローラ４１から読み出しデータを受けることで、読み出しが正常に終了したことを認識する（ステップＳ４１４）。

また、無線コントローラ４１は、外部装置からの読み出しデータをＮＡＮＤ型フラッシュメモリ１３に書き戻すための書き戻し要求をＮＡＮＤ型フラッシュメモリ１３に発行する（ステップＳ４１５）。書き戻し要求は、コマンド、アドレス、及び外部装置からの読み出しデータを含む。ＮＡＮＤ型フラッシュメモリ１３は、無線コントローラ４１からの書き戻し要求に応答して、書き戻し処理を実行する（ステップＳ４１６）。この書き戻し処理により、本来、ＮＡＮＤ型フラッシュメモリ１３の読み出し処理において読み出しエラーとなるデータを救済できる。

［２−３］書き込み動作の他の例
次に、書き込み動作の他の例について説明する。ここでは、書き込み動作の途中でメモリシステム１０の電源がオフされる場合の書き込み動作について説明する。図１１及び図１２は、他の例に係るメモリシステム１０の書き込み動作を説明するフローチャートである。図１１のステップＳ３００〜Ｓ３０７は、図８と同じである。

続いて、ホスト機器３０は、メモリシステム１０の電源をオフすることを知らせるための電源オフ通知をメモリシステム１０に送る（ステップＳ５００）。無線コントローラ４１は、ホスト機器３０からの電源オフ通知に応答して、書き込み処理を中断するための書き込み中断通知を外部装置に送る（ステップＳ５０１）。

外部装置は、無線コントローラ４１からの書き込み中断通知に応答して、書き込み中断処理を実行する（ステップＳ５０２）。具体的には、外部装置は、現在の書き込み処理を中断するとともに、今回の書き込みデータのうち既に書き込みが完了したデータのアドレスを無線コントローラ４１に送る。

続いて、無線コントローラ４１は、外部装置から送られたアドレス、及び書き込み中断の有無を示すフラグを含む管理データをＮＡＮＤ型フラッシュメモリ１３に書き込むための書き込み要求を、ＮＡＮＤ型フラッシュメモリ１３に送る（ステップＳ５０３）。続いて、ＮＡＮＤ型フラッシュメモリ１３は、管理データの書き込み処理を実行する（ステップＳ５０４）。その後、メモリシステム１０の電源がオフされる（ステップＳ５０５）。

続いて、ホスト機器３０は、メモリシステム１０の電源をオンする（ステップＳ５０６）。続いて、無線コントローラ４１は、管理データの読み出し要求を、ＮＡＮＤ型フラッシュメモリ１３に発行する（ステップＳ５０７）。続いて、ＮＡＮＤ型フラッシュメモリ１３は、管理データの読み出し処理を実行する（ステップＳ５０８）。

続いて、無線コントローラ４１は、ＮＡＮＤ型フラッシュメモリ１３から読み出された管理データを用いて、外部装置の書き込み処理が中断されたか否かを判定する（ステップＳ５０９）。ステップＳ５０９において書き込み中断がない場合、無線コントローラ４１は、処理を終了する。一方、ステップＳ５０９において書き込み中断がある場合、無線コントローラ４１は、書き込み再開要求を外部装置に送る。書き込み再開要求は、コマンド、書き込みが完了していないデータとそのアドレスを含む。書き込みが完了していないデータは、無線コントローラ４１によってＮＡＮＤ型フラッシュメモリ１３から読み出される。

続いて、外部装置は、無線コントローラ４１からの書き込み再開要求に応答して、書き込みを再開する（ステップＳ５１１）。その後のステップＳ３０８〜Ｓ３１０は、図８と同じである。

以上の書き込み動作により、外部装置において書き込み処理が中断された場合でも、その後にメモリシステム１０が電源オンされた場合に、全ての書き込みデータを外部装置に格納することができる。本実施例の書き込み動作は、通信速度が遅い無線通信を利用している場合に特に有効である。

［３］効果
以上詳述したように第２実施形態では、メモリシステム１０が、外部装置（通信端末４３及び外部記憶装置４４を含む）との間で無線通信を行う無線回路４２を備える。そして、無線コントローラ４１は、ＮＡＮＤ型フラッシュメモリ１３に書き込まれたデータと同じデータを外部装置に書き込むようにしている。

従って第２実施形態によれば、ＮＡＮＤ型フラッシュメモリ１３からの読み出し動作において読み出しエラーが発生した場合に、外部装置に格納されたデータをホスト機器３０に送ることができる。これにより、ホスト機器３０から見たメモリシステム１０のデータ信頼性を向上させることが可能である。

一般的に、データ信頼性を向上させるためには、ＥＣＣ回路のエラー訂正能力を強化する必要があるが、エラー訂正能力が高いＥＣＣ回路は、回路面積が大きく、またエラー訂正にかかる時間も長くなる。また、物理ストレス（熱や衝撃など）によってメモリシステムに格納されたデータが破壊される場合もある。

これに対して、本実施形態では、外部装置に格納されたデータを利用できるため、ＥＣＣ回路のエラー訂正能力だけに依存する必要がなく、また、ＥＣＣ回路のエラー訂正能力を低くすることが可能である。さらに、物理ストレスがより大きい環境でメモリシステム１０を使用した場合でも、メモリシステム１０のデータ信頼性を向上させることが可能である。

また、外部装置にデータを書き込み中にメモリシステム１０の電源がオフされた場合、外部装置に書き込み中断通知を送るとともに、既に書き込まれたデータのアドレスを管理データとしてＮＡＮＤ型フラッシュメモリ１３に書き込む。そして、メモリシステム１０の電源が再度オンされた場合に、未書き込みのデータ部分のみ書き込みを再開するようにしている。これにより、外部装置に正確にデータを格納させることができる。

なお、第１実施形態の熱電素子１７及び電力制御を第２実施形態に適用することも可能である。

なお、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

なお、本発明に関する各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（ＩｎｃｒｅｍｅｎｔａｌＳｔｅｐＰｕｌｓｅＰｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…メモリシステム、１１…インターフェース回路、１２…メモリコントローラ、１３…ＮＡＮＤ型フラッシュメモリ、１４…電源回路、１５…電源コントローラ、１６…キャパシタ、１７…熱電素子、１８…温度センサー、１９…冷却ファン、２０…信号線、２１…電源線、２２…基板、３０…ホスト機器、４０…ＥＣＣ回路、４１…無線コントローラ、４２…無線回路、４３…通信端末、４４…外部記憶装置、４５…クラウドサービス。

Claims

不揮発性メモリと、
熱を用いて電力を発生する熱電素子と、
バックアップ電源として使用されるキャパシタと、
前記熱電素子により発生された電力を用いて前記キャパシタを充電するコントローラと、
を具備することを特徴とするメモリシステム。
前記コントローラは、前記キャパシタの充電が完了した後に、前記熱電素子により発生された電力を前記不揮発性メモリの動作に使用することを特徴とする請求項１に記載のメモリシステム。
冷却ファンをさらに具備し、
前記コントローラは、内部温度が閾値を超えた場合に、前記熱電素子により発生された電力を用いて前記冷却ファンを駆動することを特徴とする請求項１又は２に記載のメモリシステム。
不揮発性メモリと、
外部装置との間で無線通信を行う無線回路と、
ホストから送られた書き込みデータを前記不揮発性メモリに書き込むとともに、前記書き込みデータを前記無線回路を介して前記外部装置に書き込むコントローラと、
前記不揮発性メモリから読み出された読み出しデータのエラーを訂正するＥＣＣ回路と、
を具備し、
前記コントローラは、前記不揮発性メモリからの読み出しデータのエラーが訂正できない場合に、前記外部装置からデータを読み出すことを特徴とするメモリシステム。
前記コントローラは、前記外部装置に書き込まれた書き込みデータのアドレスを含む管理データを前記不揮発性メモリに書き込むことを特徴とする請求項４に記載のメモリシステム。
前記コントローラは、前記管理データに基づいて、読み出し対象のデータが前記外部装置に記憶されているかを判定することを特徴とする請求項５に記載のメモリシステム。