TWI690057B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠謀求可靠性之提高之半導體記憶裝置。 實施形態之半導體記憶裝置具備基板、控制器、半導體記憶體零件、第1及第2電容器、以及跨接元件。上述基板具有導體圖案。上述導體圖案包含：第1導體部，其於上述基板之厚度方向上與上述第1電容器之至少一部分重疊且電性連接於上述第1電容器；及第2導體部，其於上述基板之厚度方向上與上述第2電容器之至少一部分重疊且電性連接於上述第2電容器。上述第1導體部與上述第2導體部相互分離，並且藉由上述跨接元件而相互電性連接。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有具備基板、控制器及半導體記憶體零件之半導體記憶裝置。
本發明之實施形態提供一種能夠謀求可靠性之提高之半導體記憶裝置。
實施形態之半導體記憶裝置具備基板、控制器、半導體記憶體零件、第1及第2電容器、以及跨接元件。上述基板具有第1區域、第2區域、及位於上述第1區域與上述第2區域之間之第3區域，並且具有導體圖案。上述控制器安裝於上述第1區域。上述半導體記憶體零件安裝於上述第2區域，且由上述控制器控制。上述第1及第2電容器安裝於上述第3區域，且於自上述第1區域朝向上述第2區域之第1方向上排列。上述跨接元件安裝於上述第3區域。上述導體圖案包含：第1導體部，其於上述基板之厚度方向上與上述第1電容器之至少一部分重疊且電性連接於上述第1電容器；及第2導體部，其於上述基板之厚度方向上與上述第2電容器之至少一部分重疊且電性連接於上述第2電容器。上述第1導體部與上述第2導體部係於上述第1方向上相互分離，並且藉由上述跨接元件而相互電性連接。
以下，參照圖式對實施形態之半導體記憶裝置進行說明。再者，於以下之說明中，對具有相同或類似之功能之構成標註相同之符號。而且，有時省略該等構成之重複之說明。
此處，先對本案中要使用之若干用語之意義進行說明。於本案中「排列」並不限定於以2個對象物之中央部彼此相對之方式排列之情形，亦包含以2個對象物之一部分彼此相對(即以彼此錯開之狀態相對)之方式排列之情形。又，「排列」亦包含於彼此之間，隔開空間而排列之情形。「於基板之厚度方向上重疊」意指於沿基板之厚度方向觀察之情形時，2個對象物之假想性之投影像彼此重疊，亦包含2個對象物彼此不直接地相接之情形。又，「重疊」亦包含至少局部地重疊之情形。
又，先對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向係沿下述基板10之第1面10a之方向。+X方向係自基板10之第1區域31朝向第2區域32之方向，例如為長方形狀之基板10之長度方向。+X方向係「第1方向」之一例。-X方向係與+X方向相反之方向。於不將+X方向與-X方向進行區別之情形時，簡稱為「X方向」。+Y方向及-Y方向係與X方向交叉之(例如大致正交之)方向，例如為基板10之寬度方向。+Y方向係自基板10之中央部朝向基板10之一側部26a之方向。+Y方向係「第2方向」之一例。-Y方向係與+Y方向相反之方向。於不將+Y方向與-Y方向進行區別之情形時，簡稱為「Y方向」。+Z方向及-Z方向係與X方向及Y方向交叉之(例如大致正交之)方向，例如為基板10之厚度方向。+Z方向係自基板10之第2面10b朝向第1面10a之方向。-Z方向係與+Z方向相反之方向。於不將+Z方向與-Z方向進行區別之情形時，簡稱為「Z方向」。
(第1實施形態) 參照圖1至圖7，對第1實施形態之半導體記憶裝置1進行說明。半導體記憶裝置1例如為如SSD(Solid State Drive，固態硬碟)般之記憶裝置。半導體記憶裝置1例如安裝於伺服器裝置或個人電腦等資訊處理裝置，且被用作資訊處理裝置之記憶區域。但是，能夠利用半導體記憶裝置1之裝置並不限定於上述例。半導體記憶裝置1能夠廣泛地用於各種資訊處理裝置。再者，以下，將供安裝半導體記憶裝置1之資訊處理裝置稱為「主機裝置」。
圖1係表示半導體記憶裝置1之圖。圖1中之上部表示半導體記憶裝置1之正面(前表面)。圖1中之下部表示半導體記憶裝置1之背面。半導體記憶裝置1例如具有基板10、控制器11、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)12、複數個NAND型快閃記憶體13(以下，稱為「NAND13」)、複數個電容器14、複數個跨接(jumper)元件15、溫度感測器16、電源供給單元17、電容器充電放電控制電路18、及電容器電容測定電路19。
基板(配線基板、印刷基板)10具有絕緣體21、及設置於絕緣體21之導體圖案22(參照圖5)。基板10例如為多層基板，但並不限定於此。
基板10具有第1端部23a、及位於與第1端部23a相反之側之第2端部23b。第1端部23a係-X方向側之端部。第1端部23a具有插入至主機裝置之插槽之端子部(連接器)24。端子部24包含於基板10之表面露出之複數個端子24a。藉由端子部24插入至主機裝置之插槽，而半導體記憶裝置1電性連接於主機裝置。半導體記憶裝置1自作為外部電源之主機裝置接收電力供給。半導體記憶裝置1基於自主機裝置接收之各種指令，而進行資料之寫入或讀出、刪除等。
基板10具有第1側部26a、及位於與第1側部26a相反之側之第2側部26b。第1側部26a係於基板10之+Y方向側之端部於X方向上延伸之側部。第2側部26b係於基板10之-Y方向側之端部於X方向上延伸之側部。
基板10具有第1面10a、及位於與第1面10a相反之側之第2面10b。第1面10a及第2面10b係供安裝各種電子零件之安裝面。又，基板10具有第1至第3區域31~33。但是，第1至第3區域31~33係為了方便說明而區分出之區域，亦可於基板10之表面不存在明確之區別。第1區域31係於第1至第3區域31~33之中最接近於基板10之第1端部23a之區域。第2區域32係於第1至第3區域31~33之中最接近於基板10之第2端部23b之區域。第3區域33係於X方向上位於第1區域31與第2區域32之間之區域。
控制器11係於基板10之第1區域31中安裝於例如基板10之第1面10a。控制器11統括地控制半導體記憶裝置1之整體。例如，控制器11構成為於1個半導體晶片集成有對於主機裝置之主機介面電路、控制DRAM12之控制電路、及控制複數個NAND13之控制電路等之SoC(System on a Chip，單晶片系統)。
DRAM12係於基板10之第1區域31中安裝於例如基板10之第1面10a。DRAM12係揮發性之半導體記憶體晶片之一例。DRAM12係作為暫時性地儲存自主機裝置接收到之寫入對象資料、及自NAND13所讀出之讀出對象資料之資料緩衝區而發揮功能。
複數個NAND13安裝於基板10之第2區域32。NAND13係非揮發性之半導體記憶體晶片之一例，且為「半導體記憶體零件」之一例。複數個NAND13例如包含：2個NAND13A、13B，其等安裝於基板10之第1面10a；及2個NAND13C、13D，其等安裝於基板10之第2面10b。於本實施形態中，安裝於第1面10a之2個NAND13A、13B係於X方向上排列。安裝於第2面10b之2個NAND13C、13D係於X方向上排列。
此處，對半導體記憶裝置1中之資料之寫入動作進行說明。於使半導體記憶裝置1記憶資料之情形時，控制器11將自主機裝置接收到之寫入對象資料暫時性地儲存至DRAM12。其後，控制器11藉由將儲存於DRAM12之寫入對象資料自DRAM12傳送至NAND13，而使NAND13記憶寫入對象資料。半導體記憶裝置1係藉由上述動作而謀求寫入速度之提高。
複數個電容器14安裝於基板10之第3區域33。電容器14例如為PLP(Power Loss Protection，斷電保護)用電容器，擔負以預料外之電源斷開時之資料保護為目的之電源備份功能。例如，複數個電容器14係於自主機裝置之電力供給預料外地斷開之情形時，對控制器11、DRAM12、及NAND13等供給電力特定時間。即，複數個電容器14係於至暫時性地儲存於DRAM12之寫入對象資料自DRAM12被讀出，且該寫入對象資料之向NAND13之傳送完成為止之期間內，對控制器11、DRAM12、及NAND13等供給電力。藉此，即便於電力供給預料外地斷開之情形時亦能防止資料之消失。
於本實施形態中，採用相對小型之電容器作為電容器14。而且，藉由複數個電容器14電性地並聯連接，而確保上述電源備份功能所必需之靜電電容。作為電容器14之一例，可採用導電性高分子鋁電解電容器、或導電性高分子鉭固體電解電容器等。根據此種小型之電容器，即便於設置有PLP用電容器14之情形時亦能夠謀求半導體記憶裝置1之薄型化。本實施形態之半導體記憶裝置1之厚度例如為由PCI Express(註冊商標)之M.2標準所規定之厚度以下。再者，關於M.2標準之詳細情況，由PCI-SIG(Peripheral Component Interconnect Special Interest Group，周邊組件互連特別興趣群)及SATA-IO(Serial ATA International Organization，序列ATA國際組織)等標準化機構規定。但是，半導體記憶裝置1並不限定於上述例，亦可為依據其他標準者、或不依據通常之標準者。
於本實施形態中，複數個電容器14包含：13個電容器14A~14M，其等安裝於基板10之第1面10a；及13個電容器14N~14Z，其等安裝於基板10之第2面10b。安裝於第1面10a之電容器14A~14M被分為屬於第1行之電容器14A~14F、及屬於第2行之電容器14G~14M。
第1行之電容器14A~14F係於Y方向上配置於基板10之中央部與第1側部26a之間。第1行之電容器14A~14F係以彼此相鄰之方式大致等間隔地沿X方向排列成1行。此處，各電容器14具有正極端子14a及負極端子14b。第1行之電容器14A~14F之各者係將正極端子14a朝向基板10之中央側、且將負極端子14b朝向基板10之第1側部26a側而配置。於本實施形態中，電容器14B係「第1電容器」之一例。電容器14C係「第2電容器」之一例。電容器14E係「第5電容器」之一例，且相對於電容器14C位於與電容器14B相反之側。於第1行之電容器14A~14F之中位於最靠+X方向側之電容器14F、與2個NAND13A、13B之中位於最靠-X方向側之NAND13A之間，設置有第1間隙g1。第1間隙g1係相對較寬地形成為供安裝下述溫度感測器16之區域。
第2行之電容器14G~14M係於Y方向上配置於基板10之中央部與第2側部26b之間。第2行之電容器14G~14M係以彼此相鄰之方式大致等間隔地沿X方向排列成1行。第2行之電容器14G~14M之各者係將正極端子14a朝向基板10之中央側、且將負極端子14b朝向基板10之第2側部26b側而配置。於本實施形態中，電容器14I係「第3電容器」之一例，且於Y方向上與電容器14B(第1電容器)排列。電容器14J係「第4電容器」之一例，且於Y方向上與電容器14C(第2電容器)排列。
於第2行之電容器14G~14M之中位於最靠+X方向側之電容器14M、與NAND13A之間，設置有第2間隙g2。於本實施形態中，X方向上之第2間隙g2之最大寬度W2小於X方向上之第1間隙g1之最大寬度W1。因此，第1行之電容器14A~14F與第2行之電容器14G~14M係於X方向上相互錯開地配置。
於第1行之電容器14A~14F與第2行之電容器14G~14M之間，設置有於X方向上延伸之第1空間S1。第1空間S1係於X方向上自安裝於第1面10a之電容器14之中最接近於控制器11之電容器14G起跨及最接近於NAND13A之電容器14M而呈直線狀地延伸。
另一方面，安裝於第2面10b之電容器14N~14Z被分為屬於第3行之電容器14N~14S、及屬於第4行之電容器14T~14Z。
第3行之電容器14N~14S係於Y方向上配置於基板10之中央部與第1側部26a之間。第3行之電容器14N~14S係以彼此相鄰之方式大致等間隔地沿X方向排列成1行。第3行之電容器14N~14S之各者係將正極端子14a朝向基板10之中央側、且將負極端子14b朝向基板10之第1側部26a側而配置。於本實施形態中，電容器14O係「第6電容器」之一例。電容器14P係「第7電容器」之一例。
於第3行之電容器14N~14S之中位於最靠+X方向側之電容器14S、與2個NAND13C、13D之中位於最靠-X方向側之NAND13C之間，設置有第3間隙g3。於本實施形態中，X方向上之第3間隙g3之最大寬度W3小於X方向上之第1間隙g1之最大寬度W1，且寬於X方向上之第2間隙g2之最大寬度W2。因此，第1行之電容器14A~14F與第3行之電容器14N~14S係於X方向上相互錯開地配置。換言之，第1行之電容器14A~14F之間之各者之間隙與第3行之電容器14N~14S之間之各者之間隙係X方向之位置不同。根據此種配置，基板10不易翹曲，能使半導體記憶裝置1之強度及可靠性提高。
第4行之電容器14T~14Z係於Y方向上配置於基板10之中央部與第2側部26b之間。第4行之電容器14T~14Z係以彼此相鄰之方式大致等間隔地沿X方向排列成1行。第4行之電容器14T~14Z之各者係將正極端子14a朝向基板10之中央側、且將負極端子14b朝向基板10之第2側部26b側而配置。
於第4行之電容器14T~14Z之中位於最靠+X方向側之電容器14Z、與NAND13C之間，設置有第3間隙g3。因此，第2行之電容器14G~14M與第4行之電容器14T~14Z係於X方向上相互錯開地配置。換言之，第2行之電容器14G~14M之間之各者之間隙與第4行之電容器14T~14Z之間之各者之間隙係X方向之位置不同。根據此種配置，基板10不易翹曲，能使半導體記憶裝置1之強度及可靠性提高。
於第3行之電容器14N~14S與第4行之電容器14T~14Z之間設置有於X方向上延伸之第2空間S2。第2空間S2係於X方向上自安裝於第2面10b之電容器14之中最接近於控制器11之電容器14T起跨及最接近於NAND13C之電容器14Z而呈直線狀地延伸。
複數個跨接元件15安裝於基板10之第3區域33。跨接元件15亦被稱為零歐姆電阻，且為與其他電子零件相比電阻較小之電子零件。跨接元件15係將相互分離之複數個導體部連接之連接零件之一例。跨接元件15例如為長方體狀之晶片零件(晶片電阻)，但並不限定於此。
複數個跨接元件15例如包含安裝於基板10之第1面10a之2個跨接元件15A、15B、及安裝於基板10之第2面10b之2個跨接元件15C、15D。於本實施形態中，跨接元件15A、15B配置於第1行之電容器14A~14F與第2行之電容器14G~14M之間之第1空間S1。另一方面，跨接元件15C、15D配置於第3行之電容器14N~14S與第4行之電容器14T~14Z之間之第2空間S2。再者，關於跨接元件15之作用將於下文敍述。
溫度感測器16配置於電容器14F與NAND13A之間之間隙g1。溫度感測器16係於複數個NAND13之中最接近於控制器11之NAND13A之附近之位置，測定基板10之溫度。溫度感測器16之測定結果被輸出至控制器11。控制器11係以利用溫度感測器16測定出之溫度控制在NAND13之動作保證溫度以下之方式，控制半導體記憶裝置1之動作速度。例如，控制器11於利用溫度感測器16所測得之溫度超過某閾值之情形時藉由使半導體記憶裝置1之動作速度降低而抑制控制器11之發熱，從而抑制NAND13之溫度超過動作保證溫度。
電源供給單元17、電容器充電放電控制電路18、及電容器電容測定電路19係於基板10之第1區域31中，設置於例如第2面10b。電源供給單元17例如包含電源電路晶片17a、及配置於電源電路晶片17a之附近之複數個電容器17b。電源電路晶片17a、電容器充電放電控制電路18、及電容器電容測定電路19例如分別為安裝於基板10之積體電路零件。
圖2係表示半導體記憶裝置1之功能構成之一部分之方塊圖。電源供給單元17係於自主機裝置對半導體記憶裝置1供給電力之情形時，自主機裝置接收電力(參照圖中之箭頭A)。電源供給單元17根據自主機裝置供給之電力產生所期望之電壓之電力，並將所產生之電力供給至半導體記憶裝置1之各部。例如，電源供給單元17對控制器11、DRAM12、NAND13等供給電力。
電容器充電放電控制電路18例如於半導體記憶裝置1之啟動時，使用自主機裝置供給之電力將複數個電容器14進行充電(參照圖中之箭頭B)。若電容器14之充電完成，則自主機裝置供給之電力僅被輸送至電源供給單元17。電容器充電放電控制電路18於自主機裝置向半導體記憶裝置1之電力供給預料外地斷開之情形時，以將儲存於複數個電容器14之電荷供給至電源供給單元17之方式使複數個電容器14放電(參照圖中之箭頭C)。電源供給單元17根據自電容器14供給之電力產生所期望之電壓之電力，並將所產生之電力供給至半導體記憶裝置1之各部。藉此，實現上述電源備份功能。
電容器電容測定電路19係於半導體記憶裝置1之啟動時、及其後以固定之週期測定複數個電容器14之靜電電容。電容器電容測定電路19之測定結果被輸出至控制器11。控制器11基於電容器電容測定電路19之測定結果，而監視電容器14之經年劣化或異常時之靜電電容降低。
其次，對半導體記憶裝置1之導體圖案22進行說明。圖3係表示半導體記憶裝置1之導體圖案22之一部分之圖。圖3中之上部表示基板10之第1面10a側。圖3中之下部表示基板10之第2面10b側。導體圖案22包含NAND電源圖案(未圖示)、電容器電源圖案42、接地圖案43、及配線圖案44。此處，為了方便說明，對電容器電源圖案42及接地圖案43施加影線。
NAND電源圖案電性連接於電源供給單元17及複數個NAND13，且將由電源供給單元17所產生之電力供給至複數個NAND13。NAND電源圖案自基板10之第1區域31通過第3區域33而延伸至第2區域32。
電容器電源圖案42電性連接於電源供給單元17及複數個電容器14。電容器電源圖案42於複數個電容器14被充電之情形時，將自主機裝置供給之電力供給至複數個電容器14。電容器電源圖案42於複數個電容器14放電之情形時，將自複數個電容器14放出之電力供給至電源供給單元17。以下，將電容器電源圖案42簡稱為「電源圖案42」。
電源圖案42包含第1至第6導體部51~56。第1至第6導體部51~56設置於基板10之第3區域33。第1至第6導體部51~56分別形成為平板狀。此處所謂之「平板狀」意指於X方向及Y方向之2個方向上具有擴展之形狀。
於本實施形態中，第1至第3導體部51~53於基板10之中設置於第1面10a側之表層。此處「表層」意指於基板10中設置有導體圖案22之若干層之中最接近於基板10之外部之層，亦包含由阻焊劑SR(參照圖5)覆蓋之層。第1至第3導體部51~53沿X方向排列成1行。第3導體部53相對於第2導體部52位於與第1導體部51相反之側。
第1導體部51於基板10中跨及相對於第1行之電容器14A、14B於Z方向上重疊之區域、及相對於第2行之電容器14G、14H、14I於Z方向上重疊之區域。例如，第1導體部51於Z方向上重疊於第1行之電容器14A、14B之正極端子14a，並且於Z方向上重疊於第2行之電容器14G、14H、14I之正極端子14a。第1行之電容器14A、14B之正極端子14a及第2行之電容器14G、14H、14I之正極端子14a係藉由焊料固定於第1導體部51之表面。藉此，第1導體部51電性連接於第1行之電容器14A、14B及第2行之電容器14G、14H、14I。
第2導體部52於基板10中跨及相對於第1行之電容器14C、14D於Z方向上重疊之區域、及相對於第2行之電容器14J、14K於Z方向上重疊之區域。例如，第2導體部52於Z方向上重疊於第1行之電容器14C、14D之正極端子14a，並且於Z方向上重疊於第2行之電容器14J、14K之正極端子14a。第1行之電容器14C、14D之正極端子14a及第2行之電容器14J、14K之正極端子14a係藉由焊料固定於第2導體部52之表面。藉此，第2導體部52電性連接於第1行之電容器14C、14D及第2行之電容器14J、14K。
第3導體部53於基板10中跨及相對於第1行之電容器14E、14F於Z方向上重疊之區域、及相對於第2行之電容器14L、14M於Z方向上重疊之區域。例如，第3導體部53於Z方向上重疊於第1行之電容器14E、14F之正極端子14a，並且於Z方向上重疊於第2行之電容器14L、14M之正極端子14a。第1行之電容器14E、14F之正極端子14a及第2行之電容器14L、14M之正極端子14a係藉由焊料固定於第3導體部53之表面。藉此，第3導體部53電性連接於第1行之電容器14E、14F及第2行之電容器14L、14M。
另一方面，第4至第6導體部54~56於基板10之中設置於第2面10b側之表層。即，第4至第6導體部54~56於Z方向上設置於與第1至第3導體部51~53不同之位置。第4至第6導體部54~56沿X方向排列成1行。第6導體部56相對於第5導體部55位於與第4導體部54相反之側。
第4導體部54於基板10中跨及相對於第3行之電容器14N、14O於Z方向上重疊之區域、及相對於第4行之電容器14T、14U、14V於Z方向上重疊之區域。例如，第4導體部54於Z方向上重疊於第3行之電容器14N、14O之正極端子14a，並且於Z方向上重疊於第4行之電容器14T、14U、14V之正極端子14a。第3行之電容器14N、14O之正極端子14a及第4行之電容器14T、14U、14V之正極端子14a係藉由焊料固定於第4導體部54之表面。藉此，第4導體部54電性連接於第3行之電容器14N、14O及第4行之電容器14T、14U、14V。
第5導體部55於基板10中跨及相對於第3行之電容器14P、14Q於Z方向上重疊之區域、及相對於第4行之電容器14W、14X於Z方向上重疊之區域。例如，第5導體部55於Z方向上重疊於第3行之電容器14P、14Q之正極端子14a，並且於Z方向上重疊於第4行之電容器14W、14X之正極端子14a。第3行之電容器14P、14Q之正極端子14a及第4行之電容器14W、14X之正極端子14a係藉由焊料固定於第5導體部55之表面。藉此，第5導體部55電性連接於第3行之電容器14P、14Q及第4行之電容器14W、14X。
第6導體部56於基板10中跨及相對於第3行之電容器14R、14S於Z方向上重疊之區域、及相對於第4行之電容器14Y、14Z於Z方向上重疊之區域。例如，第6導體部56於Z方向上重疊於第3行之電容器14R、14S之正極端子14a，並且於Z方向上重疊於第4行之電容器14Y、14Z之正極端子14a。第3行之電容器14R、14S之正極端子14a及第4行之電容器14Y、14Z之正極端子14a係藉由焊料固定於第6導體部56之表面。藉此，第6導體部56電性連接於第3行之電容器14R、14S及第4行之電容器14Y、14Z。
再者，關於第1至第6導體部51~56之細節及連接關係將於下文敍述。
接地圖案43具有第1至第4接地部61~64。第1至第4接地部61~64自基板10之第1區域31通過第3區域33而延伸至第2區域32。
例如，第1及第2接地部61、62於基板10之中設置於第1面10a側之表層。第1接地部61沿基板10之第1側部26a設置。第1接地部61於Z方向上重疊於第1行之電容器14A~14F之負極端子14b。第1行之電容器14A~14F之負極端子14b係藉由焊料固定於第1接地部61之表面。藉此，第1接地部61電性連接於第1行之電容器14A~14F。
第2接地部62沿基板10之第2側部26b設置。第2接地部62於Z方向上重疊於第2行之電容器14G~14M之負極端子14b。第2行之電容器14G~14M之負極端子14b係藉由焊料固定於第2接地部62之表面。藉此，第2接地部62電性連接於第2行之電容器14G~14M。
另一方面，第3及第4接地部63、64於基板10之中設置於第2面10b側之表層。第3接地部63沿基板10之第1側部26a設置。第3接地部63於Z方向上重疊於第3行之電容器14N~14S之負極端子14b。第3行之電容器14N~14S之負極端子14b係藉由焊料固定於第3接地部63之表面。藉此，第3接地部63電性連接於第3行之電容器14N~14S。
第4接地部64沿基板10之第2側部26b設置。第4接地部64於Z方向上重疊於第4行之電容器14T~14Z之負極端子14b。第4行之電容器14T~14Z之負極端子14b係藉由焊料固定於第4接地部64之表面。藉此，第4接地部64電性連接於第4行之電容器14T~14Z。
配線圖案44包含電性連接於控制器11及複數個NAND13之複數條信號線44a。信號線44a自基板10之第1區域31通過第3區域33而延伸至第2區域32。於本實施形態中，信號線44a通過相對於第1行之電容器14A~14F、第2行之電容器14G~14M、第3行之電容器14N~14S、及第4行之電容器14T~14Z中之任一者於Z方向上重疊之區域而於X方向上延伸。例如，信號線44a通過相對於第1行之電容器14A~14F、第2行之電容器14G~14M、第3行之電容器14N~14S、及第4行之電容器14T~14Z中之任一者、且相對於電容器14之正極端子14a與負極端子14b之間之部分於Z方向上重疊之區域而於X方向上延伸。根據此種構成，即便於設置有複數個電容器14之情形時，亦能夠將配線圖案44之至少一部分設置於基板10之表層。若能夠將配線圖案44之至少一部分設置於表層，則基板10之內層之配線佈局之自由度提高。
其次，對第1至第6導體部51~56之細節及連接關係進行說明。圖4A係將圖3中所示之由F4A線包圍之區域放大表示之俯視圖。如圖4A所示，第1導體部51與第2導體部52於X方向上相互分離。即，電源圖案42於第1導體部51與第2導體部52之間不具有導體。基板10於第1導體部51與第2導體部52之間具有非導體部71。非導體部71係「第1非導體部」之一例。非導體部71係由形成基板10之絕緣體之一部分形成。
非導體部71具有：第1部分71a，其相對於第1行之電容器14(例如電容器14B)於Z方向上重疊；及第1部分71b，其相對於第2行之電容器14(例如電容器14I)於Z方向上重疊。於本實施形態中，如上所述，第1行之電容器14A~14F與第2行之電容器14G~14M係於X方向上相互錯開。因此，非導體部71之第1部分71a與第2部分71b係於X方向上設置於彼此不同之位置。
於本實施形態中，第1導體部51與第2導體部52利用安裝於基板10之第1面10a之第1跨接元件15A電性連接。此處，各跨接元件15具有第1端子15a及第2端子15b(參照圖5)。例如，第1跨接元件15A之第1端子15a係利用焊料Q固定於第1導體部51之表面。第1跨接元件15A之第2端子15b係利用焊料Q固定於第2導體部52之表面。藉此，第1導體部51與第2導體部52經由第1跨接元件15A而相互電性連接。第1跨接元件15A能夠藉由將焊料Q熔融而自基板10卸除。若第1跨接元件15A自基板10被卸除，則第1導體部51與第2導體部52被電性絕緣。Y方向上之第1跨接元件15A之最大寬度h1較Y方向上之第1導體部51之最大寬度H1窄，且較Y方向上之第2導體部52之最大寬度H2窄。
於本實施形態中，第1跨接元件15A之一部分配置於第1行之電容器14B(第1電容器)與第2行之電容器14I(第3電容器)之間。此處，「跨接元件配置於電容器A與電容器B之間」意指於沿Z方向觀察基板10之狀態下，連結電容器A上之任意1點(例如圖1中之P1)與電容器B上之任意1點(例如圖1中之P2)之假想線與跨接元件於Z方向上重疊。該定義於第2至第4跨接元件15B~15D與其他電容器14之關係中亦相同。於本實施形態中，第1跨接元件15A之另一部分配置於第1行之電容器14C(第2電容器)與第2行之電容器14J(第4電容器)之間。
同樣地，第2導體部52與第3導體部53於X方向上相互分離。即，電源圖案42於第2導體部52與第3導體部53之間不具有導體。基板10於第2導體部52與第3導體部53之間具有非導體部72。非導體部72係由形成基板10之絕緣體之一部分形成。
於本實施形態中，第2導體部52與第3導體部53利用安裝於基板10之第1面10a之第2跨接元件15B電性連接。例如，第2跨接元件15B之第1端子15a係利用焊料Q固定於第2導體部52之表面。第2跨接元件15B之第2端子15b係利用焊料Q固定於第3導體部53之表面。藉此，第2導體部52與第3導體部53經由第2跨接元件15B而相互電性連接。第2跨接元件15B能夠藉由將焊料Q熔融而自基板10卸除。若第2跨接元件15B自基板10被卸除，則第2導體部52與第3導體部53被電性絕緣。Y方向上之第2跨接元件15B之最大寬度h2較Y方向上之第2導體部52之最大寬度H2窄，且較Y方向上之第3導體部53之最大寬度H3窄。
圖4B係將圖3中所示之由F4B線包圍之區域放大表示之俯視圖。如圖4B所示，第4導體部54與第5導體部55於X方向上相互分離。即，電源圖案42於第4導體部54與第5導體部55之間不具有導體。基板10於第4導體部54與第5導體部55之間具有非導體部73。非導體部73係「第2非導體部」之一例。非導體部73係由形成基板10之絕緣體之一部分形成。於本實施形態中，第1面10a側之非導體部71(第1非導體部)之至少一部分與第2面10b側之非導體部73(第2非導體部)之至少一部分於Z方向上相互重疊。但是，非導體部71與非導體部73之位置關係並不限於上述例，亦可於Z方向上彼此不重疊。
此處，於本實施形態中，第2行之電容器14G~14M與第4行之電容器14T~14Z於X方向上相互錯開。於本實施形態中，於以第2行之電容器14G~14M之中最接近於第1面10a側之非導體部71之電容器14I、及第4行之電容器14T~14Z之中最接近於第2面10b側之非導體部73之電容器14V作為各自之基準之情形時，非導體部71相對於電容器14I之+X方向側之緣部之位置、與非導體部73相對於電容器14V之+X方向側之緣部之位置不同。藉此，於第2行之電容器14G~14M與第4行之電容器14T~14Z於X方向上相互錯開之構成中，非導體部71之至少一部分與非導體部73之至少一部分於Z方向上相互重疊。
於本實施形態中，第4導體部54與第5導體部55利用安裝於基板10之第2面10b之第3跨接元件15C電性連接。例如，第3跨接元件15C之第1端子15a係利用焊料Q固定於第4導體部54之表面。第3跨接元件15C之第2端子15b係利用焊料Q固定於第5導體部55之表面。藉此，第4導體部54與第5導體部55經由第3跨接元件15C而相互電性連接。第3跨接元件15C能夠藉由將上述焊料熔融而自基板10卸除。若第3跨接元件15C自基板10被卸除，則第4導體部54與第5導體部55被電性絕緣。Y方向上之第3跨接元件15C之最大寬度h3較Y方向上之第4導體部54之最大寬度H4窄，且較Y方向上之第5導體部55之最大寬度H5窄。
於本實施形態中，第1跨接元件15A之至少一部分與第3跨接元件15C之至少一部分於Z方向上相互重疊。即，第1跨接元件15A與第3跨接元件15C之X方向及Y方向之位置為彼此大致相同之位置。但是，第1跨接元件15A與第3跨接元件15C之位置關係並不限於上述例，亦可於Z方向上彼此不重疊。
同樣地，第5導體部55與第6導體部56於X方向上相互分離。即，電源圖案42於第5導體部55與第6導體部56之間不具有導體。基板10於第5導體部55與第6導體部56之間具有非導體部74。非導體部74係由形成基板10之絕緣體之一部分形成。於本實施形態中，第1面10a側之非導體部72之至少一部分與第2面10b側之非導體部74之至少一部分於Z方向上相互重疊。但是，非導體部72與非導體部74之位置關係並不限於上述例，亦可於Z方向上彼此不重疊。
於本實施形態中，第5導體部55與第6導體部56利用安裝於基板10之第2面10b之第4跨接元件15D電性連接。例如，第4跨接元件15D之第1端子15a係利用焊料Q固定於第5導體部55之表面。第4跨接元件15D之第2端子15b係利用焊料Q固定於第6導體部56之表面。藉此，第5導體部55與第6導體部56經由第4跨接元件15D而相互電性連接。第4跨接元件15D能夠藉由將上述焊料熔融而自基板10卸除。若第4跨接元件15D自基板10被卸除，則第5導體部55與第6導體部56被電性絕緣。此處，Y方向之第4跨接元件15D之最大寬度h4較Y方向之第5導體部55之最大寬度H5窄，且較Y方向之第6導體部56之最大寬度H6窄。
於本實施形態中，第2跨接元件15B之至少一部分與第4跨接元件15D之至少一部分於Z方向上相互地重疊。於本實施形態中，第2跨接元件15B與第4跨接元件15D於X方向及Y方向上配置於大致相同之位置。但是，第2跨接元件15B與第4跨接元件15D之位置關係並不限於上述例，亦可於Z方向上彼此不重疊。
其次，對設置於基板10之通孔(via)81~83進行說明。如圖4A及圖4B所示，基板10具有複數個通孔81~83。於本案中所謂之「通孔」廣義上指將基板10之被分為複數個層而配置之導體彼此電性連接之連接部。「通孔」可為藉由在貫穿孔(through-hole)之內表面實施鍍覆而形成之通孔(貫穿通孔)，亦可為藉由在形成於各絕緣層之孔填充導體而形成之通孔(增層通孔)，亦可為其他種類之通孔。
複數個通孔81配置於在Z方向上重疊於第1導體部51及第4導體部54之區域。複數個通孔81係於基板10之內部於Z方向上延伸且將第1導體部51與第4導體部54電性連接。通孔81係「第1通孔」之一例。
複數個通孔82配置於在Z方向上重疊於第2導體部52及第5導體部55之區域。複數個通孔82係於基板10之內部於Z方向上延伸且將第2導體部52與第5導體部55電性連接。通孔82係「第2通孔」之一例。
複數個通孔83配置於在Z方向上重疊於第3導體部53及第6導體部56之區域。複數個通孔83係於基板10之內部於Z方向上延伸且將第3導體部53與第6導體部56電性連接。通孔83係「第3通孔」之一例。
於本實施形態中，第4導體部54電性連接於電源供給單元17。來自電源供給單元17之供給電力係於第1至第6導體部51~56之中首先供給至第4導體部54。自電源供給單元17供給至第4導體部54之電力之一部分通過第3跨接元件15C而供給至第5導體部55。供給至第5導體部55之電力之一部分通過第4跨接元件15D而供給至第6導體部56。另一方面，自電源供給單元17供給至第4導體部54之電力之一部分通過複數個通孔81而供給至第1導體部51。供給至第1導體部51之電力之一部分通過第1跨接元件15A而供給至第2導體部52。對於第2導體部52，亦通過複數個通孔82而自第5導體部55供給電力。供給至第2導體部52之電力之一部分通過第2跨接元件15B而供給至第3導體部53。對於第3導體部53，亦通過複數個通孔83而自第6導體部56供給電力。藉此，自電源供給單元17供給至第4導體部54之電力遍及第1至第6導體部51~56且自第1至第6導體部51~56供給至電容器14。
圖5係沿圖4中所示之F5-F5線之剖視圖。但是，於圖5中，模式性地表示通孔81、82之形狀等。如圖5所示，基板10例如具有第1至第3絕緣層85~87。第1至第3絕緣層85~87係於Z方向上積層。於第1絕緣層85與第2絕緣層86之間、及第2絕緣層86與第3絕緣層87之間設置有配線圖案44。
於本實施形態中，複數個通孔81於Z方向上貫通第1至第3絕緣層85~87，且連接於第1導體部51及第4導體部54。複數個通孔82於Z方向上貫通第1至第3絕緣層85~87，且連接於第2導體部52及第5導體部55。又，雖未圖示，但複數個通孔83於Z方向上貫通第1至第3絕緣層85~87，且連接於第3導體部53及第6導體部56。
圖6係表示複數個電容器14之電性連接關係之圖。於本實施形態中，複數個電容器14被分為第1至第3群G1~G3。第1群G1包含電性連接於第1導體部51之電容器14A、14B、14G、14H、14I、及電性連接於第4導體部54之電容器14N、14O、14T、14U、14V。第2群G2包含電性連接於第2導體部52之電容器14C、14D、14J、14K、及電性連接於第5導體部55之電容器14P、14Q、14W、14X。第3群G3包含電性連接於第3導體部53之電容器14E、14F、14L、14M、及電性連接於第6導體部56之電容器14R、14S、14Y、14Z。
第1群G1之複數個電容器14與第2群G2之複數個電容器14經由第1及第3跨接元件15A、15C而相互電性連接。第2群G2之複數個電容器14與第3群G3之複數個電容器14經由第2及第4跨接元件15B、15D而相互電性連接。第1至第3群G1~G3係於第1至第4跨接元件15A~15D自基板10被卸除之情形時相互電性絕緣。
其次，對與本實施形態之半導體記憶裝置1之熱相關之作用進行說明。圖7係模式性地表示自控制器11朝向NAND13之熱之流動之圖。圖7中之箭頭表示熱之移動。當半導體記憶裝置1動作時，半導體記憶裝置1所包含之零件之中，控制器11發熱最多。此處，電源圖案42係由金屬(例如銅箔)形成，而熱導率較高。因此，控制器11所發出之熱之一部分有經由存在於控制器11與NAND13之間之電源圖案42而自控制器11朝向NAND13移動之傾向。然而，於本實施形態中，電源圖案42係於X方向上分離為若干導體部51~56。因此，能夠利用導體部51~56被分離之部位抑制熱之移動，而自控制器11移動至NAND13之熱變少。
根據如以上般之構成之半導體記憶裝置1，能夠謀求NAND13之溫度上升之抑制。此處，作為比較例，考慮電源圖案42未分離成複數個導體部之構成。於該情形時，存在控制器11所發出之熱之一部分經由電源圖案42傳遞至NAND13，而導致NAND13之溫度上升之情形。於該情形時，控制器11進行以NAND13之溫度控制為動作保證溫度以下之方式，使半導體記憶裝置1之動作速度降低之處理。
又，於上述比較例之構成中，於複數個電容器14中之1個電容器14於開路模式或短路模式下發生故障之情形時，為了特定出發生故障之電容器14，必須將電容器14逐個自基板10依序卸除並進行檢查，解析作業之效率不佳。於最不順利之情況下，有時若不將所有電容器14卸除，便無法特定出發生故障之電容器14。
另一方面，於本實施形態中，構成電源圖案42之一部分之第1導體部51與第2導體部52係於X方向(熱之流動方向)上相互分離，並且藉由第1跨接元件15A而相互電性連接。根據此種構成，自控制器11朝向NAND13之熱不易自第1導體部51傳遞至第2導體部52，而能夠減少最終傳遞至NAND13之熱。藉此，能夠謀求半導體記憶裝置1之可靠性之提高。又，若能夠謀求NAND13之溫度上升之抑制，則能夠抑制產生降低半導體記憶裝置1之動作速度之需要，而一面保持半導體記憶裝置1之可靠性，一面維持半導體記憶裝置1之動作性能。藉此，能夠提高半導體記憶裝置1之商品性。
又，根據第1導體部51與第2導體部52利用第1跨接元件15A電性連接之構成，能夠藉由將第1跨接元件15A(於本實施形態中為第1跨接元件15A及第3跨接元件15B該兩者)自基板10卸除，而將第1導體部51與第2導體部52電性絕緣。因此，例如於複數個電容器14中之1個電容器14於開路模式或短路模式下發生故障之情形時，能夠藉由在第1導體部51與第2導體部52被電性絕緣之狀態下，檢測第1導體部51與接地圖案43之間、或第2導體部52與接地圖案43之間之導通狀態，而對第1群G1及第2群G2中之哪個群中包含發生故障之電容器14進行篩選。藉此，與針對全部電容器14將電容器14逐個自基板10依序卸除並進行檢查之情形相比，能夠謀求特定出發生故障之電容器14之作業之高效化。其結果為，能夠謀求解析作業之高效化。
於本實施形態中，第1跨接元件15A係使用焊料Q而固定於基板10，且能夠藉由將焊料Q熔融而自基板10卸除。根據此種構成，能夠將第1跨接元件15A自基板10容易地卸除。藉此，能夠容易地產生第1導體部51與第2導體部52被電性絕緣之狀態。藉此，能夠謀求解析作業之進一步之高效化。又，於本實施形態中，第1跨接元件15A配置於在第1行之電容器14A~14F與第2行之電容器14G~14M之間於X方向上延伸之第1空間S1。根據此種構成，能夠將焊鐵等工具容易地靠近第1跨接元件15A之兩側，因此變得能夠實現卸除第1跨接元件15A之作業之進一步之高效化。
就另一觀點而言，第1跨接元件15A之至少一部分配置於第1行之電容器14與第2行之電容器14之間。根據此種構成，即便為設置第1跨接元件15A之構成，亦能夠抑制基板10之大型化。
於本實施形態中，Y方向上之第1跨接元件15A之最大寬度h1較Y方向上之第1導體部51之最大寬度H1窄，且較Y方向上之第2導體部52之最大寬度H2窄。根據此種構成，能夠進而抑制自第1導體部51向第2導體部52之熱之移動。藉此，能夠謀求NAND13之溫度上升之進一步之抑制。
於本實施形態中，電源圖案42進而包含第3導體部53。而且，第2導體部52與第3導體部53於X方向上相互分離，並且藉由第2跨接元件15B而相互電性連接。根據此種構成，不僅於第1導體部51與第2導體部52之交界部，而且於第2導體部52與第3導體部53之交界部亦變得不易傳遞熱。其結果為，能夠謀求NAND13之溫度上升之進一步之抑制。
於本實施形態中，基板10具有：非導體部71，其位於第1導體部51與第2導體部52之間；及非導體部73，其位於第4導體部54與第5導體部55之間。而且，非導體部71之至少一部分與非導體部73之至少一部分於Z方向上相互重疊。根據此種構成，能夠抑制移動至第1導體部51與第2導體部52之交界部之附近之熱之一部分通過第4導體部54或第5導體部55而移動至第2導體部52。藉此，熱更確實地變得不易自第1導體部51傳遞至第2導體部52，而能夠謀求NAND13之溫度上升之進一步之抑制。
於本實施形態中，基板10進而具有將第1導體部51與第4導體部54電性連接之通孔81。根據此種構成，即便存在第1及第3跨接元件15A、15C中之任一者之電阻值因某些原因而高於設計值之情形，亦能夠將於第1導體部51中流動之電流之大小及於第4導體部54中流動之電流之大小根據第1及第3跨接元件15A、15C之電阻值之大小關係而精確化。藉此，能夠減少於電阻值較大之跨接元件15中流動之電流之量，而減少因第1及第3跨接元件15A、15C而產生之損失。
(第2實施形態) 其次，對第2實施形態進行說明。本實施形態係於設置有通孔81，另一方面未設置通孔82、83之點與第1實施形態不同。再者，除以下進行說明以外之構成係與第1實施形態相同。
圖8A係表示基板10之第1面10a側之導體圖案22之一部分的俯視圖。圖8B係表示基板10之第2面10b側之導體圖案22之一部分的俯視圖。於本實施形態中，複數個通孔81設置於相對於第1導體部51及第4導體部54於Z方向上重疊之區域。另一方面，未設置將第2導體部52與第5導體部55電性連接之通孔82、及將第3導體部53與第6導體部56電性連接之通孔83。因此，於將第1至第4跨接元件15A~15D自基板10卸除之情形時，第2導體部52與第5導體部55相互電性絕緣，第3導體部53與第6導體部56相互電性絕緣。
圖9係表示本實施形態之複數個電容器14之電性連接關係之圖。如圖9所示，複數個電容器14被分為第1至第5群G1~G5。第1群G1包含電性連接於第1導體部51之電容器14A、14B、14G、14H、14I、及電性連接於第4導體部54之電容器14N、14O、14T、14U、14V。第2群G2包含電性連接於第2導體部52之電容器14C、14D、14J、14K。第3群G3包含電性連接於第3導體部53之電容器14E、14F、14L、14M。第4群G4包含電性連接於第5導體部55之電容器14P、14Q、14W、14X。第5群G5包含電性連接於第6導體部56之電容器14R、14S、14Y、14Z。
第1群G1之複數個電容器14與第2群G2之複數個電容器14經由第1跨接元件15A而相互電性連接。第2群G2之複數個電容器14與第3群G3之複數個電容器14經由第2跨接元件15B而相互電性連接。第1群G1之複數個電容器14與第4群G4之複數個電容器14經由第3跨接元件15C而相互電性連接。第4群G4之複數個電容器14與第5群G5之複數個電容器14經由第4跨接元件15D而相互電性連接。第1至第5群G1~G5係於第1至第4跨接元件15A~15D自基板10被卸除之情形時相互電性絕緣。
根據此種構成，於電容器14發生故障之情形時，能夠藉由將第1至第4跨接元件15A~15D自基板10卸除，而將複數個電容器14分為5個群G1~G5。藉此，能夠進而細緻地篩選出包含發生故障之電容器14之群。其結果為，能夠謀求解析作業之進一步之高效化。
(第3實施形態) 其次，對第3實施形態進行說明。本實施形態係於第6導體部56經由1個跨接元件15D而電性連接於第4導體部54之點與第1實施形態不同。再者，除以下進行說明以外之構成係與第1實施形態相同。
圖10A係表示基板10之第1面10a側之導體圖案22之一部分的俯視圖。圖10B係表示基板10之第2面10b側之導體圖案22之一部分的俯視圖。於本實施形態中，電源圖案42具有自第4導體部54分支之延長部91。延長部91延伸至第6導體部56之附近。
於本實施形態中，第4跨接元件15D之第1端子15a係利用焊料Q固定於延長部91之表面。藉此，第6導體部56經由第4跨接元件15D及延長部91而電性連接於第4導體部54。換言之，第6導體部56不經由第5導體部55及第3跨接元件15C地電性連接於第4導體部54。
圖11係表示本實施形態之複數個電容器14之電性連接關係之圖。如圖11所示，複數個電容器14係與第1實施形態同樣地被分為第1至第3群G1~G3。於本實施形態中，第1群G1之複數個電容器14與第3群G3之複數個電容器14經由第4跨接元件15D而相互電性連接。
此處，跨接元件15之電阻值足夠小，但並非完全為零。因此，於第1實施形態之構成中，第3導體部53經由2個跨接元件15A、15B而電性連接於第1導體部51。同樣地，第6導體部56經由2個跨接元件15C、15D而電性連接於第4導體部54。因此，於電源圖案42中流動之電流於在2個跨接元件15A、15B(或2個跨接元件15C、15D)中流動之過程中產生雖微少但亦存在之損失。
另一方面，於本實施形態中，第6導體部56經由1個跨接元件15D而電性連接於第4導體部54。根據此種構成，能夠減少電流流經之跨接元件15之數量，而能夠謀求損失之減少。
(第4實施形態) 其次，對第4實施形態進行說明。本實施形態係於接地圖案43具有於X方向上相互分離之複數個導體部101~106之點與第1實施形態不同。再者，除以下進行說明以外之構成係與第1實施形態相同。
圖12A係表示基板10之第1面10a側之導體圖案22之一部分的俯視圖。圖12B係表示基板10之第2面10b側之導體圖案22之一部分的俯視圖。於本實施形態中，第1及第2接地部61、62之各者包含第1至第3導體部101~103。第1至第3導體部101~103設置於基板10之第3區域33。第1至第3導體部101~103係於X方向上排列。第3導體部103相對於第2導體部102位於與第1導體部101相反之側。
若針對第1接地部61進行說明，則第1導體部101於Z方向上重疊於第1行之電容器14A、14B之負極端子14b。例如，第1行之電容器14A、14B之負極端子14b係藉由焊料固定於第1導體部101之表面。藉此，第1導體部101電性連接於第1行之電容器14A、14B。同樣地，第2導體部102於Z方向上重疊於第1行之電容器14C、14D之負極端子14b。例如，第1行之電容器14C、14D之負極端子14b係藉由焊料固定於第2導體部102之表面。藉此，第2導體部102電性連接於第1行之電容器14C、14D。第3導體部103於Z方向上重疊於第1行之電容器14E、14F之負極端子14b。例如，第1行之電容器14E、14F之負極端子14b係藉由焊料固定於第3導體部103之表面。藉此，第3導體部103電性連接於第1行之電容器14E、14F。
再者，關於針對第2接地部62之說明，只要於上述說明中，將「第1行之電容器14A、14B」改稱為「第2行之電容器14G、14H、14I」，將「第1行之電容器14C、14D」改稱為「第2行之電容器14J、14K」，將「第1行之電容器14E、14F」改稱為「第2行之電容器14L、14M」即可。
於本實施形態中，第3及第4接地部63、64之各者包含第4至第6導體部104~106。第4至第6導體部104~106設置於基板10之第3區域33。第4至第6導體部104~106係於X方向上排列。第6導體部106相對於第5導體部105位於與第4導體部104相反之側。
再者，關於針對第3及第4接地部63、64之說明，只要於針對第1接地部61之上述說明中，將「第1行之電容器14A、14B」改稱為「第3行之電容器14N、14O」或「第4行之電容器14T、14U、14V」，將「第1行之電容器14C、14D」改稱為「第3行之電容器14P、14Q」或「第4行之電容器14W、14X」，將「第1行之電容器14E、14F」改稱為「第3行之電容器14R、14S」或「第4行之電容器14Y、14Z」即可。
於本實施形態中，第1導體部101與第2導體部102利用第1跨接元件15A電性連接。第2導體部102與第3導體部103利用第2跨接元件15B電性連接。第4導體部104與第5導體部105利用第3跨接元件15C電性連接。第5導體部105與第6導體部106利用第4跨接元件15D電性連接。
於本實施形態中，電源圖案42於X方向上未分離為複數個導體部，而是於供安裝所有電容器14之區域中連續地延伸。但是，電源圖案42亦可與第1實施形態同樣地於X方向上分離為複數個導體部51~56，且導體部51~56利用跨接元件15電性連接。
根據此種構成，因與第1實施形態相同之原因而變得熱不易自控制器11傳遞至NAND13。藉此，能夠謀求半導體記憶裝置1之可靠性之提高。又，根據本實施形態之構成，能夠藉由將第1至第4跨接元件15A~15D自基板10卸除，而於第1至第3群G1~G3之中篩選包含發生故障之電容器14之群。藉此，能夠謀求解析作業之高效化。
(第5實施形態) 其次，對第5實施形態進行說明。本實施形態係於代替跨接元件15A~15D而利用作為導體圖案22之一部分之連接部111~114連接複數個導體部51~56之點與第1實施形態不同。再者，除以下進行說明以外之構成係與第1實施形態相同。
圖13A係表示基板10之第1面10a側之導體圖案22之一部分的俯視圖。圖13B係表示基板10之第2面10b側之導體圖案22之一部分的俯視圖。於本實施形態中，未設置第1至第4跨接元件15A~15D。於本實施形態中，電源圖案42具有第1至第4連接部111~114。第1及第2連接部111、112例如藉由與第1至第3導體部51~53相同之製造步驟形成。第3及第4連接部113、114例如藉由與第4至第6導體部54~56相同之製造步驟形成。
第1連接部111於基板10之中設置於第1面10a側之表層。第1連接部111位於第1導體部51與第2導體部52之間且連接第1導體部51與第2導體部52。藉此，第1導體部51與第2導體部52利用第1連接部111電性連接。Y方向上之第1連接部111之最大寬度k1較Y方向上之第1導體部51之最大寬度H1窄，且較Y方向上之第2導體部52之最大寬度H2窄。
第2連接部112於基板10之中設置於第1面10a側之表層。第2連接部112位於第2導體部52與第3導體部53之間且將第2導體部52與第3導體部53連接。藉此，第2導體部52與第3導體部53利用第2連接部112電性連接。Y方向上之第2連接部112之最大寬度k2較Y方向上之第2導體部52之最大寬度H2窄，且較Y方向上之第3導體部53之最大寬度H3窄。
第3連接部113於基板10之中設置於第2面10b側之表層。第3連接部113位於第4導體部54與第5導體部55之間且將第4導體部54與第5導體部55連接。藉此，第4導體部54與第5導體部55利用第3連接部113電性連接。Y方向上之第3連接部113之最大寬度k3較Y方向上之第4導體部54之最大寬度H4窄，且較Y方向上之第5導體部55之最大寬度H5窄。
第4連接部114於基板10之中設置於第2面10b側之表層。第4連接部114位於第5導體部55與第6導體部56之間且將第5導體部55與第6導體部56連接。藉此，第5導體部55與第6導體部56利用第4連接部114電性連接。Y方向上之第4連接部114之最大寬度k4較Y方向上之第5導體部55之最大寬度H5窄，且較Y方向上之第6導體部56之最大寬度H6窄。
根據此種構成，因與第1實施形態相同之原因而熱不易自控制器11傳遞至NAND13。藉此，能夠謀求半導體記憶裝置1之可靠性之提高。
以上，對若干實施形態進行了說明。但是，實施形態並不限定於上述例。例如，上述實施形態亦可相互組合而實現。又，NAND13之數量、電容器14之種類及數量、跨接元件15之種類及數量等並不限定於上述例。電源圖案42亦可代替設置於基板10之表層之情形，而設置於基板10之內層。於該情形時，於基板10之表層設置電性連接於電源圖案42之焊墊，且電容器14利用焊料而固定於上述焊墊。於該情形時，上述焊墊相當於導體圖案22之一部分。又，實施形態中標註於各構件之名稱之「第1」、「第2」等名稱係為了方便說明而標註者，亦可適當重新標註。
根據以上說明之至少一個實施形態，能夠藉由具有導體圖案相互分離之複數個導體部，而謀求可靠性之提高。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他各種形態實施，能於不脫離發明之主旨之範圍內進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案係享有以日本專利申請案2017-238103號(申請日：2017年12月12日)作為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置10‧‧‧基板10a‧‧‧第1面10b‧‧‧第2面11‧‧‧控制器12‧‧‧DRAM13‧‧‧NAND(半導體記憶體零件)13A‧‧‧NAND13B‧‧‧NAND13C‧‧‧NAND13D‧‧‧NAND14‧‧‧電容器14A~14F‧‧‧第1行之電容器14G~14M‧‧‧第2行之電容器14N~14S‧‧‧第3行之電容器14T~14Z‧‧‧第4行之電容器14a‧‧‧正極端子14b‧‧‧負極端子15‧‧‧跨接元件15A‧‧‧第1跨接元件15B‧‧‧第2跨接元件15C‧‧‧第3跨接元件15D‧‧‧第4跨接元件15a‧‧‧第1端子15b‧‧‧第2端子16‧‧‧溫度感測器17‧‧‧電源供給單元17a‧‧‧電源電路晶片17b‧‧‧電容器18‧‧‧電容器充電放電控制電路19‧‧‧電容器電容測定電路21‧‧‧絕緣體22‧‧‧導體圖案23a‧‧‧第1端部23b‧‧‧第2端部24‧‧‧端子部24a‧‧‧端子26a‧‧‧第1側部26b‧‧‧第2側部31‧‧‧第1區域32‧‧‧第2區域33‧‧‧第3區域42‧‧‧電源圖案43‧‧‧接地圖案44‧‧‧配線圖案44a‧‧‧信號線51~56‧‧‧導體部61‧‧‧第1接地部62‧‧‧第2接地部63‧‧‧第3接地部64‧‧‧第4接地部71~74‧‧‧非導體部71a‧‧‧第1部分71b‧‧‧第2部分81‧‧‧通孔82‧‧‧通孔83‧‧‧通孔85‧‧‧第1絕緣層86‧‧‧第2絕緣層87‧‧‧第3絕緣層91‧‧‧延長部101~106‧‧‧導體部111~114‧‧‧連接部A‧‧‧箭頭B‧‧‧箭頭C‧‧‧箭頭F4A‧‧‧線F4B‧‧‧線g1‧‧‧第1間隙g2‧‧‧第2間隙g3‧‧‧第3間隙H1‧‧‧最大寬度H2‧‧‧最大寬度H3‧‧‧最大寬度H4‧‧‧最大寬度H5‧‧‧最大寬度H6‧‧‧最大寬度h1‧‧‧最大寬度h2‧‧‧最大寬度h3‧‧‧最大寬度h4‧‧‧最大寬度k1‧‧‧最大寬度k2‧‧‧最大寬度k3‧‧‧最大寬度k4‧‧‧最大寬度P1‧‧‧點P2‧‧‧點Q‧‧‧焊料S1‧‧‧第1空間S2‧‧‧第2空間SR‧‧‧阻焊劑W1‧‧‧最大寬度W2‧‧‧最大寬度W3‧‧‧最大寬度+X‧‧‧方向-X‧‧‧方向+Y‧‧‧方向-Y‧‧‧方向+Z‧‧‧方向-Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之圖。 圖2係表示第1實施形態之半導體記憶裝置之功能構成之一部分的方塊圖。 圖3係表示第1實施形態之半導體記憶裝置之導體圖案之一部分的圖。 圖4A係將圖3中所示之由F4A線包圍之區域放大表示之俯視圖。 圖4B係將圖3中所示之由F4B線包圍之區域放大表示之俯視圖。 圖5係圖4中所示之半導體記憶裝置之沿F5-F5線之剖視圖。 圖6係表示第1實施形態之複數個電容器之電性連接關係之圖。 圖7係模式性地表示自第1實施形態之控制器朝向NAND(Not-And，反及)之熱之流動的圖。 圖8A係表示第2實施形態之基板之第1面側之導體圖案之一部分的俯視圖。 圖8B係表示第2實施形態之基板之第2面側之導體圖案之一部分的俯視圖。 圖9係表示第2實施形態之複數個電容器之電性連接關係之圖。 圖10A係表示第3實施形態之基板之第1面側之導體圖案之一部分的俯視圖。 圖10B係表示第3實施形態之基板之第2面側之導體圖案之一部分的俯視圖。 圖11係表示第3實施形態之複數個電容器之電性連接關係之圖。 圖12A係表示第4實施形態之基板之第1面側之導體圖案之一部分的俯視圖。 圖12B係表示第4實施形態之基板之第2面側之導體圖案之一部分的俯視圖。 圖13A係表示第5實施形態之基板之第1面側之導體圖案之一部分的俯視圖。 圖13B係表示第5實施形態之基板之第2面側之導體圖案之一部分的俯視圖。
10‧‧‧基板
10a‧‧‧第1面
10b‧‧‧第2面
11‧‧‧控制器
12‧‧‧DRAM
13A‧‧‧NAND
13B‧‧‧NAND
13C‧‧‧NAND
13D‧‧‧NAND
14A~14F‧‧‧第1行之電容器
14G~14M‧‧‧第2行之電容器
14N~14S‧‧‧第3行之電容器
14T~14Z‧‧‧第4行之電容器
14a‧‧‧正極端子
14b‧‧‧負極端子
17‧‧‧電源供給單元
18‧‧‧電容器充電放電控制電路
22‧‧‧導體圖案
26a‧‧‧第1側部
26b‧‧‧第2側部
31‧‧‧第1區域
32‧‧‧第2區域
33‧‧‧第3區域
42‧‧‧電源圖案
43‧‧‧接地圖案
44‧‧‧配線圖案
44a‧‧‧信號線
51~56‧‧‧導體部
61‧‧‧第1接地部
62‧‧‧第2接地部
63‧‧‧第3接地部
64‧‧‧第4接地部
F4A‧‧‧線
F4B‧‧‧線
+X‧‧‧方向
-X‧‧‧方向
+Y‧‧‧方向
-Y‧‧‧方向

Claims (17)

  1. 一種半導體記憶裝置，其具備：基板，其具有第1區域、第2區域、及位於上述第1區域與上述第2區域之間之第3區域，並且具有導體圖案；控制器，其安裝於上述第1區域；半導體記憶體零件，其安裝於上述第2區域，且由上述控制器控制；第1及第2電容器，其等安裝於上述第3區域，且於自上述第1區域朝向上述第2區域之第1方向上排列；及第1跨接(jumper)元件，其安裝於上述第3區域；且上述導體圖案包含：第1導體部，其於上述基板之厚度方向上與上述第1電容器之至少一部分重疊且電性連接於上述第1電容器；及第2導體部，其於上述基板之厚度方向上與上述第2電容器之至少一部分重疊且電性連接於上述第2電容器；上述第1導體部與上述第2導體部於上述第1方向上相互分離，並且藉由上述第1跨接元件而相互電性連接。
  2. 如請求項1之半導體記憶裝置，其中上述第1跨接元件係使用焊料而固定於上述基板之表面。
  3. 如請求項1之半導體記憶裝置，其中與上述第1方向交叉之第2方向上之上述第1跨接元件之最大寬度較上述第2方向上之上述第1導體部之最大寬度窄，且較上述第2方向上之上述 第2導體部之最大寬度窄。
  4. 如請求項1之半導體記憶裝置，其進而具備第3電容器，該第3電容器於與上述第1方向交叉之第2方向上與上述第1電容器排列，上述第1導體部於上述基板中跨及相對於上述第1電容器之至少一部分於上述基板之厚度方向上重疊之區域、及相對於上述第3電容器之至少一部分於上述基板之厚度方向上重疊之區域，且電性連接於上述第3電容器。
  5. 如請求項4之半導體記憶裝置，其中上述第1跨接元件之至少一部分配置於上述第1電容器與上述第3電容器之間。
  6. 如請求項5之半導體記憶裝置，其進而具備第4電容器，該第4電容器於上述第2方向上與上述第2電容器排列，上述第2導體部於上述基板中跨及相對於上述第2電容器之至少一部分於上述基板之厚度方向上重疊之區域、及相對於上述第4電容器之至少一部分於上述基板之厚度方向上重疊之區域，且電性連接於上述第4電容器。
  7. 如請求項6之半導體記憶裝置，其中 上述第1跨接元件之另一部分配置於上述第2電容器與上述第4電容器之間。
  8. 如請求項1之半導體記憶裝置，其進而具備：第5電容器，其安裝於上述第3區域，且相對於上述第2電容器於上述第1方向上配置於與上述第1電容器相反之側；及第2跨接元件，其安裝於上述第3區域；且上述導體圖案進而包含第3導體部，該第3導體部於上述基板之厚度方向上與上述第5電容器之至少一部分重疊且電性連接於上述第5電容器，上述第2導體部與上述第3導體部於上述第1方向上相互分離，並且藉由上述第2跨接元件而相互電性連接。
  9. 如請求項1之半導體記憶裝置，其進而具備：第6及第7電容器，其等安裝於上述第3區域；及第3跨接元件，其安裝於上述第3區域；且上述基板具有：第1面，其安裝有上述第1及第2電容器、及上述第1跨接元件；及第2面，其位於與上述第1面相反之側，且安裝有上述第6及第7電容器、以及上述第3跨接元件；上述導體圖案進而包含在上述基板之厚度方向上分別設置於與上述第1及第2導體部不同之位置之第4導體部及第5導體部，該第4導體部於上述基板之厚度方向上與上述第6電容器之至少一部分重疊且電性連接於上述第6電容器，該第5導體部於上述基板之厚度方向上與上述第7電容器之至少一部分重疊且電性連接於上述第7電容器， 上述第4導體部與上述第5導體部於上述第1方向上相互分離，並且藉由上述第3跨接元件而相互電性連接。
  10. 如請求項9之半導體記憶裝置，其中上述基板具有：第1非導體部，其位於上述第1導體部與上述第2導體部之間；及第2非導體部，其位於上述第4導體部與上述第5導體部之間；且上述第1非導體部之至少一部分與上述第2非導體部之至少一部分於上述基板之厚度方向上相互重疊。
  11. 如請求項9之半導體記憶裝置，其中上述第1跨接元件之至少一部分與上述第3跨接元件之至少一部分於上述基板之厚度方向上相互重疊。
  12. 如請求項9之半導體記憶裝置，其中上述基板進而具有第1通孔(via)，該第1通孔於上述基板之厚度方向上延伸且將上述第1導體部與上述第4導體部電性連接。
  13. 如請求項12之半導體記憶裝置，其中上述基板進而具有第2通孔，該第2通孔於上述基板之厚度方向上延伸且將上述第2導體部與上述第5導體部電性連接。
  14. 一種半導體記憶裝置，其具備： 基板，其具有第1區域、第2區域、及位於上述第1區域與上述第2區域之間之第3區域，並且具有導體圖案；控制器，其安裝於上述第1區域；半導體記憶體零件，其安裝於上述第2區域，且由上述控制器控制；及第1及第2電容器，其等安裝於上述第3區域，且於自上述第1區域朝向上述第2區域之第1方向上排列；且上述導體圖案包含：第1導體部，其於上述基板之厚度方向上與上述第1電容器之至少一部分重疊且電性連接於上述第1電容器；第2導體部，其於上述基板之厚度方向上與上述第2電容器之至少一部分重疊且電性連接於上述第2電容器；及連接部，其位於上述第1導體部與上述第2導體部之間且將上述第1導體部與上述第2導體部連接；與上述第1方向交叉之第2方向上之上述連接部之最大寬度較上述第2方向上之上述第1導體部之最大寬度窄，且較上述第2方向上之上述第2導體部之最大寬度窄。
  15. 如請求項14之半導體記憶裝置，其進而具備第3電容器，該第3電容器於上述第2方向上與上述第1電容器排列，上述第1導體部於上述基板中跨及相對於上述第1電容器之至少一部分於上述基板之厚度方向上重疊之區域、及相對於上述第3電容器之至少一部分於上述基板之厚度方向上重疊之區域，且電性連接於上述第3電容器。
  16. 如請求項15之半導體記憶裝置，其進而具備第4電容器，該第4電容器於上述第2方向上與上述第2電容器排列，上述第2導體部於上述基板中跨及相對於上述第2電容器之至少一部分於上述基板之厚度方向上重疊之區域、及相對於上述第4電容器之至少一部分於上述基板之厚度方向上重疊之區域，且電性連接於上述第4電容器。
  17. 一種半導體記憶裝置，其具備：基板，其具有第1區域、第2區域、及位於上述第1區域與上述第2區域之間之第3區域，並且具有導體圖案；控制器，其安裝於上述第1區域；半導體記憶體零件，其安裝於上述第2區域，且由上述控制器控制；第1及第2電容器，其等安裝於上述第3區域，且於自上述第1區域朝向上述第2區域之第1方向上排列；及第1跨接元件，其安裝於上述第3區域，且可自上述基板卸除；且上述導體圖案包含：第1導體部，其電性連接於上述第1電容器；及第2導體部，其電性連接於上述第2電容器；上述第1導體部與上述第2導體部於上述第1方向上相互分離，並且藉由上述第1跨接元件而相互電性連接。
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