CN108987364B - 电子装置及其电路基板 - Google Patents
电子装置及其电路基板 Download PDFInfo
- Publication number
- CN108987364B CN108987364B CN201710400011.2A CN201710400011A CN108987364B CN 108987364 B CN108987364 B CN 108987364B CN 201710400011 A CN201710400011 A CN 201710400011A CN 108987364 B CN108987364 B CN 108987364B
- Authority
- CN
- China
- Prior art keywords
- contact
- pattern
- circuit substrate
- signal
- electronic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
- H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种电子装置及其电路基板。电子装置用以配合一电子封装元件运作。电子封装元件具有一预定的接触垫阵列,接触垫阵列包括多个第一接触垫,且电子装置包括电路基板以及设置于电路基板上的主控元件。电路基板包括多个贯穿电路基板的导电柱。多个导电柱包括多个对应于第一接触垫的位置而排列的第一导电柱。主控元件与电子封装元件分别设置于电路基板的两相反侧,电子封装元件在电路基板的厚度方向上与主控元件重叠。主控元件包括一讯号接点阵列,讯号接点阵列包括多个第一讯号接点,且第一讯号接点通过相对应的第一导电柱以电性连接相对应的第一接触垫。藉此,可简化电路基板的线路设计,以降低因布线过多或过密而造成的串扰。
Description
技术领域
本发明涉及一种电子装置及其电路基板,特别是涉及一种用于简化线路复杂度的电子装置及其电路基板。
背景技术
现有的电子装置通常包括电路板、设置于电路板上的积体电路元件以及至少一个电子元件。在现有的电子装置中,积体电路元件和电子元件是组装在电路板的相同侧,并通过电路板上的多个线路层电性连接。
目前,部分电子元件,如:动态随机存取记忆体(Dynamic Random Access Memory,DRAM),的电气接点具有预定的规范。积体电路元件的电气接点以及电路板的走线,必须对应预定的电子元件的电气接点来设计。随着对传输速率与品质的要求越来越高,电子元件的电气接点设置越来越多。另外,随着电子装置的体积逐渐缩减,积体电路元件的电气接点以及电路板的线路布局为了配合多种电子元件而越来越密集复杂。
然而,电路板上的线路密集度以及复杂度越高,在电子装置运作时,越容易受到电磁干扰或者是产生串音干扰(crosstalk)。另外,连接于积体电路以及电子元件之间的线路过长,也会增加电信号传导的损耗。
发明内容
本发明所要解决的技术问题在于,针对现有技术的不足提供一种电子装置及其电路基板,可简化电路基板的线路复杂度,从而降低串音干扰。
为了解决上述的技术问题,本发明所采用的其中一技术方案是,提供一种电子装置,其用以配合一电子封装元件运作。电子封装元件具有一预定的接触垫阵列,接触垫阵列包括多个第一接触垫,且电子装置包括电路基板以及设置于电路基板上的主控元件。电路基板包括多个贯穿电路基板的导电柱,其中,多个导电柱包括多个对应于第一接触垫的位置而排列的第一导电柱。主控元件设置于电路基板的一侧,且包括一讯号接点阵列。讯号接点阵列包括多个第一讯号接点,以使电子封装元件设置在电路基板的另一侧时,电子封装元件在电路基板的厚度方向上与主控元件至少一部分重叠,且第一讯号接点通过相对应的第一导电柱以电性连接相对应的第一接触垫。
为了解决上述的技术问题,本发明所采用的另外一技术方案是,提供一种电路基板,用以使设置于其上的一主控元件及一电子封装元件电性连接。电子封装元件具有一预定的接触垫阵列,接触垫阵列包括多个第一接触垫,且多个第一接触垫形成一第一接触垫图案。电路基板具有一用以设置主控元件的第一面、一与第一面相反且用以设置电子封装元件的第二面、多个贯穿电路基板的通孔以及多个第一导电柱。位于电路基板的一预定配置区内的多个通孔被定义为第一通孔,且多个第一导电柱分别位于多个第一通孔内。第一通孔在第一面与第二面分别形成一第一图案与第二图案,且第二图案是所述第一接触垫图案的镜射图案。
本发明的其中一有益效果在于,本发明所提供的电子装置及其电路基板,其能通过"使主控元件的讯号接点阵列所形成的讯号接点图案的局部图案,为电子封装元件的接触垫阵列所形成的接触垫图案的局部图案的镜射图案"的技术方案,可简化电路基板的线路设计,以降低因布线过多或过密而造成的串扰。
为使能更进一步了解本发明的特征及技术内容,请参阅以下有关本发明的详细说明与附图,然而所提供的附图仅用于提供参考与说明,并非用来对本发明加以限制。
附图说明
图1为本发明一实施例的电子装置及电子封装元件的局部剖面示意图。
图2为图1所示的实施例的电子装置及电子封装元件的局部平面分解图。
图3为本发明另一实施例的电子装置及电子封装元件的局部放大图。
图4为本发明再一实施例的电子装置及电子封装元件的局部放大图。
图5为本发明又一实施例的电子装置及电子封装元件的局部放大图。
图6为本发明另一实施例的电子装置及电子封装元件的局部剖面示意图。
图7为图6所示的实施例的电子装置及电子封装元件的局部平面分解图。
【符号说明】
电子封装元件 1
接触垫阵列 10
第一下方区域 A1
第一接触垫 A11~A33
第二下方区域 A2
第二接触垫 A41~A43
电路基板 3
第一面 S1
第二面 S2
预定配置区 C1
通孔 C11~C43
第一导电柱 33a
导电柱 33b
导电线段 L1、L2
导线层 31、32
主控元件 2
讯号接点阵列 20
第一讯号接点 B11~B33
第二讯号接点 B(m-1)1~Bmn
第一上方区域 B1
第二上方区域 B2
具体实施方式
请参阅图1至图2。图1为本发明一实施例的电子装置及电子封装元件的局部剖面示意图。图2为图1所示的实施例的电子装置及电子封装元件的局部平面分解图。
电子装置用以配合电子封装元件1共同运作。电子封装元件1例如是记忆体元件或是网路或数据机积体电路(IC)。记忆体元件例如是动态随机存取记忆体(Dynamic RandomAccess Memory,DRAM)、唯读记忆体或快闪记忆体。网络或数据机积体电路(IC)可以是WiFi、蓝芽(Bluethooth)或者长期演进数据机(LTE modem)。
电子封装元件1通常具有规格化或预定的接触垫阵列10。也就是说,接触垫阵列10中的多个接触垫已被指定分别对应不同的信号接点,且这些接触垫的排列间距以及图案具有既定的规格。需先说明的是,图2仅以简化后的接触垫阵列10的示意图为例,以清楚说明本发明的概念,并非实际的接触垫阵列。
如图2所示,本实施例的接触垫阵列10包括多个第一接触垫A11~A33。在本实施例中,接触垫阵列10为矩阵阵列,且具有m×n个第一接触垫A11~A33,其中m为第一接触垫沿水平方向排列的个数,n为第一接触垫沿垂直方向排列的个数。在本实施例中,是以3×3的矩阵阵列为例来进行说明。
如前所述,第一接触垫A11~A33已被指定为不同的信号连接端,如:接入电压端(VCC)、工作电压端(VDD)或者公共接地端电压(VSS)、电源、接地、时脉信号端(clock)、位址信号端(address signals)等等。另外,多个第一接触垫A11~A33是位于第一下方区域A1中,并共同形成第一接触垫图案。
另外,电子装置包括电路基板3以及主控元件2。如图1所示,当电子装置配合电子封装元件1运作时,主控元件2与电子封装元件1分别设置于电路基板3的两相反侧,并通过电路基板3建立电性连结。
换言之,本实施例的主控元件2与电子封装元件1是通过双面对贴设置于电路基板3上。在本发明实施例中,主控元件2与电子封装元件1在电路基板3的一厚度方向上至少一部分重叠,可减少电路基板3的线路长度,以及布线区域的面积。
另外,本发明实施例中,电路基板3的布线以及主控元件2的讯号接点是对应于电子封装元件1的接触垫阵列10来设计。
请参照图1。电路基板3具有用以设置主控元件2的第一面S1、和第一面S1相反且用以设置电子封装元件1的第二面S2以及多个贯穿电路基板3的通孔C11~C41。请参照图2,将位于电路基板3的一预定配置区C1内的通孔C11~C33定义为第一通孔。本实施例中,预定配置区C1是对应电子封装元件1的第一下方区域A1以及主控元件2的第一上方区域B1。因此,这些第一通孔C11~C33的位置是对应电子封装元件1的多个第一接触垫A11~A33的位置排列。进一步而言,多个第一通孔C11~C33的配置镜像地对应多个第一接触垫A11~A33的配置。
因此,既然图2的实施例中,电子封装元件1的第一接触垫A11~A33排列为3×3的矩阵阵列,多个第一通孔C11~C33也会对应第一接触垫A11~A33的位置而排列为3×3的矩阵阵列。
请参照图1,电路基板3还包括多个分别位于通孔C11~C43内的导电柱。如图1所示,导电柱中的多个第一导电柱33a,分别设置在多个对应第一接触垫A11~A33的第一通孔C11~C33内。
请再参照图2。主控元件2包括一讯号接点阵列20。讯号接点阵列20是矩阵阵列,且具有m×n个讯号接点B11~Bmn,其中m为讯号接点沿水平方向排列的个数,n为讯号接点沿垂直方向排列的个数。
讯号接点阵列20包括多个第一讯号接点B11~B33以及多个第二讯号接点B(m-1)1~Bmn。在本实施例中,只有第一讯号接点B11~B33会通过相对应的多个第一导电柱33a以电性连接相对应的第一接触垫A11~A33。
如图2所示,多个第一讯号接点B11~B33是位于一第一上方区域B1内,且多个第一讯号接点B11~B33的配置是镜射地对应多个第一接触垫A11~A33的配置。举例而言,多个第一接触垫A11~A33是排列为3×3的矩阵阵列,因此多个第一讯号接点B11~B33也对应多个第一接触垫A11~A33,而排列为3×3的矩阵阵列。
须说明的是,本发明所指的“多个第一讯号接点B11~B33的配置是镜射地对应多个第一接触垫A11~A33的配置”,并不是指每个第一讯号接点的位置一定会和其所对应的第一接触垫的位置完全重叠。只要第一讯号接点的投影落在对应的第一接触垫的周边范围内,也属于本发明所指的”镜射地对应”的概念。前述的周边范围例如是以对应的第一接触垫的为中心,以在对角方向上排列的两相邻的第一接触垫的间距(pitch)为半径画圆而定义出的范围。
请参照图1,当主控元件2与电子封装元件1分别设置在电路基板3的两相反侧时,主控元件2的第一上方区域B1和电子封装元件1的第一下方区域A1会在电路基板3的厚度方向上至少一部分重叠,从而使第一上方区域B1内的多个第一讯号接点B11~B33可分别通过相对应的第一导电柱33a,电性连接位于第一下方区域A1中相对应的第一接触垫A11~A33。
举例而言,请参照图1,主控元件2的第一讯号接点B11通过位于第一通孔C11内的第一导电柱33a电性连接至电子封装元件1的第一接触垫A11。
基于上述,主控元件2的多个第一讯号接点B11~B33的配置以及电路基板3上的第一通孔C11~C33的位置,会配合电子封装元件1的多个第一接触垫A11~A33的配置。在一实施例中,每两相邻的第一讯号接点B11~B33的间距与每两相邻的第一接触垫A11~A33的间距相同。相似地,每两相邻的第一接触垫A11~A33的间距与每两相邻的第一通孔C11~C33之间的间距也会相同,从而缩短连接于每一个第一讯号接点B11~B33与对应的第一接触垫A11~A33之间的线路总长。
换句话说,主控元件2的多个第一讯号接点B11~B33在第一上方区域B1内形成一第一讯号接点图案,电子封装元件1的多个第一接触垫A11~A33在第一下方区域A1内形成一第一接触垫图案。第一讯号接点图案会是第一接触垫图案的镜射图案。
另外,为了达成主控元件2与电子封装元件1之间的电性连接,电路基板3的第一通孔C11~C33分别在第一面S1以及第二面S2形成一第一图案与第二图案,其中第一图案是所述第一讯号接点图案的镜射图案,而第二图案是第一接触垫图案的镜射图案。
据此,电子封装元件1的每一个第一接触垫A11~A33与对应的第一讯号接点B11~B33之间的水平距离,以及第一接触垫A11~A33与对应的第一导电柱33a之间的水平距离不会相差太远,因此可直接通过多个穿设于电路基板3的第一导电柱33a来建立电性连接,并可缩短配置在电路基板3上的线路长度。线路长度的缩短,不仅可降低电路基板3中线路布设的复杂度,也可降低讯号传输损失以及串扰。此外,线路长度缩短也可缩减电路基板3上线路布设区域的面积,从而使电路基板3或整体电子装置的尺寸可进一步缩小。
须说明的是本发明实施例中的“第一讯号接点图案是第一接触垫图案的镜射图案”仅是说明第一讯号接点图案和第一接触垫图案相同,并不代表每一个第一讯号接点的位置都是和对应的第一接触垫的位置完全重叠。
换言之,第一讯号接点图案与第一接触垫图案并不需要完全对准且重叠。在一实施例中,第一讯号接点图案可以相对于第一接触垫图案稍微偏移。只要第一讯号接点图案与第一接触垫图案偏移的距离不超过在对角方向上排列的两相邻的第一讯号接点B22、B11的间距(pitch),仍可达成本发明的目的。
基于相似的理由,本发明实施例中的“第一图案是第一讯号接点图案的镜射图案,以及第二图案是第一接触垫图案的镜射图案”不代表彼此电性连接的第一通孔、第一讯号接点以及第一接触垫三者的位置只能完全重叠。
以彼此电性连接的第一讯号接点B11、第一导电柱33a以及第一接触垫A11为例,彼此电性连接的第一讯号接点B11、第一接触垫A11以及第一导电柱33a三者之中可以至少两者在电路基板3的厚度方向上局部重叠或完全重叠。
请参照图3。图3为本发明另一实施例的电子装置及电子封装元件的局部放大图。在图3的实施例中,彼此电性连接的第一导电柱33a以及第一接触垫A11完全重叠或局部重叠,而第一讯号接点B11与第一接触垫A11完全不重叠。
请参照图4,图4为本发明再一实施例的电子装置及电子封装元件的局部放大图。在图3的实施例中,彼此电性连接的第一讯号接点B11以及第一接触垫A11可完全重叠或局部重叠,而第一导电柱33a与第一接触垫A11完全不重叠。换句话说,第一讯号接点B11的位置以及第一接触垫A11的位置相对于电路基板3成镜像对称,但第一讯号接点B11的位置以及第一接触垫A11的位置都相对于对应的第一导电柱33a偏移。
在另一实施例中,彼此电性连接的第一讯号接点B11、第一接触垫A11以及第一导电柱33a也可以在电路基板3的厚度方向上不重叠。
请参照图5,图5为本发明又一实施例的电子装置及电子封装元件的局部放大图。在这个实施例中,第一讯号接点B11的位置与第一接触垫A11的位置也可相对于第一导电柱33a分别朝不同的方向偏移而并未重叠。
在图3至图5的实施例中,电路基板3还包括位于电路基板3的第一面S1上的导电线段L1以及位于第二面S2上的导电线段L2中的至少其中一者。详细而言,在图3的实施例中,第一讯号接点B11通过导电线段L1连接至第一导电柱33a,以电性连接至第一接触垫A11。在图4以及图5的实施例中,第一讯号接点B11与第一接触垫A11是分别通过位于第一面S1上的导电线段L1以及位于第二面S2上的导电线段L2连接至第一导电柱33a,以建立彼此之间的电性连结。
但是,在图3至图5的实施例中,相较于现有的电路板的线路布局而言,导电线段L1、L2的长度较短,且布局复杂度也较低。因此,第一讯号接点B11~B33与第一接触垫A11~A33并不需要在垂直方向上完全对准,而可容许些微的偏移,也可达到本发明的目的。
请再参照图1及图2。图1的主控元件2的讯号接点阵列20还包括多个位于第二上方区域B2的多个第二讯号接点B(m-1)1~Bmn。如图1所示,在本实施例中,当主控元件2与电子封装元件1装设于电路基板3的两相反侧时,第二上方区域B2与第一下方区域A1在电路基板3的厚度方向上并未重叠。
另外,多个第二讯号接点B(m-1)1~Bmn是通过电路基板3的其他导线层31、32以及导电柱33b电性连接至其他电子元件。然而,根据前述实施例,在另一实施例中,多个第二讯号接点B(m-1)1~Bmn的配置也可以镜射地对应另一电子元件的多个接触垫的配置。
请参照图6及图7。图6为本发明另一实施例的电子装置及电子封装元件的局部剖面示意图。图7为图6所示的实施例的电子装置及电子封装元件的局部平面分解图。
如图7所示,本实施例的电子封装元件1的接触垫阵列10还包括多个位于第二下方区域A2的第二接触垫A41~A43。
在本实施例中,主控元件2的讯号接点阵列20是局部地对应电子封装元件1上的接触垫阵列10。详细而言,本实施例中,只有位于第一上方区域B1中的第一讯号接点B11~B33,分别对应于位于第一下方区域A1中的多个第一接触垫A11~A33,但并未对应位于第二下方区域A2中的多个第二接触垫A41~A43。
因此,多个第二接触垫A41~A43是通过设置于电路基板3上的导线层32电性连接至主控元件2的对应讯号接点,即第二讯号接点B(m-1)1~B(m-1)3。
本实施例中,第二上方区域B2在电路基板3的厚度方向上与第二下方区域A2不重叠,且位于第二上方区域B2内的多个第二讯号接点B(m-1)1~B(m-1)3之中的至少一个电性连接于对应的第二接触垫A41~A43。
如图1与图2所示,第二上方区域B2的第二讯号接点B(m-1)1~B(m-1)3是通过导电柱33b以及位于电路基板3的第二面S2的导线层32电性连接到第二下方区域A2的第二接触垫A41~A43。
在其他实施例中,第二上方区域B2也可以和第二下方区域A2重叠。也就是说,讯号接点阵列20中的所有讯号接点B11~Bmn的配置都会镜射地对应接触垫阵列10中的所有接触垫A11~A43的配置。
综合上述,本发明的有益效果在于,本发明实施例所提供的电子装置中,通过使主控元件2的讯号接点阵列20所形成的讯号接点图案中的至少一部分,为电子封装元件1的接触垫阵列10所形成的接触垫图案中的至少一部分的镜射图案,可简化电路基板的线路设计,以降低因布线过多或过密而造成的串扰。
另外,本发明实施例所提供的电路基板具有多个对应电子封装元件1的接触垫阵列10的第一通孔C11~C33以及位于第一通孔C11~C33内的第一导电柱33a,使主控元件2与电子封装元件1之间建立电性连接。
由于电子封装元件1的每一个第一接触垫A11~A33与对应的第一讯号接点B11~B33之间的水平距离,以及第一接触垫A11~A33与对应的第一导电柱33a之间的水平距离不会相差太远,因此可直接通过多个穿设于电路基板3的第一导电柱33a来建立电性连接。
如此,配置在电路基板3上的线路长度可被缩短,从而降低电路基板3中线路布设的复杂度、讯号传输损失以及串扰。此外,线路长度缩短也可缩减电路基板3上线路布设区域的面积,从而缩小电路基板3的尺寸。
以上所公开的内容仅为本发明的优选可行实施例,并非因此侷限本发明的申请专利范围,所以凡是运用本发明说明书及附图内容所做的等效技术变化,均包含于本发明的申请专利范围内。
Claims (10)
1.一种电子装置,其配合另一电子封装元件运作,所述电子封装元件具有一预定的接触垫阵列,所述接触垫阵列包括多个第一接触垫,且所述电子装置包括:
一电路基板,其包括多个贯穿所述电路基板的导电柱,其中,多个所述导电柱包括多个对应于所述第一接触垫的位置而排列的第一导电柱;以及
一主控元件,设置于所述电路基板的一侧,且包括一讯号接点阵列,所述讯号接点阵列包括多个第一讯号接点,使得所述电子封装元件设置于所述电路基板的另一侧时,所述电子封装元件在所述电路基板的厚度方向上与所述主控元件至少部分重叠,且所述第一讯号接点通过相对应的所述第一导电柱以电性连接相对应的所述第一接触垫,所述第一讯号接点与所述相对应的所述第一接触垫相互偏移,多个所述第一讯号接点形成第一讯号接点图案,多个所述第一接触垫形成第一接触垫图案,所述第一讯号接点图案是所述第一接触垫图案的镜射图案。
2.根据权利要求1所述的电子装置,其中,彼此电性连接的所述第一讯号接点、所述第一接触垫以及所述第一导电柱三者之中至少两者在所述电路基板的所述厚度方向上局部重叠或完全重叠。
3.根据权利要求1所述的电子装置,其中,彼此电性连接的所述第一讯号接点、所述第一接触垫以及所述第一导电柱在所述电路基板的所述厚度方向上完全不重叠,所述第一讯号接点与所述第一接触垫都相对于对应的所述第一导电柱往同侧的方向偏移。
4.根据权利要求1所述的电子装置,其中,多个所述第一讯号接点位于一第一上方区域内,多个所述第一接触垫位于一第一下方区域内,所述第一上方区域与第一下方区域在所述电路基板的所述厚度方向上重叠,且多个所述第一讯号接点的配置是镜射地对应多个所述第一接触垫的配置。
5.根据权利要求4所述的电子装置,其中,所述讯号接点阵列包括位于一第二上方区域的多个第二讯号接点,所述第二上方区域在所述电路基板的所述厚度方向上与所述第一下方区域不重叠,且多个所述第二讯号接点之中的至少一个电性连接于所述电子封装元件。
6.根据权利要求4所述的电子装置,其中,彼此电性连接的所述第一讯号接点以及所述第一接触垫都相对于对应的所述第一导电柱偏移。
7.根据权利要求1所述的电子装置,其中,所述电路基板具有一用以设置所述主控元件的第一面、一与所述第一面相反且用以设置所述电子封装元件的第二面以及贯穿所述电路基板的通孔,其中,多个所述第一导电柱分别位于多个所述通孔内,所述通孔在所述第一面与所述第二面分别形成一第一图案与第二图案,所述第一图案是所述第一讯号接点图案的镜射图案,且所述第二图案是所述第一接触垫图案的镜射图案。
8.一种电路基板,用以使设置于其上的一主控元件及一电子封装元件电性连接,所述电子封装元件具有一预定的接触垫阵列,所述接触垫阵列包括多个第一接触垫,且多个所述第一接触垫形成一第一接触垫图案,所述主控元件具有一讯号接点阵列,所述讯号接点阵列包括多个第一讯号接点,所述电路基板具有:
一用以设置所述主控元件的第一面;
一与所述第一面相反且用以设置所述电子封装元件的第二面;
多个贯穿所述电路基板的通孔,且位于所述电路基板的一预定配置区内的多个所述通孔被定义为第一通孔;以及
多个第一导电柱,分别设置于多个所述第一通孔内;
其中,所述第一通孔在所述第一面与所述第二面分别形成一第一图案与第二图案,且所述第二图案是所述第一接触垫图案的镜射图案,所述第一讯号接点通过相对应的所述第一导电柱以电性连接相对应的所述第一接触垫,所述第一讯号接点与所述相对应的所述第一接触垫相互偏移,多个所述第一讯号接点形成第一讯号接点图案,多个所述第一接触垫形成第一接触垫图案,所述第一讯号接点图案是所述第一接触垫图案的镜射图案。
9.根据权利要求8所述的电路基板,其中,所述第二图案相对所述第一接触垫图案偏移。
10.根据权利要求8所述的电路基板,其中,所述第一图案是所述第一讯号接点图案的镜射图案。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710400011.2A CN108987364B (zh) | 2017-05-31 | 2017-05-31 | 电子装置及其电路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710400011.2A CN108987364B (zh) | 2017-05-31 | 2017-05-31 | 电子装置及其电路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108987364A CN108987364A (zh) | 2018-12-11 |
CN108987364B true CN108987364B (zh) | 2021-03-12 |
Family
ID=64501610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710400011.2A Active CN108987364B (zh) | 2017-05-31 | 2017-05-31 | 电子装置及其电路基板 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108987364B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109511224B (zh) * | 2018-12-29 | 2022-03-01 | 上海乐今通信技术有限公司 | 一种印刷电路板 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101951725A (zh) * | 2009-07-10 | 2011-01-19 | 富士通株式会社 | 印刷电路板单元和电子装置 |
US20150093857A1 (en) * | 2011-05-02 | 2015-04-02 | Samsung Electronics Co., Ltd. | Semiconductor packages and methods of manufacturing the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010071905A1 (de) * | 2008-12-22 | 2010-07-01 | Unitel Gmbh | Verfahren zum design von signalleitungen in einer mehr-lagen-leiterplatte und solcherart hergestellte mehr-lagen-leiterplatte |
TW201347051A (zh) * | 2012-01-27 | 2013-11-16 | Mosaid Technologies Inc | 連接記憶體晶粒形成記憶體系統的方法與設備 |
KR102354986B1 (ko) * | 2015-07-08 | 2022-01-24 | 삼성전자주식회사 | 솔리드 스테이트 드라이브 |
-
2017
- 2017-05-31 CN CN201710400011.2A patent/CN108987364B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101951725A (zh) * | 2009-07-10 | 2011-01-19 | 富士通株式会社 | 印刷电路板单元和电子装置 |
US20150093857A1 (en) * | 2011-05-02 | 2015-04-02 | Samsung Electronics Co., Ltd. | Semiconductor packages and methods of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
CN108987364A (zh) | 2018-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4746770B2 (ja) | 半導体装置 | |
KR100429878B1 (ko) | 메모리 모듈과 그에 사용되는 인쇄회로기판 | |
CN101232009B (zh) | 用于集成电路模块的安装结构 | |
KR100911784B1 (ko) | 다중 전압용 분리형 박막 커패시터 | |
US20070158827A1 (en) | Electronic device comprising at least one printed circuit board and comprising a plurality of semiconductor components of identical type, and method | |
US20060138630A1 (en) | Stacked ball grid array packages | |
JP2022549662A (ja) | 配線設計方法、配線構造、およびフリップチップ | |
JP2001007249A (ja) | パッケージ基板及びこれを備えた半導体装置 | |
TWI638442B (zh) | 電子裝置及其電路基板 | |
KR20090083709A (ko) | 인쇄회로기판, 반도체 패키지, 카드 및 시스템 | |
CN112885808B (zh) | 封装基板以及封装结构 | |
CN108987364B (zh) | 电子装置及其电路基板 | |
US20110051351A1 (en) | Circuit board, semiconductor device including the same, memory module, memory system, and manufacturing method of circuit board | |
KR102578797B1 (ko) | 반도체 패키지 | |
US7135642B2 (en) | Integrated circuit carrier with conductive rings and semiconductor device integrated with the carrier | |
CN215988713U (zh) | 一种基板及其封装结构 | |
CN105451434B (zh) | 电路板、终端及电路板制作方法 | |
US9484295B2 (en) | Image forming apparatus, chip, and chip package to reduce cross-talk between signals | |
CN112151506B (zh) | 电子封装结构及其晶片 | |
CN113571480A (zh) | 一种基板及其封装结构 | |
TWI444115B (zh) | 印刷電路板和晶片系統 | |
US10299381B2 (en) | Electronic device and substrate | |
TWI586231B (zh) | 電源及訊號延伸器及電路板 | |
US7939951B2 (en) | Mounting substrate and electronic apparatus | |
KR20040058417A (ko) | 메모리 모듈용 인쇄회로기판 및 이를 장착하는 소켓 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |