TW201306225A - 半導體裝置 - Google Patents

Abstract

根據實施形態，本發明提供一種半導體裝置，其具備：交替積層有導體層與絕緣層之基板；搭載於基板之一面側之半導體元件；及貼附於基板之一面側之相反面即二面側之補強板。

Description

半導體裝置

本發明之實施形態一般係關於半導體裝置。

本申請案係享有2011年6月27日申請之日本專利申請案第2011-142231與2012年3月26日申請之日本專利申請案第2012-069503之優先權之權利，該案之全部內容以引用之方式併入本文中。

於基板上搭載有NAND型快閃記憶體等之非揮發性半導體記憶元件或DRAM型等之揮發性半導體記憶元件之半導體裝置正被使用。近年來，不斷謀求半導體裝置之小型化或薄化。對此類半導體裝置要求更小型化或更薄化。

本發明之實施形態係提供一種即便小型化或薄化仍不易破損之半導體裝置。

根據實施形態，提供之半導體裝置具有：導體層與絕緣層交替積層之基板；搭載於基板之一面側之半導體元件；及貼附於基板之一面側之相反面即二面側之補強板。

根據本發明之實施形態，能夠提供一種即便小型化或薄化仍不易破損之半導體裝置。

以下參照添附圖式詳細說明實施形態之半導體裝置。另，本發明並非受該等實施形態之限定。

圖1係顯示第1實施形態之半導體裝置之構成例之方塊 圖。半導體裝置100係介隔SATA界面(ATA I/F)2等記憶體連接界面，而與個人電腦或CPU核心等主機裝置(以下省略為主機)1連接，作為主機1之外部記憶體發揮功能。作為主機1，可舉出個人電腦之CPU、靜態攝像機、動態攝像機等之攝像裝置之CPU等。又，半導體裝置100介隔RS232C界面(RS232C I/F)等之通信界面3，可在與調適用機器300之間收發資料。

半導體裝置100具有：作為非揮發性半導體記憶元件之NAND型快閃記憶體(以下省略為NAND記憶體，半導體元件)10、作為控制器之驅動控制電路4(半導體元件)、可比NAND記憶體10進行更高速記憶動作之作為揮發性半導體記憶元件之DRAM(半導體元件)20、及電源電路5。

電源電路5係自由主機1側之電源電路供給之外部直流電源生成複數個不同之內部直流電源電壓，並將該等內部直流電源電壓供給至半導體裝置100內之各電路。又，電源電路5檢測外部電源之上升，生成電源接通復位信號，並供給至驅動控制電路4。

圖2係顯示半導體裝置100之概略構成之俯視圖。圖3係沿圖2所示之A-A線之向視剖面圖。電源電路5、DRAM20、驅動控制電路4、NAND記憶體10係搭載於形成有配線圖案之基板8之一面側。又，基板8收容在外殼14內。外殼14係具有下外殼14a與上外殼14b而構成。

基板8在俯視時呈大致長方形形狀。於呈大致長方形形狀之基板8之一方之短邊側，設置有連接於主機1而作為上 述SATA界面2、通信界面3發揮功能之連接器9。連接器9係作為將自主機1輸入之電源供給至電源電路5之電源輸入部而發揮功能。連接器9係例如LIF連接器。

基板8係重疊合成樹脂而形成之多層構造，例如成為8層構造。另，基板8之層數並不限定於8層。基板8中在以合成樹脂構成之各層之表面或內層以各種形狀形成有配線圖案。經由形成於基板8之配線圖案，搭載於基板8上之電源電路5、DRAM20、驅動控制電路4、及NAND記憶體10彼此電性連接。

基板8之一面上，配置有將呈柱狀形狀之柱狀補強部15a組合成格狀而構成之格子部15。柱狀補強部15a以避開搭載於基板8之一面上之NAND記憶體10等之搭載要件之方式配置。即，柱狀補強部15a以通過NAND記憶體10等之搭載要件彼此之空隙之方式配置。

如此，藉由以通過搭載要件彼此之空隙之方式配置柱狀補強部15a，如圖3所示，可有效利用外殼內部之空間，且藉由設置格子部15可抑制半導體裝置100之高度增加。

又，藉由於基板8之一面上配置格子部15，可謀求半導體裝置100之機械強度的提高。因此，即使在實現半導體裝置100之小型化或薄化之情形，仍可為不易因外力等而導致破損之半導體裝置100。例如，即使在設外殼14之平面形狀為86 mm×54 mm，設高度為2.2 mm以下，即所謂卡片形狀之半導體裝置100之情形下，藉由利用格子部15提高機械強度，仍可成為不易破損之半導體裝置100。

特別是基板8中未配置有NAND記憶體10等之部分，相較於配置有NAND記憶體10等之部分，機械強度更易變弱，但可用格子部15有效地補強該機械強度容易變弱之部分。又，由於可於基板8之一面上配置格子部15，故操作性也不會發生惡化，可抑制製造成本之增加。另，沿半導體裝置100之外周之部分，由於在外殼14之外周部分容易確保強度，故亦可將沿半導體裝置100之外周之部分上所設置之柱狀補強部15a省略而構成格子部15。

圖4係顯示第2實施形態之半導體裝置150之概略構成之俯視圖。圖5係沿圖4所示之B-B線之向視剖面圖。另，關於與上述實施形態相同之構成，附註相同符號且省略詳細說明。

第2實施形態中，基板8係被分割成3個區塊(基板8a~c)而構成。基板8a上設置有連接器9且搭載有DRAM20及NAND記憶體10。基板8b上搭載有驅動控制電路4與NAND記憶體10。基板8c上搭載有NAND記憶體10。另，基板8a~c與搭載之各要件之組合不限於所例示者，例如亦可於基板8a搭載DRAM20與驅動控制電路4。

基板8a~c彼此之間設置有空隙。又，基板8a~c彼此係利用貼附於一面之相反面即二面側之TAB膠帶16而連結。又，形成於基板8a~c中之配線層彼此亦是利用TAB膠帶16電性連接。

圖6係沿圖4所示之B-B線之向視剖面圖，且顯示對半導體裝置150施加外力之狀態之圖。基板8被分割成3個區 塊，由於經分割之基板8a~c彼此係以TAB膠帶16連結，故如圖6所示，在對半導體裝置150施加外力時基板8會在連結部分發生變形，可容易地吸收其外力。因此，基板8不易破損，可謀求半導體裝置150之可靠性之提高。

因此，在實現半導體裝置150之小型化或薄化之情形下，仍可成為不易因外力等而破損之半導體裝置150。例如在設將上外殼14b與基板8組合之平面形狀為86 mm×54 mm，設高度為2.2 mm以下，即所謂卡片形狀之半導體裝置150之情形下，仍可藉由分割基板8，憑藉基板8之變形使得容易吸收外力，從而成為不易破損之半導體裝置150。

另，第2實施形態中，由於基板8變形可容易地吸收外力，故在不使用上外殼14b與下外殼14a雙方之情形下，仍存在能夠確保機械強度之情形。因此，在第2實施形態中，不使用外殼14中之下外殼14a(亦參照圖2)，而是用上外殼14b僅覆蓋基板8之一面側之構成。

圖7係第2實施形態之變化例1之半導體裝置150之橫剖面圖。圖8係圖7所示之C部分之局部放大圖，且例示未對半導體裝置150施加外力之狀態之圖。圖9係圖7所示之C部分之局部放大圖，且例示對半導體裝置150施加外力之狀態之圖。

如圖7所示，本變化例1中，經分割之基板8a~c彼此係由連接器相連接。設置有連接器9之基板8a中，形成有連接器凹部18。在連接器凹部18中，設置有凹部側連接器 18a。凹部側連接器18a介隔基板8a之配線層與NAND記憶體10或DRAM20等之搭載要件或連接器9電性連接。

基板8b中對向於連接器凹部18之部分中，形成有連接器凸部17。連接器凸部17中，形成有凸部側連接器17a。凸部側連接器17a介隔基板8b之配線層與NAND記憶體10或驅動控制電路4等之搭載要件電性連接。

連接器凸部17係插入連接器凹部18。在連接器凸部17插入連接器凹部18之狀態下，凹部側連接器18a與凸部側連接器17a接觸。即，藉由將連接器凸部17插入連接器凹部18，使得基板8上之各搭載要件之間、或各搭載要件與連接器9之間，介隔凹部側連接器18a與凸部側連接器17a而電性連接。另，基板8b與基板8c之間亦為相同之連接器連接，因基板8a與基板8b之間為相同構成，故省略詳細圖示。

藉由對半導體裝置150施加外力使基板8變形，即便在基板8a與基板8b比圖8所示之狀態更加偏離之情形下，如圖9所示，仍可確保凹部側連接器18a與凸部側連接器17a之接觸，故可使半導體裝置150安定地動作。又，由於藉由凹部側連接器18a與凸部側連接器17a之接觸而確保電性接觸，故即便基板8a與基板8b之距離發生變化，仍不易產生斷線等不良情況。

另，在施加使基板8彎曲之外力之情形下，雖亦存在基板8a~c之間的距離產生變化之情形，但在該情形下，與上述說明相同，由於仍可確保凹部側連接器18a與凸部側連 接器17a之接觸，故可使半導體裝置150安定地動作。又，只要將基板8a~c中任一基板變更成搭載有不同容量之NAND記憶體10之基板，可容易地變更半導體裝置150整體之容量。即，藉由經分割之基板之組合，可容易地變更NAND記憶體10之版本或容量。

圖10係第2實施形態之變化例2之半導體裝置之橫剖面圖。如圖10所示，在本變化例2中，複數個基板8a~c彼此係以一部分重疊之方式設置。且，雖省略圖示，但藉由於基板8a~c彼此之重疊之部分設置如上述變化例1說明之連接器18a、17a(亦參照圖8、9)，即使基板8a與基板8b之距離發生變化，仍不易發生斷線等不良情況，可謀求半導體裝置150之可靠性之提高。

圖11係第2實施形態之變化例3之半導體裝置之橫剖面圖。本變化例3如圖11所示，分割基板8(8a~8c)而用TAB膠帶16連結，且在NAND記憶體10等之搭載要件間配置有以柱狀補強部15a構成之格子部15。

藉由如此構成，可利用柱狀補強部15a抑制因外力引起之半導體裝置150之變形，且即使在半導體裝置150變形之情形下，藉由基板8因連結部變形，仍可抑制斷線或破損。

圖12係第3實施形態之半導體裝置200之外觀立體圖。圖13係圖12所示之半導體裝置200之外觀立體圖，且顯示將保護部彎曲之狀態之圖。圖14係圖12所示之半導體裝置200之橫剖面圖。圖15係圖12所示之半導體裝置200之側視 圖。另，關於與上述實施形態相同之構成，附註相同符號且省略詳細說明。

如圖14所示，第3實施形態之半導體裝置200係以覆蓋基板8中搭載有NAND記憶體10等之第一面上之方式，具備以合成樹脂構成之模具部26。模具部26係藉由在基板8之第一面上填充合成樹脂而構成。

如圖12、13所示，被模具部26覆蓋之基板8在俯視時具有呈大致方形形狀之方形部21、與自其1邊向外側突出形成之凸部22。凸部22之表面形成有輸入輸出端子23。藉由接觸主機裝置側之端子，可經由輸入輸出端子23對NAND記憶體10或DRAM20輸入輸出資訊。

相對於方形部21形成有凸部22之側設置有保護部24。保護部24中形成有供凸部22嵌入之凹部25。保護部24係可彎曲地對方形部21連結。具體而言，如圖14、15所示，藉由利用樹脂構件(鉸鏈部)27在第二面側連結方形部21與保護部24，可使樹脂構件27作為鉸鏈發揮功能，而使保護部24相對於方形部21彎曲。藉由彎曲保護部24，使凸部22露出，並將凸部22插入主機裝置側之連接器等，便可使用半導體裝置200。

如以上說明，藉由於基板8之第1面上填充合成樹脂而形成模具部26，可謀求半導體裝置200之機械強度之提高。藉此，即便實現半導體裝置200之小型化或薄化之情形，仍可成為不易因外力等而破損之半導體裝置200。例如設將凸部22嵌入凹部25之狀態之半導體裝置200整體之平面 形狀為86 mm×54 mm，設高度為2.2 mm以下，即所謂卡片形狀之半導體裝置200之情形下，藉由利用模具部26提高機械強度，仍可成為不易破損之半導體裝置200。

又，藉由於保護部24中形成之凹部25中嵌入凸部22，可抑制自方形部21突出之凸部22之破損。藉此，可謀求半導體裝置200之可靠性之提高、或製品壽命之長壽命化。又，在使用半導體裝置200時，只要彎曲保護部24即可，故無須使保護部24自方形部21分離，即可防止保護部24丟失。

又，在第3實施形態中，使輸入輸出端子23直接接觸主機裝置側之端子，係作為可向NAND記憶體10等進行輸入輸出之端子進行說明，然而，例如，亦可藉由將輸入輸出端子23作為無線連接用端子而構成，無需與主機裝置直接接觸即可向NAND記憶體10等進行輸入輸出。

圖16係第3實施形態之變化例1之半導體裝置之分解立體圖。本變化例中，方形部21與保護部24可分離。且，如圖16所示，於方形部21中與保護部24接觸之面形成有插入孔21a，於保護部24中與方形部21接觸之面，形成有供插入於插入孔21a之插入凸部24a。根據如此之構成，藉由將插入凸部24a插入於插入孔21a，可將保護部24安裝於方形部21，從而保護凸部22。

圖17係第3實施形態之變化例2之半導體裝置200之外觀立體圖。圖18係圖17所示之半導體裝置200之外觀立體圖，且係顯示彎曲保護部24之狀態之圖。本變化例2中， 凸部22靠近方形部21之端而形成。保護部24與圖14、15所示相同，利用樹脂構件27而連結於方形部21。如此，凸部22所形成之位置，可迎合半導體裝置200之規格或使用目的而適當變更。

圖19係第3實施形態之變化例3之半導體裝置200之外觀立體圖。如圖19所示，可不在方形部21中形成凸部地形成輸入輸出端子23。由於未形成凸部，故方形部21不易破損，從而可省略保護部而抑制成本。

圖20係第4實施形態之半導體裝置250之外觀立體圖。圖21係從二面側觀察圖20所示之半導體裝置250之立體圖。圖22係用以說明基板之層構成與其厚度之關係之圖。此外，關於與上述實施形態相同之構成，係附註相同符號且省略詳細說明。

第4實施形態中，如圖22所示，係以將導體層49與絕緣層50積層之多層構造形成基板48。導體層49係使用銅等導體形成配線圖案之層。絕緣層50係使用樹脂等之絕緣性材料，使導體層49間絕緣之層。另，於搭載有NAND記憶體10之一面側形成有作為保護膜之阻焊劑層(SR)53。基板48中，夾著絕緣層50而形成有6層(L1層~L6層)之導體層49。導體層49具有作為配線圖案而形成信號線(S)之層、作為配線圖案而形成接地(G)之層、及作為配線圖案而形成電源線(V)之層。此外，層構成之順序等並非限於圖22所示之例。

絕緣層50包含第1絕緣層50a與第2絕緣層50b。藉由令第 2絕緣層50b比第1絕緣層50a更薄，與僅用第1絕緣層50a構成絕緣層50之情形相比較，可謀求基板48之薄化。例如，本實施形態中，第1絕緣層50a之厚度約為50 μm，第2絕緣層50b之厚度約為26 μm。

此處，於導體層49形成有配線圖案之多層構造之基板48，為使半導體裝置250以所期望之通信品質而動作，要求特定之電氣特性。例如，在配線圖案係差動對配線之情形下，作為特定之電氣特性之目標電阻設為約100 Ω。又，在配線圖案係Single-End配線之情形下，目標電阻設為45~50 Ω。

作為第1絕緣層50a，使用液晶聚合物(LCP：Liquid Crystal Polymer)之情形下，其介電常數為約2.9。如上述般，當將第1絕緣層50a之厚度設為50 μm時，在形成於導體層49之配線圖案係Single-End配線之情形下，若將配線圖案之寬度以50 μm形成，則可設為目標電阻45~50 Ω。

另一方面，當將介電常數為約2.9之第1絕緣層50a薄化至26 μm而謀求基板48之薄化，在形成於導體層49之配線圖案係Single-End配線之情形下，若不將配線圖案之寬度設為25 μm，則難以達成目標電阻45~50 Ω。將配線圖案之寬度設為25 μm之情形下，從加工精度之觀點或製造成本之觀點來看，謀求量產化較為困難。

因此，本實施形態，將第2絕緣層50b之厚度設為比第1絕緣層50a更薄之26 μm。且，使用比第1絕緣層50a之介電常數低之材料形成第2絕緣層50b。第2絕緣層50b係使用介 電常數為約2.4之低介電常數膠膜。

如此，使用比第1絕緣層50a之介電常數低之材料形成第2絕緣層50b，若將其厚度薄化至26 μm而謀求基板48之薄化，則在形成於導體層49之配線圖案係Single-End配線之情形時，可將配線圖案之寬度設為50 μm，達成目標電阻45~50 Ω。若配線圖案之寬度為50 μm，則容易謀求量產化。即，藉由將比第1絕緣層50a之介電常數低之第2絕緣層50b之部分薄化，可獲得所期望之電氣特性，且可謀求基板之薄化。另，設置第2絕緣層30b之位置或數目並不局限於圖22所示之例。藉由變更導體層49之順序，即替換形成信號線(S)、接地(G)、電源線(V)之層之順序，亦可變更設置第2絕緣層30b之位置或數目。

積層之導體層49彼此係利用以貫通絕緣層50之方式設置之凸塊54(亦參照圖23)而電性連接。例如，準備於第1絕緣層50a之兩面形成有導體層49之二層基板。此處，於一方之二層基板之導體層49中預先形成凸塊54。且，以於形成有凸塊54之二層基板與未形成有凸塊54之二層基板之間設置第2絕緣層50b之狀態，壓接兩者，藉此可使凸塊54貫通於第2絕緣層50b，從而使導體層49彼此電性連接。另，亦可在絕緣層50中形成通道而將導體層49彼此電性連接。

如上所述，若謀求基板48之薄化，就會造成基板48之強度降低。因此，於基板48之二面側貼附有補強板51。補強板51係用例如金屬或樹脂構成。藉由將用金屬或樹脂構成之補強板51貼附於基板48，可謀求基板48之強度之提高。

補強板51係例如用第2絕緣層50b所使用之低介電常數膠膜貼附於基板48之二面側。另，補強板51亦可用雙面膠帶或其他接著劑貼附。

絕緣層50中設置於最靠基板48之二面側之導體層49與補強板51係利用凸塊54電性連接。例如，於補強板51之一面側形成凸塊54。且，藉由以於補強板51與基板48之間設置絕緣層50之狀態壓接兩者，可使凸塊54貫通於絕緣層50，從而將導體層49彼此電性連接。另，補強板51與導體層49之電性連接並非僅限於憑藉凸塊54。例如亦可用焊錫將補強板51與導體層49電性連接。

藉由電性連接補強板51與導體層49，可將補強板51作為接地層利用。又，作為使搭載於基板48之一面側之NAND記憶體10等所產生之熱量放熱之散熱器，可利用補強板51。此處，考慮作為接地層之功能或作為散熱器之功能，補強板51之導電率較高為好。又，為謀求基板48之強度提高，需要一定程度的強度。因此，作為補強板51使用金屬之情形下，例如可使用氧化鋁或鎂。又，使用樹脂之情形下，可使用導電率較高之樹脂或混入碳填充料之樹脂。

基板48之二面側搭載有複數個晶片零件52。晶片零件52係例如旁路電容器。旁路電容器係介隔導體層49(配線圖案)而與NAND記憶體10、驅動控制電路4此類半導體元件電性連接。晶片零件52係藉由焊錫而與導體層49電性連接。

旁路電容器係搭載於搭載有半導體元件之區域之背面側 之區域。藉此，可縮短半導體元件與旁路電容器之間之配線長度。補強板51中，於與搭載於基板48之二面側之旁路電容器等之晶片零件52重合之部分中形成有開口51a。因此，貼附補強板51之後仍可搭載晶片零件52。

又，藉由於成為搭載有半導體元件之區域之背面側之區域中搭載旁路電容器，可相對補強板51分散形成開口51a。與在補強板51中集中形成較大開口之情形相比，可藉由開口51a之形成抑制補強板51之強度下降。藉此，可抑制基板48之強度下降。

圖23係將搭載有晶片零件52之部分放大之部分放大剖面圖。如圖23所示，使用不會突出補強板51之外側之高度之晶片零件52。亦可換言為使用相較於形成於補強板51中之開口51a至基板48之深度X，自基板48之高度Y更小之晶片零件52。

另，本實施形態顯示了基板48中未搭載DRAM20(亦參照圖2)之例，當然亦可搭載DRAM20。該情形下，可在搭載有DRAM20之區域之背面側搭載晶片零件。該情形下，補強板51中，可於與其搭載有晶片零件之部分重合之部分形成開口51a。

又，藉由使基板48之線膨脹係數與補強板51之線膨脹係數大致一致，可抑制因熱變形時之膨脹率之差造成補強板51之剝離等，而導致半導體裝置250之破損。

當業者可容易地導出更進一步之效果或變化例。因此，本發明之更廣泛之形態，並非限定於如上所表示且記述之 特定之詳細及具代表性之實施形態。因此，在不脫離由添附之請求範圍及其均等物所定義之概括發明之概念精神或範圍下，可進行各種變更。

1‧‧‧主機裝置

2‧‧‧ATA I/F

3‧‧‧通信界面

4‧‧‧驅動控制電路

5‧‧‧電源電路

8‧‧‧基板

8a‧‧‧基板

8b‧‧‧基板

8c‧‧‧基板

9‧‧‧連接器

10‧‧‧NAND記憶體

14‧‧‧外殼

14a‧‧‧下外殼

14b‧‧‧上外殼

15‧‧‧格子部

15a‧‧‧柱狀補強部

16‧‧‧TAB膠帶

17‧‧‧連接器凸部

17a‧‧‧凸部側連接器

18‧‧‧連接器凹部

18a‧‧‧凹部側連接器

20‧‧‧DRAM

21‧‧‧方形部

21a‧‧‧插入孔

22‧‧‧凸部

23‧‧‧輸入輸出端子

24‧‧‧保護部

24a‧‧‧插入凸部

25‧‧‧凹部

26‧‧‧模具部

27‧‧‧樹脂構件

48‧‧‧基板

49‧‧‧導體層

50‧‧‧絕緣層

50a‧‧‧第1絕緣層

50b‧‧‧第2絕緣層

51‧‧‧補強板

51a‧‧‧開口

52‧‧‧晶片零件

53‧‧‧阻焊劑層

54‧‧‧凸塊

100‧‧‧半導體裝置

150‧‧‧半導體裝置

200‧‧‧半導體裝置

250‧‧‧半導體裝置

300‧‧‧調適用機器

圖1係顯示第1實施形態之半導體裝置之構成例之方塊圖。

圖2係顯示半導體裝置之概略構成之俯視圖。

圖3係沿圖2所示之A-A線之向視剖面圖。

圖4係顯示第2實施形態之半導體裝置之概略構成之俯視圖。

圖5係沿圖4所示之B-B線之向視剖面圖。

圖6係沿圖4所示之B-B線之向視剖面圖，且顯示對半導體裝置施加外力之狀態之圖。

圖7係第2實施形態之變化例1之半導體裝置之橫剖面圖。

圖8係圖7所示之C部分之局部放大圖，且例示未對半導體裝置施加外力之狀態之圖。

圖9係圖7所示之C部分之局部放大圖，且例示對半導體裝置施加外力之狀態之圖。

圖10係第2實施形態之變化例2之半導體裝置之橫剖面圖。

圖11係第2實施形態之變化例3之半導體裝置之橫剖面圖。

圖12係第3實施形態之半導體裝置之外觀立體圖。

圖13係圖12所示之半導體裝置之外觀立體圖，且顯示彎曲保護部之狀態之圖。

圖14係圖12所示之半導體裝置之橫剖面圖。

圖15係圖12所示之半導體裝置之側視圖。

圖16係第3實施形態之變化例1之半導體裝置之分解立體圖。

圖17係第3實施形態之變化例2之半導體裝置之外觀立體圖。

圖18係圖17所示之半導體裝置之外觀立體圖，且顯示彎曲保護部之狀態之圖。

圖19係第3實施形態之變化例3之半導體裝置之外觀立體圖。

圖20係第4實施形態之半導體裝置之外觀立體圖。

圖21係從二面側觀察到的圖20所示之半導體裝置之立體圖。

圖22係用以說明基板之層構成與其厚度之關係之圖。

圖23係將搭載有晶片零件之局部放大之局部放大剖面圖。

10‧‧‧NAND記憶體

48‧‧‧基板

49‧‧‧導體層

50‧‧‧絕緣層

50a‧‧‧第1絕緣層

50b‧‧‧第2絕緣層

51‧‧‧補強板

51a‧‧‧開口

52‧‧‧晶片零件

53‧‧‧阻焊劑層

54‧‧‧凸塊

250‧‧‧半導體裝置

Claims (19)

1. 一種半導體裝置，其包含：基板，其交替積層有導體層與絕緣層；半導體元件，其搭載於上述基板之一面側；及補強板，其貼附於上述基板之一面側之相反面即二面側。
2. 如請求項1之半導體裝置，其中上述絕緣層包含第1絕緣層、與介電常數低於上述第1絕緣層之第2絕緣層。
3. 如請求項1或2之半導體裝置，其中上述導體層中設置於最靠上述二面側之導體層與上述補強板電性連接。
4. 如請求項3之半導體裝置，其中上述導體層中設置於最靠上述二面側之導體層與上述補強板介隔凸塊而電性連接。
5. 如請求項1之半導體裝置，其中進而包含搭載於上述基板之第二面之晶片零件；於上述補強板中與上述晶片零件重疊之部分形成有開口。
6. 如請求項5之半導體裝置，其中上述半導體元件包含非揮發性半導體記憶元件；上述晶片零件包含旁路電容器，且搭載於搭載有上述非揮發性半導體元件之區域之背面側。
7. 如請求項6之半導體裝置，其中上述半導體元件包含控制上述非揮發性半導體記憶元件之控制器； 上述晶片零件包含旁路電容器，且搭載於搭載有上述控制器之區域之背面側。
8. 如請求項5至7中任一項之半導體裝置，其中上述晶片零件之自上述二面之高度，比形成於上述補強板中之開口至上述二面之深度小。
9. 如請求項1之半導體裝置，其中上述基板之線膨脹係數與上述補強板之線膨脹係數大致一致。
10. 如請求項1之半導體裝置，其中上述補強板為金屬製。
11. 如請求項1之半導體裝置，其中上述補強板為樹脂製。
12. 如請求項2之半導體裝置，其中上述第2絕緣層係低介電常數膠膜；上述基板係使於上述第1絕緣層之兩面設置有上述導體層之2層基板彼此用上述低介電常數膠膜接著而形成。
13. 如請求項1之半導體裝置，其中進而包含使上述半導體元件與主機裝置連接之連接器。
14. 一種半導體裝置，其包含：基板；揮發性半導體記憶元件，其搭載於上述基板之一面側；非揮發性半導體記憶元件，其搭載於上述基板之一面側；控制器，其搭載於上述基板之一面側，控制上述揮發性半導體記憶元件與上述非揮發性半導體記憶元件；及 補強部，其設置於上述基板之一面側而補強上述基板。
15. 如請求項14之半導體裝置，其中進而包含包圍上述基板之一面側之外殼，且上述非揮發性半導體記憶元件搭載有複數個；上述補強部設置於搭載有複數個之上述非揮發性半導體記憶元件彼此之間，且呈柱狀形狀。
16. 如請求項14之半導體裝置，其中上述補強部係以覆蓋上述基板之一面之方式而填充之合成樹脂。
17. 如請求項16之半導體裝置，其中由上述合成樹脂所覆蓋之上述基板係具有俯視時呈大致方形形狀之方形部、與自上述方形部之1邊向外側突出形成之凸部而構成；於上述凸部形成有向上述非揮發性半導體記憶元件之輸入輸出端子；進而包含形成供上述凸部嵌入之凹部而保護上述凸部之保護部；上述保護部可彎曲地對上述基板連結。
18. 如請求項14或15之半導體裝置，其中上述基板形成有配線層，且被分割成複數個；進而包含連結部，其將上述經分割之基板彼此連結；上述經分割之基板之配線層彼此介隔上述連結部而連接。
19. 如請求項18之半導體裝置，其中上述連結部係TAB膠帶。