CN102858090A - 半导体装置 - Google Patents

Abstract

根据实施方式，提供一种半导体装置，该半导体装置具备：交替层叠导体层和绝缘层的衬底；搭载于衬底的一面侧上的半导体元件；粘贴于作为衬底的一面侧的相反面的二面侧的加强板。

Description

半导体装置

本申请享有2011年6月27日申请的日本专利申请号为2011-142231以及2012年3月26日申请的日本专利申请号为2012-069503的优先权权利，在本申请中援引该日本专利申请的全部内容。

技术领域

本发明的实施方式一般涉及半导体装置。

背景技术

在衬底上搭载有NAND闪存等的非易失性半导体存储元件、DRAM等的易失性半导体存储元件的半导体装置目前正被使用。近年来，一直在谋求半导体装置的小型化、薄型化。在这种半导体装置中，要求进一步的小型化、进一步的薄型化。

发明内容

本发明的实施方式提供一种即使实施小型化、薄型化也难以引起破损的半导体装置。

根据实施方式，提供一种半导体装置，该半导体装置具备交替层叠导体层和绝缘层的衬底；搭载于衬底一面侧的半导体元件；贴在作为衬底的一面侧的相反面的二面侧的加强板。

根据本发明的实施方式，则能够提供即使实施小型化、薄型化也难以发生破损的半导体装置。

附图说明

图1是表示第1实施方式的半导体装置的构成例的方框图。

图2是表示半导体装置的概略构成的平面图。

图3是沿着图2所示的A-A线的从箭头方向看的截面图。

图4是表示第2实施方式的半导体装置的概略构成的平面图。

图5是沿着图4所示的B-B线的从箭头方向看的截面图。

图6是沿着图4所示的B-B线的从箭头方向看的截面图，表示对半导体装置施加了外力的状态的图。

图7是第2实施方式的变形例1的半导体装置的横截面图。

图8是图7所示的C部分的部分放大图，是示例未对半导体装置未施加外力的状态的图。

图9是图7所示的C部分的部分放大图，是示例对半导体装置施加了外力的状态的图。

图10是第2实施方式的变形例2的半导体装置的横截面图。

图11是第2实施方式的变形例3的半导体装置的横截面图。

图12是第3实施方式的半导体装置的外观透视图。

图13是图12所示的半导体装置的外观透视图，是表示将保护部折弯了的状态的图。

图14是图12所示的半导体装置的横截面图。

图15是图12所示的半导体装置的侧面图。

图16是第3实施方式的变形例1的半导体装置的分解透视图。

图17是第3实施方式的变形例2的半导体装置的外观透视图。

图18是图17所示的半导体装置的外观透视图，是表示将保护部折弯了的状态的图。

图19是第3实施方式的变形例3的半导体装置的外观透视图。

图20是第4实施方式的半导体装置的外观透视图。

图21是从第二面侧看图20所示的半导体装置的透视图。

图22是用于说明衬底的层构造和其厚度的关系的图。

图23是对搭载有芯片零件的部分进行放大的部分放大截面图。

具体实施方式

以下，参照附图详细说明实施方式的半导体装置。而且，并不是通过这些实施方式来限制本发明的。

图1是表示第1实施方式的半导体装置的构成例子的方框图。半导体装置100经由SATA接口（ATA I/F）2等的存储器连接端口，与个人计算机或者CPU核等的主机装置（以下，简称为主机）1连接，作为主机1的外部存储器发挥功能。作为主机1可以列举出个人计算机的CPU、相机和摄像机等拍摄装置的CPU等。另外，半导体装置100能够经由RS232C接口（RS232C I/F）等通信接口3，在与调试用设备300之间发送接收数据。

半导体装置100具备作为非易失性半导体存储元件的NAND型闪存（以下，简称为NAND存储器，半导体元件）10；作为控制器的驱动控制电路4（半导体元件）；作为与NAND存储器10相比能够进行更高速进行存储动作的易失性半导体存储元件的DRAM（半导体元件）20；电源电路5。

电源电路5从由主机1一侧电源电路供给的外部直流电源中生成多个不同的内部直流电源电压，将这些内部直流电源电压供给半导体装置100内的各电路。另外，电源电路5探测外部电源的上升，生成上电复位信号，供给驱动控制电路4。

图2是表示半导体装置100的概略构成的平面图。图3是沿着图2所示的A-A线的从箭头方向看的截面图。电源电路5、DRAM20、驱动控制电路4、NAND存储器10被搭载在形成有配线图案的衬底8的一面侧。另外，衬底8被收容在壳体14内。壳体14构成为具有下壳体14a和上壳体14b。

衬底8在俯视观察下呈现大致长方形形状。在呈现大致长方形形状的衬底8的一方的短边一侧与主机1连接，并设置有作为上述的SATA接口2、通信接口3发挥功能的连接器9。连接器9作为将从主机1输入的电源供给电源电路5的电源输入部发挥功能。连接器9例如是LIF连接器。

衬底8为层叠合成树脂而形成的多层构造，例如为8层构造。另外，衬底8的层数并不限于8层。关于衬底8，在用合成树脂构成的各层的表面或者内层以各种形状形成配线图案。经由形成于衬底8的配线图案，电连接搭载在衬底8之上的电源电路5、DRAM20、驱动控制电路4、NAND存储器10彼此。

在衬底8的一面之上配置有格子部15，该格子部15按格状组合呈现柱状形状的柱状加强部15a来构成。柱状加强部15a配置成避开搭载在衬底8一面之上的NAND存储器10等的搭载要素。即，柱状加强部15a配置成通过NAND存储器10等的搭载要素之间的间隙。

这样，由于以通过搭载要素彼此的间隙的方式配置柱状加强部15a，所以如图3所示那样，能够有效地利用壳体内部的空间，由于设置格子部15，所以能够抑制半导体装置100的高度增加。

另外，由于在衬底8的一面之上配置格子部15，所以能够谋求半导体装置100的机械强度的提高。因而，即使在谋求了半导体装置100的小型化、薄型化的情况下，也能够得到难以由于外力等而发生破损的半导体装置100。例如，即使在设为将壳体14的平面形状设置成86mm×54mm，将高度设置为小于等于2.2mm的所谓的卡片形状的半导体装置100的情况，也能够通过用格子部15谋求提高机械强度，从而实现难以破损的半导体装置100。

特别是在衬底8中未配置NAND存储器10等的部分与配置有NAND存储器10等的部分相比，机械强度更容易变弱，但用格子部15能够有效地增强该机械强度容易变弱的部分。另外，因为只要在衬底8的一面之上配置格子部15即可，所以还不容易引起操作性恶化，能够抑制制造成本的增加。而且，沿着半导体装置100的外周的分因为容易用壳体14的外周部分确保强度，所以也可以省略设置于沿着半导体装置100的外周的部分的柱状加强部15a来构成格子部15。

图4是表示第2实施方式的半导体装置150的概略构成的平面图。图5是沿着图4所示的B-B线的从箭头方向看的截面图。而且，对于和上述实施方式一样的构成，标注相同的符号并省略详细说明。

在第2实施方式中，将衬底8分割成3块（衬底8a~c）构成。对于衬底8a，设置有连接器9，并且搭载有DRAM20以及NAND存储器10。对于衬底8b，搭载有驱动控制电路4和NAND存储器10。对于衬底8c，搭载有NAND存储器10。而且，衬底8a~c和所搭载的各要素的组合并不限于示例出的情况，例如也可以对于衬底8a搭载有DRAM20和驱动控制电路4。

在衬底8a~c彼此之间设置了间隙。另外，衬底8a~c彼此用粘贴于作为一面的相反面的二面侧的TAB胶带16连结。另外，形成于衬底8a~c的配线层彼此也用TAB胶带16电连接。

图6是沿着图4所示的B-B线的从箭头方向看的截面图，是表示对半导体装置150施加了外力的状态的图。将衬底8分割成3块，分割后的衬底8a~c彼此因为用TAB胶带16连结，所以如图6所示，在对半导体装置150施加了外力时衬底8在连结部分上变形，能够容易吸收其外力。因此，衬底8不容易破损，能够谋求提高半导体装置150的可靠性。

因而，即使在谋求半导体装置150的小型化、薄型化的情况下，也能够实现不容易由于外力等而发生破损的半导体装置150。例如，即使设为将上壳体14b和衬底8合在一起的平面形状设置成86mm×54mm，将高度设置为小于等于2.2mm的所谓的卡片形状的半导体装置150的情况，也能够通过分割衬底8而利用衬底8的变形使得容易吸收外力，能够实现不容易破损的半导体装置150。

而且，在第2实施方式中，因为衬底8变形而能够容易吸收外力，所以即使不使用上壳体14b和下壳体14a这两者的情况下，也能够确保机械强度。因而，在第2实施方式中，设置成不使用壳体14中的下壳体14a（还参照图2），而利用上壳体14b只覆盖衬底8的一面侧的构成。

图7是第2实施方式的变形例1的半导体装置150的横截面图。图8是图7所示的C部分的部分放大图，是示例对半导体装置150未施加外力的状态的图。图9是图7所示的C部分的部分放大图，是示例对半导体装置150施加了外力的状态的图。

如图7所示，在本变形例1中，经过分割的衬底8a~c彼此以连接器连接着。在设置有连接器9的衬底8a中形成有连接器凹部18。对于连接器凹部18，设置有凹部侧连接器18a。凹部侧连接器18a经由衬底8a的配线层，与NAND存储器10和DRAM20等搭载要素、连接器9电连接。

在衬底8b中与连接器凹部18相对的部分形成有连接器凸部17。在连接器凸部17中形成凸部侧连接器17a。凸部侧连接器17a经由衬底8b的配线层，与NAND存储器10和驱动控制电路4等搭载要素电连接。

连接器凸部17被插入到连接器凹部18。在连接器凸部17插入到连接器凹部18的状态下，凹部侧连接器18a和凸部侧连接器17a接触。即，通过将连接器凸部17插入到连接器凹部18中，从而衬底8之上的各搭载要素间、各搭载要素和连接器9之间经由凹部侧连接器18a和凸部侧连接器17a被电连接。而且，即使在衬底8b和衬底8c之间也进行同样的连接器连接，但因为是衬底8a和衬底8b之间同样的构成，所以省略详细的图示。

由于对半导体装置150施加外力，所以衬底8发生变形，即使衬底8a和衬底8b比图8所示的状态还分离的情况下，也如图9所示那样，因为确保凹部侧连接器18a和凸部侧连接器17a的接触，所以能够让半导体装置150稳定地动作。另外，由于凹部侧连接器18a和凸部侧连接器17a的接触，确保电接触，所以即使衬底8a和衬底8b的距离发生变化，也不容易发生断线等异常。

而且，在施加了让衬底8弯曲那样的外力的情况下，也有衬底8a~c之间的距离发生变化的情况，但这种情况下也和上述说明一样，因为确保凹部侧连接器18a和凸部侧连接器17a的接触，所以能够让半导体装置150稳定地动作。另外，如果将衬底8a~c中的某一衬底改变为搭载有不同容量的NAND存储器10的衬底，也能够容易地变更半导体装置150整体的容量。即，利用分割后的衬底的组合，能够容易地改变NAND存储器10的世代和容量。

图10是第2实施方式的变形例2的半导体装置的横截面图。如图10所示，在本变形例2中设置成多个衬底8a~c彼此一部分重叠。而且，虽然省略图示，但通过在衬底8a~c彼此重叠的部分设置在上述变形例1中说明那样的连接器18a、17a（还请参照图8，9），由此即使衬底8a和衬底8b的距离发生变化，也难以发生断线等异常，能够谋求提高半导体装置150的可靠性。

图11是第2实施方式的变形例3的半导体装置的横截面图。在本变形例3中，如图11所示，分割衬底8（8a~8c）用TAB胶带16连结的同时，在NAND存储器10等的搭载要素之间配置用柱状加强部15a构成的格子部15。

通过这样构成，用柱状加强部15a抑制外力引起的半导体装置150的变形，并且即使在半导体装置150发生了变形的情况下，由于衬底8在连结部分发生变形，所以也能够抑制断线、破损。

图12是第3实施方式的半导体装置200的外观透视图。图13是图12所示的半导体装置200的外观透视图，是表示将保护部折弯的状态的图。图14是图12所示的半导体装置200的横截面图。图15是图12所示的半导体装置200的侧面图。而且，对于和上述实施方式一样的构成标注相同的符号并省略详细说明。

如图14所示，第3实施方式的半导体装置200具备用合成树脂构成的模块部26，该模块部覆盖在衬底8中的搭载有NAND存储器10等的第一面之上。模块部26通过在衬底8的第一面之上填充合成树脂来构成。

如图12、图13所示，被模块部26覆盖的衬底8具有在俯视观察中呈现大致方形形状的方形部21和从其1边向外侧突出形成的凸部22。在凸部22的表面形成有输入输出端子23。通过与主机装置一侧的端子接触，可以经由输入输出端子23向NAND存储器10、DRAM20输入输出信息。

在对于方形部21形成有凸部22的一侧设置保护部24。在保护部24中形成有嵌入凸部22的凹部25。保护部24相对于方形部21以能够折弯的方式连结。具体地说，如图14、15所示，通过使用树脂部件（铰链部）27在二面侧连结方形部21和保护部24，树脂部件27作为铰链发挥功能，保护部24可以相对于方形部21折弯。通过折弯保护部24让凸部22露出，从而能够对主机装置一侧的连接器等插入凸部22来使用半导体装置200。

如上所述，通过在衬底8的第一面之上填充合成树脂来形成模块部26，能够谋求提高半导体装置200的机械强度。由此，即使在谋求半导体装置200的小型化、薄型化的情况下，也能够实现不容易因外力等发生破损的半导体装置200。例如，即使在设置成将在凹部25中嵌入了凸部22的状态下的半导体装置200整体的平面形状设为86mm×54mm、将高度设成小于等于2.2mm的所谓的卡片形状的半导体装置200的情况下，由于利用模块部26谋求提高机械强度，能够实现不容易破损的半导体装置200。

另外，通过对形成于保护部24的凹部25嵌入凸部22，能够抑制从方形部21突出的凸部22的破损。由此，能够谋求半导体装置200的可靠性的提高、产品使用期限的延长。另外，在使用半导体装置200时，只要折弯保护部24即可，所以保护部24不从方形部21分离，可以防止保护部24的丢失。

而且，在第3实施方式中，说明了输入输出端子23作为与主机装置一侧的端子直接接触而可以向NAND存储器10等进行输入输出的端子，但例如通过将输入输出端子23作为无线连接用端子构成，也可以构成为不和主机装置直接接触而向NAND存储器10等进行输入输出。

图16是第3实施方式的变形例1的半导体装置的分解透视图。在本实施方式中，方形部21和保护部24可以分离。而且，如图16所示，在方形部21中的与保护部24接触的面上形成插入孔21a，在保护部24中的与方形部21接触的面上形成有被插入到插入孔21a中的插入凸部24a。根据这样的构成，通过将插入凸部24a插入到插入孔21a中，能够将保护部24安装于方形部21以保护凸部22。

图17是第3实施方式的变形例2的半导体装置200的外观透视图。图18是图17所示的半导体装置200的外观透视图，是表示将保护部24折弯的状态的图。在本变形例2中，让凸部22靠近方形部21的一端来形成。保护部24和在图14、图15中所示的一样，利用树脂部件27与方形部21连结。这样，形成有凸部22的位置也可以与半导体装置200的规格、使用目的相配合地适宜地变更。

图19是第3实施方式的变形例3的半导体装置200的外观透视图。如图19所示，也可以在方形部21中不形成凸部而形成输入输出端子23。因为不形成凸部，所以方形部21难以破损，所以能够通过省略保护部谋求抑制成本。

图20是第4实施方式的半导体装置250的外观透视图。图21是从二面侧观察图20所示的半导体装置250的透视图。图22是用于说明衬底的层构成和其厚度的关系的图。而且，对于和上述实施方式一样的构成标注同样的符号并省略详细说明。

在第4实施方式中，如图22所示，用层叠了导体层49和绝缘层50的多层构造来形成衬底48。导体层49是使用铜等导体来形成配线图案的层。绝缘层50是使用树脂等绝缘性的材料使导体层49之间绝缘的层。而且，在搭载有NAND存储器10的一面侧形成有作为保护膜的阻焊层（SR）53。在衬底48中将绝缘层50夹在之间来形成6层（L1层~L6层）的导体层49。导体层49具有作为配线图案形成信号线（S）的层、作为配线图案形成接地（G）的层、作为配线图案形成电源线（V）的层。而且，层构成的顺序等并不限于图22所示的例子。

绝缘层50包含第1绝缘层50a和第2绝缘层50b。通过将第2绝缘层50b设置成比第1绝缘层50a还薄，与只用第1绝缘层50a构成绝缘层50的情况相比，谋求衬底48的薄型化。例如，在本实施方式中，第1绝缘层50a的厚度约是50μm，第2绝缘层50b的厚度约是26μm。

在此，在将配线图案形成于导体层49的多层构造的衬底48中，为了让半导体装置250以所希望的通信品质动作，要求规定的电气特性。例如，当配线图案是差动对配线的情况下，将作为规定电气特性的目标阻抗设置成约100Ω。另外，当配线图案是单端（Single-End）配线的情况下，将目标阻抗设置成45~50Ω。

作为第1绝缘层50a，当使用了液晶聚合物（LCP:Liquid CrystalPolymer）的情况下，其相对介电常数约是2.9。如上所述，如果将第1绝缘层50a的厚度设置为50μm，则在形成于导体层49的配线图案是单端（Single-End）配线的情况下，如果用50μm形成配线图案的宽度，则能够设置成作为目标阻抗的45~50Ω。

另一方面，如果想要通过使相对介电常数约是2.9的第1绝缘层50a薄到26μm以谋求衬底48的薄型化，则在形成于导体层49的配线图案是单端（Single-End）配线的情况下，如果不将配线图案的宽度设置成25μm，就难以实现作为目标阻抗的45~50Ω。当将配线图案的宽度设置成25μm的情况下，从加工精度的观点、制造成本的观点来看，谋求量产是困难的。

因而，在本实施方式中，将第2绝缘层50b的厚度设置成比第1绝缘层50a还薄的26μm。而后，使用相对介电常数比第1绝缘层50a还低的材料形成第2绝缘层50b。在第2绝缘层50b中使用相对介电常数约是2.4的低介电常数粘结膜。

这样，使用相对介电常数比第1绝缘层50还低的材料来形成第2绝缘层50b，如果使其厚度薄到26μm以谋求衬底48的薄型化，则在形成于导体层49的配线图案是单端（Single-End）配线的情况下，将配线图案的宽度设置成50μm，能够实现作为目标阻抗的45~50Ω。如果配线图案的宽度是50μm，则容易谋求量产。即，通过减薄相对介电常数比第1绝缘层50a还低的第2绝缘层50b的部分，能够得到所希望的电气特性的同时，谋求衬底的薄型化。而且，设置第2绝缘层30b的位置、数量并不限于图22所示的例子。通过改变导体层49的顺序，即通过更换形成信号线（S）、接地（G）、电源线（V）的层的顺序等，可以改变设置第2绝缘层30b的位置、数量。

层叠的导体层49彼此利用设置成贯通绝缘层50的凸起54（参照图23）进行电连接。例如，准备在第1绝缘层50a的两面形成了导体层49的双层衬底。在此，在一方的双层衬底的导体层49形成凸起54。而后，在形成有凸起54的双层衬底、未形成凸起54的双层衬底之间设置了第2绝缘层50b的状态下，通过压着两者，让凸起54贯通第2绝缘层50b，能够电连接导体层49彼此。而且，也可以在绝缘层50中形成通孔而电连接导体层49彼此。

如上所述，如果谋求衬底48的薄型化，则基板48的强度降低。于是，在衬底48的二面侧粘贴加强板51。加强板51例如用金属、树脂构成。通过将用金属、树脂构成的加强板51粘贴于衬底48，能够谋求衬底48的强度的提高。

加强板51例如用在第2绝缘层50b中使用的低介电常数粘结膜粘贴在衬底48的二面侧上。而且，加强板51也可以用双面胶带、其他的粘接剂来粘贴。

在导体层50中设置在最贴近衬底48的二面侧的导体49和加强板51用凸起54电连接。例如，在加强板51的一面侧形成凸起54。而后在加强板51和衬底48之间设置了绝缘层50的状态下，通过压着两者，让凸起54贯通绝缘层50，能够电连接导体层49彼此。而且，加强板51和导体层49的电连接并不限于采用凸起54这样的方式。例如，也可以使用焊锡电连接加强板51和导体层49。

通过电连接加强板51和导体层49，可以将加强板51作为接地层使用。另外，作为释放在搭载于衬底48的一面侧的NAND存储器10等中产生的热的散热器，可以利用加强板51。在此，如果考虑作为接地层的功能、作为散热器的功能，则理想的是加强板的导电率高。另外，为了谋求衬底48的强度提高，还需要某种程度的强度。因而，当使用金属作为加强板51的情况下，能够使用例如铝、镁。另外，当使用树脂的情况下，能够使用导电率高的树脂、混入了碳填料的树脂。

在衬底48的二面侧上搭载了多个芯片零件52。芯片零件52例如是旁路电容器。旁路电容器经由NAND存储器10、称为驱动控制电路4的半导体元件、导体层49（配线图案）电连接。芯片零件52利用焊锡与导体层49电连接。

旁路电容器搭载于为搭载有半导体元件的区域背面一侧的区域。由此，能够缩短半导体元件和旁路电容器之间的配线长度。关于加强板51，在与搭载于衬底48的二面侧的旁路电容器等的芯片零件52重叠的部分形成开口51a。因而，即使在粘贴了加强板51后也能够搭载芯片零件52。

另外，通过在搭载有半导体元件的区域的背面一侧的区域搭载旁路电容器，能够针对加强板51分散地形成开口51a。总之与在加强板51上形成大的开口的情况相比，能够抑制由于开口51a的形成引起的加强板51的强度降低。由此，能够抑制衬底48的强度的降低。

图23是对搭载有芯片零件52的部分进行放大的部分放大截面图。如图23所示，使用与加强板51相比没有超出到外侧的高度的芯片零件52。这还可以换句话说是：使用从衬底48算起的高度Y，比形成于加强板51的开口51a到衬底48的深度X还小的芯片零件52。

而且，在本实施方式中，虽然表示在衬底48上未搭载DRAM20（参照图2）的例子，但是当然也是可以搭载DRAM20的。这种情况下，也可以在搭载有DRAM20的区域的背面一侧搭载芯片零件。这种情况下，只要对于加强板51在与搭载该芯片零件的部分重叠的部分形成开口51a即可。

另外，由于使衬底48的线膨胀系数和加强板51的线膨胀系数大致一致，因而可以抑制因热变形时的膨胀率差引起的加强板51的剥离等原因半导体装置250损坏的情况。

对于进一步的效果和变形例能够由本领域技术人员很容易地导出。因而，本发明的更广泛的形态并不限于以上表示并且记述的特定的详细内容以及代表性的实施方式。因而，在不脱离用附加的权利要求及其均等物定义的总的发明概念的精神或者范围下，可以进行各种改变。

Claims (19)

1.一种半导体装置，具备：

衬底，交替层叠导体层和绝缘层；

半导体元件，搭载于上述衬底的一面侧；以及

加强板，粘贴于作为上述衬底的一面侧的相反面的二面侧。

2.根据权利要求1所述的半导体装置，

上述绝缘层包含第1绝缘层；和相对介电常数比上述第1绝缘层低的第2绝缘层。

3.根据权利要求1或者2所述的半导体装置，

上述导体层中的在最靠近上述二面侧设置的导体层和上述加强板电连接。

4.根据权利要求3所述的半导体装置，

上述导体层中的在最靠近上述二面侧设置的导体层和上述加强板通过凸起电连接。

5.根据权利要求1所述的半导体装置，

进一步具备搭载于上述衬底的第二面的芯片零件，

在上述加强板中的与上述芯片零件重叠的部分形成开口。

6.根据权利要求5所述的半导体装置，

上述半导体元件包含非易失性半导体存储元件，

上述芯片零件包含旁路电容器，上述芯片零件被搭载在搭载有上述非易失性半导体存储元件的区域的背面侧。

7.根据权利要求6所述的半导体装置，

上述半导体元件包含控制上述非易失性半导体存储元件的控制器，

上述芯片零件包含旁路电容器，上述芯片零件被搭载在搭载有上述控制器的区域的背面侧。

8.根据权利要求5~7中的任意一项所述的半导体装置，

上述芯片零件距离上述二面的高度比形成于上述加强板的开口到上述二面的深度小。

9.根据权利要求1所述的半导体装置，

上述衬底的线膨胀系数和上述加强板的线膨胀系数大致一致。

10.根据权利要求1所述的半导体装置，

上述加强板是金属制。

11.根据权利要求1所述的半导体装置，

上述加强板是树脂制。

12.根据权利要求2所述的半导体装置，

上述第2绝缘层是低介电常数粘结膜，

上述衬底是利用上述低介电常数粘结膜将在上述第1绝缘层的两面设置了上述导体层而得的双层衬底彼此粘结而形成的。

13.根据权利要求1所述的半导体装置，

进一步具备使上述半导体元件和主机装置连接的连接器。

14.一种半导体装置，具备：

衬底；

搭载于上述衬底的一面侧的易失性半导体存储元件；

搭载于上述衬底的一面侧的非易失性半导体存储元件；

搭载于上述衬底的一面侧并控制上述易失性半导体存储元件和上述非易失性半导体存储元件的控制器；以及

设置于上述衬底的一面侧并加强上述衬底的加强部。

15.根据权利要求14所述的半导体装置，

进一步具备包围上述衬底的一面侧的壳体，

上述半导体装置搭载有多个上述非易失性半导体存储元件，

上述加强部设置于被搭载的多个上述非易失性半导体存储元件彼此之间并呈现柱状形状。

16.根据权利要求14所述的半导体装置，

上述加强部是以覆盖上述衬底的一面的方式填充的合成树脂。

17.根据权利要求16所述的半导体装置，

被上述合成树脂覆盖的上述衬底构成为具有在俯视观察下呈现大致方形形状的方形部、以及从上述方形部的1边向外侧突出形成的凸部，

在上述凸部形成向着上述非易失性半导体存储元件的输入输出端子，

上述半导体装置进一步具备形成有嵌入上述凸部的凹部以保护上述凸部的保护部，

相对上述衬底以能够折弯的方式连结上述保护部。

18.根据权利要求14或者15所述的半导体装置，

上述衬底形成有配线层，并且上述衬底被分割成多个，

上述半导体装置进一步具备连结上述分割出的衬底彼此的连结部，

上述分割出的衬底的配线层彼此经由上述连结部连接。

19.根据权利要求18所述的半导体装置，

上述连结部是TAB胶带。

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