CN104241255B - 电子组件模块及其制造方法 - Google Patents
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Abstract
本发明提供了一种将电子组件安装在基底的背对的表面上以提高集成度的电子组件模块及其制造方法,电子组件模块包括:第一基底,包括形成在第一基底的背对的表面上的安装电极;多个电子组件,安装在第一基底的背对的表面上;第一模制部分,包封安装在第一基底的上表面上的电子组件;第二基底,包括形成在第二基底中并且结合到第一基底的下表面的贯穿部分,以将安装在第一基底的下表面上的电子组件容纳在贯穿部分中;以及第二模制部分,包封安装在第一基底的下表面上的电子组件。
Description
本申请要求于2013年6月24日在韩国知识产权局提交的第10-2013-0072236号韩国专利申请的优先权,本申请公开的内容通过引用被包含于此。
技术领域
本发明涉及一种电子组件模块及其制造方法,更具体地讲,涉及一种将电子组件安装在基底的背对的表面上以提高集成度的电子组件模块及其制造方法。
背景技术
近来,在电子市场中对便携装置的需求显著地增加,因此,对于安装在其中的电子组件的小型化和轻便化的需求持续增加。
为了实现电子组件的小型化和轻便化,需要这样的技术,例如,用来将多个分离装置形成为一个芯片的系统级芯片(SOC)技术,或者用来将多个分离装置集成到单个封装件中的系统封装(SIP)技术,以及用来使独立安装的组件的尺寸减小的技术。
为了制造具有小尺寸和高性能的电子组件模块,已经开发了一种将电子组件安装在基底的背对的表面上的结构。
然而,当电子组件被安装在基底的背对的表面上时,会难以在其上形成外部连接端子。
即,由于电子组件被安装在基底的背对的表面上,所以不能够精确地确定形成外部连接端子的位置。从而,需要一种使得外部连接端子能够容易地形成的双面安装类型的电子组件模块以及一种容易地制造双面安装类型的电子组件模块的方法。
【引用文献】
【专利文件1】
(专利文件1):第2003-092377号日本专利特许公开
发明内容
本发明的一方面提供了一种用来在基底的背对的表面上安装电子组件的双面安装类型的电子组件模块。
本发明的另一方面提供了一种容易地制造双面安装类型的电子组件模块的方法。
根据本发明的一方面,提供了一种电子组件模块,所述电子组件模块包括:第一基底,包括形成在第一基底的背对的表面上的安装电极;多个电子组件,安装在第一基底的背对的表面上;第一模制部分,包封安装在第一基底的上表面上的电子组件;第二基底,包括形成在第二基底中并且结合到第一基底的下表面的贯穿部分,以将安装在第一基底的下表面上的电子组件容纳在贯穿部分中;以及第二模制部分,包封安装在第一基底的下表面上的电子组件。
至少一个电子组件可以具有一个暴露在外的表面。
第二模制部分可以具有设置为与第二基底的下表面共面的下表面。
第二模制部分的外表面、第二基底的下表面和安装在贯穿部分中的所述至少一个电子组件的暴露表面可以共面设置。
第二基底可以包括形成在第二基底的上表面上以电连接到第一基底的电极焊盘和形成在第二基底的下表面上以进行外部电连接的外部连接端子。
第一模制部分或第二模制部分的厚度可以与具有一个暴露在外的表面的电子组件的安装厚度相同。
所述电子组件模块还可以包括设置在第一基底和第二基底之间的绝缘部分。
所述的电子组件模块还可以包括屏蔽部分,其中,屏蔽部分形成为覆盖第一模制部分的外表面和电子组件的暴露在第一模制部分的外部的暴露表面。
根据本发明的另一方面,提供了一种制造电子组件模块的方法,所述方法包括以下步骤:准备包括在其背对的反向表面上形成有安装电极的第一基底;将至少一个电子组件安装在第一基底的上表面上;将所述至少一个电子组件和第二基底同时安装在第一基底的下表面上;以及包封安装在第一基底的下表面上的所述至少一个电子组件。
所述方法还可以包括:在将电子组件安装在第一基底上之后,在第一基底的上表面上形成第一模制部分。
形成第一模制部分的步骤可以包括:形成第一模制部分,使得安装在第一基底的上表面上的所述至少一个电子组件的一个表面暴露在第一模制部分的外部。
形成第一模制部分的步骤可以包括:将第一基底设置成使得所述至少一个电子组件的一个表面与模具的内表面形成表面接触;以及通过将塑模树脂注入到模具中形成第一模制部分。
同时安装所述至少一个电子组件和第二基底的步骤可以包括:在第一基底的下表面上涂覆焊膏;将电子组件和第二基底安装在焊膏上;以及通过硬化焊膏使电子组件和第二基底固定地结合到第一基底的下表面。
所述方法还可以包括:在同时安装所述至少一个电子组件和第二基底之后,在第一基底和第二基底之间形成绝缘层。
在同时安装所述至少一个电子组件和第二基底的步骤中,可以安装第二基底使得所述至少一个电子组件被容纳在形成在第二基底中的贯穿部分中。
在包封安装在第一基底的下表面上的电子组件的步骤中,可以在形成在第二基底中的贯穿部分中形成第二模制部分。
形成第二模制部分的步骤可以包括:将第二基底设置成使得设置在其贯穿部分中的所述至少一个电子组件的一个表面和第二基底的下表面与模具的内表面形成表面接触;通过将塑模树脂注入到模具中形成第二模制部分。
附图说明
通过下面结合附图的详细描述,本发明的以上和其他方面、特征和其他优点将得到更清楚的理解,在附图中:
图1是根据本发明的实施例的电子组件模块的示意性剖视图;
图2示出在图1中示出的电子组件模块的内部的局部切开的透视图;
图3是在图1中示出的电子组件模块的分解透视图;
图4A至4I示出根据本发明的实施例的制造电子组件模块的方法的剖视图;
图5是根据本发明的另一个实施例的电子组件模块的示意性剖视图;
图6是根据本发明的另一个实施例的电子组件模块的示意性剖视图。
具体实施方式
现在将参照在其中示出本发明的示例性实施例的附图更加充分地描述本发明。然而,本发明可以以多种不同的形式实施并且不应该被解释为受限于这里阐述的实施例;相反,提供这些实施例使得本公开将是透彻且完整的,并且将把本发明的构思充分地传达给本领域的技术人员。在图中,为了清楚起见,夸大了元件的形状和尺寸。
图1是根据本发明的实施例的电子组件模块的示意性剖视图。图2示出在图1中示出的电子组件模块的内部的局部切开的透视图。图3是在图1中示出的电子组件模块的分解透视图。
参照图1至图3,根据实施例的电子组件模块100可以包括电子组件1、第一基底10、第二基底20和模制部分30。
电子组件1可以包括各种组件,诸如无源组件1a和有源组件1b。能够安装在基底上的任何组件都可以用作电子组件1。
电子组件1可以安装在第一基底10(下面将描述)的上下两个表面上。图1示出的是有源组件1b和无源组件1a安装在第一基底10的上表面和下表面上的示例。然而,本发明不限于此。可选择地,根据电子组件1的尺寸和形状以及电子组件模块100的设计,可以将电子组件1以各种形式布置在第一基底10的背对的表面上。
至少一个电子组件1安装在第一基底10的背对的表面中的每个表面上。在本发明所属的领域中公知的各种类型的基底(例如,陶瓷基底、印刷电路板(PCB)和柔性基底等)可以被用作第一基底10。此外,用来安装电子组件1的安装电极13可以形成在第一基底10的背对的表面上,或者虽然未示出,但是用来使安装电极13彼此电连接的布线图案可以形成在第一基底10的背对的表面上。
根据实施例的第一基底10可以是包括多个层的多层基底,并且可以将电路图案15形成在用于在其间形成电连接的层之间。
此外,根据实施例的第一基底10可以包括导电通孔14,以将形成在第一基底10的背对的表面上的安装电极13和形成在第一基底10中的电路图案15电连接。
此外,根据实施例的第一基底10可以包括形成在其中的用以容纳电子组件1的腔体(未示出)。
根据实施例的第一基底10可以包括形成在第一基底10的下表面上的外部连接焊盘16。外部连接焊盘16被设置成电连接到第一基底20(下面描述),并且外部连接焊盘16通过第二基底20连接到外部连接端子28。
因此,当第二基底20结合到第一基底10时,可以将外部连接焊盘16形成在第一基底10的与第二基底20的上表面面对的下表面的部分上。如有必要,可以以各种形式布置多个外部连接焊盘。
根据实施例的第一基底10可以是在其上重复布置多个相同的安装区域以同时制造多个分离模块的基底,详细地讲,第一基底10可以是面积宽阔的矩形基底或长条形基底。在此情况下,可以在用于分离模块的单独的安装区域中制造电子组件模块。
第二基底20设置在第一基底10下面并且结合到第一基底10。
根据实施例,贯穿孔形式的贯穿部分22形成在第二基底20中。贯穿部分22被用作用来容纳安装在第一基底10的下表面上的电子组件1的空间。因此,可以仅将安装在第一基底10的下表面上的电子组件1安装在与第二基底20的贯穿部分22面对的第一基底10的下表面的部分上。
以与第一基底10的情况相似的方式,在本发明所属的领域中公知的各种类型的基底(例如,陶瓷基底、印刷电路板(PCB)和柔性基底等)可以被用作第二基底20。
第二基底20可以通过下述步骤形成:准备多个包括其中形成有通孔的绝缘层,然后堆叠绝缘层以允许通孔彼此电连接,或者可选择地,可以通过堆叠多个绝缘层,形成穿过所有的绝缘层而形成的穿通孔,然后在穿通孔中形成通孔来形成第二基底20。此外,第二基底20可以以各种形式形成,例如,可以通过准备一层树脂层(例如,环氧树脂等),并且形成穿过树脂层以被包在树脂层中的多个金属柱(例如,铜(Cu)柱)来形成第二基底20。
电极焊盘24可以形成在第二基底20的背对的表面上。形成在第二基底20的上表面的电极焊盘24用于电连接到第一基底10的外部连接焊盘16。此外,形成在第二基底20的下表面上的电极焊盘24被设置成结合到外部连接端子28。虽然没有示出,但是用来使电极焊盘24彼此电连接的布线图案可以形成在第二基底20的背对的表面上。
具体地,根据实施例的第二基底20可以是包括多个层的多层基底,并且电路图案(未示出)可以形成在用于在其间形成电连接的层之间。
第二基底20可以包括形成在其背对的表面上的电极焊盘24和用于形成在第二基底20中的电路图案之间的电连接的导电通孔25。
此外,根据实施例的第二基底20可以形成为具有比安装在第一基底10的下表面上的电子组件1的安装厚度大的厚度,以稳定地保护容纳在贯穿部分22中的电子组件1。然而,本发明不限于此,如图1中所示,第二基底20的下表面可以被定位成与安装在第一基底10的下表面上的电子组件1的一个表面共面。
外部连接端子28形成在第二基底20的下表面上。外部连接端子28用于将电子组件模块100电连接且物理连接到其上安装电子组件模块100的主基底(未示出)。
根据实施例的外部连接端子28可以是电连接到电子组件1的用来传输信号的各个端子。
信号传输端子电连接电子组件1和主基底(未示出)。因此,使多个信号传输端子可以形成为与电子组件1的个数和类型等相对应。
外部连接端子28可以形成在第二基底20的下表面上形成的电极焊盘24上。外部连接端子28可以以凸起的形式形成。然而,本发明不限于此。例如,外部连接端子28可以以诸如焊球等各种形式形成。
此外,外部链接端子28通过导电通孔25电连接到形成在第二基底20的上表面上的电极焊盘24。因此,当第二基底20结合到第一基底10时,第一基底10可以通过第二基底20电连接到外部连接端子28。
如上所述,当根据实施例的第一基底10具有多个用于分离模块的安装区域时,第二基底20可以包括分别附着到在第一基底10上形成的用于分离模块的多个安装区域上的多个基底。即,将具有相同的形状的多个第二基底20备好并且重复布置在形成在第一基底10上的用于分离模块的安装区域中。在此情况下,彼此相邻的第二基底20可以安装在第一基底10上,以通过预定的间隔彼此分隔开。
当电子组件模块100被构造为包括一个第一基底10和多个第二基底20时,在制造电子组件模块100的过程中,可以沿着针对分离模块的安装区域切割第一基底10来使单独的电子组件模块100彼此分离。
模制部分30可以包括形成在第一基底10的上表面上的第一模制部分31和形成在第一基底10的下表面上(即,形成在第二基底20的贯穿部分22中)的第二模制部分35。
模制部分30可以包封安装在第一基底10的背对的表面上电子组件1。此外,模制部分30形成在安装在第一基底10上的电子组件1之间以防止电子组件1之间的电短路,并且围绕电子组件1的外部部分以将电子组件1固定到基底,从而保护电子组件1免受外部冲击的影响。
模制部分30可以由包括诸如环氧树脂等树脂材料的绝缘材料形成。此外,可以通过将包括安装在其上的电子组件1的第一基底10设置在模具(未示出)中,然后向模具中注入成型树脂来形成根据实施例的模制部分30。
根据实施例的第一模制部分31可以形成为覆盖第一基底10的一个整个表面。这里,嵌入在第一模制部分31中的电子组件1中的至少一个可以从第一模制部分31部分地暴露在外部。
参照图1和图2,根据实施例,两个电子组件1穿透第一模制部分31以从第一模制部分31暴露在外部。
在此情况下,由于模制部分30没有形成在电子组件1的外侧上(即,电子组件1的上表面上),所以第一模制部分31的厚度和电子组件1的安装厚度相同。因此,可以使第一模制部分31的厚度最小化。
第二模制部分35可以形成在第二基底20的贯穿部分22中。然而,本发明不限于此。即,第二模制部分35可以根据第二基底20的形状形成在第二基底20的外部。
根据实施例的第二模制部分35可以被设置成填充贯穿部分22的整个内部。具体地,使第二模制部分35的外表面形成为与第二基底20的下表面共面,而不会突出到贯穿部分22的外部和在贯穿部分22中向内凹进。这是按照制造根据实施例的电子组件模块的方法而形成的构造,随后将针对制造方法进行更详细的描述。
也可以以与第一模制部分31的方式相同的方式将第二模制部分35形成为使得电子组件1的一部分暴露在外。在此情况下,可以以共面的方式设置外表面,即,第二模制部分35的下表面、电子组件1的暴露表面和第二基底20的下表面。
根据实施例的如上所述构造的电子组件模块100包括形成在第一基底10的背对的表面上的电子组件1。此外,由于设置在第一基底10的下表面上的第二基底20,使得形成了外部连接端子28。
因此,将多个电子组件1安装在单个基底(即,第一基底10)上,从而增加了组件的集成度。此外,利用第二基底20作为分离基底形成安装有电子组件1的第一基底10的外部连接端子28,因此,甚至在双面塑模的情况下也可以容易地形成外部连接端子28。
此外,使包括第一模制部分31和第二模制部分35的模制部分30的厚度形成为与安装在模制部分30中的电子组件1的最大安装厚度相同。因此,可以使电子组件模块100的总厚度最小化,因此,电子组件模块100可以容易地用于薄型电子装置中。
在下文中,下面将描述根据实施例的制造电子组件模块的方法。
图4A至4I示出根据本发明的实施例的制造电子组件模块的方法的剖视图。
首先,如图4A所示,准备第一基底10。如上所述,第一基底10可以是多层基底。可以将安装电极13形成在第一基底10的背对的表面上。此外,可以将外部连接焊盘16形成在第一基底10的下表面上。
然后,如图4B所示,将电子组件1安装在一个表面上,即,安装在第一基底10的上表面上。本操作可以通过以下步骤来执行:利用丝网印刷方法等在形成在第一基底10的一个表面上的安装电极13上印刷焊膏,将电子组件1安装在焊膏上,然后对其施加热以使焊膏硬化。
然后,将第一模制部分31形成在第一基底10的一个表面上。如图4C所示,可以通过将包括安装在其上的电子组件1的第一基底10设置在模具90中来执行本操作。在此情况下,在电子组件1之中,具有最大的安装厚度的电子组件1的上表面可以被设置成接触模具90的内表面。
然后,通过将塑模树脂注入到模具90中形成第一模制部分31,如图4D所示。在此情况下,由于在电子组件1的上表面接触模具的内表面的同时注入塑模树脂,所以电子组件1的上表面没有嵌入在第一模制部分31中而是被设置为与第一模制部分31的外表面共面以从第一模制部分31暴露在外。
由于形成了第一模制部分31,所以因第一模制部分31而可以从外部保护安装在第一基底10的一个表面(即,上表面)上的电子组件1。
然后,如图4E所示,将焊膏P印刷在第一基底10的形成有第一模制部分31的下表面上。在此情况下,将焊膏P印刷在外部连接焊盘16上以及安装电极13上。
然后,如图4F所示,将电子组件1和第二基底20安装在第一基底10的下表面上。
本操作可以通过以下步骤执行:将电子组件1安装在印刷有焊膏P的安装电极13上,并且将第二基底20安装在外部连接焊盘16上。本操作可以通过在安装电子组件1之后安装第二基底20来执行。然而,本发明不限于此。即,可以使用各种方法,例如,可以在电子组件1之前安装第二基底20,或者可选择地,可以同时安装第二基底20和电子组件1。
以这种方式,当电子组件1和第二基底20被安装在第一基底10的下表面上时,向焊膏施加热以使膏体熔化,然后再次使焊膏硬化,从而形成焊料连接部分(未示出)。通过本次操作,安装在第一基底10的下表面上的电子组件1和第二基底20通过焊料连接部分被稳定地固定到第一基底10而被电气地且物理地连接到第一基底10。
然后,在第二基底20的贯穿部分22中形成第二模制部分35。通过将第二基底20设置成使得第二基底20的下表面接触模具91的内表面来执行本发明,如图4G所示。在此情况下,在设置在贯穿部分22中的电子组件1之中,具有最大安装厚度的电子组件1的外表面和第二基底20可以被设置为接触模具91的内表面。
然后,将塑模树脂注入到模具91中以形成第二模制部分35,如图4H所示。在此情况下,由于在第二基底20的下表面接触模具90的内表面的同注入塑模树脂,所以没有在第二基底20的下表面上形成第二模制部分35。此外,第二模制部分35的外表面、第二基底20的下表面和电子组件1的外表面以共面的方式设置。
虽然没有示出,但是在本发明中,注入到贯穿部分22中的塑模树脂可以形成在于第一基底10和第二基底20之间形成的间隙中。即,第二模制部分35也可以形成在于第一基底10和第二基底20之间形成的间隙中。在此情况下,第一基底10和第二基底20可以通过形成在它们之间的第二模制部分35彼此绝缘,同时也可以通过形成在它们之间的第二模制部分35来确保它们之间的偶合力。
然后,如图4I所示,将外部连接端子28形成在第二基底20的下表面上。外部连接端子28可以以凸起的形式形成在电极焊盘24上,其中,电极焊盘24形成在第二基底20的下表面上。然而,本发明不限于此。即,外部连接端子28可以以诸如焊球等各种形式形成。
根据实施例的通过上述操作制造的电子组件模块100被构造为允许将第二基底20和电子组件1(具体地,安装在第一基底10的下表面上的电子组件)安装在一起,而不是将第一基底10和第二基底20彼此结合然后安装电子组件1。即,将电子组件1和第二基底20安装在第一基底10的下表面上,然后,将二者硬化以使彼此固定地结合。
与根据实施例的制造方法中不同,在将第一基底10和第二基底20结合到彼此然后将电子组件1穿过第二基底20的贯穿部分22安装在第一基底10的下表面上的情形中,执行印刷焊膏的操作,安装基底的操作,然后使焊膏硬化的操作,以使第一基底10和第二基底20彼此结合,然后重复地执行这些操作以使得电子组件1能够安装在第一基底10上。
然而,在根据实施例的制造方法中,印刷焊膏的操作、安装电子组件1的操作以及使焊膏硬化的操作可以仅仅执行一次,从而使得电子组件1和第二基底20能够安装在第一基底10的下表面上。
即,与使用将电子组件1和第二基底20单独地结合到第一基底20的方法的情形相比,由于将电子组件1和第二基底20一起设置在第一基底10的下表面上以使彼此固定地结合,所以可以缩减制造工艺的次数并且可以容易地制造电子组件模块。
在根据实施例的电子组件模块100中,电子组件1被安装在第一基底10的背对的表面上并且通过模制部分30包封电子组件1。因此,许多组件可以在被安装在一个电子组件模块100中的同时易于被保护免受外部的影响。
根据实施例的电子组件模块100通过分离地结合到第一基底10的第二基底20进行外部电连接。因此,虽然将模制部分30形成在第一基底10的背对的表面上,但是可以容易地设置外部连接端子28。
根据实施例的电子组件模块100以使电子组件1的一个表面暴露于模制部分30外部的方式进行构造。因此,可以缩减模制部分30的厚度,可以使电子组件模块100的总厚度最小化,并且可以增大电子组件1的消散效果。
此外,根据实施例的电子组件模块100以这样的方式进行构造:当第二基底20的下表面和电子组件1的一个表面与模具91的内表面接触时,形成第二模制部分35。
根据此制造方法,根据实施例的电子组件模块100以这样的方式进行构造:形成第二模制部分35,同时,安装在第二基底20的贯穿部分22中的电子组件1的一个表面暴露于第二模制部分35的外部,并且第二基底20的下表面和第二模制部分35的下表面形成在同一平面上。因此,虽然电子组件模块100包括各种元件,但是可以容易地制造电子组件模块100。
根据本发明的实施例的电子组件模块和制造该电子组件模块的方法并不限于以上描述的实施例,并且可以以各种形式改变。
图5是根据本发明的另一个实施例的电子组件模块的示意性剖视图。
参照图5,根据实施例的电子组件模块200可以包括形成在第一基底10和第二基底20之间的绝缘部分50。
绝缘部分50可以由绝缘材料形成,并且可以形成在第一基底10和第二基底20之间,以保护位于第一基底10和第二基底20之间的用于电连接的导电构件(例如,凸起)。此外,绝缘部分50可以使第一基底10和第二基底20彼此绝缘,同时增大了第一基底10和第二基底20之间的结合力,从而提高了可靠性。
绝缘部分50可以由未充满树脂形成。例如,绝缘部分50可以由环氧树脂等形成,但是不限于此。
根据实施例,将绝缘部分50仅插入在第一基底10和第二基底20之间。然而,本发明不限于此。即,绝缘部分50可以插入在第一基底10和安装在第一基底10的下表面上的电子组件1之间的间隙中。在此情况下,绝缘部分50可以形成在第一基底10的整个下表面上。
按照这种方式,当电子组件模块200包括绝缘部分50时,第二模制部分35仅形成在第二基底20的贯穿部分22中而不形成在第一基底10和第二基底20之间,从而显著地减少了由于在形成第二模制部分35的过程中施加的压力而导致的第二基底20或电子组件1的位置改变的现象。
可以通过将诸如环氧树脂的液体绝缘材料注入到形成于第一基底10和第二基底20之间的间隙中,然后硬化液体绝缘材料来形成绝缘部分50。在此情况下,可以在第一基底10或第二基底20上形成具有沟槽或突起的形式的阻挡部分60,以阻挡液体绝缘材料的流动。
图6是根据本发明的另一个实施例的电子组件模块的示意性剖视图。
参照图6,根据实施例的电子组件模块300可以包括形成在第一模制部分的上表面上的屏蔽部分40。
屏蔽部分40可以形成在第一模制部分31的整个外表面上。与实施例中一样,屏蔽部分40可以仅形成在第一模制部分31的上表面上。然而,本发明不限于此。屏蔽部分40可以形成为延伸到第一模制部分31的侧表面上或者延伸到第一基底10和第二基底20的侧表面上。
虽然没有示出,但是如有必要屏蔽部分40可以以各种方式形成,例如,可以在屏蔽部分40的外表面上形成保护层以保护屏蔽部分40。
根据实施例,仅在第一模制部分31上形成屏蔽部分40。然而,本发明不限于此。即,可以使用各种方式,例如,也可以在第二模制部分35上形成屏蔽部分。
根据实施例的屏蔽部分40可以电气地且物理地连接到电子组件1的暴露在第一模制部分31的外部的一个表面。因此,在此情况下,不要求单独的组件电连接屏蔽部分40和第一基底10。
根据实施例的屏蔽部分40可以由各种导电材料形成。例如,可以通过将包括导电粉末的树脂材料涂覆在模制部分30的外表面上来形成屏蔽部分40,或者可以通过将单独的金属薄膜附着到模制部分30的外表面上来形成屏蔽部分40。
此外,可以利用诸如溅射法、气相沉积法、喷涂法、丝网印刷法、电镀法和无电镀法的各种方法形成金属薄膜。
如上面所阐述的,在根据本发明的实施例的电子组件模块中,电子组件被安装在第一基底的背对的表面上。此外,外部连接端子通过设置在第一基底的下表面上的第二基底形成。因此,能够将多个电子组件安装在单个基底(即,第一基底)上,从而提高了集成度。
利用第二基底(即,单独的基底)形成第一基底的外部连接端子,从而可以容易地形成双面安装类型的电子组件模块的外部连接端子。
在根据本发明的实施例的电子组件模块中,将第一模制部分和第二模制部分的厚度形成为与安装在第一模制部分和第二模制部分中的电子组件的最大安装厚度相对应。因此,可以将电子组件模块的总厚度最小化,因此,可以容易地将电子组件模块安装在薄的电子组件上。此外,电子组件被部分地暴露在外,从而增大了消散效果。
此外,在根据本发明的实施例的电子组件模块中,当第二基底的下表面与模具的内表面接触时,形成第二模制部分。因此,可以同时获得如下构造:使安装在第二模制部分和第二基底的贯穿部分中的电子组件的一个表面暴露在外的构造以及将第二基底的下表面和第二模制部分的下表面设置为彼此共面的构造。因此,即使在电子组件模块可以具有各种构造的情况下,也可以容易地制造出电子组件模块。
虽然结合实施例已经示出和描述了本发明,但是对于本领域的技术人员来说显而易见的是,在不脱离通过权利要求所限定的本发明的精神和范围的情况下,可以进行修改和改变。
Claims (13)
1.一种电子组件模块,所述电子组件模块包括:
第一基底,包括形成在第一基底的背对的表面上的安装电极;
多个电子组件,安装在第一基底的背对的表面上;
第一模制部分,包封安装在第一基底的上表面上的电子组件;
第二基底,包括形成在第二基底中并且结合到第一基底的下表面的贯穿孔形式的贯穿部分,以将安装在第一基底的下表面上的电子组件容纳在贯穿部分中;以及
第二模制部分,包封安装在第一基底的下表面上的电子组件,
其中,第二基底包括形成在第二基底的下表面上以进行外部电连接的外部连接端子,
安装在第一基底的下表面上的电子组件中的至少一个具有暴露在第二模制部分的外部的一个表面,并且
第二模制部分的外表面、第二基底的下表面和安装在第一基底的下表面上的电子组件中的所述至少一个的暴露表面共面。
2.根据权利要求1所述的电子组件模块,其中,第二基底包括:电极焊盘,形成在第二基底的上表面上以电连接到第一基底。
3.根据权利要求1所述的电子组件模块,其中,第一模制部分或第二模制部分的厚度与具有一个暴露在外的表面的电子组件的安装厚度相同。
4.根据权利要求1所述的电子组件模块,所述电子组件模块还包括设置在第一基底和第二基底之间的绝缘部分。
5.根据权利要求1所述的电子组件模块,所述电子组件模块还包括屏蔽部分,其中,屏蔽部分形成为覆盖第一模制部分的外表面和电子组件的暴露在第一模制部分的外部的暴露表面。
6.一种制造电子组件模块的方法,所述方法包括以下步骤:
准备第一基底,所述第一基底包括形成在第一基底的背对的表面上的安装电极;
将至少一个电子组件安装在第一基底的上表面上;
将所述至少一个电子组件和第二基底同时安装在第一基底的下表面上;
包封安装在第一基底的下表面上的所述至少一个电子组件;以及
在第二基底的下表面上形成外部连接端子,以进行外部电连接,
其中,在包封安装在第一基底的下表面上的电子组件的步骤中,在形成于第二基板中的贯穿孔形式的贯穿部分中形成第二模制部分,
安装在第一基底的下表面上的所述至少一个电子组件安装在贯穿部分中并具有暴露在第二模制部分的外部的一个表面,并且
第二模制部分的外表面、第二基底的下表面和安装在贯穿部分中的所述至少一个电子组件的暴露表面共面。
7.根据权利要求6所述的方法,所述方法还包括:在将电子组件安装在第一基底上之后,在第一基底的上表面上形成第一模制部分。
8.根据权利要求7所述的方法,其中,形成第一模制部分的步骤包括:形成第一模制部分,使得安装在第一基底的上表面上的所述至少一个电子组件的一个表面暴露在第一模制部分的外部。
9.根据权利要求8所述的方法,其中,形成第一模制部分的步骤包括:
设置第一基底使得所述至少一个电子组件的一个表面与模具的内表面面接触;以及
通过将塑模树脂注入到模具中形成第一模制部分。
10.根据权利要求6所述的方法,其中,将所述至少一个电子组件和第二基底同时安装的步骤包括:
在第一基底的下表面上涂覆焊膏;
将电子组件和第二基底安装在焊膏上;以及
通过硬化焊膏将电子组件和第二基底固定地结合到第一基底的下表面。
11.根据权利要求6所述的方法,所述方法还包括:在同时安装所述至少一个电子组件和第二基底之后,在第一基底和第二基底之间形成绝缘层。
12.根据权利要求6所述的方法,其中,在同时安装所述至少一个电子组件和第二基底的步骤中,将第二基底安装成使得所述一个电子组件被容纳在形成在第二基底中的贯穿部分中。
13.根据权利要求6所述的方法,其中,形成第二模制部分的步骤包括:
设置第二基底使得设置在第二基底的贯穿部分中的所述至少一个电子组件的一个表面和第二基底的下表面与模具的内表面面接触;
通过将塑模树脂注入到模具中形成第二模制部分。
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WO2022091954A1 (ja) * | 2020-10-29 | 2022-05-05 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101859752A (zh) * | 2009-04-06 | 2010-10-13 | 杨文焜 | 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法 |
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---|---|---|---|---|
JP2001144218A (ja) * | 1999-11-17 | 2001-05-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
JP2003092377A (ja) | 2001-07-09 | 2003-03-28 | Fujitsu Ltd | 半導体装置 |
JP3888267B2 (ja) * | 2002-08-30 | 2007-02-28 | カシオ計算機株式会社 | 半導体装置およびその製造方法 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101859752A (zh) * | 2009-04-06 | 2010-10-13 | 杨文焜 | 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法 |
CN202394957U (zh) * | 2011-11-24 | 2012-08-22 | 日月光半导体(上海)股份有限公司 | 半导体晶圆及封装构造 |
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