KR101965039B1 - 성형 화합물을 갖는 집적 회로 어셈블리 - Google Patents

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Abstract

집적 회로(IC)어셈블리 및 관련 기법들이 개시된다. IC 어셈블리(100)는 제 1 면(104) 및 그 반대편의 제 2 면(106)을 갖는 제 1 인쇄 회로 보드(PCB)(102); 제 1 PCB(102)의 제 1 면(104)에 전기적으로 연결된 다이(108); 제 1 면(112) 및 그 반대편의 제 2 면(114)을 갖는 제 2 PCB(110); 및 성형 화합물(118)을 포함할 수 있다. 제 2 PCB(110)의 제 2 면(114)은 하나 이상의 솔더 조인트들(116)을 통해서 제 1 PCB(102)의 제 1 면(104)에 연결된다. 성형 화합물(118)은 제 1 PCB(102)의 제 1 면(104) 및 제 2 PCB(110)의 제 2 면(114)과 접촉할 수 있다.

Description

성형 화합물을 갖는 집적 회로 어셈블리{INTEGRATED CIRCUIT ASSEMBLIES WITH MOLDING COMPOUND}
본 발명은 전반적으로 집적 회로(IC) 분야에 관한 것이며, 특히 성형 화합물을 갖는 IC 어셈블리들에 관한 것이다.
기존의 집적 회로(IC) 디바이스들에서, 인쇄 회로 기판들(PCB들) 및 IC 패키지들은 통상적인 커넥터들 및 패키지-온-패키지 기법들을 사용하여서 적층될 수 있다. 이러한 기법들은 이들이 달성할 수 있는 폼 팩터(form factor)의 소형화에 있어서 한계가 있을 수 있으며 이로써 작고 강력한 차세대 디바이스들을 위해서는 적합하지 않을 수 있다.
실시예들은 첨부 도면들을 참조하여서 다음의 상세한 설명에 의해서 용이하게 이해될 것이다. 본 설명을 용이하게 하기 위해서, 유사한 참조 부호들은 유사한 구조적 요소들을 말한다. 실시예들은 예시적으로 그리고 비한정적으로 첨부 도면들에서 예시된다.
도 1은 다양한 실시예들에 따른 IC 어셈블리의 측 단면도이다.
도 2 및 도 3은 각기 도 1의 IC 어셈블리의 상단도 및 하단도이다.
도 4 내지 도 11은 다양한 실시예들에 따른, 도 1에서 예시된 바와 같은, IC 어셈블리의 제조 시의 다양한 동작들 이후의 다양한 어셈블리들의 측 단면도들을 예시한다.
도 12는 다양한 실시예들에 따른 IC 어셈블리의 측 단면도이다.
도 13 내지 도 22는 다양한 실시예들에 따른, 도 12에서 예시된 바와 같은, IC 어셈블리의 제조 시의 다양한 동작들 이후의 다양한 어셈블리들의 측 단면도들을 예시한다.
도 23 및 도 24는 다양한 실시예들에 따른 IC 어셈블리들의 측 단면도들이다.
도 25는 다양한 실시예들에 따른 IC 어셈블리를 제조하기 위한 예시적인 프로세스의 흐름도이다.
도 26는 본 명세서에서 개시된 어셈블리들 중 임의의 하나 이상의 것을 포함할 수 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
집적 회로(IC) 어셈블리들 및 관련 기법들의 실시예들이 본 명세서에서 기술된다. 일부 실시예들에서, IC 어셈블리는 제 1 면 및 그 반대편 제 2 면을 갖는 제 1 인쇄 회로 보드(PCB); 상기 제 1 PCB의 제 1 면에 전기적으로 연결된 다이; 제 1 면 및 그 반대편 제 2 면을 갖는 제 2 PCB로서, 상기 제 2 PCB의 제 2 면은 하나 이상의 솔더 조인트들을 통해서 상기 제 1 PCB의 제 1 면에 결합되는, 상기 제 2 PCB; 및 성형 화합물을 포함할 수 있다. 성형 화합물은 제 1 PCB의 제 1 면 및 제 2 PCB의 제 2 면과 접촉할 수 있다. 일부 이러한 실시예들에서, 성형 화합물은 다이와 접촉할 수 있으며; 다른 이러한 실시예들에서, 성형 화합물은 다이와 접촉하지 않을 수 있다. 일부 실시예들에서, IC 어셈블리는 제 1 면 및 그 반대편 제 2 면을 갖는 PCB; 상기 PCB의 제 1 면에 전기적으로 연결된 다이; 제 1 면 및 그 반대편 제 2 면을 갖는 성형 화합물로서, 상기 성형 화합물의 제 2 면은 상기 PCB의 제 1 면과 접촉하며 상기 다이는 상기 성형 화합물에 의해서 접촉되는, 상기 성형 화합물; 및 상기 PCB의 제 1 면으로부터 상기 성형 화합물을 통해서 상기 성형 화합물의 제 2 면을 넘어서 연장하는 하나 이상의 몰드 관통 솔더 조인트들을 포함할 수 있다.
본 명세서에서 기술된 IC 어셈블리들 및 기법들은 기존의 IC 디바이스들의 소형화를 가능하게 하며 이로써 이러한 디바이스들의 폼 팩터들을 감소시킬 수 있다. 디바이스들의 크기를 감소시키는 것은 이러한 디바이스들의 새로운 용도들을 가능하게 할 수 있다(예를 들어서, 가용한 면적이 제약되는 다른 용도들과 관련하여서는 웨어러블 용도로 사용될 수 있음). 또한, 보다 소형의 형태로 보다 큰 컴퓨팅 전력을 제공하는 것은 크기가 고정되게 유지되는 디바이스들에 있어서 개선된 성능을 가능하게 할 수 있다.
예를 들어서, 본 명세서에서 기술된 IC 어셈블리들 및 기법들은 균등한 용량의 임의의 통상적인 드라이브보다 작은 고체상 메모리 드라이브를 제공하는데 사용될 수 있다. 이러한 드라이브들은 보다 소형의 차세대 플랫폼들, 예를 들어서, 울트라북들, 태블릿들 및 랩탑-태블릿 혼성품들 내에 포함될 수 있다. 본 명세서에서 기술된 IC 어셈블리들의 일부 실시예들은 높은 구성요소 집적 레벨을 갖는 고체상 드라이브를 제공할 수 있다. 예를 들어서, IC 어셈블리는 애플리케이션 특정 집적 회로(ASIC), 메모리(예를 들어서, NAND 다이 또는 패키지), 수동 구성요소들, 및 전력 관리 회로를 포함할 수 있다. 이와 대조하여서, 기존의 고체상 드라이브들은 (예를 들어서, 마더보드 상의) 개별 어셈블리 내의 특정 구성요소들(예를 들어서, 전력 시스템)을 가질 수 있다.
본 명세서에서 기술된 고체상 드라이브들의 폼 팩터는 차세대 목표치를 만족하거나 뛰어 넘을 수 있다. 예를 들어서, 본 명세서에서 기술된 IC 어셈블리들의 다양한 실시예들은 22 밀리미터 × 42 밀리미터 M.2 카드 포맷에 대한 사양들을 만족하는 고체상 드라이브들을 제공할 수 있다. 다른 실례에서, 본 명세서에서 기술된 IC 어셈블리들의 다양한 실시예들은 22 밀리미터 × 30 밀리미터 M.2 카드 포맷에 대한 사양들을 만족하는 고체상 드라이브들을 제공할 수 있다. 본 명세서에서 기술된 IC 어셈블리들 및 기법들에 따라서 형성된 고체상 드라이브들의 일부 실시예들은 기존의 드라이브들보다 모든 3차원 치수들보다 슬림할 수 있다.
본 명세서에서 기술된 IC 어셈블리들은 임의의 다수의 이점들을 가질 수 있다. 예를 들어서, 일부 실시예들에서, IC 어셈블리는 PCB의 일면 상에 배치된 다이싱-후 다이(post-dicing die)를 포함할 수 있으며(그리고 성형 화합물에 의해서 접촉되거나 접촉되지 않을 수 있으며), IC 패키지들은 PCB의 타면에 표면 실장될 수 있다. 다이를 PCB의 일면에 결합시킴으로써, IC 패키지들을 실장하기 위한 보다 많은 공간이 PCB의 타면 상에 남게 될 수 있다.
통상적인 기술들은 이러한 감소된 폼 팩터들을 달성할 수 없을 수 있다. 예를 들어서, 일부 통상적인 설계들은 ASIC 패키지, NAND 다이 또는 패키지, 전력 모듈들, 및 수동 구성요소들을 단일 측면 PCB 상에 표면 실장한다. 통상적인 PCB 기술들은 높은 입출력(I/O) 다이싱-후 다이들을 PCB들 내로 비용 효과적으로 결합하는 것을 실현할 수 없다. 특히, 통상적인 다이 내장 방법들은 고 입출력 다이들에 대해서 충분한 수율을 달성할 수 없을 수 있다. 본 명세서에서 기술된 IC 어셈블리들의 다양한 실시예들은 PCB에 의해서 제공된 면을 가질 수 있다. 임의의 적합한 개별 상단 구성요소들이 (예를 들어서, 시스템 내 패키지를 형성하기 위해서) PCB 면 상에 실장될 수 있다. 통상적인 기술들과는 달리, 이러한 상단 구성요소들은 (예를 들어서, 볼아웃(ballout) 또는 핀아웃(pinout)에 대한) 임의의 특정 결합 요건들이 필요 없을 수 있다. 이러한 구성요소들로의 접근의 용이성(및 이러한 구성요소들을 제거 및/또는 교체할 수 있는 능력)은 (모든 패키지들이 캡슐화되는) 일부 통상적인 시스템 내 패키지 방식들에 비해서 높은 최종 어셈블리 및 테스트 수율을 실현할 수 있다. 또한, 전자 제품들에 대한 요건들이 변함에 따라서, 표면-실장된 구성요소들은 제조 프로세스 시에 용이하게 교체될 수 있으며, 이로써 설계 유연성이 개선된다.
본 명세서에서 기술된 IC 어셈블리들의 실시예들은 ASIC 및 비휘발성 메모리 디바이스(예를 들어서, 플래시 메모리) 양자를 포함할 수 있다. 일부 실시예들에서, ASIC 및 비휘발성 메모리 디바이스는 IC 어셈블리 내에서 분리되며, 이로써 (주요 열 방출 구성요소일 수 있는) ASIC로부터 온도 민감성 비휘발성 메모리로의 열적 손상의 가능성을 줄일 수 있다.
도 1은 다양한 실시예들에 따른 IC 어셈블리(100)의 측 단면도이다. IC 어셈블리(100)는 제 1 인쇄 회로 보드(PCB)(102), 다이(108), 제 2 PCB(110), 및 성형 화합물(118)을 포함할 수 있다. IC 어셈블리(100)의 기능들은 IC 어셈블리(100)의 구성요소들 상에 배치되거나 그 내에 포함된 회로들에 의해서 결정될 수 있다. 예를 들어서, 일부 실시예들에서, IC 어셈블리(100)는 고체상 드라이브를 형성하도록 구성된 구성요소들을 포함할 수 있다. 임의의 다른 적합한 기능들은 IC 어셈블리(100)의 구성요소들의 적합한 선택 및 배열에 의해서 IC 어셈블리(100)에 의해서 제공될 수 있다.
제 1 PCB(102)는 제 1 면(104) 및 상기 제 1 면(104) 반대편의 제 2 면(106)을 가질 수 있다. 제 1 PCB(102)는 임의의 통상적인 PCB 재료들(예를 들어서, 라미네이트들 및 구리)로 형성될 수 있으며, 임의의 소망하는 개수의 층들을 가질 수 있다. 일부 실시예들에서, 제 1 PCB(102)는 4 층 PCB일 수 있다. 제 1 PCB(102)는 제 1 면(104) 및/또는 제 2 면(106) 상에 형성된 도전성 컨택트들, 및 제 1 면(104)과 제 2 면(106) 간에 배치되어서 이 면들(104, 106) 간에 그리고 이 면들을 따라서 전기적 신호들을 연결하는 비아들을 포함할 수 있다. 도전성 컨택트들의 실례들은 트레이스들, 패드들, 핑거들 또는 임의의 적합한 도전성 상호접속 구성요소를 포함할 수 있다. 도전성 컨택트의 형태는 용도에 따라서 변할 수 있다. 예를 들어서, 일부 실시예들에서, 트레이스들은 신호들을 라우팅하는데 사용될 수 있으며, 핑거들은 소켓과의 와이어 본딩 또는 메이팅을 위해서 노출될 수 있으며, 패드들은 표면 실장, 프로브 접촉, 또는 테스트를 위해서 사용될 수 있다.
다이(108)는 제 1 면(124), 제 2 면(194), 및 측면들(122)을 포함할 수 있다. 도시된 바와 같이, 제 2 면(194)은 제 1 PCB(102)의 제 1 면(104)에 근접할 수 있다. 일부 실시예들에서, 다이(108)는 제 1 PCB(102)의 제 1 면(104)에 전기적으로 연결될 수 있다. 예를 들어서, 일부 실시예들에서, 다이(108)는 제 1 PCB(102)의 제 1 면(104)에 와이어 본딩될 수 있다. 와이어 본드들 내에 포함된 와이어들은 다이(108)의 제 1 면(124), 측면들(122), 또는 제 2 면(194)으로부터 연장될 수 있다. 다이(108)와 제 1 면(104) 간의 전기적 연결을 통해서 전송되는 전기적 신호들은 제 1 PCB(102)을 통해서, 제 1 면(104) 및/또는 제 2 면(106)에 전기적으로 연결된 다른 구성요소들로/로부터 더 전송될 수 있다. 이러한 구성요소들의 실례들이 이하에서 논의된다. 일부 실시예들에서, 다이(108)는 제 1 PCB(102)의 제 1 면(104)에 (예를 들어서, 접착제 및/또는 전기적 연결 기구, 예를 들어서, 와이어 본딩 또는 솔더링을 통해서) 기계적으로 결합될 수 있다. 일부 실시예들에서, 다이(108)는 플립 칩 프로세스를 사용하여서 부착될 수 있다. 오직 하나의 다이(108)만이 도 1에서 예시되지만, 다수의 다이들이 제 1 PCB(102)의 제 1 면(104)에 실장될 수 있다.
다이(108)는 실리콘 또는 다른 반도체 재료, 및 소망하는 기능을 수행하도록 구성된 복수의 디바이스들을 포함할 수 있다. 다이(108) 내에 포함된 디바이스들은 임의의 적합한 타입의 전자 디바이스(예를 들어서, 개별 또는 통합된 디바이스들, 트랜지스터 기반 디바이스들, 등)일 수 있다. 예를 들어서, 일부 실시예들에서, 다이(108)는 애플리케이션 특정 집적 회로(ASIC)일 수 있다. ASIC는 용도에 따라서 임의의 개수의 기능들을 제공할 수 있다. 예를 들어서, IC 어셈블리(100)가 고체상 드라이브인 일부 실시예들에서, ASIC는 외부 데이터 버스(예를 들어서, 직렬 ATA 및 주변 구성요소 인터페이스 신호들) 및 데이터를 저장하는 내부 메모리를 관리 및 인터페이싱하는 제어기 역할을 할 수 있다. 다이(108)는 단일 피스의 실리콘 또는 다수의 피스들의 실리콘을 포함할 수 있으며, 임의의 적합한 타입의 전자 구성요소들을 포함할 수 있다. 다양한 실시예들에서, 임의의 전자 디바이스는 다이(108)로서 사용될 수 있다. 또한, 다이(108)가 본 명세서에서는 단수로 지칭될 수 있지만, 다수의 다이들(108)(예를 들어서, 상이한 크기, 타입 및 기능을 가짐)이 IC 어셈블리(100) 내에 포함될 수 있다.
일부 실시예들에서, 다이(108)는 전기 디바이스들이 그 상에 구축된 반도체 웨이퍼로부터 커팅되는 것보다 실질적으로 많은 프로세싱을 겪지 않을 수 있다. 예를 들어서, 다이(108)는 실리콘 웨이퍼 상에서 어레이로 형성된 수많은 다이들 중 하나일 수 있으며, 다이싱 프로세스 시에 어레이로 다른 다이들과 분리되는 것보다 많이 실질적으로 프로세싱되지 않을 수 있다. 이러한 다이들은 "다이싱-후 다이들"로서 본 명세서에서 지칭될 수 있다. 다이싱-후 다이(108)는 동일한 기능을 수행하는, 추가적인 패키징 단계들(예를 들어서, 외측 보호 구성요소들의 추가)을 겪은 다이보다 매우 얇을 수 있기 때문에, IC 어셈블리(100)에서 다이싱-후 다이(108)를 사용하는 것은 추가 패키징된 다이의 사용에 비해서 감소된 두께(130)을 IC 어셈블리(100)가 달성하게 할 수 있다. 예를 들어서, 일부 실시예들에서, 다이싱-후 다이는 수십 마이크론 두께를 가지며, 추가 패키징된 다이들은 수백 마이크론 두께를 가질 수 있다.
제 2 PCB(110)은 또한 제 1 PCB(102)의 제 1 면(104)에 결합될 수 있다. 특히, 제 2 PCB(110)은 제 1 면(112) 및 그 반대편의 제 2 면(114)을 가질 수 있으며, 제 2 면(114)은 제 1 PCB(102)의 제 1 면(104)에 결합될 수 있다. 일부 실시예들에서, 제 2 PCB(110)의 제 2 면(114)은 하나 이상의 솔더 조인트들(116)을 통해서 제 1 PCB(102)의 제 1 면(104)에 에 결합될 수 있다. 일부 실시예들에서, 솔더 조인트들(116)은 몰드 관통 솔더 조인트들일 수 있으며, 성형 화합물(118) 내에 내장되거나 이를 관통할 수 있다. 제 2 PCB(110)는 임의의 통상적인 PCB 재료들로 형성될 수 있으며, 임의의 소망하는 개수의 층들을 가질 수 있다. 일부 실시예들에서, 제 2 PCB(110)는 2 층 PCB일 수 있다. 제 2 PCB(110)는 제 1 면(112) 및/또는 제 2 면(114) 상에 형성된 도전성 컨택트들, 및 제 1 면(112)과 제 2 면(114) 간에 배치되어서 이 면들 간에서 그리고 이 면들을 따라서 전기 신호들을 연결하는 비아들을 포함할 수 있다. 예를 들어서, 제 2 면(114) 상에 형성된 도전성 컨택트들은 솔더 조인트들(116)과 접촉할 수 있으며, 제 2 PCB(110)는 이러한 도전성 컨택트들과 상기 제 1 면(112) 상의 도전성 컨택트들 간의 비아들을 포함할 수 있으며, 이러한 비아들은 전기 신호들을 제 1 PCB(102)로부터 솔더 조인트들(116)을 통해서 제 1 면(112)으로 연결할 수 있다. 일부 실시예들에서, 전기 신호들은 이러한 경로들을 따라서 제 2 PCB(110)의 제 1 면(112)과 다이(108) 간에서 전송될 수 있다. 일부 실시예들에서, 중간 구조물들 또는 디바이스들(미도시)이 제 1 PCB(102)와 제 2 PCB(110) 간에 배치될 수 있다. 제 2 PCB(110)의 제 2 면(114) 및 제 1 PCB(102)의 제 1 면(104)은 거리(126)만큼 이격될 수 있다. 일부 실시예들에서, 거리(126)는 1 밀리미터 미만일 수 있다. 일부 실시예들에서, 플립 칩 구성요소들, 수동 구성요소들, 또는 다른 구성요소들이, 제 2 PCB(110)와 더불어서 또는 이 대신에, 하나 이상의 솔더 조인트들(솔더 조인트들(116)을 참조하여서 상술한 바와 같이 형성됨)을 통해서 제 1 PCB(102)의 제 1 면(104)에 실장될 수 있다.
제 1 PCB(102)는 길이(128)를 가질 수 있으며 제 2 PCB(110)는 길이(188)를 가질 수 있다. 길이들(128 및 188)은 IC 어셈블리(100) 내에서 소망하는 구성요소들을 수용하기에 충분한 임의의 소망하는 값들을 취할 수 있다. 일부 실시예들에서, 길이(128)는 길이(188)보다 클 수 있다. 일부 실시예들에서, 길이(128)는 길이(188)와 대략적으로 동일할 수 있다. 일부 실시예들에서, 길이(128)는 길이(188)보다 작을 수 있다. 일부 실시예들에서, 제 1 PCB(102)의 길이(128)는 대략적으로 42 밀리미터일 수 있다. 일부 실시예들에서, 제 1 PCB(102)의 길이(128)는 대략적으로 30 밀리미터일 수 있다. 일부 실시예들에서, 제 2 PCB(110)의 길이(188)는 대략적으로 12 밀리미터일 수 있다.
다이(108)는 임의의 다수의 방식들로 제 1 PCB(102)의 제 1 면(104) 및 제 2 PCB(110)의 제 2 면(114)에 대해서 배열될 수 있다. 예를 들어서, 일부 실시예들에서, 다이(108)는 제 2 PCB(110)의 제 2 면(114)과 제 1 PCB(102)의 제 1 면(104) 간에 배치되게 배열될 수 있다. 일부 실시예들에서, 다이(108)는 (예를 들어서, 도 1에서 예시된 바와 같이) 제 2 PCB(110)의 제 2 면(114)과 제 1 PCB(102)의 제 1 면(104) 간에 배치되지 않을 수 있다. 일부 실시예들에서, 다이(108)는 제 2 PCB(110)의 제 2 면(114)과 제 1 PCB(102)의 제 1 면(104) 간에 부분적으로 배치될 수 있다.
성형 화합물(118)은 제 1 면(136) 및 제 2 면(192)을 가질 수 있다. 도 1의 실시예에서, 성형 화합물(118)은 다이(108)와 접촉하게 예시된다. 일부 실시예들에서, 성형 화합물(118)은 다이(108)를 적어도 부분적으로 피복할 수 있다. 예를 들어서, 일부 실시예들에서, 성형 화합물(118)은 다이(108)의 측면들(122)과 접촉하면서 이를 피복할 수 있다. 본 명세서에서 사용된 바와 같이, 면 또는 대상을 "피복"한다는 표현은 다른 구성요소들에 의해서 접촉 또는 피복되지 않은 면 또는 대상의 실질적으로 모든 부분들을 접촉하는 것을 말할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 측면들(122)과 접촉하면서 이를 피복할 수 있으며, 제 1 면(124)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 제 1 면(124)을 피복할 수 있다. 다이(108)의 제 2 면(194)과 제 1 PCB(102)의 제 1 면(104) 간에 "갭"이 존재하는 일부 실시예들에서, 성형 화합물(118)은 제 2 면(194)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 다이(108)의 측면들(122) 및 제 1 면(124)을 피복할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 다이(108)를 피복할 수 있다. 일부 실시예들에서, 성형 화합물(118)의 제 1 면(136)은 다이(108)의 제 1 면(124)으로부터 (예를 들어서, 도시된 바와 같이, 성형 화합물(118)의 일부를 개재함으로써) 이격될 수 있다. 일부 실시예들에서, 성형 화합물(118)의 제 2 면(192)은 다이(108)의 제 2 면(194)과는 실질적으로 같은 높이에 있을 수 있다.
성형 화합물(118)(예를 들어서, 성형 화합물(118)의 제 2 면(192))은 제 1 PCB(102)의 제 1 면(104)과 접촉할 수 있으며, 제 2 PCB(110)의 제 2 면(114)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 제 1 PCB(102)의 제 1 면(104)을 피복할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 제 2 PCB(110)의 제 2 면(114)을 피복할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 솔더 조인트들(116)을 피복할 수 있다. 상술한 바와 같이, 일부 실시예들에서, 성형 화합물(118)은 다이(108)와 접촉하지 않을 수 있다. 이러한 실시예들의 일부 실례들이 도 24을 참조하여서 이하에서 논의된다.
임의의 적합한 성형 화합물이 성형 화합물(118)로서 사용될 수 있다. 예를 들어서, 캡슐화 에폭시 플라스틱 재료, 수지, 또는 패키징 용도로서 통상적으로 사용되는 임의의 적합한 성형 화합물이 사용될 수 있다. 이러한 재료들 중 임의의 것은 충진제들 또는 다른 입자들, 예를 들어서, 실리카 충진제들을 포함하거나 포함하지 않을 수 있다. 성형 화합물(118)은 임의의 적합한 프로세스, 예를 들어서, 도 7 내지 도 10을 참조하여서 이하에서 논의 및 예시되는 성형 프로세스에 의해서 형성될 수 있다.
IC 어셈블리(100)는 제 1 면(134) 및 제 2 면(132)을 가질 수 있다. 일부 실시예들에서, 제 1 면(134)은 제 2 PCB(110)의 제 1 면(112)의 적어도 일부를 포함할 수 있다. 일부 실시예들에서, 제 1 면(134)은 성형 화합물(118)의 제 1 면(136)의 적어도 일부를 포함할 수 있다 . 일부 실시예들에서, 제 1 면(134)은 (예를 들어서, 도 1에서 예시된 바와 같이) 제 2 PCB(110)의 제 1 면(112)의 적어도 일부 및 성형 화합물(118)의 제 1 면(136)의 적어도 일부를 포함할 수 있다. 특히, 제 2 PCB(110)의 제 1 면(112)은 성형 화합물(118)의 제 1 면(136)과 실질적으로 동일한 높이일 수 있다. 일부 실시예들에서, 제 1 면(134)은 성형 화합물(118)의 제 1 면(136)에 의해서 실질적으로 전체가 제공될 수 있다. 다른 실시예들에서, 제 1 면(134)은 제 2 PCB(110)의 제 1 면(112)에 의해서 실질적으로 전체가 제공될 수 있다. 일부 실시예들에서, 제 1 면(134)은 성형 화합물(118)의 제 1 면(136) 및/또는 제 2 PCB(110)의 제 1 면(112)과 이격될 수 있다. 일부 이러한 실시예들에서, 추가 구성요소들이 제 1 면(134)과 성형 화합물(118)의 제 1 면(136) 간에 및/또는 제 1 면(134)과 제 2 PCB(110)의 제 1 면(112) 간에 배치될 수 있다. 예를 들어서, 추가 PCB들이 성형 화합물(118)의 제 1 면(136)과 제 1 면(134) 간에 및/또는 제 2 PCB(110)의 제 1 면(112)과 제 1 면(134) 간에 배치될 수 있다. 추가 PCB들은 본 명세서에서 논의되는 PCB들 중 임의의 것의 형태를 취할 수 있다. 예를 들어서, IC 어셈블리(100)는 3 개 이상의 PCB들을 포함할 수 있으며, 이러한 PCB들은 솔더 조인트들(116)과 유사한 솔더 조인트들을 사용하여서 임의의 소망하는 배열로 서로 결합될 수 있다. 일부 실시예들에서, IC 어셈블리(100)는 3 개 이상의 PCB들을 포함할 수 있다.
일부 실시예들에서, 제 2 면(132)은 제 1 PCB(102)의 제 2 면(106)의 적어도 일부를 포함할 수 있다. 일부 실시예들에서, 제 2 면(132)은 (예를 들어서, 도 1에서 도시된 바와 같이) 제 1 PCB(102)의 제 2 면(106)에 의해서 실질적으로 전체가 제공될 수 있다. 일부 실시예들에서, 제 2 면(132)은 성형 화합물(118)의 제 2 면(192)(미도시)의 적어도 일부를 포함할 수 있다. 일부 실시예들에서, 제 2 면(132)은 제 1 PCB(102)의 제 2 면(106)과 이격될 수 있다. 일부 이러한 실시예들에서, 추가 구성요소들이 제 1 PCB(102)의 제 2 면(106)과 제 2 면(132) 간에 배치될 수 있다. 예를 들어서, (예를 들어서, 제 1 면(134)을 참조하여서 상술한 실시예들 중 임의의 것에 따라서) 추가 PCB들이 제 1 PCB(102)과 제 2 면(132) 간에 배치될 수 있다.
전술한 실시예들 중 임의의 것에서, 제 1 면(134) 및/또는 제 2 면(132)은 그 상에 배치된 보호 코팅(예를 들어서, 플라스틱 코팅, 미도시)을 가질 수 있다. 이러한 코팅들은 통상적일 수 있으며, 본 명세서에서 더 이상 논의되지는 않는다.
일부 실시예들에서, IC 어셈블리(100)는 추가 구성요소들을 포함할 수 있다. 예를 들어서, IC 어셈블리(100)는 하나 이상의 프로브 패드들(140)을 포함할 수 있다. 프로브 패드들(140)은 IC 어셈블리(100)의 제 1 면(134) 상에 (예를 들어서, 도 1에서 도시된 바와 같이, 제 2 PCB(110)의 제 1 면(112) 상에) 배치될 수 있다. 일부 실시예들에서, 프로브 패드들은 IC 어셈블리(100)의 제 2 면(132) 상에 (예를 들어서, 제 1 PCB(102)의 제 2 면(106) 상에) 배치될 수 있다. 프로브 패드들(140) 각각은 IC 어셈블리(100) 내의 하나 이상의 다른 구성요소들에 전기적으로 연결된 도전성 영역(예를 들어서, 금속의 편평한 부분)일 수 있다. 일부 실시예들에서, 프로브 패드들(140)은 IC 어셈블리(100) 내부에 있는 다양한 구성요소들(예를 들어서, 다이(108) 내에 포함되거나 제 2 PCB(110) 또는 제 1 PCB(102) 상에 배치된 다양한 회로들)을 테스트하기 위한 접촉점을 제공하는데 사용될 수 있다. 예시적인 테스트들은 개방/단락 회로들의 검출 및/또는 다양한 구성요소들의 성능 평가를 포함할 수 있다.
IC 어셈블리(100)는 제 1 PCB(102)의 제 2 면(106) 및/또는 제 2 PCB(110)의 제 1 면(112)에 표면 실장된 하나 이상의 IC 패키지들을 포함할 수 있다. 도 1에서, IC 패키지들(142 내지 148)은 제 1 PCB(102)의 제 2 면 106에 표면 실장되게 예시된다. 예시된 실시예에서, 제 1 PCB(102)의 제 2 면(106)은 IC 어셈블리(100)의 제 2 면(132)과 일치한다. 임의의 소망하는 IC 패키지가 IC 어셈블리(100) 내에 포함된 PCB들(102 및 110) 중 하나 이상에 표면 실장될 수 있다. 예를 들어서, IC 패키지(142)는 온도 센서일 수 있다. IC 패키지(144)는 하나 이상의 수동 구성요소들, 예를 들어서, 저항기들 및 커패시터들을 포함할 수 있다. IC 패키지(146)는 전력 관리 집적 회로(PMIC)일 수 있다. IC 패키지(148)는 메모리 디바이스, 예를 들어서, 플래시 메모리일 수 있다. 일부 실시예들에서, IC 패키지(148)는 IC 어셈블리(100)의 제 2 면(132)에 표면 실장되기 위한 볼 그리드 어레이(BGA)를 갖는 NAND 플래시 메모리일 수 있다. 일부 실시예들에서, IC 패키지들(142 내지 148) 중 하나 이상의 것은 제 1 PCB(102)의 제 2 면(106)에 표면 실장되지 않을 수 있지만, 대신에 다이(108)를 참조하여서 상술한 바와 같이 (예를 들어서, 다이싱-후 형태로) 제 1 면(104)에 연결될 수 있다. 특히, 일부 실시예들에서, IC 패키지(144 , 146 및/또는 148)는 이로써 결합될 수 있다. 다른 디바이스들(예를 들어서, 하나 이상의 수정체들)이 IC 어셈블리(100)에 표면 실장될 수 있다. 일부 실시예들에서, IC 패키지들은 IC 어셈블리(100)의 제 2 면(132) 상에 배치될 수 있으며, 어떠한 IC 패키지들도 IC 어셈블리(100)의 제 1 면(134) 상에 배치되지 않을 수 있다.
도 1에서 예시된 바와 같이, IC 패키지들(142 내지 148)(IC 어셈블리(100)의 제 2 면(132)에 표면 실장됨)은 성형 화합물(118)에 의해서 피복되지 않을 수 있다. 특히, 일부 실시예들에서, 제 1 면(134) 또는 IC 어셈블리(100)의 제 2 면(132) 상에 포함된 임의의 IC 패키지들(예를 들어서, IC 패키지들(142 내지 148))은 성형 화합물(118)이 IC 어셈블리(100)에 제공된 후에 제 2 면(132)에 표면 실장될 수 있다. 이러한 패키지들은 성형 화합물 내에 내장되지 않기 때문에, 패키지들은 IC 어셈블리(100)의 수명 동안에 용이하게 실장되거나, 교체되거나, 제거될 수 있다.
제 1 면(134) 및/또는 IC 어셈블리(100)의 제 2 면(132)은 어셈블리(100)의 회로들과 외부 소켓 또는 다른 결합 구성요소 간의 전기적 연결을 실현하는데 사용될 수 있는 하나 이상의 도전성 컨택트들을 포함할 수 있다. 예를 들어서, 도 1에서 도시된 바와 같이, 하나 이상의 도전성 컨택트들(150)은 IC 어셈블리(100)의 제 2 면(132) 상에 (예를 들어서, 제 1 PCB(102)의 제 2 면(106) 상에) 배치될 수 있다. 하나 이상의 도전성 컨택트들(152)은 IC 어셈블리(100)의 제 1 면(134) 상에 (예를 들어서, 제 2 PCB(110)의 제 1 면(112) 상에) 배치될 수 있다. 일부 실시예들에서, 도전성 컨택트들(150)은 다이(108)을 제 1 PCB(102)의 제 1 면(104)에 결합시키기 이전에 제 1 PCB(102) 상에 인쇄될 수 있다. 일부 실시예들에서, 도전성 컨택트들(150 및/또는 152)은, 제 1 PCB(102) 및 제 2 PCB(110)가 하나 이상의 솔더 조인트들(116)을 통해서 결합되기 이전에, 각기 제 1 PCB(102) 및/또는 제 2 PCB(110) 상에 인쇄될 수 있다. 일부 실시예들에서, 도전성 컨택트들(150 및/또는 152)은, 성형 화합물이 IC 어셈블리(100)에 제공되기 이전에, 각기 제 1 PCB(102) 및/또는 제 2 PCB(110) 상에 인쇄될 수 있다.
도전성 컨택트들(150 및/또는 152)은 IC 어셈블리(100)의 면 상의 임의의 소망하는 위치에 배치될 수 있다. 일부 실시예들에서, 도전성 컨택트들(150 및/또는 152)은 (예를 들어서, 도 1에 도시된 바와 같이) IC 어셈블리(100)의 단부에 근접하게 배치될 수 있다. 특히, 도전성 컨택트들(150 및/또는 152)은 에지 핑거 커넥터의 일부일 수 있으며, 이 에지 핑거 커넥터는 외부 디바이스 내의 상보적 소켓에 의해서 수용될 수 있으며 IC 어셈블리(100)를 외부 디바이스에 전기적으로 그리고 기계적으로 연결하는데 사용될 수 있다. 이러한 실시예들의 다양한 실례들이 도 2 및 도 3을 참조하여서 이하에서 논의된다.
도 2 및 도 3은 IC 어셈블리(100)의 실시예의 각기 상단도 및 하단도이다. 특히, 도 2 및 도 3은 IC 어셈블리(100)가 상술한 바와 같이, 외부 디바이스의 소켓과 전기적으로 그리고 기계적으로 연결하기 위한 에지 핑거 커넥터(168)를 포함하는 실시예를 예시한다. 에지 핑거 커넥터(168)의 다수의 실시예들이 도 2 및 도 3에서 예시되고 이하에서 이하에서 논의된다. 이하에서 논의되는 도 2 및 도 3의 실시예들의 다른 특징들은, IC 어셈블리(100)가 에지 핑거 커넥터(168)를 포함하는지의 여부와 상관없이, IC 어셈블리(100) 내에 포함될 수 있다.
도 2는 IC 어셈블리(100)의 실시예의 상단도이다. 특히, 도 2는 일부 실시예들에 따른 IC 어셈블리(100)의 제 2 면(132)을 예시한다. IC 어셈블리(100)는 길이(128)(예를 들어서, 도 1을 참조하여서 상술한 바와 같음) 및 폭(170)을 가질 수 있다. 일부 실시예들에서, 길이(128)은 PCB(102)의 길이와 동일할 수 있다. 일부 실시예들에서, 폭(170)은 PCB(102)의 폭과 동일할 수 있다. 폭(170)은 IC 어셈블리(100) 내에 소망하는 구성요소들을 수용하기에 충분한 임의의 소망하는 값을 취할 수 있다. 예를 들어서, 일부 실시예들에서, 폭(170)은 대략적으로 22 밀리미터일 수 있다.
도 1을 참조하여서 상술한 바와 같이, 하나 이상의 IC 패키지들이 제 2 면(132) 상에 배치될 수 있다. 예를 들어서, 도 2에서, 온도 센서(142), 수동 구성요소들(144), PMIC(146), 및 메모리 디바이스(148)는 제 2 면(132) 상에 배치되게 도시된다. 도 2에서 IC 패키지들(142 내지 148)의 배열은 단순히 예시적이며 임의의 소망하는 배열이 사용될 수 있다. 예를 들어서, 일부 실시예들에서, 온도 센서(142)는 IC 어셈블리(100)의 폭(170)의 방향으로 메모리 디바이스(148)와 측방향으로 정렬된 구역(196) 내에 배치될 수 있다.
에지 핑거 커넥터(168)는 3 개의 돌출부들(154A, 154B, 및 154C)을 포함할 수 있다. 돌출부들(154A, 154B, 및 154C) 각각은 하나 이상의 도전성 컨택트들(150)(즉, 각기 도전성 컨택트들(150A, 150B, 및 150C))을 포함할 수 있다. 예를 들어서, 일부 실시예들에서, 도전성 컨택트들(150A)은 6 개의 도전성 컨택트들을 포함할 수 있으며, 도전성 컨택트들(150B)은 19 개의 도전성 컨택트들을 포함할 수 있으며, 도전성 컨택트들(150C)은 5 개의 도전성 컨택트들을 포함할 수 있다. 일부 실시예들에서, 도전성 컨택트들(150)은 금 컨택트들일 수 있으며, 제 1 PCB(102)의 제 2 면(106) 상에 인쇄될 수 있다. (존재한다면) 에지 핑거 커넥터(168) 내에서의 돌출부들의 개수 및 기하구조 및 도전성 컨택트들(150)의 개수, 분포 및 기하구조는 에지 핑거 커넥터(168) 및 소망하는 소켓 간의 체결을 가능하게 하도록 선택될 수 있다.
도 3은 IC 어셈블리(100)의 실시예의 하단도이다. 특히, 도 3은 일부 실시예들에 따른 IC 어셈블리(100)의 제 1 면(134)을 예시한다. IC 어셈블리(100)는 길이(128) 및 폭(170)(예를 들어서, 도 1 및 도 2를 참조하여서 상술한 바와 같음)을 가질 수 있다. 도 3은 IC 어셈블리(100)의 다이(108)의 상대적 위치조정의 실례를 또한 예시한다. 상술한 바와 같이, 다이(108)는 성형 화합물(118)에 의해서 피복될 수 있다.
도 1을 참조하여서 상술한 바와 같이, 하나 이상의 프로브 패드들(140)이 제 1 면(134) 상에 배치될 수 있다. 도 3에 예시된 바와 같이, 프로브 패드들(140)은 다수의 상이한 크기들 및 형상들 중 임의의 것을 취할 수 있으며, 소망하는 바와 같이 배열될 수 있다. 일부 실시예들에서, 프로브 패드들(140)은 제 2 PCB(110)의 제 1 면(112) 상에 인쇄될 수 있다. 제 2 PCB(110)은 또한 프로브 패드들(140)과 제 2 PCB(110)의 제 2 면(114) 간의 도전성 비아들을 포함할 수 있다. 신호들이 이러한 도전성 비아들을 통해서, 프로브 패드들(140)과 IC 어셈블리(100)의 다른 회로들 간에서 전송될 수 있다. 일부 실시예들에서, 프로브 패드들(140)은 금속 재료(예를 들어서, 구리)로 형성될 수 있으며 산화를 막기 위해서 다른 금속(예를 들어서, 금, 주석, 팔라듐 또는 은) 또는 유기 박막으로 피복될 수 있다.
도 2를 참조하여서 상술한 바와 같이, 에지 핑거 커넥터(168)는 3 개의 돌출부들(154A, 154B, 및 154C)을 포함할 수 있다. 돌출부들(154A, 154B, 및 154C) 각각은 하나 이상의 도전성 컨택트들(152)(즉, 각기 도전성 컨택트들(152A, 152B, 및 152C))을 포함할 수 있다. 예를 들어서, 일부 실시예들에서, 도전성 컨택트들(152A)은 5 개의 도전성 컨택트들을 포함할 수 있으며, 도전성 컨택트들(152B)은 20 개의 도전성 컨택트들을 포함할 수 있으며, 도전성 컨택트들(152C)은 4 개의 도전성 컨택트들을 포함할 수 있다. 일부 실시예들에서, 도전성 컨택트들(152)은 금 컨택트들일 수 있으며, 제 2 PCB(110)의 제 1 면(112) 상에 인쇄될 수 있다. (존재한다면) 에지 핑거 커넥터(168) 내의 돌출부들의 개수 및 기하구조 및 도전성 컨택트들(152)의 개수, 분포, 및 기하구조는 에지 핑거 커넥터(168) 및 소망하는 소켓 간의 체결을 가능하게 하도록 선택될 수 있다.
상술한 바와 같이, IC 어셈블리(100)의 치수들은 임의의 소망하는 값들을 취할 수 있다. 예를 들어서, 일부 실시예들에서, IC 어셈블리(100)의 폭은 12, 16, 22 또는 30 밀리미터일 수 있다. 일부 실시예들에서, IC 어셈블리(100)의 길이는 16, 26, 30, 38, 42, 60, 80 또는 110 밀리미터일 수 있다. 이러한 치수들은 단지 예시적이며 임의의 소망하는 치수들이 사용될 수 있다.
도 4 내지 도 11은 다양한 실시예들에 따른 IC 어셈블리의 제조 시의 다양한 동작들 이후의 다양한 어셈블리들의 측 단면도들을 예시한다. 예시의 용이성을 위해서, 도 4 내지 도 11에서 도시된 어셈블리들은 IC 어셈블리(100)의 제조 시의 다양한 스테이지들 IC 을 예시하지만, 도 4 내지 도 11을 참조하여서 논의된 동작들은 임의의 적합한 IC 어셈블리를 제조하는데 사용될 수 있다. 다양한 실시예들에서, 이러한 동작들 중 하나 이상은 적합한 바와 같이, 생략, 반복 또는 다른 순서로 수행될 수 있다.
또한, 도 4 내지 도 11은 단일 IC 어셈블리(100)를 참조하여서 수행된 동작들을 도시하지만, 이는 단지 예시의 용이성을 위한 것이다. 일부 실시예들에서, 다수의 IC 어셈블리들(100)(예를 들어서, 수십 개의 어셈블리들)이 병렬로 형성될 수 있다. 예를 들어서, 다수의 IC 어셈블리들(100)이 어레이로 형성될 수 있으며, 도 4 내지 도 11를 참조하여서 논의된 동작들은 어레이 상에 동시에 또는 임의의 적합한 순서로 수행될 수 있다. IC 어셈블리들(100)의 어레이가 형성된 후에, 어레이는 IC 어셈블리들(100)을 서로 분절화시키기 위해서 피스들(pieces)(도 4 내지 도 11에서는 예시되지 않음)로 커팅될 수 있다. IC 어셈블리(100)를 배치들(batches)로 제조하는 것은 처리량을 개선할 수 있다.
도 4는 도전성 컨택트(150)를 제 1 PCB(102)의 제 2 면(106) 상에 형성한 이후의 어셈블리(400)를 도시한다. 하나 이상의 도전성 컨택트들(150)이 제 2 면(106) 상에 형성될 수 있다. 일부 실시예들에서, 도전성 컨택트(150)는 통상적인 PCB 패터닝 기법들을 사용하여서 제 2 면(106) 상에 인쇄될 수 있다. 일부 실시예들에서, 도전성 컨택트들(150)은 표면 실장을 위한 패드들일 수 있다. 제 1 PCB(102)는 후속하는 동작들에 부착될 구성요소들과 결합되게 배열된, 제 2 면(106) 및/또는 제 1 면(104) 상의 추가 도전성 컨택트들을 포함할 수 있다. 상술한 바와 같이, 제 1 PCB(102)는 또한 제 1 면(104)과 제 2 면(106) 간에 배치되어서 전기 신호들을 이 면들 간에서 연결하는 도전성 비아들을 포함할 수 있다. 이러한 컨택트들 및 비아들의 배열은 통상적인 PCB 설계 기법들을 사용하여서, IC 어셈블리(100) 내에 포함될 추가 구성요소들의 배열에 따라서 계획될 수 있다.
도 5는 다이(108)를 어셈블리(400)의 제 1 PCB(102)의 제 1 면(104)에 결합시킨 이후의 어셈블리(500)를 도시한다. 특히, 다이(108)의 제 2 면(194)은 제 1 PCB(102)의 제 1 면(104)에 근접하여 배치될 수 있다. 도 1을 참조하여서 상술한 바와 같이, 다이(108)와 제 1 PCB(102) 간의 결합은 다수의 형태들 중 임의의 것을 취할 수 있다. 예를 들어서, 일부 실시예들에서, 다이(108)는 제 1 PCB(102)에 와이어 본딩될 수 있다. 일부 실시예들에서, 다이(108)(예를 들어서, 실리콘 다이 또는 임의의 다른 전자 디바이스)는 플립 칩 기술을 사용하여서 부착될 수 있다.
도 6은 제 2 PCB(110)을 어셈블리(500)의 제 1 PCB(102)에 결합한 이후의 어셈블리(600)를 도시한다. 제 2 PCB(110)을 제 1 PCB(102)에 결합하는 것은 BGA 볼 장착 프로세스를 사용하여서 이루어질 수 있다. 특히, 제 2 PCB(110)의 제 2 면(114)은 하나 이상의 솔더 조인트들(116)을 통해서 제 1 PCB(102)의 제 1 면(104)에 결합될 수 있다. 제 2 PCB(110)을 제 1 PCB(102)에 결합시키면, 솔더 조인트들(116)은 제 1 PCB(102)의 제 1 면(104)과 제 2 PCB(110)의 제 2 면(114) 간의 거리를 나타내는 두께(602)를 가질 수 있다. 어셈블리(600)는 두께(604)를 가질 수 있다. 일부 실시예들에서, 제 2 PCB(110)은 제 1 면(112) 상에 배치된 하나 이상의 프로브 패드들(140) 및/또는 하나 이상의 도전성 컨택트들(152)을 가질 수 있다. 프로브 패드들(140) 및 도전성 컨택트들(152)은, 제 2 PCB(110)를 제 1 PCB(102)에 결합하기 이전에, 제 2 PCB(110) 상에 인쇄될 수 있다. 프로브 패드들(140) 및 도전성 컨택트들(152)은 통상적인 PCB 제조 기법들을 사용하여서 패터닝될 수 있다.
제 2 PCB(110)는 다이(108), 제 1 PCB(102), 및/또는 후속하는 동작들에서 부착될 구성요소들과 전기적으로 연결되게 배열된, 제 1 면(112) 및/또는 제 2 면(114) 상의 추가 도전성 컨택트들을 포함할 수 있다. 예를 들어서, 제 2 PCB(110)의 제 2 면(114) 및 제 1 PCB(102)의 제 1 면(104)은 제 1 PCB(102)과 제 2 PCB(110) 간의 도전성 경로들을 제공하도록 솔더 조인트들(116)과 접촉하게 배열된 도전성 컨택트들을 포함할 수 있다. 상술한 바와 같이, 제 2 PCB(110)는 또한 제 1 면(112)과 제 2 면(114) 간에 배치되어 전기 신호들을 이러한 면들 간에서 연결시키는 도전성 비아들을 포함할 수 있다. 이러한 컨택트들 및 비아들의 배열은 통상적인 PCB 설계 기법들을 사용하여서, IC 어셈블리(100) 내에 포함될 추가 구성요소들의 배열에 따라서 계획될 수 있다.
도 7은 몰드 체이스(mold chase)(704) 내에 어셈블리(600)를 고정한 이후의 어셈블리(700)를 도시한다. 몰드 체이스(704)는 내부 챔버(708)를 구획하는 내측 벽들(706)을 가질 수 있다. 내부 챔버(708)의 치수들은 일부 부분들이 어셈블리(600)와 부합되게 그리고 또한 하나 이상의 개방 공간(예를 들어서, 공간 (710))을 남기도록 선택될 수 있다. 상술한 바와 같이, 일부 실시예들에서, 어셈블리들(600)의 어레이는 단일체의 형태를 취할 수 있으며, 이 단일체는 몰드 체이스(704)의 형상들의 어레이의 형태를 갖는 몰드 체이스 내에 고정될 수 있다.
또한, 내부 챔버(708)는 어셈블리(600)의 치수들보다 근소하게 작은 일부 치수들을 가질 수 있다. 예를 들어서, 내부 챔버(708)의 "두께" 치수(714)는 어셈블리(600)의 두께(604)보다 근소하게 작을 수 있다. 어셈블리(600)가 몰드 체이스(704) 내로 삽입되고 몰드 체이스(704)가 폐쇄되면, 어셈블리(600)는 (예를 들어서, 화살표들(702)에 의해서 표시된 바와 같이) 압축될 수 있다. 가단성을 갖는 어셈블리(600)의 구성요소들은 이러합 압축에 반응하여서 변형될 수 있다. 특히, 솔더 조인트들(116)은 몰드 체이스(704)로부터의 압력에 의해서 변형되어(예를 들어서, 제어된 붕괴를 경험함으로써) 두께가 감소되게 충분한 가단성을 가질 수 있다(예를 들어서, 어셈블리(600)의 다른 구성요소들보다 낮은 가단성을 가질 수 있다). 몰드 체이스(704) 내에서 압축된 후의 솔더 조인트들(116)의 두께(712)는 어셈블리(600)의 솔더 조인트들(116)의 두께(602)보다 작을 수 있다. 이로써, 몰드 체이스(704) 내에서 압축된 후의 어셈블리(700)의 두께(714)는 어셈블리(600)의 두께(604)보다 작을 수 있다. 어셈블리(700)의 두께(714)가 챔버(708)의 내부 치수들과 일치할 때까지 솔더 조인트들(116)을 형성하기 한 몰드 체이스(704)로부터의 압력을 사용하는 것은, 솔더 조인트들(116)이 초기에 형성되는 때에 표면 장력들에 의해서 통상적으로 초래되는 어셈블리(600)의 솔더 조인트들(116)의 두께(602)에서의 변화와 상관없이, 두께(714)가 소망하는 값으로 정확하게 제어되는 것을 가능하게 할 수 있다.
도 8은 어셈블리(700)과 접촉하게 몰드 체이스(704)의 챔버(708)의 공간(710) 내로 성형 화합물(118)을 제공한 이후의 어셈블리(800)를 도시한다. 성형 화합물(118)은 공간(710)을 충진하도록 제공될 수 있다. 도 1을 참조하여서 상술한 바와 같이, 일부 실시예들에서, 성형 화합물(118)은 제 1 PCB(102)의 제 1 면(104)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 제 2 PCB(110)의 제 2 면(114)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 솔더 조인트들(116)을 피복할 수 있다. 일부 실시예들에서, 성형 화합물(118)은 다이(108)를 피복할 수 있다. 도 8에 도시된 바와 같이, 성형 화합물(118)의 제 2 면(192)은 제 1 PCB(102)의 제 1 면(104)과 접촉할 수 있으며, 제 1 면(136)은 몰드 체이스(704)의 벽들(706)과 접촉할 수 있다. 다수의 성형 기법들 중 임의의 것이 본 명세서에서 기술된 어셈블리들을 형성하는데 사용될 수 있다. 예를 들어서, 사출 성형이 사용될 수 있다. 일부 실시예들에서, 이송 성형이 유리할 수 있다.
도 9는 어셈블리(800)의 성형 화합물(118)을 경화시킨 이후의 어셈블리(900)를 도시한다. 일단 경화되면, 성형 화합물(118)은 실질적으로 고체 상태가 될 수 있다. 일부 실시예들에서, 도 7 내지 도 9를 참조하여서 상술한 성형 프로세스는 노출형 몰드 프로세스일 수 있다. 일부 실시예들에서, 어셈블리(900)는 몰드 체이스(704)로부터 제거된 이후에 경화될 수 있다. 일부 실시예들에서, 이러한 경화는 예를 들어서, 자외선 광을 사용하거나 가열을 통해서 개시 또는 촉진될 수 있다.
도 10은 도 9의 몰드 체이스(704)로부터 어셈블리(900)를 제거한 이후의 어셈블리(900)를 도시한다. 어셈블리(900)는 제 1 면(134) 및 제 2 면(132)을 가질 수 있다.
도 11은 어셈블리(900)의 제 2 면(132)으로 하나 이상의 IC 패키지들(예를 들어서, IC 패키지들(142 내지 148))을 표면 실장한 이후의 어셈블리(1100)를 도시한다. 어셈블리(1100)는 IC 어셈블리(100)일 수 있다. 제 1 PCB(102)는 제 2 면(106) 상에서 배치되어서 표면-실장된 IC 패키지들의 도전성 컨택트들로 연결되는 도전성 컨택트들, 및 제 1 면(104)과 제 2 면(106) 간에 배치되어서 표면-실장된 IC 패키지들과 다이(108) 및/또는 제 2 PCB(110) 간에서 전기 신호들을 연결하는 도전성 비아들을 포함할 수 있다. 제 1 PCB(102)의 도전성 컨택트들(150) 및 제 2 PCB(110)의 도전성 컨택트들(152)은 하나 이상의 외부 디바이스들(미도시)과 IC 어셈블리(100)의 구성요소들 중 임의의 것(예를 들어서, IC 패키지들(142 내지 148) 및/또는 다이(108) 중 임의의 것) 간에 신호들을 연결하는데 사용될 수 있다. IC 어셈블리(100)의 동작은 본 명세서에서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 12는 다양한 실시예들에 따른 마더보드(1240) 상에 배치된 IC 어셈블리(1200)의 측 단면도이다. IC 어셈블리(1200)는 인쇄 회로 보드(PCB)(1202), 다이(1208), 성형 화합물(1218), 및 하나 이상의 몰드 관통 솔더 조인트들(1216)을 포함할 수 있다. IC 어셈블리(1200)의 기능들은 IC 어셈블리(1200)의 구성요소들 내에 포함되거나 그 상에 배치된 회로들에 의해서 결정될 수 있다. 예를 들어서, 일부 실시예들에서, IC 어셈블리(1200)는 IC 어셈블리(100)를 참조하여서 상술한 디바이스들 중 임의의 것을 형성하도록 배열된 구성요소들을 포함할 수 있다. 임의의 다른 적합한 기능들은 IC 어셈블리(1200)의 구성요소들의 적합한 선택 및 배열에 의해서 IC 어셈블리(1200)에 의해서 제공될 수 있다.
PCB(1202)는 제 1 면(1204) 및 상기 제 1 면(1204) 반대편의 제 2 면(1206)을 가질 수 있다. PCB(1202)는 임의의 통상적인 PCB 재료들로 형성될 수 있으며 임의의 소망하는 개수의 층들을 가질 수 있다. PCB(1202)는 제 1 면(1204) 및/또는 제 2 면(1206) 상에 형성된 도전성 컨택트들, 및 제 1 면(1204)과 제 2 면(1206) 간에 존재하여서 상기 면들(1204, 1206) 간에서 그리고 상기 면들을 따라서 전기 신호들을 연결하는 비아들을 포함할 수 있다.
다이(1208)는 제 1 면(1224), 제 2 면(1294), 및 측면들(1222)을 포함할 수 있다. 도시된 바와 같이, 제 2 면(1294)은 PCB(1202)의 제 1 면(1204)에 근접할 수 있다. 일부 실시예들에서, 다이(1208)는 PCB(1202)의 제 1 면(1204)에 전기적으로 연결될 수 있다. 예를 들어서, 일부 실시예들에서, 다이(1208)는 PCB(1202)의 제 1 면(1204)에 와이어 본딩될 수 있다. 와이어 본드들 내에 포함된 와이어들은 다이(1208)의 제 1 면(1224), 측면들(1222), 또는 제 2 면(1294)으로부터 연장될 수 있다. 다이(1208)와 제 1 면(1204) 간의 전기 연결을 통해서 전송된 전기 신호들은 PCB(1202)을 통해서 그리고 제 1 면(1204) 및/또는 제 2 면(1206)에 전기적으로 연결된 다른 구성요소들(예를 들어서, 이하에서 논의되는 바와 같이, 몰드 관통 솔더 조인트들(1216)를 통해서 PCB(1202)에 연결되고/되거나 제 2 면(1206)에 표면 실장된 구성요소들)로/로부터 더 전송될 수 있다. 일부 실시예들에서, 다이(1208)는 (예를 들어서, 접착제 및/또는 전기 결합 기구, 예를 들어서, 와이어 본딩 또는 솔더링을 통해서) PCB(1202)의 제 1 면(1204)에 기계적으로 연결될 수 있다. 일부 실시예들에서, 다이(1208)는 플립 칩 프로세스를 사용하여서 부착될 수 있다. 오직 단일 다이(1208)가 도 12에서 예시되었지만, 다수의 다이들이 PCB(1202)의 제 1 면(1204)에 실장될 수 있다.
다이(1208)는 도 1을 참조하여서 상술한 다이들(108) 중 임의의 것의 형태를 취할 수 있다. 예를 들어서, 다이(1208)는 실리콘 또는 다른 반도체 재료, 및 소망하는 기능을 수행하게 구성된 복수의 디바이스들(예를 들어서, 트랜지스터 기반 디바이스들)을 포함할 수 있다. 예를 들어서, 일부 실시예들에서, 다이(1208)는 ASIC(예를 들어서, 다이(108)를 참조하여서 상술한 ASIC들 중 임의의 것)일 수 있다. 일부 실시예들에서, 다이(1208)는 다이싱-후 다이일 수 있다. 다이싱-후 다이(1208)는 동일한 기능을 수행하는 더 패키징된 다이보다 매우 얇을 수 있기 때문에, IC 어셈블리(1200) 내에서 다이싱-후 다이(1208)를 사용하는 것은 IC 어셈블리(1200)가 더 패키징된 다이의 사용에 비해서 감소된 두께(1230)를 달성하는 것을 가능하게 할 수 있다. 다이(1208)는 단일 피스의 실리콘 또는 다수의 피스들의 실리콘을 포함할 수 있으며 임의의 적합한 타입의 전자 구성요소들을 포함할 수 있다. 성형 화합물(1218)은 제 1 면(1236) 및 제 2 면(1292)을 가질 수 있으며 다이(1208)와 접촉할 수 있다. 예를 들어서, 일부 실시예들에서, 성형 화합물(1218)은 다이(1208)의 측면들(1222)과 접촉 및 피복할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 측면들(1222)을 접촉 및 피복할 수 있으며 제 1 면(1224)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 제 1 면(1224)을 피복할 수 있다. 다이(1208)의 제 2 면(1294)과 PCB(1202)의 제 1 면(1204) 간에 "갭"이 존재하는 일부 실시예들에서, 성형 화합물(1218)은 제 2 면(1294)을 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 다이(1208)의 측면들(1222) 및 제 1 면(1224)을 피복할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 다이(1208)를 피복할 수 있다. 일부 실시예들에서, 성형 화합물(1218)의 제 1 면(1236)은 (예를 들어서, 도시된 바와 같은, 성형 화합물(1218)의 일부를 개재시킴으로써) 다이(1208)의 제 1 면(1224)과 이격될 수 있다. 일부 실시예들에서, 제 1 면(1236)은 제 1 면(1224)과 실질적으로 동일한 높이일 수 있다. 일부 실시예들에서, 성형 화합물(1218)의 제 2 면(1292)은 다이(1208)의 제 2 면(1294)과 실질적으로 동일한 높이일 수 있다.
성형 화합물(1218)(예를 들어서, 성형 화합물(1218)의 제 2 면(1292))은 PCB(1202)의 제 1 면(1204)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 PCB(1202)의 제 1 면(1204)을 피복할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 몰드 관통 솔더 조인트들(1216)을 피복할 수 있다.
임의의 적합한 성형 화합물이 성형 화합물(1218)로서, 예를 들어서, 도 1의 성형 화합물(118)을 참조하여서 상술한 실례들 중 임의의 것이 사용될 수 있다. 성형 화합물(1218)은 임의의 적합한 프로세스, 예를 들어서, 도 15 내지 도 18를 참조하여 이하에서 논의되고 예시되는 성형 프로세스들에 의해서 형성될 수 있다.
IC 어셈블리(1200)는 제 1 면(1234) 및 제 2 면(1232)을 가질 수 있다. 일부 실시예들에서, 제 1 면(1234)은 (예를 들어서, 도 12에 도시된 바와 같이) 성형 화합물(1218)의 제 1 면(1236)의 적어도 일부를 포함할 수 있다. 일부 실시예들에서, 제 1 면(1234)은 성형 화합물(1218)의 제 1 면(1236)에 의해서 실질적으로 전체가 제공될 수 있다. 일부 실시예들에서, 제 1 면(1234)은 성형 화합물(1218)의 제 1 면(1236)을 포함할 수 있으며, 성형 화합물(1218)의 제 1 면(1236)을 통과하여 연장하는 몰드 관통 솔더 조인트들(1216)을 가질 수 있다. 일부 실시예들에서, 제 1 면(1234)은 성형 화합물(1218)의 제 1 면(1236)과 이격될 수 있다. 일부 이러한 실시예들에서, 추가 구성요소들이 제 1 면(1234)과 성형 화합물(1218)의 제 1 면(1236) 간에 배치될 수 있다. 예를 들어서, 추가 PCB들 또는 다른 구성요소들이 성형 화합물(1218)의 제 1 면(1236)과 제 1 면(1234) 간에 배치될 수 있다. 추가 PCB들은 본 명세서에서 논의된 PCB들 중 임의의 것의 형태를 취할 수 있다. 예를 들어서, IC 어셈블리(1200)는 2 개 이상의 PCB 을 포함할 수 있으며, 이러한 PCB들은 (예를 들어서, IC 어셈블리(100)를 참조하여서 상술한 솔더 조인트들(116)와 유사한 솔더 조인트들을 사용하여서) 임의의 소망하는 배열로 서로 결합될 수 있다.
일부 실시예들에서, 제 2 면(1232)은 PCB(1202)의 제 2 면(1206)의 적어도 일부를 포함할 수 있다. 일부 실시예들에서, 제 2 면(1232)은 (예를 들어서, 도 12에 도시된 바와 같이) PCB(1202)의 제 2 면(1206)에 의해서 실질적으로 전체가 제공될 수 있다. 일부 실시예들에서, 제 2 면(1232)은 성형 화합물(1218)의 제 2 면(1292)의 적어도 일부를 포함할 수 있다(미도시). 일부 실시예들에서, 제 2 면(1232)은 PCB(1202)의 제 2 면(1206)과 이격될 수 있다. 일부 이러한 실시예들에서, 추가 구성요소들이 PCB(1202)의 제 2 면(1206)과 제 2 면(1232) 간에 배치될 수 있다. 예를 들어서, 추가 PCB들이 (예를 들어서, 제 1 면(1234)을 참조하여서 상술한 실시예들 중 임의의 것에 따라서) PCB(1202)과 제 2 면(1232) 간에 배치될 수 있다.
전술한 실시예들 중 임의의 것에서, 제 1 면(1234) 및/또는 제 2 면(1232)은 그 상에 배치된 보호 코팅(예를 들어서, 플라스틱 코팅, 미도시)을 가질 수 있다. 이러한 코팅들은 통상적일 수 있으며 본 명세서에서는 더 이상 논의되지 않는다.
상술한 바와 같이, IC 어셈블리(1200)는 하나 이상의 몰드 관통 솔더 조인트들(1216)을 포함할 수 있다. 몰드 관통 솔더 조인트들(1216)은 다이(1208) 및 마더보드(1240)를 PCB(1202)를 통해서 전기적으로 연결시킨다. 특히, 몰드 관통 솔더 조인트들(1216)는 PCB(1202)의 제 1 면(1204) 상의 도전성 컨택트들과 전기적으로 접촉할 수 있다. 다이(1208)는 (예를 들어서, PCB(1202)의 제 1 면(1204) 상의 하나 이상의 도전성 컨택트들 또는 와이어 본드들을 통해서) 상술한 바와 같이 PCB(1202)에 전기적으로 연결될 수 있다. PCB(1202)는 제 1 면(1204) 상의 컨택트들 간의 신호들을 PCB(1202) 내의 다양한 층들로 또는 제 2 면(1206) 상의 전기 컨택트들로 또는 제 1 면(1204) 상의 다른 전기 컨택트들로 연결시킬 수 있는 하나 이상의 비아들을 포함할 수 있다. 일부 실시예들에서, 전기 신호들은 이러한 전기 경로들을 통해서 다이(1208)와 몰드 관통 솔더 조인트들(1216) 간에서 전송될 수 있다. 몰드 관통 솔더 조인트들(1216)가 마더보드(1240) 상의 전기 컨택트들과 접촉할 때에, 신호들은 마더보드(1240)와 다이(1208) 간에서 전송될 수 있다. 일부 실시예들에서, 도전성 컨택트들 및/또는 비아들은, 다이(1208)를 PCB(1202)의 제 1 면(1204)에 결합하기 이전에, 성형 화합물(1218)을 IC 어셈블리(1200)에 제공하기 이전에 및/또는 몰드 관통 솔더 조인트들(1216)을 제공하기 이전에, PCB(1202) 내에 형성될 수 있다.
본 명세서에서 사용된 바와 같이, "마더보드"는 그 상에 IC 어셈블리(1200)가 배치되고 몰드 관통 솔더 조인트들(1216)을 통해서 상기 어셈블리가 연결될 수 있는 임의의 회로 보드를 말할 수 있다. 이로써, 일부 실시예들에서, 몰드 관통 솔더 조인트들(1216)은 마더보드(1240)와 IC 어셈블리(1200) 간의 제 2 레벨 상호접속부를 제공하는 것으로서 간주될 수 있다. 도 12에 예시된 구조는 일부 통상적인 패키징 방식과는 대조되는데, 이러한 통상적인 방식에서는 몰드가 기판의 상단 측 상에 위치할 수 있으며, 제 2 레벨 상호접속부는 마더보드를 대면하는, 기판의 하단의 반대 측 상에 존재할 수 있다.
일부 실시예들에서, IC 어셈블리(1200)는 추가 구성요소들을 포함할 수 있다. 예를 들어서, IC 어셈블리(1200)는 하나 이상의 프로브 패드들(1260)을 포함할 수 있다. 프로브 패드들(1260)은 IC 어셈블리(1200)의 제 2 면(1232) 상에 (예를 들어서, 도 12에 도시된 바와 같이 PCB(1202)의 제 2 면(1206) 상에) 배치될 수 있다. 프로브 패드들(1260)은 IC 어셈블리(100)를 참조하여서 상술한 프로브 패드들(140)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 일부 실시예들에서, 프로브 패드들(1260)이 IC 어셈블리(1200) 내에 포함되지 않을 수 있다.
IC 어셈블리(1200)는 PCB(1202)의 제 2 면(1206)에 표면 실장된 하나 이상의 IC 패키지들을 포함할 수 있다. 도 12에서, IC 패키지들(1254 및 1256)은 PCB(1202)의 제 2 면(1206)에 표면 실장되게 예시된다. 예시된 실시예에서, PCB(1202)의 제 2 면(1206) 은 IC 어셈블리(1200)의 제 2 면(1232)과 일치한다. 임의의 소망하는 IC 패키지가 PCB(1202)의 제 2 면(1206)에 표면 실장될 수 있다. 예를 들어서, IC 어셈블리(100)를 참조하여서 상술한 IC 패키지들(142 내지 148) 중 임의의 것이 IC 어셈블리(1200)의 제 2 면(1232)에 표면 실장될 수 있다. 일부 실시예들에서, IC 패키지들(1254 및 1256)은 예를 들어서, 비휘발성 메모리, 동적 랜덤 액세스 메모리(DRAM), 전력 시스템, 또는 수동 구성요소들을 포함할 수 있다. 일부 실시예들에서, IC 패키지들(1254 및 1256) 중 하나 이상의 것은 PCB(1202)의 제 2 면(1206)에 표면 실장되지 않을 수 있지만, 대신에 다이(1208)를 참조하여서 상술한 바와 같이 제 1 면(1204)에 (예를 들어서, 다이싱-후 형태로) 연결될 수 있다.
도 12에 예시된 바와 같이, IC 어셈블리(1200)의 제 2 면(1232)에 표면 실장된 IC 패키지들(1254 및 1256)은 성형 화합물(1218)에 의해서 피복되지 않을 수 있다. 특히, 일부 실시예들에서, IC 어셈블리(1200)의 제 2 면(1232) 상에 포함된 임의의 IC 패키지들(예를 들어서, IC 패키지들(1254 및 1256))은, 성형 화합물(1218)이 IC 어셈블리(1200)에 제공된 후에, 제 2 면(1232)에 표면 실장될 수 있다. 이러한 패키지들은 성형 화합물 내에 내장되지 않기 때문에, 이 패키지들은 IC 어셈블리(1200)의 수명 동안에 용이하게 실장되거나, 교체되거나 제거될 수 있다.
PCB(1202) 내에 포함된 비아들은 IC 어셈블리(1200)의 제 2 면(1232)에 표면-실장된 IC 패키지들 중 임의의 것과 다이(1208) 간에 전기 신호들을 연결하는데 사용될 수 있다. PCB(1202) 내에 포함된 비아들, 및 몰드 관통 솔더 조인트들(1216)은 IC 어셈블리(1200)의 제 2 면(1232)에 표면 실장된 IC 패키지들 중 임의의 것과 마더보드(1240) 간에 전기 신호들을 연결하는데 사용될 수 있다.
IC 어셈블리(1200)의 제 2 면(1232) 및/또는 마더보드(1240)는 IC 어셈블리(1200)의 회로들과 외부 디바이스들(미도시) 간의 전기적 연결을 가능하게 하는데 사용될 수 있는 하나 이상의 도전성 컨택트들을 포함할 수 있다.
일부 실시예들에서, (예를 들어서, IC 어셈블리(1200)가 고체상 드라이브를 구현하는 실시예들에서), PCB(1202)의 제 2 면(1206)의 면적(예를 들어서, IC 패키지들(1254 및 1256)이 배치된 면적)은 400 제곱 밀리미터 미만일 수 있다. 예를 들어서, 이 면적은 대략적으로 20 밀리미터 × 20 밀리미터일 수 있다. 이는 14 밀리미터 × 18 밀리미터인 비휘발성 메모리 패키지 및 4 밀리미터 × 4 밀리미터인 PMIC 패키지를 수용할 수 있다. 120 제곱 밀리미터보다 큰 면적이 추가 구성요소들(예를 들어서, 수동 구성요소들의 패키지들)을 위해서 가용할 수 있다.
IC 어셈블리(1200)의 "높이"는 용도 및 소망하는 구성요소들에 따라서 변할 수 있다. 예를 들어서, 일부 실시예들에서, 솔더 스탠드오프(standoff)(1242)는 대략적으로 200 마이크론일 수 있으며, 몰드 캡 두께(1244)는 대략적으로 210 마이크론일 수 있으며, 기판 두께(1246)는 대략적으로 200 마이크론일 수 있으며, 상단 구성요소 높이(1248)는 대략적으로 800 마이크론일 수 있다(이는 허용오차를 포함하여서 대략적으로 1500 마이크론의 총 높이를 낳는다). 일부 실시예들에서, 솔더 스탠드오프(1242)는 대략적으로 200 마이크론일 수 있으며, 몰드 캡 두께(1244)는 대략적으로 200 마이크론일 수 있으며, 기판 두께(1246)는 대략적으로 200 마이크론일 수 있으며, 상단 구성요소 높이(1248)는 대략적으로 650 마이크론일 수 있다(이는 허용오차를 포함하여서 대략적으로 1350 마이크론의 총 높이를 낳는다). 일부 실시예들에서, 솔더 스탠드오프(1242)는 대략적으로 100 마이크론일 수 있으며, 몰드 캡 두께(1244)는 대략적으로 210 마이크론일 수 있으며, 기판 두께(1246)는 대략적으로 130 마이크론일 수 있으며, 상단 구성요소 높이(1248)는 대략적으로 500 마이크론일 수 있다(이는 허용오차를 포함하여서 대략적으로 1000 마이크론의 총 높이를 낳는다). 이러한 치수들을 갖는 IC 어셈블리들(1200)(예를 들어서, 고체상 드라이브들)은 유리하게는 소형 전자 디바이스들(예를 들어서, 핸드헬드 이동 디바이스들) 내에 포함될 수 있다.
도 13 내지 도 22는 다양한 실시예들에 따른 IC 어셈블리의 제조 시의 다양한 동작들 이후의 다양한 어셈블리들의 측 단면도들을 예시한다. 예시의 용이성을 위해서, 도 13 내지 도 22에서 예시된 어셈블리들은 IC 어셈블리(1200)의 제조 시의 다양한 스테이지들을 나타내지만, 도 13 내지 도 22를 참조하여서 논의되는 동작들은 임의의 적합한 IC 어셈블리를 제조하는데 사용될 수 있다. 다양한 실시예들에서, 이러한 동작들 중 하나 이상의 것은 적합하게 생략, 반복 또는 다른 순서로 수행될 수 있다.
또한, 도 4 내지 도 11을 참조하여서 상술한 바와 같이, 도 13 내지 도 22은 단일 IC 어셈블리(1200)를 참조하여서 수행되는 동작들을 도시하지만, 이는 단지 예시의 용이성을 위한 것이다. 일부 실시예들에서, 다수의 IC 어셈블리들(1200)(예를 들어서, 수십 개의 어셈블리들)이 병렬로 형성될 수 있다. 예를 들어서, 다수의 IC 어셈블리들(1200)은 어레이로 형성될 수 있으며, 도 13 내지 도 22 을 참조하여서 논의된 동작들은 어레이 상에서 동시적으로 또는 임의의 적합한 순서로 수행될 수 있다. IC 어셈블리들(1200)의 어레이가 형성된 후에, IC 어셈블리들(1200)을 서로 분절화하기 위해서 어레이는 피스들(도 13 내지 도 22에 예시되지 않음)로 커팅될 수 있다. IC 어셈블리(1200)를 배치들로 제조하는 것은 처리량을 개선할 수 있다.
도 13은 PCB(1202)를 제공한 이후의 어셈블리(1300)를 도시한다. PCB(1202)는 후속하는 동작들에서 부착될 구성요소들과 결합되게 배열된, 제 2 면(1206) 및/또는 제 1 면(1204) 상의 도전성 컨택트들을 포함할 수 있다. 상술한 바와 같이, PCB(1202)는 제 1 면(1204) 및 제 2 면(1206) 간에 배치되어서 이 면들 간에서 전기 신호들을 연결하는 도전성 비아들을 또한 포함할 수 있다. 이러한 컨택트들 및 비아들의 배열은 통상적인 PCB 설계 기법들을 사용하여서, IC 어셈블리(1200) 내에 포함될 추가 구성요소들의 배열에 따라서 계획될 수 있다.
도 14는 다이(1208)를 어셈블리(1300)의 PCB(1202)의 제 1 면(1204)에 결합시킨 이후의 어셈블리((1400)를 도시한다. 특히, 다이(1208)의 제 2 면(1294)은 PCB(1202)의 제 1 면(1204)에 근접하여 배치될 수 있다. 도 12를 참조하여서 상술한 바와 같이, 다이(1208)와 PCB(1202) 간의 결합은 다수의 형태들 중 임의의 것을 취할 수 있다. 예를 들어서, 일부 실시예들에서, 다이(1208)는 PCB(1202)에 와이어 본딩될 수 있다.
도 15는 몰드 체이스(1504) 내에 고정된 어셈블리(1400)를 도시한다. 몰드 체이스(1504)는 내부 챔버(1508)을 구획하는 내측 벽들(1506)을 가질 수 있다. 내부 챔버(1508)의 치수들은 일부 부분들이 어셈블리(1400)와 부합되면서 하나 이상의 개방 공간들(예를 들어서, 공간(1510))을 남기도록 선택될 수 있다.
도 16은 몰드 체이스(1504)의 챔버(1508)의 공간(1510) 내로 성형 화합물(1218)을 제공하여서 어셈블리(1400)와 접촉시킨 이후의 어셈블리(1600)를 도시한다. 성형 화합물(1218)은 공간(1510)을 채우도록 제공될 수 있다. 도 12를 참조하여서 상술한 바와 같이, 일부 실시예들에서, 성형 화합물(1218)은 PCB(1202)의 제 1 면(1204)과 접촉할 수 있다. 일부 실시예들에서, 성형 화합물(1218)은 다이(1208)를 피복할 수 있다. 도 16에 도시된 바와 같이, 성형 화합물(1218)의 제 2 면(1292)은 PCB(1202)의 제 1 면(1204)과 접촉할 수 있으며, 제 1 면(1236)은 몰드 체이스(1504)의 벽들(1506)과 접촉할 수 있다. 상술한 바와 같이, 다수의 성형 기법들 중 임의의 것이 사용되어서 본 명세서에서 기술된 어셈블리들을 형성할 수 있다. 예를 들어서, 사출 성형이 사용될 수 있다. 일부 실시예들에서, 이송 성형이 유리할 수 있다.
도 17은 어셈블리(1600)의 성형 화합물(1218)을 경화시킨 이후의 어셈블리(1700)를 도시한다. 일단 경화되면, 성형 화합물(1218)은 실질적으로 고체 상태일 수 있다. 일부 실시예들에서, 도 15 내지 도 17을 참조하여서 상술한 성형 프로세스는 노출형 몰드 프로세스일 수 있다.
도 18은 도 17의 몰드 체이스(1504)로부터 어셈블리(1700)를 제거한 이후의 어셈블리(1700)(도 17)를 도시한다. 어셈블리(1700)는 제 1 면(1234) 및 제 2 면(1232)을 가질 수 있다.
도 19는 하나 이상의 캐비티들(2002)을 형성하도록 어셈블리(1800)의 성형 화합물(1218) 내에 하나 이상의 홀들을 형성한 이후의 어셈블리(1900)를 도시한다. 캐비티들(2002)은 몰드 관통 솔더 조인트들이 형성될 위치들에서 위치할 수 있다. 캐비티들(2002)은 PCB(1202)의 제 1 면(1204) 상의 도전성 컨택트들이 노출될 때까지, (예를 들어서, 레이저 드릴링 프로세스를 통해서) 성형 화합물(1218)을 관통 드릴링함으로써 형성될 수 있다. 상술한 바와 같이, 이러한 도전성 컨택트들은, 다이(1208)를 제 1 면(1204)에 결합시키기 이전에 그리고 성형 화합물(1218)을 제공하기 이전에, PCB(1202)의 제 1 면(1204) 상에 형성될 수 있다. 일부 실시예들에서, 캐비티들(2002)은 수백 마이크론 이하의 깊이를 가질 수 있으며, 수백 마이크론 내지 대략적으로 1 밀리미터의 직경을 가질 수 있다. 다른 치수들이 사용될 수 있다.
도 20은 몰드 관통 솔더 조인트들(1216)을 형성하도록 어셈블리(1900)의 캐비티들(2002) 내에 솔더링가능한 재료를 성막한 이후의 어셈블리(2000)를 도시한다. 솔더링가능한 재료의 실례들은 솔더 볼들(예를 들어서, BGA을 위해서 사용된 것들) 및 솔더 페이스트를 포함할 수 있다. 몰드 관통 솔더 조인트들(1216)은 도 20에 도시된 바와 같이, 성형 화합물(1218)의 제 1 면(1236)을 넘어서 연장할 수 있다. 일부 실시예들에서, 솔더 조인트들(1216)을 형성하는 것은 솔더링가능한 재료(예를 들어서, 솔더 볼의 형태로 됨)를 성막하고 상기 재료를 리플로우시키는 2 개 이상의 국면들을 포함할 수 있다. 일부 실시예들에서, 솔더링가능한 재료의 제 1 부분은, 임의의 성형 동작들 이전에 PCB(1202)의 제 1 면(1204) 상에 성막될 수 있으며, 솔더링가능한 재료의 제 1 부분은 성형 프로세스 이후에 (예를 들어서, 드릴링에 의해서) 노출될 수 있으며, 추가 솔더링가능한 재료가 솔더링가능한 재료의 제 1 부분 상에 성막되어서 솔더 조인트들(1216)을 형성할 수 있다.
도 21은 하나 이상의 IC 패키지들(예를 들어서, IC 패키지들(1254 및 1256))을 어셈블리(2000)의 제 2 면(1232)에 표면 실장한 이후의 어셈블리(2100)를 도시한다. 어셈블리(2100)는 IC 어셈블리(1200)일 수 있다. PCB(1202)는 제 2 면(1206) 상에 배치되어서 표면-실장된 IC 패키지들의 도전성 컨택트들로 연결되는 도전성 컨택트들 및 제 1 면(1204) 및 제 2 면(1206) 간에 배치되어서 표면-실장된 IC 패키지들과 다이(1208) 및/또는 몰드 관통 솔더 조인트들(1216) 간에서 전기 신호들을 연결시키는 도전성 비아들을 포함할 수 있다.
도 22는 IC 어셈블리(2100)(예를 들어서, IC 어셈블리(1200))를 마더보드(1240)에 결합시킨 이후의 어셈블리(2200)를 도시한다. 특히, 몰드 관통 솔더 조인트들(1216)은 마더보드(1240) 상의 도전성 컨택트들로 연결되어서 전기 신호들이 IC 어셈블리(2200)와 마더보드(1240) 간에서 흐르게 할 수 있다. IC 어셈블리(2200)의 동작은 본 명세서에서 기술된 실시예들 중 임의의 것의 형태를 취할 수 있다.
상술한 바와 같이, 일부 실시예들에서, 2 개 이상의 PCB들(110)이 제 1 PCB(102)의 제 1 면(104)에 결합될 수 있다. 일부 실시예들에서, 제 1 PCB(102)의 제 1 면(104)에 결합된 임의의 하나 이상의 PCB들(110)이 "윈도우들" 또는 다른 절취 부분들을 가질 수 있으며, 이 부분들을 통해서 구성요소들(예를 들어서, 다이들)이 제 1 PCB(102)의 제 1 면(104)에 결합될 수 있다. 도 23은 제 1 PCB(102), 다이(108), 성형 화합물(118), 및 2 개의 제 2 PCB들(110a 및 110b)을 포함하는 IC 어셈블리(100)의 실시예의 측 단면도이다. 도 23의 IC 어셈블리(100)의 나머지 요소들은 도 1을 참조하여서 상술한 유사한 요소들의 실시예들 중 임의의 것의 형태를 취할 수 있다. 일부 실시예들에서, 도 23의 IC 어셈블리(100)는 고체상 드라이브를 형성하도록 배열된 구성요소들을 포함할 수 있다. 임의의 다른 적합한 기능들이 도 23의 IC 어셈블리(100)의 구성요소들의 적합한 선택 및 배열에 의해서 IC 어셈블리(100)에 의해서 제공될 수 있다. 도 23의 IC 어셈블리(100)의 제조는, 구조 상의 차이를 수용하기 위한 일부 수정사항들과 함께, 실질적으로는 도 4 내지 도 11을 참조하여서 상술한 동작들에 따라서 수행될 수 있다.
상술한 바와 같이, 일부 실시예들에서, 성형 화합물(118)은 다이(108)와 접촉하지 않을 수 있다. 이러한 실시예의 실례가 IC 어셈블리(100)의 실시예의 측 단면도를 도시하는 도 24에서 예시된다. 도 24의 IC 어셈블리(100)의 나머지 요소들은 도 1을 참조하여서 상술한 유사한 요소들의 실시예들 중 임의의 것의 형태를 취할 수 있다. 도 24에 도시된 바와 같이, 일부 실시예들에서, 성형 화합물(118)의 측면(138)은 다이(108)와 이격될 수 있다. 다른 실시예들에서, 성형 화합물(118)은 다이(108)의 측면(122)과 접촉할 수 있지만, 제 1 면(124)과는 접촉하지 않을 수 있다. 성형 화합물(118)이 다이(108)와 접촉하지 않을 수 있는 실시예들은, 다이(108)가 제 1 PCB(102)의 제 1 면(104)에 플립 칩 실장된 때에 유리할 수 있다. 특히, 플립 칩 다이(108)를 성형 화합물(118)에 의해서 피복되지 않게 유지하는 것은 다이(108)로부터의 열방출을 개선시킬 수 있다. 일부 실시예들에서, 플립 칩 다이(108)는 성형 화합물(118)에 의해서 측면들(122) 상에서 접촉될 수 있다. 도 24의 IC 어셈블리(100)의 제조는, 구조 상의 차이를 수용하기 위한 일부 수정사항들과 함께, 실질적으로는 도 4 내지 도 11을 참조하여서 상술한 동작들에 따라서 수행될 수 있다. 예를 들어서, 성형 프로세스가 완료된 이후에 또는 성형 프로세스가 개시되기 이전에, 다이(108)는 실장될 수 있다(예를 들어서, 플립 칩 실장될 수 있다).
도 25는 다양한 실시예들에 따른 IC 어셈블리를 제조하기 위한 예시적 프로세스(2500)의 흐름도이다. 프로세스(2500)의 동작들이 IC 어셈블리들(100) 및(1200)(및 이의 구성요소들)을 참조하여서 기술될 수 있지만, 이는 단지 예시적인 목적을 위한 것이며 프로세스(2500)는 임의의 적합한 IC 어셈블리를 제조하는데 사용될 수 있다.
2502에서, 다이는 상기 PCB의 상기 제 1 면에 결합될 수 있다. 예를 들어서, 다이(108)는 IC 어셈블리(100)(도 1, 도 23 및 도 24)를 참조하여서 상술한 바와 같이 PCB(102)의 제 1 면(104)에 결합될 수 있다. 다른 실례에서, 다이(1208)는 IC 어셈블리(1200)(도 12)를 참조하여서 상술한 바와 같이 PCB(1202)의 제 1 면(1204)에 결합될 수 있다. 다이는 임의의 적합한 기법(예를 들어서, 본 명세서에서 기술된 기법들)을 사용하여서 상기 PCB의 상기 제 1 면에 결합될 수 있다.
2504에서, 성형 화합물이 상기 PCB의 상기 제 1 면(102)과 접촉하게 성막될 수 있다. 일부 실시예들에서, 성형 화합물은 다이와 접촉할 수 있다. 예를 들어서, 성형 화합물(118)은 IC 어셈블리(100)(도 1 및 23)에서 PCB(102)의 제 1 면(104)과 접촉하고 다이(108)를 적어도 부분적으로 피복하게 성막될 수 있다. 다른 실례에서, 성형 화합물(1218)은 IC 어셈블리(1200)(도 12)에서 PCB(1202)의 제 1 면(1204)과 접촉하고 다이(1208)를 적어도 부분적으로 피복하게 성막될 수 있다. 다른 실시예들에서, 성형 화합물은 다이와 접촉하지 않을 수 있다(도 24). 성형 화합물은 임의의 적합한 기법(예를 들어서, 도 7 내지 도 10 및 도 15 내지 도 18을 참조하여서 본 명세서에서 논의된 기법들)을 사용하여서 성막될 수 있다.
2506에서, 하나 이상의 IC 패키지들이 상기 PCB의 상기 제 2 면에 결합될 수 있다. 상기 PCB의 상기 제 2 면은 상기 PCB의 상기 제 1 면의 반대편에 있을 수 있다. 예를 들어서, 하나 이상의 IC 패키지들(142 내지 148)은 IC 어셈블리(100)(도 1, 도 23 및 도 24)에서 PCB(102)의 제 2 면(106)에 결합될 수 있다. 다른 실례에서, 하나 이상의 IC 패키지들(1254 및 1256)이 IC 어셈블리(1200)(도 12)에서 PCB(1202)의 제 2 면(1206)에 결합될 수 있다. 프로세스(2500)는 이어서 종료될 수 있다.
일부 실시예들에서, 프로세스(2500)는 추가 동작들을 포함할 수 있다. 예를 들어서, 일부 실시예들에서, 2502의 PCB는 제 1 PCB일 수 있으며, 프로세스(2500)는 하나 이상의 솔더 조인트들을 통해서 상기 제 2 PCB의 상기 제 2 면을 상기 제 1 PCB의 상기 제 1 면에 결합시키는 것을 포함할 수 있다. 예를 들어서, 제 2 PCB(110)의 제 2 면(114)은 하나 이상의 솔더 조인트들(116)을 통해서 제 1 PCB(102)의 제 1 면(104)에 결합될 수 있다. 일부 실시예들에서, 하나 이상의 솔더 조인트들은 2504에서 성형 화합물을 성막하기 이전에 그들의 두께를 감소시키도록 압축될 수 있다.
일부 실시예들에서, 2504에서 성형 화합물을 성막한 이후에, 하나 이상의 캐비티들이 성형 화합물 내에 형성되어서 상기 PCB의 상기 제 1 면 상의 하나 이상의 도전성 컨택트들을 노출시킬 수 있으며, 솔더링가능한 재료가 솔더 조인트들을 형성하게 캐비티들 내에 성막될 수 있다. 예를 들어서, 몰드 관통 솔더 조인트들(1216)은, (예를 들어서, 도 19 및 도 20을 참조하여서 상술한 바와 같이) 성형 화합물(1218) 내에 캐비티들을 형성하고 캐비티를 솔더링가능한 재료로 충진함으로써 IC 어셈블리(1200)에 제공될 수 있다.
일부 실시예들에서, 프로세스(2500)에 따라서 형성된 IC 어셈블리는(예를 들어서, 도 12의 IC 어셈블리(1200)를 참조하여서 상술한 바와 같이, 하나 이상의 몰드 관통 솔더 조인트들을 통해서)마더보드로 실장될 수 있다.
일부 실시예들에서, 2504에서 성형 화합물을 성막하는 단계는 다이 및 PCB를 몰드 체이스 내에서 고정시키고, 성형 화합물을 몰드 체이스에 제공하여서 상기 PCB의 상기 제 1 면과 접촉시키고 성형 화합물을 경화시키는 단계를 포함할 수 있다.
본 발명의 실시예들은 본 명세서에서 기술된 IC 어셈블리 구조들 및 제조 기법들로부터 이점을 얻을 수 있는 임의의 적합한 하드웨어를 사용하는 시스템 내로 구현될 수 있다. 도 26은 일부 구현예들에 따라서, 컴퓨팅 디바이스(2600)를 개략적으로 예시하며, 이 디바이스는 본 명세서에서 기술된 IC 어셈블리들 중 임의의 하나 이상의 것(예를 들어서, 도 1, 도 23 또는 도 24의 IC 어셈블리(100) 및/또는 도 12의 IC 어셈블리(1200)에 따라서 형성된 것들)을 포함할 수 있다. 특히, 일부 실시예들에서, IC 어셈블리(100)를 참조하여서 상술한 IC 어셈블리들의 실시예들은 컴퓨팅 디바이스(2600), 또는 컴퓨팅 디바이스(2600)의 일부로서 구성될 수 있다. 예를 들어서, IC 어셈블리(100)는 컴퓨팅 디바이스(2600)의 저장 디바이스(2608)(이하에서 논의됨)로서 구성될 수 있다. 일부 실시예들에서, IC 어셈블리(1200)를 참조하여서 상술한 IC 어셈블리들의 실시예들은 컴퓨팅 디바이스(2600), 또는 컴퓨팅 디바이스(2600)의 일부로서 구성될 수 있다.
컴퓨팅 디바이스(2600)는 예를 들어서, 이동 통신 디바이스 또는 데스크탑 또는 랙 기반 컴퓨팅 디바이스일 수 있다. 컴퓨팅 디바이스(2600)는 보드, 예를 들어서, 마더보드(2602)를 하우징할 수 있다. 마더보드(2602)는 (다음으로 한정되지 않지만) 프로세서(2604) 및 적어도 하나의 통신 칩(2606)을 포함하는 다수의 구성요소들을 포함할 수 있다. 컴퓨팅 디바이스(2600)를 참조하여서 본 명세서에서 기술된 구성요소들 중 임의의 것은 IC 어셈블리(예를 들어서, 도 1, 도 23 또는 도 24의 IC 어셈블리(100) 또는 도 12의 IC 어셈블리(1200)) 내에서 배열될 수 있다. 프로세서(2604)는 마더보드(2602)에 물리적으로 그리고 전기적으로 연결될 수 있다. 일부 구현예들에서, 적어도 하나의 통신 칩(2606)도 또한 마더보드(2602)에 물리적으로 그리고 전기적으로 연결될 수 있다. 특정 구현예들에서, 통신 칩(2606)의 프로세서(2604)의 일부일 수 있다.
컴퓨팅 디바이스(2600)는 저장 디바이스(2608)를 포함할 수 있다. 일부 실시예들에서, 저장 디바이스(2608)는 본 명세서에서 논의된 IC 어셈블리(100) 또는 IC 어셈블리(1200)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 일부 실시예들에서, 저장 디바이스(2608)는 하나 이상의 고체상 드라이브들을 포함할 수 있다. 저장 디바이스(2608) 내에 포함될 수 있는 저장 디바이스들의 실례들은 휘발성 메모리(예를 들어서, DRAM), 비휘발성 메모리(예를 들어서, 판독 전용 메모리, ROM), 플래시 메모리, 및 대용량 저장 디바이스들(예를 들어서, 하다 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disc), 등)을 포함할 수 있다.
그의 용도에 따라서, 컴퓨팅 디바이스(2600)는 마더보드(2602)에 물리적으로 그리고 전기적으로 연결될 수 있거나 그렇지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 다음으로 한정되지 않지만, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, Geiger 카운터, 가속도계, 자이로스코프, 스피커 및 카메라를 포함할 수 있다. 다양한 실시예들에서, 이러한 구성요소들 중 임의의 하나 이상의 것은 IC 어셈블리(100) 및/또는 IC 어셈블리(1200)로서 형성될 수 있다.
통신 칩(2606) 및 안테나는 컴퓨팅 디바이스(2600)로의 및 이로부터의 데이터의 전달을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그의 파생어들이 비고체 매체를 통해서 변조된 전자기 방사선을 사용하여서 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는데 사용될 수 있다. 이러한 용어는 해당 디바이스들이 어떠한 배선들도 포함하지 않는다는 것을 말하지 않지만, 일부 실시예들에서 디바이스들이 배선들을 포함하지 않을 수 있다. 통신 칩(2606)은 다음으로 한정되지 않지만 다음의 것들을 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다: Wi-Fi(IEEE 802.11 family)을 포함하는 IEEE 표준들, IEEE 802.16 표준들(예를 들어서, IEEE 802.16-2005 Amendment), 임의의 수정, 업데이트, 및/또는 개정을 갖는 Long-Term Evolution(LTE) 프로젝트(예를 들어서, advanced LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트(또한 "3GPP2"로 지칭됨), 등). IEEE 802.16 호환가능한 광대역 광구역(BWA) 네트워크들은 일반적으로 WiMAX 네트워크들로서 지칭되며, 이는 Worldwide Interoperability for Microwave Access의 두문자어이며, 이는 IEEE 802.16 표준들에 대한 순응 테스트 및 상호운용성 테스트을 통과한 제품들에 대한 인증 마크이다. 통신 칩(2606)은 GSM, GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라서 동작할 수 있다. 통신 칩(2606)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN, 또는 E-UTRAN(Evolved UTRAN)에 따라서 동작할 수 있다. 통신 칩(2606)은 CDMA, TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이들의 파생 프로토콜들 및 3G, 4G, 5G, 그 이상의 세대로서 지정된 임의의 다른 무선 프로토콜들에 따라서 동작할 수 있다. 통신 칩(2606)은 다른 실시예들에서 다른 무선 프로토콜들에 따라서 동작할 수 있다.
컴퓨팅 디바이스(2600)는 복수의 통신 칩들(2606)을 포함할 수 있다. 예를 들어서, 제 1 통신 칩(2606)은 근거리 무선 통신들, 예를 들어서, Wi-Fi 및 Bluetooth에 전용될 수 있으며, 제 2 통신 칩(2606)은 장거리 무선 통신들, 예를 들어서, GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 등에 전용될 수 있다. 일부 실시예들에서, 통신 칩(2606)은 유선 통신을 지원할 수 있다. 예를 들어서, 컴퓨팅 디바이스(2600)는 하나 이상의 유선 서버들을 포함할 수 있다.
컴퓨팅 디바이스(2600)의 프로세서(2604) 및/또는 통신 칩(2606)은 IC 패키지 내의 하나 이상의 다이들 또는 다른 구성요소들을 포함할 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여서 상기 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 부분을 말할 수 있다. 다양한 실시예들에서, 다이들은 IC 어셈블리(100) 및/또는 IC 어셈블리(1200) 내에 포함될 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(2600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어부, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현예들에서, 컴퓨팅 디바이스(2600)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다. 일부 실시예들에서, 본 명세서에서 기술된 IC 어셈블리는 고성능 컴퓨팅 디바이스 내에서 구현될 수 있다.
다음의 단락들은 본 명세서에서 기술된 실시예들의 실례들을 제공한다. 실례 1은 집적 회로(IC) 어셈블리이며, 상기 IC 어셈블리는 제 1 면 및 그 반대편 제 2 면을 갖는 제 1 인쇄 회로 보드(PCB); 상기 제 1 PCB의 상기 제 1 면에 전기적으로 연결된 다이; 제 1 면 및 그 반대편 제 2 면을 갖는 제 2 PCB로서, 상기 제 2 PCB의 상기 제 2 면이 하나 이상의 솔더 조인트들을 통해서 상기 제 1 PCB의 상기 제 1 면에 결합되는, 상기 제 2 PCB; 및 상기 제 2 PCB의 상기 제 2 면 및 상기 제 1 PCB의 상기 제 1 면과 접촉하는 성형 화합물을 포함한다.
실례 2는 실례 1의 논의 대상을 포함할 수 있으며, 상기 다이는 애플리케이션 특정 집적 회로(ASIC)이다는 것을 더 특정할 수 있다.
실례 3은 실례 1 및 실례 2 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 제 1 PCB의 상기 제 2 면과 상기 제 2 PCB의 상기 제 1 면 간의 거리는 1 밀리미터 미만인인 것을 더 특정할 수 있다.
실례 4는 실례 1 내지 실례 3 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 제 1 PCB는 제 1 방향에서의 길이를 가지며 상기 제 2 PCB는 상기 제 1 PCB의 길이보다 작은 상기 제 1 방향에서의 길이를 갖는 것을 더 특정할 수 있다.
실례 5는 실례 1 내지 실례 4 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 성형 화합물은 상기 다이와 접촉하는 것을 더 특정할 수 있다.
실례 6는 실례 1 내지 실례 5 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 제 2 PCB의 상기 제 1 면은 복수의 도전성 컨택트들을 포함하는 것을 더 특정할 수 있다.
실례 7은 실례 1 내지 실례 6 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 성형 화합물은 상기 다이와 접촉하지 않는 것을 더 특정할 수 있다.
실례 8은 실례 1 내지 실례 7 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 다이는 상기 제 1 PCB의 상기 제 1 면에 플립-칩 실장된 것을 더 특정할 수 있다.
실례 9는 실례 1 내지 실례 8 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 제 1 PCB의 상기 제 2 면에 표면 실장된 하나 이상의 IC 패키지들을 더 포함할 수 있다.
실례 10은 실례 1 내지 실례 9 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 다이는 하나 이상의 와이어 본드들을 통해서 상기 제 1 PCB의 상기 제 1 면에 전기적으로 연결된 것을 더 특정할 수 있다.
실례 11은 실례 1 내지 실례 10 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 솔더 조인트들은 상기 성형 화합물에 의해서 피복된 것을 더 특정할 수 있다.
실례 12는 실례 1 내지 실례 11 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 IC 어셈블리는 에지 핑거 커넥터를 포함하며, 상기 에지 핑거 커넥터는 상기 제 1 PCB의 상기 제 2 면 상의 도전성 컨택트들을 포함하는 것을 더 특정할 수 있다.
실례 13은 실례 1 내지 실례 12 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 에지 핑거 커넥터는 상기 제 2 PCB의 상기 제 1 면 상의 도전성 컨택트들을 포함하는 것을 더 특정할 수 있다.
실례 14는 실례 1 내지 실례 13 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 IC 어셈블리는 고체상 드라이브인 것을 더 특정할 수 있다.
실례 15는 실례 1 내지 실례 14 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 IC 어셈블리의 폭은 대략적으로 22 밀리미터인 것을 더 특정할 수 있다.
실례 16은 실례 1 내지 실례 15 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 IC 어셈블리의 길이는 대략적으로 42 밀리미터인 것을 더 특정할 수 있다.
실례 17은 집적 회로(IC)어셈블리이며, 상기 어셈블리는 제 1 면 및 그 반대편 제 2 면을 갖는 인쇄 회로 보드(PCB); 상기 PCB의 상기 제 1 면에 전기적으로 연결된 다이; 제 1 면 및 그 반대편 제 2 면을 갖는 성형 화합물로서, 상기 성형 화합물의 상기 제 2 면은 상기 PCB의 상기 제 1 면과 접촉하며 상기 다이는 상기 성형 화합물에 의해서 접촉되는, 상기 성형 화합물; 및 상기 PCB의 상기 제 1 면으로부터 상기 성형 화합물을 통하여 상기 성형 화합물의 상기 제 2 면을 넘어서 연장하는 하나 이상의 몰드 관통 솔더 조인트들을 포함한다.
실례 18은 실례 17의 논의 대상을 포함할 수 있으며, 상기 IC 어셈블리는 제 1 면 및 그 반대편 제 2 면을 가지며, 상기 IC 어셈블리의 상기 제 2 면은 상기 PCB의 상기 제 2 면을 포함하며, 하나 이상의 IC 패키지들이 상기 PCB의 상기 제 2 면에 표면 실장된 것을 더 특정할 수 있다.
실례 19는 실례 18의 논의 대상을 포함할 수 있으며, 상기 하나 이상의 IC 패키지들은 상기 성형 화합물에 의해서 둘러 싸이지 않는 것을 더 특정할 수 있다.
실례 20은 실례 17 내지 실례 19 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 몰드 관통 솔더 조인트들은, 상기 다이가 상기 PCB와 마더보드 간에 배치되도록 상기 마더보드에 결합되는 것을 더 특정할 수 있다.
실례 21은 집적 회로(IC)어셈블리를 제조하는 방법이며, 이 방법은 다이를 인쇄 회로 보드(PCB)의 제 1 면에 결합시키는 단계로서, 상기 PCB는 상기 제 1 면의 반대편의 제 2 면을 갖는, 상기 PCB를 결합시키는 단계; 상기 PCB의 상기 제 1 면과 접촉하게 성형 화합물을 성막하는 단계; 및 하나 이상의 IC 패키지들을 상기 PCB의 상기 제 2 면에 결합시키는 단계를 포함한다.
실례 22는 실례 21의 논의 대상을 포함할 수 있으며, 상기 PCB은 제 1 PCB인 것을 더 특정할 수 있으며, 제 1 두께를 갖는 하나 이상의 솔더 조인트들을 통해서 상기 제 2 PCB의 상기 제 2 면을 상기 제 1 PCB의 상기 제 1 면에 결합시키는 단계; 및 상기 성형 화합물을 성막하기 이전에, 상기 하나 이상의 솔더 조인트들을 상기 제 1 두께보다 작은 제 2 두께로 압축하는 단계를 더 포함할 수 있다.
실례 23은 실례 21 및 실례 22 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 성형 화합물을 성막한 후에, 상기 성형 화합물을 통해서 하나 이상의 캐비티들을 형성하여서 상기 PCB의 상기 제 1 면 상의 하나 이상의 도전성 컨택트들을 노출시키는 단계; 및 상기 하나 이상의 캐비티들 내에 솔더 조인트들을 형성하도록 솔더링가능한 재료를 성막하는 단계를 더 포함할 수 있다.
실례 24는 실례 23의 논의 대상을 포함할 수 있으며, 상기 IC 어셈블리를 상기 솔더 조인트들을 통해서 마더보드에 실장하는 단계를 더 포함할 수 있다.
실례 25는 실례 21 내지 실례 24 중 어느 하나의 논의 대상을 포함할 수 있으며, 상기 성형 화합물을 성막하는 단계는, 상기 다이를 상기 PCB의 상기 제 1 면에 결합한 후에, 상기 다이 및 상기 PCB를 몰드 체이스 내에서 고정시키는 단계; 상기 PCB의 상기 제 1 면에 접촉하도록 상기 성형 화합물을 상기 몰드 체이스에 제공하는 단계; 및 상기 성형 화합물을 경화시키는 단계를 포함하는 것을 더 특징으로 한다.

Claims (25)

  1. 집적 회로(IC) 어셈블리로서,
    제 1 면 및 그 반대편의 제 2 면을 갖는 제 1 인쇄 회로 보드(PCB);
    상기 제 1 PCB의 제 1 면에 전기적으로 연결된 다이;
    제 1 면과, 그 반대편의 제 2 면과, 제 1 측면과, 상기 제 1 측면 반대편의 제 2 측면을 갖는 제 2 PCB - 상기 제 2 PCB의 상기 제 2 면은 하나 이상의 솔더 조인트(solder joints)를 통해서 상기 제 1 PCB의 상기 제 1 면에 연결됨 -; 및
    상기 제 1 PCB의 상기 제 1 면과, 상기 제 2 PCB의 상기 제 2 면과, 상기 제 2 PCB의 상기 제 1 측면 및 상기 제 2 측면 중 어느 하나와는 접촉하고, 상기 제 2 PCB의 상기 제 1 측면 및 상기 제 2 측면 중 다른 하나와는 접촉하지 않는 성형 화합물(molding compound)을 포함하되,
    상기 성형 화합물은 상기 다이와 접촉하지 않는,
    집적 회로 어셈블리.
  2. 제 1 항에 있어서,
    상기 다이는 주문형 집적 회로(application specific integrated circuit; ASIC)인,
    집적 회로 어셈블리.
  3. 제 1 항에 있어서,
    상기 제 1 PCB의 상기 제 2 면과 상기 제 2 PCB의 상기 제 1 면 간의 거리는 1 밀리미터 미만인,
    집적 회로 어셈블리.
  4. 제 1 항에 있어서,
    상기 제 1 PCB는 제 1 방향으로의 길이를 가지며 상기 제 2 PCB는 상기 제 1 PCB의 길이보다 작은 상기 제 1 방향으로의 길이를 갖는,
    집적 회로 어셈블리.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 2 PCB의 상기 제 1 면은 복수의 도전성 컨택트를 포함하는,
    집적 회로 어셈블리.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 다이는 상기 제 1 PCB의 상기 제 1 면에 플립-칩 실장(flip-chip mounted)된,
    집적 회로 어셈블리.
  9. 제 1 항에 있어서,
    상기 제 1 PCB의 상기 제 2 면에 표면 실장(surface mounted)된 하나 이상의 IC 패키지를 더 포함하는,
    집적 회로 어셈블리.
  10. 제 1 항에 있어서,
    상기 다이는 하나 이상의 와이어 본드를 통해서 상기 제 1 PCB의 상기 제 1 면에 전기적으로 연결된,
    집적 회로 어셈블리.
  11. 제 1 항에 있어서,
    상기 솔더 조인트는 상기 성형 화합물에 의해서 피복된,
    집적 회로 어셈블리.
  12. 제 1 항에 있어서,
    상기 IC 어셈블리는 에지 핑거 커넥터(edge finger connector)를 포함하며, 상기 에지 핑거 커넥터는 상기 제 1 PCB의 상기 제 2 면 상의 도전성 컨택트들을 포함하는,
    집적 회로 어셈블리.
  13. 제 12 항에 있어서,
    상기 에지 핑거 커넥터는 상기 제 2 PCB의 상기 제 1 면 상의 도전성 컨택트들을 포함하는,
    집적 회로 어셈블리.
  14. 제 1 항에 있어서,
    상기 IC 어셈블리는 솔리드 스테이트 드라이브인,
    집적 회로 어셈블리.
  15. 제 1 항에 있어서,
    상기 IC 어셈블리의 폭은 22 밀리미터인,
    집적 회로 어셈블리.
  16. 제 15 항에 있어서,
    상기 IC 어셈블리의 길이는 42 밀리미터인,
    집적 회로 어셈블리.
  17. 집적 회로(IC) 어셈블리로서,
    제 1 면 및 그 반대편의 제 2 면을 갖는 인쇄 회로 보드(PCB);
    상기 PCB의 상기 제 1 면에 전기적으로 연결된 다이;
    제 1 면 및 그 반대편의 제 2 면을 갖는 성형 화합물 - 상기 성형 화합물의 상기 제 2 면은 상기 PCB의 상기 제 1 면의 일부와 접촉하며 상기 다이는 상기 성형 화합물과 접촉하지 않음 - ; 및
    상기 PCB의 상기 제 1 면으로부터 상기 성형 화합물을 통과하여 상기 성형 화합물의 상기 제 2 면을 넘어서 연장되어, 상기 PCB를 다른 PCB와 연결시키는 하나 이상의 몰드 관통 솔더 조인트(through mold solder joints) - 상기 다른 PCB의 적어도 한 측면은 상기 성형 화합물과 접촉하지 않음 - 를 포함하는,
    집적 회로 어셈블리.
  18. 제 17 항에 있어서,
    상기 IC 어셈블리는 제 1 면 및 그 반대편의 제 2 면을 가지며,
    상기 IC 어셈블리의 제 2 면은 상기 PCB의 제 2 면을 포함하며,
    하나 이상의 IC 패키지가 상기 PCB의 상기 제 2 면에 표면 실장된,
    집적 회로 어셈블리.
  19. 제 18 항에 있어서,
    상기 하나 이상의 IC 패키지는 상기 성형 화합물에 의해서 둘러싸이지 않는,
    집적 회로 어셈블리.

  20. 제 17 항에 있어서,
    상기 다른 PCB는 마더보드를 포함하고, 상기 몰드 관통 솔더 조인트는, 상기 다이가 상기 PCB와 상기 마더보드 사이에 배치되도록 상기 마더보드에 연결되는,
    집적 회로 어셈블리.
  21. 집적 회로(IC) 어셈블리를 제조하는 방법으로서,
    다이를 인쇄 회로 보드(PCB)의 제 1 면에 연결시키는 단계 - 상기 PCB는 상기 제 1 면의 반대편의 제 2 면을 가짐 - ;
    상기 PCB의 상기 제 1 면의 일부와 접촉하되 상기 다이와는 접촉하지 않도록 성형 화합물을 성막하는 단계; 및
    하나 이상의 IC 패키지를 상기 PCB의 상기 제 2 면에 연결시키는 단계 - 상기 PCB는 다른 PCB와 연결되고, 상기 다른 PCB의 적어도 한 측면은 상기 성형 화합물과 접촉하지 않음 - 를 포함하는,
    집적 회로 어셈블리 제조 방법.
  22. 제 21 항에 있어서,
    상기 PCB는 제 1 PCB이며,
    상기 방법은,
    제 1 두께를 갖는 하나 이상의 솔더 조인트를 통해서 제 2 PCB의 제 2 면을 상기 제 1 PCB의 제 1 면에 연결시키는 단계; 및
    상기 성형 화합물을 성막하기 이전에, 상기 하나 이상의 솔더 조인트를 상기 제 1 두께보다 작은 제 2 두께로 압축하는 단계를 더 포함하는,
    집적 회로 어셈블리 제조 방법.
  23. 제 21 항에 있어서,
    상기 성형 화합물을 성막한 후에, 상기 성형 화합물을 통해서 하나 이상의 캐비티를 형성하여서 상기 PCB의 상기 제 1 면 상의 하나 이상의 도전성 컨택트를 노출시키는 단계; 및
    상기 하나 이상의 캐비티 내에 솔더 조인트들을 형성하도록 솔더링가능한 재료를 성막하는 단계를 더 포함하는,
    집적 회로 어셈블리 제조 방법.
  24. 제 23 항에 있어서,
    상기 IC 어셈블리를 상기 솔더 조인트들을 통해서 마더보드에 실장하는 단계를 더 포함하는,
    집적 회로 어셈블리 제조 방법.
  25. 제 21 항에 있어서,
    상기 성형 화합물을 성막하는 단계는,
    상기 다이를 상기 PCB의 상기 제 1 면에 연결한 후에, 상기 다이 및 상기 PCB를 몰드 체이스 내에서 고정시키는 단계;
    상기 PCB의 상기 제 1 면 중 상기 다이가 연결되지 않은 부분에 접촉하도록 상기 성형 화합물을 상기 몰드 체이스에 제공하는 단계; 및
    상기 성형 화합물을 경화시키는 단계를 포함하는,
    집적 회로 어셈블리 제조 방법.
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