CN202585401U - 半导体封装构造 - Google Patents

半导体封装构造 Download PDF

Info

Publication number
CN202585401U
CN202585401U CN 201220027683 CN201220027683U CN202585401U CN 202585401 U CN202585401 U CN 202585401U CN 201220027683 CN201220027683 CN 201220027683 CN 201220027683 U CN201220027683 U CN 201220027683U CN 202585401 U CN202585401 U CN 202585401U
Authority
CN
China
Prior art keywords
substrate
packing colloid
packaging structure
semiconductor packaging
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN 201220027683
Other languages
English (en)
Inventor
张云龙
李明锦
孙铭伟
李金松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN 201220027683 priority Critical patent/CN202585401U/zh
Application granted granted Critical
Publication of CN202585401U publication Critical patent/CN202585401U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本实用新型公开一种半导体封装构造,其包含一基板,具有一上表面及一下表面,所述基板下表面设有数个锡球;一第一芯片,设于所述基板的上表面;一第一封装胶体,设于所述基板的上表面而覆盖所述第一芯片;以及一第二封装胶体,设于所述基板的下表面,且对应局部裸露所述基板下表面的锡球,且所述第二封装胶体与所述第一封装胶体为热膨胀系数相同材料所制成的构件。当遇热膨胀时,基板两侧的封装胶体的膨胀程度相同,使得上下封装胶体对基板施加的应力可以相互抵销,进而避免基板发生翘曲现象,不致造成基板内部线路断裂。

Description

半导体封装构造
技术领域
本实用新型涉及一种封装构造,特别是有关于一种可以避免基板产生翘曲现象而有助于提升良率的半导体封装构造。
背景技术
现今,半导体封装产业发展出各种不同型式的封装构造,以满足各种需求,而以球栅阵列封装(BGA)的制程而言,主要是在基板上布设芯片之后,再用封装胶体将芯片包覆起来,完成封装体,并且在基板背面设置锡球,以供封装体后续焊接于电路板上。
请参考图1所示,一般而言,半导体封装制程中会使用一大尺寸的基板条90(substrate strip)来提供多个芯片91设置于其上,在芯片91全数布设于基板条90之后,再于基板条90表面设置封装胶体92来包覆所有芯片91,接着所述基板条90背面设置锡球93,最后再进行切割基板条90的步骤。如图2所示,所述基板条90经过切割而分成数个基板900,每一基板900上对应设有至少一芯片91。
上述封装胶体92会由模具注入,将芯片包封,最后通过烘烤硬化。然而,上述封装胶体92通常是热固性材料,例如环氧树脂及绝缘固态填充颗粒的混合物,所述封装胶体92的热膨胀系数介于3~4之间;图1中的所述基板条90则通常选自环氧树脂与玻璃纤维的绝缘材料层与金属电路层的多层交替堆叠构造,所述基板条90的热膨胀系数约为17。而所述基板条90与封装胶体92之间的热膨胀系数差异往往会导致烘烤过后的基板条90与封装胶体92具有不同的热膨胀程度而有应力作用拉扯,因而产生翘曲(warpage)的现象,例如造成图1的基板条90的左右两侧向下方翘曲,进而可能造成基板条90内部线路断裂,导致不良品产生。
故,有必要提供一种半导体封装构造,以解决现有技术所存在的问题。
实用新型内容
有鉴于此,本实用新型提供一种半导体封装构造,以解决现有封装用基板条与封装胶体之间因受热膨胀的程度不同而产生翘曲现象的技术问题。
本实用新型的主要目的在于提供一种半导体封装构造,其封装用基板的两侧均设置有封装胶体,当遇热膨胀时,基板两侧的封装胶体的膨胀程度相同,使得上下封装胶体对基板施加的应力可以相互抵销,进而避免基板发生翘曲现象,不致造成基板内部线路断裂。
为达成本实用新型的前述目的,本实用新型提供一种半导体封装构造,其包含:
一基板,具有一上表面及一下表面,所述基板下表面设有数个锡球;
至少一第一芯片,设于所述基板的上表面;
一第一封装胶体,设于所述基板的上表面而覆盖所述第一芯片;以及
一第二封装胶体,设于所述基板的下表面,且所述第二封装胶体与所述第一封装胶体为热膨胀系数相同材料所制成的构件。
在本实用新型的一实施例中,所述基板选自玻璃纤维及环氧树脂所共同构成的构件。
在本实用新型的一实施例中,所述半导体封装构造进一步包含至少一第二芯片,所述第二芯片设于所述基板的下表面,所述第二封装胶体包覆所述第二芯片。
在本实用新型的一实施例中,所述第一封装胶体与所述第二封装胶体为环氧树脂。
在本实用新型的一实施例中,所述基板下表面的锡球是通过对所述第二封装胶体的外表面进行激光钻孔形成数个激光钻孔而局部裸露出。
在本实用新型的一实施例中,所述基板下表面的锡球是通过对所述第二封装胶体的外表面进行整面研磨形成一研磨表面而局部裸露出。
在本实用新型的一实施例中,所述基板下表面的锡球是通过对所述第二封装胶体的外表面进行局部研磨形成一局部研磨表面而局部裸露出。
在本实用新型的一实施例中,所述第一芯片具有一有源表面,所述有源表面通过引线或导电凸块电性连接所述基板。
在本实用新型的一实施例中,所述第二芯片具有一有源表面,所述有源表面通过引线或导电凸块电性连接所述基板。
本实用新型另提供一种半导体封装构造,其包含:
一基板条,用以分割成数个基板,所述基板条具有一上表面及一下表面,所述基板条下表面设有多个锡球;
多个第一芯片,布设于所述基板条的上表面;
一第一封装胶体,设于所述基板条的上表面而覆盖所述多个第一芯片;以及
一第二封装胶体,设于所述基板条的下表面,且所述第二封装胶体与所述第一封装胶体为热膨胀系数相同材料所制成的构件。
附图说明
图1是一现有半导体封装构造的结构示意图。
图2是图1的半导体封装构造分割后的单一构造的结构示意图。
图3是本实用新型第一较佳实施例的半导体封装构造的结构示意图。
图4是图3的半导体封装构造切割后的单一构造的结构示意图。
图5是本实用新型第二较佳实施例的半导体封装构造的结构示意图。
图6是图5的半导体封装构造切割后的单一构造的结构示意图。
图7是本实用新型第一较佳实施例的半导体封装构造安装于一电路板的示意图。
图8是本实用新型第二较佳实施例的半导体封装构造安装于一电路板的示意图。
图9是本实用新型第三较佳实施例的半导体封装构造安装于一电路板的示意图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂,下文特举本实用新型较佳实施例,并配合附图,作详细说明如下。再者,本实用新型所提到的方向用语,例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本实用新型,而非用以限制本实用新型。
请参照图3所示,其概要揭示本实用新型第一较佳实施例的半导体封装构造的结构示意图。本实用新型提供一种半导体封装构造,其包含一基板条10、多个第一芯片11、一第一封装胶体12a及一第二封装胶体12b。
请参照图3所示,所述基板条10是一封装用基板条,进一步参考图4所示,所述基板条10是用以切割成数个基板100,其优选是选自玻璃纤维及环氧树脂所共同构成的构件。所述基板条10具有一上表面及一下表面,所述基板条10的下表面设有多个锡球13。
请参照图3所示,所述多个第一芯片11是布设于所述基板条10的上表面,每一所述第一芯片11具有一有源表面,所述有源表面优选是通过引线或导电凸块电性连接所述基板条10,而在图3中,每一所述第一芯片11的有源表面是通过引线电性连接所述基板条10。
请参照图3所示,所述第一封装胶体12a是设于所述基板条10的上表面而覆盖所述多个第一芯片11。所述第二封装胶体12b是设于所述基板条10的下表面,且对应局部裸露所述基板条10下表面的锡球13,且所述第二封装胶体12b与所述第一封装胶体12a为热膨胀系数相同材料所制成的构件,本实施例中,所述第一封装胶体12a与所述第二封装胶体12b优选为环氧树脂;且所述基板下表面的锡球13是通过对所述第二封装胶体12b的外表面进行激光钻孔而局部裸露出。
请进一步参照图4所示,所述基板条10经过切割而成数个基板100,图3的半导体封装构造也因此被分割成数个单一的半导体封装构造1,其中包含一所述基板100、至少一所述第一芯片11以及所述第一封装胶体12a及所述第二封装胶体12b,如同分割以前的结构,所述基板100下表面设有数个所述锡球13;所述第一芯片11设于所述基板100的上表面并且所述第一芯片11的有源表面通过引线(或导电凸块)电性连接所述基板100;所述第一封装胶体12a设于所述基板100的上表面而覆盖所述第一芯片11;所述第二封装胶体12b设于所述基板100的下表面,且对应局部裸露所述基板100下表面的锡球13。
不论基板条10或基板100的两侧均设置有第一封装胶体12a及第二封装胶体12b,当遇热膨胀时,由于基板条10或基板100两侧的封装胶体的膨胀程度相同,使得第一封装胶体12a及第二封装胶体12b对基板条10或基板100施加的应力可以相互抵销,进而避免基板条10或基板100发生翘曲现象,不致造成基板条10或基板100内部线路断裂。
请参照图5所示,其概要揭示本实用新型第二较佳实施例的半导体封装构造的结构示意图。有别于图3所示的第一较佳实施例,所述第二较佳实施例的不同处在于:所述半导体封装构造进一步包含多个第二芯片14,所述多个第二芯片14布设于所述基板条的下表面,所述第二封装胶体12b包覆所述多个第二芯片14。进一步参照图6所示,图6是图5的半导体封装构造切割后的单一构造的结构示意图。所述基板条经过切割而成数个基板100,图5的半导体封装构造也因此被分割成数个单一的半导体封装构造1。同样地,有别于图4所示的半导体封装构造,图6的半导体封装构造进一步包含至少一第二芯片14,所述第二芯片14设于所述基板100的下表面,所述第二封装胶体12b包覆所述第二芯片14。所述第二芯片14优选是通过引线或导电凸块电性连接至所述基板100的下表面,而在图6中,所述第二芯片14是通过导电凸块电性连接至所述基板100的下表面。
请参照图7所示,图7概要揭示本实用新型第一较佳实施例的半导体封装构造1安装于一电路板2的示意图。所述电路板2上设有数个焊垫20,所述半导体封装构造1的所述基板100下表面的锡球13用以对应连接所述焊垫20。在本实施例中,所述基板100下表面的锡球13是通过对所述第二封装胶体12b的外表面进行激光钻孔形成数个激光钻孔而局部裸露出,以供连接所述焊垫20。
请参照图8所示,图8概要揭示本实用新型第二较佳实施例的半导体封装构造1安装于所述电路板2的示意图,图8的实施例有别于图7的实施例的不同处在于:所述基板100下表面的锡球13是通过对所述第二封装胶体12b的外表面进行局部研磨形成一局部研磨表面而局部裸露出,以供连接所述焊垫20。
请参照图9所示,图9概要揭示本实用新型第三较佳实施例的半导体封装构造1安装于所述电路板2的示意图,图9的实施例有别于图7、图8的实施例的不同处在于:所述基板100下表面的锡球13是通过对所述第二封装胶体12b的外表面进行整面研磨形成一研磨表面而局部裸露出,以供连接所述焊垫20。
如上所述,相较于现有半导体封装构造的封装用基板因为其与封装胶体之间的热膨胀系数不同而导致受热膨胀程度不同而产生应力推挤,进而导致基板产生翘曲现象的缺失,本实用新型令基板的两侧均设置有封装胶体,当遇热膨胀时,基板两侧的封装胶体受热膨胀程度相当,故使得两侧封装胶体对基板所施加的应力可以相互抵销,进而有效地避免基板发生翘曲现象,而不致于造成基板内部线路断裂,有助于提升产品的良率。
本实用新型已由上述相关实施例加以描述,然而上述实施例仅为实施本实用新型的范例。必需指出的是,已公开的实施例并未限制本实用新型的范围。相反地,包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (8)

1.一种半导体封装构造,其特征在于:所述半导体封装构造包含:
一基板,具有一上表面及一下表面,所述基板下表面设有数个锡球;
至少一第一芯片,设于所述基板的上表面;
一第一封装胶体,设于所述基板的上表面而覆盖所述第一芯片;以及
一第二封装胶体,设于所述基板的下表面,且所述第二封装胶体与所述第一封装胶体为热膨胀系数相同材料所制成的构件。
2.如权利要求1所述的半导体封装构造,其特征在于:所述基板下表面的锡球是通过所述第二封装胶体的数个激光钻孔而局部裸露出。
3.如权利要求1所述的半导体封装构造,其特征在于:所述基板下表面的锡球是通过所述第二封装胶体的一研磨表面而局部裸露出。
4.如权利要求1所述的半导体封装构造,其特征在于:所述基板下表面的锡球是通过所述第二封装胶体的一局部研磨表面而局部裸露出。
5.如权利要求1所述的半导体封装构造,其特征在于:所述第一芯片具有一有源表面,所述有源表面通过引线或导电凸块电性连接所述基板。
6.如权利要求1所述的半导体封装构造,其特征在于:所述半导体封装构造进一步包含至少一第二芯片,所述第二芯片设于所述基板的下表面,所述第二封装胶体包覆所述第二芯片。
7.如权利要求6所述的半导体封装构造,其特征在于:所述第二芯片具有一有源表面,所述有源表面通过引线或导电凸块电性连接所述基板。
8.一种半导体封装构造,其特征在于:所述半导体封装构造包含:
一基板条,用以分割成数个基板,所述基板条具有一上表面及一下表面,所述基板条下表面设有多个锡球;
多个第一芯片,布设于所述基板条的上表面;
一第一封装胶体,设于所述基板条的上表面而覆盖所述多个第一芯片;以 及
一第二封装胶体,设于所述基板条的下表面,且所述第二封装胶体与所述第一封装胶体为热膨胀系数相同材料所制成的构件。 
CN 201220027683 2012-01-19 2012-01-19 半导体封装构造 Expired - Lifetime CN202585401U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201220027683 CN202585401U (zh) 2012-01-19 2012-01-19 半导体封装构造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201220027683 CN202585401U (zh) 2012-01-19 2012-01-19 半导体封装构造

Publications (1)

Publication Number Publication Date
CN202585401U true CN202585401U (zh) 2012-12-05

Family

ID=47254783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201220027683 Expired - Lifetime CN202585401U (zh) 2012-01-19 2012-01-19 半导体封装构造

Country Status (1)

Country Link
CN (1) CN202585401U (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105932017A (zh) * 2016-05-19 2016-09-07 苏州捷研芯纳米科技有限公司 一种超薄3d封装的半导体器件、其加工方法以及加工方法中的半成品
CN106663674A (zh) * 2014-04-30 2017-05-10 英特尔公司 具有模制化合物的集成电路组件
CN107359141A (zh) * 2016-05-10 2017-11-17 矽品精密工业股份有限公司 电子封装件及其制法
CN109411418A (zh) * 2017-08-16 2019-03-01 矽品精密工业股份有限公司 电子封装件及其制法
WO2020237987A1 (zh) * 2019-05-27 2020-12-03 广东工业大学 一种降低扇出型封装翘曲的方法
CN113140520A (zh) * 2020-01-19 2021-07-20 江苏长电科技股份有限公司 封装结构及其成型方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106663674A (zh) * 2014-04-30 2017-05-10 英特尔公司 具有模制化合物的集成电路组件
CN106663674B (zh) * 2014-04-30 2019-09-17 英特尔公司 具有模制化合物的集成电路组件
CN107359141A (zh) * 2016-05-10 2017-11-17 矽品精密工业股份有限公司 电子封装件及其制法
CN105932017A (zh) * 2016-05-19 2016-09-07 苏州捷研芯纳米科技有限公司 一种超薄3d封装的半导体器件、其加工方法以及加工方法中的半成品
CN109411418A (zh) * 2017-08-16 2019-03-01 矽品精密工业股份有限公司 电子封装件及其制法
WO2020237987A1 (zh) * 2019-05-27 2020-12-03 广东工业大学 一种降低扇出型封装翘曲的方法
CN113140520A (zh) * 2020-01-19 2021-07-20 江苏长电科技股份有限公司 封装结构及其成型方法

Similar Documents

Publication Publication Date Title
CN202585401U (zh) 半导体封装构造
CN204651304U (zh) 封装基材
CN107123632B (zh) 电性接合薄膜及其制造方法
US7880291B2 (en) Integrated circuit package and integrated circuit module
US9698072B2 (en) Low-stress dual underfill packaging
US8946909B2 (en) Semiconductor package having gap-filler injection-friendly structure
TWI566356B (zh) 封裝結構及其製造方法
CN106935519B (zh) 半导体封装构造及其制造方法
KR20110123297A (ko) 웨이퍼레벨 반도체 패키지 및 그 제조방법
JP2010153466A (ja) 配線基板
CN202394881U (zh) 堆叠用半导体封装结构
CN1354512A (zh) 具散热结构的半导体封装件
MXPA01008691A (es) Un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) que tiene un rellenador el cual sella un material de subrelleno.
CN102779794B (zh) 用于控制封装翘曲的方法和结构
CN202633285U (zh) 堆叠封装的下封装体构造
MXPA01008580A (es) Un paquete de circuito integrado de conexcion de microcircuito de colapso controlado (c4) que tiend dos materiales de subrelleno distintos.
CN202443962U (zh) 晶圆级半导体封装构造
CN203165882U (zh) 堆叠封装结构
MXPA01008692A (es) Una linea de proceso para subrellenar un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) con un material de subrelleno que es calentado hasta un estado de gelificacion parcial.
CN202394860U (zh) 封装基板条
TWI771610B (zh) 電子封裝件及其承載結構與製法
CN203071058U (zh) 抗翘曲封装基板
MXPA01008581A (es) Una linea de proceso para subrellenar un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4).
TWI474411B (zh) 半導體裝置結構及其製造方法
US20070126095A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20121205