MXPA01008691A - Un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) que tiene un rellenador el cual sella un material de subrelleno. - Google Patents

Un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) que tiene un rellenador el cual sella un material de subrelleno.

Info

Publication number
MXPA01008691A
MXPA01008691A MXPA01008691A MXPA01008691A MXPA01008691A MX PA01008691 A MXPA01008691 A MX PA01008691A MX PA01008691 A MXPA01008691 A MX PA01008691A MX PA01008691 A MXPA01008691 A MX PA01008691A MX PA01008691 A MXPA01008691 A MX PA01008691A
Authority
MX
Mexico
Prior art keywords
substrate
integrated circuit
sub
filler
package
Prior art date
Application number
MXPA01008691A
Other languages
English (en)
Inventor
Suresh Ramalingam
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of MXPA01008691A publication Critical patent/MXPA01008691A/es

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909Post-treatment of the layer connector or bonding area
    • H01L2224/83951Forming additional members, e.g. for reinforcing, fillet sealant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Un paso del proceso de sellado donde un material rellenador es distribuido sobre un paquete de circuito integrado, el cual puede incluir un circuito integrado que esta montado a un sustrato. El paquete puede incluir un material de subrelleno que esta unido al circuito integrado el sustrato y un rellenador el cual sella el material de subrelleno y el CI. El sello uniforme creado por el materia rellenador puede inhibir el tratamiento del circuito integrado (matriz) durante la carga termomecanica.

Description

UN PAQUETE DE CIRCUITO INTEGRADO DE CONEXIÓN DE MICROCIRCUITO DE COLAPSO CONTROLADO (C4) CON UN RELLENADOR EL CUAL SELLA UN MATERIAL DE SUBRELLENO ANTECEDENTES DE LA INVENCIÓN 1. CAMPO DE LA INVENCIÓN La presente invención se relaciona con un paquete de circuito integrado. 2. INFORMACIÓN ANTECEDENTE Los circuitos integrados son típicamente montados en un paquete que es soldado a un tablero de circuitos impresos. La Figura 1 muestra un tipo de paquete de circuito integrado que es comúnmente conocido como microcircuito reversible o paquete C . El circuito integrado 1 contiene un número de resaltos de aleación para soldar 2 que están soldados a una superficie superior de un sustrato 3. El sustrato 3 se construye típicamente a partir de un material compuesto que tiene un coeficiente de expansión térmica que es diferente al coeficiente de expansión térmica del circuito integrado. Cualquier variación en la temperatura del paquete puede causar una diferencia de expansión resultante entre el circuito integrado 1 y el sustrato 3. La diferencia de expansión puede inducir esfuerzos que pueden agrietar los resaltos de aleación para soldar 2. Los resaltos de aleación para soldar 2 transportan corriente eléctrica entre el circuito integrado 1 y el sustrato 3, de modo que cualquier grieta en los resaltos 2 puede afectar la operación del circuito 1. El paquete puede incluir un material de subrelleno 4 que se localiza entre el circuito integrado 1 y el sustrato 3. El material de subrelleno 4 es típicamente un epoxi que refuerza la unión de la aleación para soldar de manera confiable y la estabilidad a la humedad termomecánica del paquete del Cl. El paquete que puede tener cientos de resaltos de aleación para soldar 2 arreglados en un arreglo de dos dimensiones a través del fondo del circuito integrado 1. El epoxi 4 se aplica típicamente a la interfaz del resalto de aleación para soldar administrando una sola linea de material epoxi no curado a lo largo de un lado del circuito integrado. El epoxi fluye entonces entre el resalto de aleación para soldar. El epoxi 4 debe ser administrado de tal manera que cubra todos los resaltos de aleación para soldar 2. Se desea distribuir el epoxi 4 únicamente en un lado del circuito integrado para asegurar que no se formen huecos de aire en el subrelleno. Los huecos de aire debilitan la integridad estructural de la interfaz o interconexión del circuito integrado/sustrato. Adicionalmente, el material de subrelleno 4 debe tener buena fuerza de adhesión tanto con el sustrato 3 como con el CD integrado 1 para prevenir la deslaminación durante la carga térmica y de humedad. El epoxi 4 debe por lo tanto ser un material que se proporciona en un estado que pueda fluir bajo toda la interfaz o interconexión del circuito integrado/sustrato, que tenga a la vez buenas propiedades de adhesión. El sustrato 3 es típicamente construido a partir de un material de cerámica. Los materiales de cerámicas son relativamente caros para ser producidos en cantidades en masa. Por lo tanto, seria deseable proporcionar un sustrato orgánico para un paquete C . Los sustratos orgánicos tienden a absorber humedad, la cual puede ser liberada durante el proceso de subrelleno. La liberación de humedad durante el proceso de subrelleno puede crear huecos en el material de subrelleno. Los sustratos orgánicos también tienden a tener un coeficiente de expansión térmica mayor en comparación con el sustrato de cerámica, lo que puede dar como resultado un mayor esfuerzo en la matriz, el subrelleno y los resaltos de aleación para soldar. Un mayor esfuerzo en el epoxi puede conducir a grietas durante la carga térmica, las cuales se propagan hacia el sustrato y hacen que el paquete falle al romper trazas de metal. Un mayor esfuerzo también puede conducir a una falla de la matriz durante la carga térmica e incremento de la sensibilidad al aire y evitar la humedad.
Los resaltos pueden extruirse en los huecos durante la carga térmica, particularmente para paquetes con una densidad de resalto relativamente alta. Seria deseable proporcionar un paquete C4 que utilice un sustrato orgánico.
BREVE DESCRIPCIÓN DE LA INVENCIÓN Una modalidad de la presente invención es un paquete de circuito integrado el cual puede incluir un circuito integrado que está montado en un sustrato. El paquete puede incluir un material de subrelleno que está unido al circuito integrado y el sustrato y un rellenador el cual sella el material de subrelleno.
BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es una vista lateral de un paquete de circuito integrado de la técnica anterior; La Figura 2 es una vista superior de una modalidad de un paquete de circuito integrado de la presente invención; La Figura 3 es una vista lateral alargada del paquete de circuito integrado; La Figura 4 es un esquema que muestra un proceso para montar el paquete de circuito integrado.
DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Refiriéndose a los dibujos de manera más particular por números de referencia, las Figuras 2 y 3 muestran una modalidad de un paquete de circuito integrado 10 de la presente invención. El paquete 10 puede incluir un sustrato 12 el cual tiene una primera superficie 14 y una segunda superficie opuesta 16. Un circuito integrado 18 puede ser unido a la primera superficie 14 del sustrato 12 por medio de una pluralidad de resaltos de aleación para soldar 20. Los resaltos de aleación para soldar 20 pueden ser arreglados en un arreglo bidimensional a través del circuito integrado 18. Los resaltos de aleación para soldar 20 pueden ser unidos al circuito integrado 18 y al sustrato 12 con un proceso comúnmente conocido como conexión de microcircuito de colapso controlado (C4) . Los resaltos de aleación para soldar 20 pueden transportar corriente eléctrica entre el circuito integrado 18 y el sustrato 12. En una modalidad el sustrato 12 puede incluir un material dieléctrico orgánico. El paquete 10 puede incluir una pluralidad de esferas de aleación para soldar 22 que están unidas a la segunda superficie Ib del sustrato 12. Las esferas de aleación para soldar 22 pueden hacerse fluido nuevamente el paquete 10 a un tablero de circuitos impresos (no mostrado) . El sustrato 12 puede contener trazos de recorrido, planos de conexión de energia/conexión a tierra, vias, etc., los cuales conectan eléctricamente los resaltos de aleación para soldar 20 sobre la primera superficie 14 a las esferas de aleación para soldar 22 en la segunda superficie 16. El circuito integrado 18 puede ser encapsulado por un encapsulante (no mostrado) . Adicionalmente, el paquete 10 puede incorporar un elemento térmico (no mostrado) tal como un anillo metálico térmico o un disipador térmico para remover el calor generado por el circuito integrado 18. El paquete 10 puede incluir un primer material de subrelleno 24 que está unido al circuito integrado 18 y el sustrato 12. El paquete 10 puede incluir también un segundo material de subrelleno 26 el cual está unido al sustrato 12 y el circuito integrado 18. El segundo material de subrelleno 26 puede formar un cordón circunferencial que rodea y sella los bordes el Cl del primer material de subrelleno 24. La función de sellado" uniforme del segundo material 26 puede inhibir la migración de humedad, agrietamiento del circuito integrado y agrietamiento del primer material de subrelleno. El proceso de sellado puede reducir la deslaminación en los Cl montados también con un sustrato de cerámica. El primer material de subrelleno 24 puede ser un epoxi producido por Shin-Itsu de Japón bajo la designación de producto Semirrecubrimiento 5230-JP. El material de Semirrecubrimiento 5230-JP proporciona propiedades de flujo y adhesión favorables. El segundo material de subrelleno 26 puede ser un epoxi anhídrido producido por Shin-Itsu bajo la designación de producto Semirrecubrimiento 122X. El material de Semirrecubrimiento 122X tiene propiedades de adhesión menores que el material de Semirrecubrimiento 5230-JP, pero mejor resistencia a la fractura/agrietamiento. La Figura 4 muestra un proceso para formar un paquete 10. El sustrato 12 puede ser inicialmente en un horno 28 para remover humedad del material del sustrato. El sustrato 12 es preferiblemente horneado a una temperatura mayor que las temperaturas de proceso de los pasos de proceso de subrelleno restantes para asegurar que no sea liberada humedad del sustrato 12 en los pasos posteriores. A manera de ejemplo, el sustrato 12 puede ser horneado a 163 grados centígrados (°C) . Después del proceso de horneado, el circuito integrado 18 puede ser montado al sustrato 12. El circuito integrado 18 es montado típicamente haciendo fluir nuevamente los resaltos de aleación para soldar 20. El primer material de subrelleno 24 puede ser distribuido sobre el sustrato 12 a lo largo de un lado del circuito integrado 18 en una primera estación de distribución 30. El primer material de subrelleno 24 puede fluir entre el circuito integrado 18 y el sustrato 12 bajo una acción capilar. A manera de ejemplo, el primer material de subrelleno 24 puede ser distribuido a una temperatura de entre 110 a 120°C. Puede existir una serie de pasos de distribución para llenar completamente el espacio del circuito integrado 18 y el sustrato 12. El paquete 10 puede ser movido a través de un horno 32 para completar un flujo hacia afuera y gelificación parcial del primer material de subrelleno 24. A manera de ejemplo, el material de subrelleno 24 puede ser calentado a una temperatura de 120-145°C en el horno 32 para gelificar parcialmente el material de subrelleno 24. La gelificación parcial puede reducir la formación de huecos y mejorar la adhesión entre el circuito integrado 18 y el material de subrelleno 24. La mejora en la adhesión puede hacer disminuir la migración de humedad y deslaminación entre el material de subrelleno 24 y el Cl 18, asi como la deslaminación entre el material de subrelleno 24 y el sustrato. La reducción en la formación de huecos puede hacer disminuir la probabilidad de la extrusión del resalto durante la carga térmica. El paquete puede ser movido continuamente a través del horno 32, lo cual calienta el material de subrelleno durante el proceso capilar. Mover continuamente el sustrato 12 durante el proceso capilar hace disminuir el tiempo requerido para subrellenar el circuito integrado y esto reduce el costo de producción de paquete. El sustrato puede ser movido entre las estaciones 30 y 34 y a través del horno 32 sobre una máquina transportadora (no mostrada) .
El segundo material de subrelleno 26 puede ser distribuido sobre el sustrato 12 a lo largo de los cuatro lados del circuito integrado 18 en la segunda estación de distribución 34. El segundo material 26 puede ser distribuido de tal manera que se cree un cordón que encierra y selle el primer material 24. A manera de ejemplo, el segundo material de subrelleno 26 puede ser colocado a una temperatura de aproximadamente 80 a 120 °C. El primer 24 y el segundo 26 materiales de relleno pueden ser curados hasta un estado endurecido. Los materiales pueden ser curados a una temperatura de aproximadamente 150 °C. Después de que los materiales de subrelleno 24 y 26 son curados, las esferas de aleación para soldar 22 pueden ser unidas a la segunda superficie 16 del sustrato 12. Aunque han sido descritas y mostradas ciertas modalidades ejemplares en los dibujos acompañantes, debe comprenderse que tales modalidades son únicamente ilustrativas de y no restrictivas sobre el alcance de la invención, y que esta invención no se limita a las construcciones y arreglos específicos mostrados y descritos, puesto que a aquellos expertos en la técnica se les pueden ocurrir otras modificaciones. Se hace constar que con relación a esta fecha, el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el que resulta claro de la presente descripción de la invención.

Claims (18)

  1. REIVINDICACIONES Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes reivindicaciones . 1. Un paquete de circuito integrado, caracterizado porque comprende: un sustrato; un circuito integrado montado a la primera superficie del sustrato; un material de subrelleno montado al sustrato y el circuito integrado; y, un rellenador que sella el material de subrelleno.
  2. 2. El paquete de conformidad con la reivindicación 1, caracterizado porque un rellenador rodea el material de subrelleno.
  3. 3. El paquete de conformidad con la reivindicación 1, caracterizado porque el rellenador está unido al circuito integrado y el sustrato.
  4. 4. El paquete de conformidad con la reivindicación 1, caracterizado porque el material de subrelleno es un epoxi .
  5. 5. El paquete de conformidad con la reivindicación 4, caracterizado porque el rellenador es un epoxi anhídrido.
  6. 6. El paquete de conformidad con la reivindicación 1, caracterizado porque comprende un resalto de aleación para soldar que está unido al circuito integrado y el sustrato.
  7. 7. Un proceso para subrellenar un circuito integrado que está montado a un sustrato, caracterizado porque comprende: distribuir un material de subrelleno el cual queda unido al circuito integrado y el sustrato; y sellar el material de subrelleno de sellado.
  8. 8. El proceso de conformidad con la reivindicación 7, caracterizado porque el material de subrelleno fluye entre el circuito integrado y el sustrato.
  9. 9. El proceso de conformidad con la reivindicación 8, caracterizado porque el sustrato se mueve dentro de un horno mientras fluye entre el circuito integrado y el sustrato .
  10. 10. El proceso de conformidad con la reivindicación 7, caracterizado porque comprende además el paso de calentar el sustrato antes de que el material de subrelleno sea distribuido.
  11. 11. El proceso de conformidad con la reivindicación 10, caracterizado porque comprende además el paso de calentar el material de subrelleno a un estado de gelificación parcial .
  12. 12. El proceso de conformidad con la reivindicación 10, caracterizado porque el sustrato es calentado a una temperatura que es mayor que la temperatura del material de subrelleno parcialmente gelificado.
  13. 13. El proceso de conformidad con la reivindicación 7, caracterizado porque comprende además el paso de montar el circuito integrado al sustrato con un resalto de aleación para soldar antes que el material de subrelleno sea distribuido.
  14. 14. El proceso de conformidad con la reivindicación 13, caracterizado porque comprende además el paso de unir una esfera de aleación para soldar al sustrato.
  15. 15. Un proceso para montar y subrellenar un circuito integrado a un sustrato, caracterizado porque comprende: hornear un sustrato; montar un circuito integrado al sustrato; distribuir un material de subrelleno sobre el sustrato; y, formar un rellenador alrededor del material de subrelleno.
  16. 16. El proceso de conformidad con la reivindicación 15, caracterizado porque el sustrato se mueve dentro de un horno mientras fluye entre el circuito integrado y el sustrato.
  17. 17. El proceso de conformidad con la reivindicación 16, caracterizado porque comprende además el paso de montar el circuito integrado al sustrato con un resalto de aleación para soldar antes de que el material, de subrelleno sea distribuido.
  18. 18. El proceso de conformidad con la reivindicación 17, caracterizado porque comprende además el paso de unir una esfera de aleación para soldar al sustrato.
MXPA01008691A 1999-03-03 2000-02-14 Un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) que tiene un rellenador el cual sella un material de subrelleno. MXPA01008691A (es)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/262,131 US6238948B1 (en) 1999-03-03 1999-03-03 Controlled collapse chip connection (C4) integrated circuit package that has a fillet which seals an underfill material
PCT/US2000/003813 WO2000052739A2 (en) 1999-03-03 2000-02-14 A controlled collapse chip connection (c4) integrated circuit package that has a filler which seals an underfill material

Publications (1)

Publication Number Publication Date
MXPA01008691A true MXPA01008691A (es) 2002-03-14

Family

ID=22996276

Family Applications (1)

Application Number Title Priority Date Filing Date
MXPA01008691A MXPA01008691A (es) 1999-03-03 2000-02-14 Un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) que tiene un rellenador el cual sella un material de subrelleno.

Country Status (7)

Country Link
US (1) US6238948B1 (es)
JP (1) JP2002540593A (es)
KR (1) KR100504635B1 (es)
CN (1) CN1165979C (es)
AU (1) AU3231800A (es)
MX (1) MXPA01008691A (es)
WO (1) WO2000052739A2 (es)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284173B1 (en) * 1998-11-06 2001-09-04 Nordson Corporation Method for vacuum encapsulation of semiconductor chip packages
US20020014688A1 (en) * 1999-03-03 2002-02-07 Suresh Ramalingam Controlled collapse chip connection (c4) integrated circuit package which has two dissimilar underfill materials
US6528345B1 (en) 1999-03-03 2003-03-04 Intel Corporation Process line for underfilling a controlled collapse
US6559670B1 (en) * 1999-11-16 2003-05-06 Lsi Logic Corporation Backside liquid crystal analysis technique for flip-chip packages
US6617195B1 (en) * 2000-07-24 2003-09-09 Advanced Micro Devices, Inc. Method of reflowing organic packages using no-clean flux
US6735346B2 (en) * 2000-12-11 2004-05-11 Essex Corporation HD fourier transforms for irregularly sampled data
US6573592B2 (en) * 2001-08-21 2003-06-03 Micron Technology, Inc. Semiconductor die packages with standard ball grid array footprint and method for assembling the same
US6815831B2 (en) * 2001-12-12 2004-11-09 Intel Corporation Flip-chip device with multi-layered underfill having graded coefficient of thermal expansion
US7238550B2 (en) * 2002-02-26 2007-07-03 Tandon Group Ltd. Methods and apparatus for fabricating Chip-on-Board modules
US6798806B1 (en) * 2002-09-03 2004-09-28 Finisar Corporation Hybrid mirror VCSELs
US7026376B2 (en) * 2003-06-30 2006-04-11 Intel Corporation Fluxing agent for underfill materials
US7242097B2 (en) * 2003-06-30 2007-07-10 Intel Corporation Electromigration barrier layers for solder joints
US20050121310A1 (en) * 2003-12-03 2005-06-09 Intel Corporation Method and substrate to control flow of underfill
US7068125B2 (en) * 2004-03-04 2006-06-27 Robert Bosch Gmbh Temperature controlled MEMS resonator and method for controlling resonator frequency
US7745256B2 (en) * 2008-05-05 2010-06-29 International Business Machines Corporation Rectangular-shaped controlled collapse chip connection
US7915732B2 (en) * 2008-06-30 2011-03-29 International Business Mahines Corporation Production of integrated circuit chip packages prohibiting formation of micro solder balls
KR101330225B1 (ko) * 2012-05-25 2013-11-18 피에스케이 주식회사 기판 접합 방법 및 기판 리플로우 처리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239827A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体装置
JP2699350B2 (ja) 1987-04-28 1998-01-19 ソニー株式会社 デジタルpll回路
JPS6455832A (en) 1987-08-27 1989-03-02 Seiko Instr & Electronics Mounting method for semiconductor element
EP0340492A3 (en) 1988-05-02 1990-07-04 International Business Machines Corporation Conformal sealing and interplanar encapsulation of electronic device structures
JPH0256941A (ja) 1988-08-20 1990-02-26 Matsushita Electric Works Ltd 半導体素子の封止方法
JPH0639563B2 (ja) 1989-12-15 1994-05-25 株式会社日立製作所 半導体装置の製法
US5371328A (en) 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
JPH08153830A (ja) 1994-11-29 1996-06-11 Toshiba Corp 半導体装置およびその製造方法
EP0778616A3 (en) 1995-12-05 1999-03-31 Lucent Technologies Inc. Method of packaging devices with a gel medium confined by a rim member
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
US5821456A (en) 1996-05-01 1998-10-13 Motorola, Inc. Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US5998242A (en) * 1997-10-27 1999-12-07 Lsi Logic Corporation Vacuum assisted underfill process and apparatus for semiconductor package fabrication

Also Published As

Publication number Publication date
AU3231800A (en) 2000-09-21
JP2002540593A (ja) 2002-11-26
WO2000052739A2 (en) 2000-09-08
KR20010113723A (ko) 2001-12-28
US6238948B1 (en) 2001-05-29
CN1349657A (zh) 2002-05-15
CN1165979C (zh) 2004-09-08
KR100504635B1 (ko) 2005-08-03
WO2000052739A3 (en) 2001-01-11

Similar Documents

Publication Publication Date Title
MXPA01008691A (es) Un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) que tiene un rellenador el cual sella un material de subrelleno.
CN102256452B (zh) 具有内置半导体芯片的电路板以及制造该电路板的方法
KR100412156B1 (ko) 반도체장치 및 그 제조방법
US20030111742A1 (en) Semiconductor device
MXPA01008580A (es) Un paquete de circuito integrado de conexcion de microcircuito de colapso controlado (c4) que tiend dos materiales de subrelleno distintos.
JPH08340064A (ja) 再加工可能な電子デバイス及び形成方法
MXPA01008692A (es) Una linea de proceso para subrellenar un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4) con un material de subrelleno que es calentado hasta un estado de gelificacion parcial.
CN111226308A (zh) 一种具有高稳定性粘结层的半导体装置及其制备方法
MXPA01008581A (es) Una linea de proceso para subrellenar un paquete de circuito integrado de conexion de microcircuito de colapso controlado (c4).
CN101853835A (zh) 倒装芯片封装及其制造方法
JP3309832B2 (ja) 電子部品の接続構造及び接続方法
US6649833B1 (en) Negative volume expansion lead-free electrical connection
KR100498675B1 (ko) 두 가지 다른 하부 충전 재료를 갖는 붕괴 제어형 칩접속(c4) 집적회로 패키지
CN112928099B (zh) 一种基于铝硅合金的bga互连载体及其制备方法
JPH1098077A (ja) 半導体装置の製造方法
JP2001035996A (ja) 半導体装置の製造方法および半導体装置
JPH0228349A (ja) 窒化アルミニウムパッケージおよびその製造方法
JPH1041348A (ja) 電子部品と基板との接続ユニット

Legal Events

Date Code Title Description
FG Grant or registration