MXPA01008580A - Un paquete de circuito integrado de conexcion de microcircuito de colapso controlado (c4) que tiend dos materiales de subrelleno distintos. - Google Patents
Un paquete de circuito integrado de conexcion de microcircuito de colapso controlado (c4) que tiend dos materiales de subrelleno distintos.Info
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Abstract
Un paquete de circuito integrado el cual puede incluir la distribucion de un segundo material encapsulado (o cordon) diferente del primer material de subrelleno sobre un paquete de circuito integrado el cual puede incluir circuito integrado que esta montado con un sustrato. El paquete puede tener ademas un primer material de subrelleno y un segundo material de subrelleno que estan unidos al circuito integrado y el sustrato. El segundo material encapsulante puede ser disenado par inhibir el agrietamiento del epoxi es si, que se propaga hacia el sustrato durante la carga termomecanica.
Description
UN PAQUETE DE CIRCUITO INTEGRADO DE CONEXIÓN DE ICROCIRCUITO DE COLAPSO CONTROLADO (C4) QUE TIENE DOS MATERIALES DE SUBRELLENO DISTINTOS
ANTECEDENTES DE LA INVENCIÓN
1. CAMPO DE LA INVENCIÓN La presente invención se relaciona con un paquete de circuito integrado.
2. INFORMACIÓN ANTECEDENTE Los circuitos integrados son típicamente montados en un paquete que es soldado a un tablero de circuitos impresos. La Figura 1 muestra un tipo de paquete de circuito integrado que es comúnmente conocido como microcircuito reversible o paquete C4. El circuito integrado 1 contiene un número de resaltos de aleación para soldar 2 que están soldados a una superficie superior de un sustrato 3. El sustrato 3 se construye típicamente a partir de un material compuesto que tiene un coeficiente de expansión térmica que es diferente al coeficiente de expansión térmica del circuito integrado. Cualquier variación en la temperatura del paquete puede causar una diferencia de expansión resultante entre el circuito integrado 1 y el sustrato 3. La diferencia de expansión puede inducir esfuerzos que pueden agrietar los resaltos de aleación para soldar 2. Los resaltos de aleación para soldar 2 transportan corriente eléctrica entre el circuito integrado 1 y el sustrato 3, de modo que cualquier grieta en los resaltos 2 puede afectar la operación del circuito 1. El paquete puede incluir un material de subrelleno 4 que se localiza entre el circuito integrado 1 y el sustrato 3. El material de subrelleno 4 es típicamente un epoxi que refuerza la unión de la aleación para soldar de manera confiable y la estabilidad a la humedad termomecánica del paquete del Cl. El paquete que puede tener cientos de resaltos de aleación para soldar 2 arreglados en dos arreglos dimensionales a través del fondo del circuito integrado 1. El epoxi 4 se aplica típicamente a la interfaz del resalto de aleación para soldar administrando una sola linea de material epoxi no curado a lo largo de un lado del circuito integrado. El epoxi fluye entonces entre el resalto de aleación para soldar. El epoxi 4 debe ser administrado de tal manera que cubra todos los resaltos de aleación para soldar 2. Si se desea distribuir el epoxi 4 únicamente en un lado del circuito integrado para asegurar que no se formen huecos de aire en el subrelleno. Los huecos de aire debilitan la integridad estructural de la interfaz o interconexión del circuito integrado/sustrato. Adicionalmente, el material de subrelleno 4 debe tener buena fuerza de adhesión tanto con el sustrato 3 como con el CD integrado 1 para prevenir la deslaminación durante la carga térmica y de humedad. El epoxi 4 debe por lo tanto ser un material que se proporciona en un estado que pueda fluir bajo toda la interfaz o interconexión del circuito integrado/sustrato, que tenga a la vez buenas propiedades de adhesión. El sustrato 3 es típicamente construido a partir de un material de cerámica. Los materiales de cerámicas son relativamente caros para ser producidos en cantidades en masa. Por lo tanto seria deseable proporcionar un sustrato orgánico para un paquete C4. Los sustratos orgánicos tienden a absorber humedad, la cual puede ser liberada durante el proceso de subrelleno. La liberación de humedad durante el proceso de subrelleno puede crear huecos en el material de subrelleno. Los sustratos orgánicos también tienden a tener un coeficiente de expansión térmica mayor en comparación con sustratos de cerámica, lo que puede dar como resultado un mayor esfuerzo en la matriz, el subrelleno y los resaltos de aleación para soldar. Un mayor esfuerzo en el epoxi puede conducir a grietas durante la carga térmica, las cuales se propagan hacia el sustrato y hacen que el paquete falle al romper trazas de metal. Un mayor esfuerzo también puede conducir a una falla de la matriz durante la carga térmica e incremento de la sensibilidad al aire y evitar la humedad. Los resaltos pueden extruirse en los huecos durante la carga térmica, particularmente para paquetes con una densidad de resalto relativamente alta. Seria deseable proporcionar un paquete C4 que utilice un sustrato orgánico.
BREVE DESCRIPCIÓN DE LA INVENCIÓN Una modalidad de la presente invención es un paquete de circuito integrado el cual puede incluir un circuito integrado que está montado en un sustrato. El paquete puede incluir además un primer material de subrelleno y un segundo material de subrrelleno que está unido al circuito integrado y al sustrato.
BREVE DESCRIPCIÓN DE LOS DIBUJOS La Figura 1 es una vista lateral de un paquete de circuito integrado de la técnica anterior; La Figura 2 es una vista superior de una modalidad de un paquete de circuito integrado de la presente invención; La Figura 3 es una vista lateral alargada del paquete de circuito integrado; La Figura 4 es un esquema que muestra un proceso para montar el paquete de circuito integrado.
DESCRIPCIÓN DETALLADA DE LA INVENCIÓN Refiriéndose a los dibujos de manera más particular por números de referencia, las Figuras 2 y 3 muestran una modalidad de un paquete de circuito integrado 10 de la presente invención. El paquete 10 puede incluir un sustrato 12 el cual tiene una primera superficie 14 y una segunda superficie opuesta 16. Un circuito integrado 18 puede ser unido a la primera superficie 14 del sustrato 12 por medio de una pluralidad de resaltos de aleación para soldar 20. Los resaltos de aleación para soldar 20 pueden ser arreglados en los arreglos bidimensionales a través del circuito integrado 18. Los resaltos de aleación para soldar 20 pueden ser unidos al circuito integrado 18 y al sustrato 12 con un proceso comúnmente conocido como conexión de microcircuito de colapso controlado (C4) . Los resaltos de aleación para soldar 20 pueden transportar corriente eléctrica entre el circuito integrado 18 y el sustrato^ 12. En una modalidad el sustrato 12 puede incluir un material dieléctrico orgánico. El paquete 10 puede incluir una pluralidad de esferas de aleación para soldar 22 que están unidas a la segunda superficie 16 del sustrato 12. Las esferas de aleación para soldar 22 pueden hacerse fluido nuevamente el paquete 10 a un tablero de circuitos impresos (no mostrado) . El sustrato 12 puede contener trazos de recorrido, planos de conexión de energia/conexión a tierra, vias, etc. , los cuales conectan eléctricamente los resaltos de aleación para soldar 20 sobre la primera superficie 14 a las esferas de aleación para soldar 22 o a la segunda superficie 16. El circuito integrado 18 puede ser encapsulado por un encapsulante (no mostrado) . Adicionalmente, el paquete 10 puede incorporar un elemento térmico (no mostrado) tal como un anillo metálico térmico o un disipador térmico para remover el calor generado por el circuito integrado 18. El paquete 10 puede incluir un primer material de subrelleno 24 que está unido al circuito integrado 18 y el sustrato 12. El paquete 10 puede incluir también un segundo material de subrelleno 26 el cual está unido al sustrato 12 y el circuito integrado 18. El segundo material de subrelleno 26 puede formar un cordón circunferencial que rodea y sella los bordes el Cl del primer material de subrelleno 24. La función de sellado del segundo material 26 puede inhibir la migración de humedad, agrietamiento del circuito integrado y agrietamiento del primer material de subrelleno. El primer material de subrelleno 24 puede ser un epoxi producido por Shin-Itsu de Japón bajo la designación de producto semirrecubrimiento 5230-JP. El material de semirrecubrimiento 5230-JP proporciona propiedades de flujo y adhesión favorables. El segundo material de subrelleno 26 puede ser un epoxi anhídrido producido por Shin-Itsu bajo la designación de producto semirrecubrimiento 122X. El material de semirrecubrimiento 122X tiene propiedades de adhesión menores que él material de semirrecubrimiento 5230-JP, pero mejor resistencia a la fractura/agrietamiento. La Figura 4 muestra un proceso para formar un paquete 10. El sustrato 12 puede ser inicialmente en un horno 28 para remover humedad del material del sustrato. El sustrato 12 es preferiblemente horneado a una temperatura mayor que las temperaturas de proceso de los pasos de proceso de subrelleno restantes para asegurar que no sea liberada humedad del sustrato 12 en los pasos posteriores. A manera de ejemplo, el sustrato 12 puede ser horneado a 163 grados centígrados (°C). Después del proceso de horneado, el circuito integrado 18 puede ser montado al sustrato 12. El circuito integrado 18 es montado típicamente haciendo fluir nuevamente los resaltos de aleación para soldar 20. El primer material de subrelleno 24 puede ser distribuido sobre el sustrato 12 a lo largo de un lado del circuito integrado 18 en una primera estación de distribución 30. El primer material de subrelleno 24 puede fluir entre el circuito integrado 18 y el sustrato 12 bajo una acción capilar. A manera de ejemplo, el primer material de subrelleno 24 puede ser distribuido a una temperatura de entre 110 a 120°C. Puede existir una serie de pasos de distribución para llenar completamente el espacio del circuito integrado 18 y el sustrato 12. El paquete 10 puede ser movido a través de un horno 32 para completar un flujo hacia afuera y gelificación parcial del primer material de subrelleno 24. A manera de ejemplo, el material de subrelleno 24 puede ser calentado a una temperatura de 120-145°C en el horno 32 para gelificar parcialmente el material de subrelleno 24. La gelificación parcial puede reducir la formación de huecos y mejorar la adhesión entre el circuito integrado 18 y el material de subrelleno 24. La mejora en la adhesión puede hacer disminuir la migración de humedad y deslaminación entre el material de subrelleno 24 y el Cl 18. asi como la deslaminación entre el material de subrelleno 24 y el sustrato. La reducción en la formación de huecos puede hacer disminuir la probabilidad de la extrusión del resalto durante la carga térmica. El paquete puede ser movido continuamente a través del horno 32, lo cual calienta el material de subrelleno durante el proceso capilar. Como continuamente el sustrato 12 durante el proceso capilar hace disminuir el tiempo requerido para subrellenar el circuito integrado y esto reduce el costo de producción de paquete. El sustrato 12 puede ser movido entre las estaciones 30 y 34 y a través del horno 32 sobre una máquina transportadora (no mostrada) .
El segundo material de subrelleno 26 puede ser distribuido sobre el sustrato 12 a lo largo de los cuatro lados del circuito integrado 18 en la segunda estación de distribución 34. El segundo material 26 puede ser distribuido de tal manera que se cree un cordón que encierra y selle el primer material 24. A manera de ejemplo, el segundo material de subrelleno 26 puede ser distribuido a una temperatura de aproximadamente 80 a 120 °C. El primer 24 y el segundo 26 materiales de subrelleno pueden ser curados hasta un estado endurecido. Los materiales pueden ser curados a una temperatura de aproximadamente 150 °C. Después de que los materiales de subrelleno 24 y 26 son curados, las esferas de aleación para soldar 22 pueden ser unidas a la segunda superficie 16 del sustrato 12. Aunque han sido descritas y mostradas ciertas modalidades ejemplares en los dibujos acompañantes, debe comprenderse que tales modalidades son únicamente ilustrativas de y no restrictivas sobre el alcance de la invención, y que esta invención no se limita a las construcciones y arreglos específicos mostrados y descritos, puesto que aquellos expertos en la técnica se les pueden ocurrir otras modificaciones. Se hace constar que con relación a esta fecha, el mejor método conocido por la solicitante para llevar a la práctica la citada invención, es el que resulta claro de la presente descripción de la invención.
Claims (16)
- REIVINDICACIONES
- Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes reivindicaciones. 1. Un paquete de circuito integrado, caracterizado porque comprende: un sustrato; un circuito integrado montado al sustrato; un primer material de subrelleno unido al sustrato y el circuito integrado; y, un segundo material de subrelleno que está unido al circuito integrado y el sustrato. 2. El paquete de conformidad con la reivindicación 1, caracterizado porque el segundo material de subrelleno sella el primer material de subrelleno.
- 3. El paquete de conformidad con la reivindicación 1, caracterizado porque el primer material de subrelleno tiene una fuerza de adhesión que es mayor que una fuerza de adhesión del segundo material de subrelleno.
- 4. El paquete de conformidad con la reivindicación 1, caracterizado porque el primer material de subrelleno es un epoxi .
- 5. El paquete de conformidad con la reivindicación 4, caracterizado porque el segundo material de subrelleno es un epoxi anhídrido.
- 6. El paquete de conformidad con la reivindicación 1, caracterizado porque comprende además un resalto de aleación que está unido al circuito integrado y al sustrato.
- 7. Un proceso para subrellenar un circuito integrado que está montado a un sustrato, caracterizado porque comprende: distribuir un primer material de subrelleno el cual queda unido al circuito integrado y el sustrato; y, distribuir un segundo material de subrelleno el cual queda unido al circuito integrado y el sustrato.
- 8. El proceso de conformidad con la reivindicación 7, caracterizado porque el primer material de subrelleno fluye entre el circuito integrado y el sustrato.
- 9. El proceso de conformidad con la reivindicación 8, caracterizado porque el sustrato se mueve dentro de un horno mientras el primer material de subrelleno fluye entre el circuito integrado y el sustrato.
- 10. El proceso de conformidad con la reivindicación 7, caracterizado porque el segundo material de subrelleno está colocado en un patrón el cual rodea el primer material de subrelleno.
- 11. El proceso de conformidad con la reivindicación 7, caracterizado porque comprende además el paso de calentar el sustrato antes de que el primer material de subrelleno sea distribuido .
- 12. El proceso de conformidad con la reivindicación 11, caracterizado porque comprende además el paso de calentar el primer material de subrelleno hasta un estado de gelificación parcial.
- 13. El proceso de conformidad con la reivindicación 12, caracterizado porque el sustrato es calentado a una temperatura que es mayor que la temperatura del primer material de subrelleno parcialmente gelificado.
- 14. El proceso de conformidad con la reivindicación 7, caracterizado porque comprende además el paso de montar el circuito integrado al sustrato con un resalto de aleación para soldar antes de que el primer material de subrelleno sea distribuido.
- 15. Un proceso para montar y subrellenar un circuito integrado al un sustrato, caracterizado porque comprende: hornear el sustrato; montar un circuito integrado al sustrato; distribuir un primer material de subrelleno sobre el sustrato, donde el primer material de subrelleno fluye entre el circuito integrado y el sustrato mientras el sustrato se mueve a través de un horno; y, distribuir un segundo material de subrelleno alrededor del primer material de subrelleno.
- 16. El proceso de conformidad con la reivindicación 15, caracterizado porque comprende además el paso de montar el circuito integrado al sustrato con un resalto de aleación para soldar antes de que el primer material de subrelleno sea distribuido.
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US20090279275A1 (en) * | 2008-05-09 | 2009-11-12 | Stephen Peter Ayotte | Method of attaching an integrated circuit chip to a module |
US20110108997A1 (en) * | 2009-04-24 | 2011-05-12 | Panasonic Corporation | Mounting method and mounting structure for semiconductor package component |
US8686749B2 (en) * | 2010-04-30 | 2014-04-01 | International Business Machines Corporation | Thermal interface material, test structure and method of use |
JP2012049175A (ja) * | 2010-08-24 | 2012-03-08 | Toshiba Corp | 半導体装置の製造方法 |
KR20120040536A (ko) | 2010-10-19 | 2012-04-27 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US9559064B2 (en) | 2013-12-04 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage control in package-on-package structures |
US9373559B2 (en) * | 2014-03-05 | 2016-06-21 | International Business Machines Corporation | Low-stress dual underfill packaging |
US9524956B2 (en) | 2014-10-31 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out structure and method |
US10327655B2 (en) * | 2016-04-11 | 2019-06-25 | Paradromics, Inc. | Neural-interface probe and methods of packaging the same |
WO2018183967A1 (en) | 2017-03-30 | 2018-10-04 | Paradromics, Inc. | Patterned microwire bundles and methods of producing the same |
US11502047B2 (en) | 2017-09-15 | 2022-11-15 | Cryptography Research Inc. | Packaging techniques for backside mesh connectivity |
US11075133B2 (en) | 2018-06-29 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Underfill structure for semiconductor packages and methods of forming the same |
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Family Cites Families (64)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4322737A (en) | 1979-11-20 | 1982-03-30 | Intel Corporation | Integrated circuit micropackaging |
JPS62169433A (ja) * | 1986-01-22 | 1987-07-25 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
JPS63239827A (ja) | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体装置 |
EP0340492A3 (en) * | 1988-05-02 | 1990-07-04 | International Business Machines Corporation | Conformal sealing and interplanar encapsulation of electronic device structures |
JPH0256941A (ja) | 1988-08-20 | 1990-02-26 | Matsushita Electric Works Ltd | 半導体素子の封止方法 |
JPH0282633A (ja) * | 1988-09-20 | 1990-03-23 | Seiko Epson Corp | 半導体素子の実装構造 |
JPH0340458A (ja) | 1989-07-07 | 1991-02-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JPH0639563B2 (ja) | 1989-12-15 | 1994-05-25 | 株式会社日立製作所 | 半導体装置の製法 |
US6020579A (en) * | 1997-01-06 | 2000-02-01 | International Business Machines Corporation | Microwave applicator having a mechanical means for tuning |
US5320250A (en) * | 1991-12-02 | 1994-06-14 | Asymptotic Technologies, Inc. | Method for rapid dispensing of minute quantities of viscous material |
JPH05218137A (ja) * | 1992-02-05 | 1993-08-27 | Toshiba Corp | 半導体装置の製造方法 |
US5390082A (en) * | 1992-07-06 | 1995-02-14 | International Business Machines, Corp. | Chip carrier with protective coating for circuitized surface |
US5249101A (en) * | 1992-07-06 | 1993-09-28 | International Business Machines Corporation | Chip carrier with protective coating for circuitized surface |
US5371325A (en) | 1992-10-30 | 1994-12-06 | At&T Corp. | Insulation system for magnetic devices |
US5321583A (en) | 1992-12-02 | 1994-06-14 | Intel Corporation | Electrically conductive interposer and array package concept for interconnecting to a circuit board |
US5371328A (en) | 1993-08-20 | 1994-12-06 | International Business Machines Corporation | Component rework |
JP2774436B2 (ja) | 1993-09-07 | 1998-07-09 | リンナイ株式会社 | 多孔質体 |
JPH0846098A (ja) * | 1994-07-22 | 1996-02-16 | Internatl Business Mach Corp <Ibm> | 直接的熱伝導路を形成する装置および方法 |
US5539153A (en) | 1994-08-08 | 1996-07-23 | Hewlett-Packard Company | Method of bumping substrates by contained paste deposition |
JP3233535B2 (ja) * | 1994-08-15 | 2001-11-26 | 株式会社東芝 | 半導体装置及びその製造方法 |
JPH08153830A (ja) | 1994-11-29 | 1996-06-11 | Toshiba Corp | 半導体装置およびその製造方法 |
US5864178A (en) * | 1995-01-12 | 1999-01-26 | Kabushiki Kaisha Toshiba | Semiconductor device with improved encapsulating resin |
US5811317A (en) * | 1995-08-25 | 1998-09-22 | Texas Instruments Incorporated | Process for reflow bonding a semiconductor die to a substrate and the product produced by the product |
DE69631428T2 (de) * | 1995-10-13 | 2004-12-02 | Nordson Corp., Westlake | System und verfahren zur beschichtung der unterseite von flip chips |
EP0778616A3 (en) | 1995-12-05 | 1999-03-31 | Lucent Technologies Inc. | Method of packaging devices with a gel medium confined by a rim member |
US5766982A (en) | 1996-03-07 | 1998-06-16 | Micron Technology, Inc. | Method and apparatus for underfill of bumped or raised die |
JP3235454B2 (ja) | 1996-03-29 | 2001-12-04 | 松下電器産業株式会社 | 電子部品の接合方法 |
US5751556A (en) | 1996-03-29 | 1998-05-12 | Intel Corporation | Method and apparatus for reducing warpage of an assembly substrate |
US5821456A (en) | 1996-05-01 | 1998-10-13 | Motorola, Inc. | Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same |
JP2891184B2 (ja) | 1996-06-13 | 1999-05-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JPH1055832A (ja) | 1996-08-08 | 1998-02-24 | Yazaki Corp | 圧接端子 |
US5804771A (en) | 1996-09-26 | 1998-09-08 | Intel Corporation | Organic substrate (PCB) slip plane "stress deflector" for flip chip deivces |
JP2848357B2 (ja) * | 1996-10-02 | 1999-01-20 | 日本電気株式会社 | 半導体装置の実装方法およびその実装構造 |
US5942805A (en) | 1996-12-20 | 1999-08-24 | Intel Corporation | Fiducial for aligning an integrated circuit die |
EP1443555A3 (en) * | 1997-01-23 | 2005-02-23 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
US5891753A (en) | 1997-01-24 | 1999-04-06 | Micron Technology, Inc. | Method and apparatus for packaging flip chip bare die on printed circuit boards |
US5990552A (en) | 1997-02-07 | 1999-11-23 | Intel Corporation | Apparatus for attaching a heat sink to the back side of a flip chip package |
JP3704864B2 (ja) * | 1997-02-12 | 2005-10-12 | 株式会社デンソー | 半導体素子の実装構造 |
US5815372A (en) | 1997-03-25 | 1998-09-29 | Intel Corporation | Packaging multiple dies on a ball grid array substrate |
US6104093A (en) * | 1997-04-24 | 2000-08-15 | International Business Machines Corporation | Thermally enhanced and mechanically balanced flip chip package and method of forming |
JPH1154884A (ja) | 1997-08-06 | 1999-02-26 | Nec Corp | 半導体装置の実装構造 |
US6367150B1 (en) * | 1997-09-05 | 2002-04-09 | Northrop Grumman Corporation | Solder flux compatible with flip-chip underfill material |
US6121358A (en) * | 1997-09-22 | 2000-09-19 | The Dexter Corporation | Hydrophobic vinyl monomers, formulations containing same, and uses therefor |
US6166434A (en) * | 1997-09-23 | 2000-12-26 | Lsi Logic Corporation | Die clip assembly for semiconductor package |
JP3482115B2 (ja) * | 1997-10-13 | 2003-12-22 | 東レ・ダウコーニング・シリコーン株式会社 | 硬化性シリコーン組成物および電子部品 |
US5919329A (en) * | 1997-10-14 | 1999-07-06 | Gore Enterprise Holdings, Inc. | Method for assembling an integrated circuit chip package having at least one semiconductor device |
US6049122A (en) | 1997-10-16 | 2000-04-11 | Fujitsu Limited | Flip chip mounting substrate with resin filled between substrate and semiconductor chip |
US5998242A (en) | 1997-10-27 | 1999-12-07 | Lsi Logic Corporation | Vacuum assisted underfill process and apparatus for semiconductor package fabrication |
KR200247909Y1 (ko) | 1997-11-03 | 2001-12-17 | 최원철 | 결착해지가 용이한 밴드케이블 |
KR100357757B1 (ko) * | 1997-11-21 | 2003-01-24 | 로무 가부시키가이샤 | 반도체장치및그제조방법 |
US5917702A (en) | 1997-11-26 | 1999-06-29 | Intel Corporation | Corner heat sink which encloses an integrated circuit of a ball grid array integrated circuit package |
US6049124A (en) | 1997-12-10 | 2000-04-11 | Intel Corporation | Semiconductor package |
US5936304A (en) | 1997-12-10 | 1999-08-10 | Intel Corporation | C4 package die backside coating |
US5965937A (en) | 1997-12-15 | 1999-10-12 | Intel Corporation | Thermal interface attach mechanism for electrical packages |
US5991161A (en) | 1997-12-19 | 1999-11-23 | Intel Corporation | Multi-chip land grid array carrier |
US5920120A (en) | 1997-12-19 | 1999-07-06 | Intel Corporation | Assembly for dissipatating heat from a semiconductor chip wherein a stress on the semiconductor chip due to a thermally conductive member is partially relieved |
US6201301B1 (en) * | 1998-01-21 | 2001-03-13 | Lsi Logic Corporation | Low cost thermally enhanced flip chip BGA |
US6017983A (en) * | 1998-01-29 | 2000-01-25 | Alpha Metals, Inc. | Color indicator for completion of polymerization for thermosets |
US5953814A (en) * | 1998-02-27 | 1999-09-21 | Delco Electronics Corp. | Process for producing flip chip circuit board assembly exhibiting enhanced reliability |
US6011301A (en) * | 1998-06-09 | 2000-01-04 | Stmicroelectronics, Inc. | Stress reduction for flip chip package |
US6057381A (en) | 1998-07-02 | 2000-05-02 | National Starch And Chemical Investment Holding Corporation | Method of making an electronic component using reworkable underfill encapsulants |
US6331446B1 (en) * | 1999-03-03 | 2001-12-18 | Intel Corporation | Process for underfilling a controlled collapse chip connection (C4) integrated circuit package with an underfill material that is heated to a partial gel state |
US20020014688A1 (en) * | 1999-03-03 | 2002-02-07 | Suresh Ramalingam | Controlled collapse chip connection (c4) integrated circuit package which has two dissimilar underfill materials |
US6238948B1 (en) * | 1999-03-03 | 2001-05-29 | Intel Corporation | Controlled collapse chip connection (C4) integrated circuit package that has a fillet which seals an underfill material |
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