JP2699350B2 - デジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。 Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例（第１図〜第５図） Ｈ 発明の効果 Ａ 産業上の利用分野 本発明はデジタルPLL回路に関する。 Ｂ 発明の概要 本発明はデジタルPLL回路に関し、入力デジタル信号
及び出力クロック信号間の位相を検出し、その検出出力
をデジタルループフィルタを通じてデジタル位相変調回
路に供給するようになし、そのデジタル位相変調回路に
は、基準クロック信号を計数し、デジタルループフィル
タの出力に基づいて進数の変化する可変進数カウンタを
備え、その可変進数カウンタのキャリー出力に基づい
て、出力クロック信号を出力するようにしたことによ
り、基準クロック信号の周波数を比較的低くしても、出
力クロック信号の周波数精度を高くすることができると
共に、入力デジタル信号が、出力クロック信号の周期の
整数倍を以て、パルス幅が変化するパルス幅変調信号
（PWM信号）であっても、容易にその出力クロック信号
を得ることができるようにしたものである。 Ｃ 従来の技術 従来のデジタルPLL回路は、入力デジタル信号及び出
力クロック信号が供給される位相検出回路からの検出出
力を、デジタルループフィルタを通じて可変発振器に供
給して、その発振周波数を制御することにより、出力ク
ロック信号を得るようにしていた。 Ｄ 発明が解決しようとする問題点 上述のように構成された従来のデジタルPLL回路にお
いては、出力クロック信号の周波数精度を高くするため
には、基準クロック信号の周波数を出力クロック信号の
周波数に対して比較的高くする必要があり、又、入力デ
ジタル信号はパルス幅の一定なパルス信号である必要が
あった。 かかる点に鑑み、本発明は基準クロック信号の周波数
を出力クロック信号の周波数に対して比較的低くして
も、出力クロック信号の周波数精度を高くすることがで
きると共に、入力デジタル信号が、出力クロック信号の
周期の整数倍を以て、パルス幅が変化するパルス幅変調
信号（PWM信号）であっても、容易にその出力クロック
信号を得ることのできるデジタルPLL回路を提案しよう
とするものである。 Ｅ 問題点を解決するための手段 第１の本発明は、第１のクロック信号が供給され、そ
の第１のクロック信号に基づいて、入力デジタル信号の
レベル遷移に同期した出力クロック信号を形成するデジ
タルPLL回路において、第１のクロック信号に基づいて
入力デジタル信号のレベル遷移と出力クロック信号の所
定レベル遷移との位相差を検出し、その位相差を示す位
相データを出力するデジタル位相検出手段と、位相デー
タが供給され、デジタルPLL回路のループフィルタとし
て機能して位相誤差データを出力するデジタルフィルタ
と、その位相誤差データに基づいて、入力デジタル信号
のレベル遷移のタイミングと出力クロック信号のレベル
遷移のタイミングとが同期状態にあるか又は非同期状態
にあるかを示す第１の位相制御信号と、出力クロック信
号の周波数をより高く制御するか又はより低い制御する
かを示す第２の位相制御信号を形成する位相制御信号発
生手段と、進数制御信号に応じた所定の進数で第１のク
ロック信号をカウントし、カウント出力として第１のク
ロック信号の周期に等しいパルス幅を有するカウント出
力パルス信号を発生する可変進数カウンタと、第１の位
相制御信号及びカウント出力パルス信号と第１のクロッ
ク信号とに基づいて、第１の制御信号が非同期状態を示
す期間のみカウント出力パルス信号に同期してレベル反
転するタイミング制御信号を形成するタイミング制御信
号発生手段と、第１及び第２の位相制御信号と、タイミ
ング制御信号と、カウント出力パルス信号とに基づい
て、第２の位相制御信号に応じて出力クロック信号の周
波数をより高く制御する場合において、カウント出力パ
ルス信号の１周期分前の第１の位相制御信号が同期状態
を示し、且つ、出力クロック信号のエッジがカウンタ出
力パルス信号のパルス期間の中央と一致しているとき
は、可変進数カウンタの進数をＮ（但し、Ｎは３以上の
整数）に設定し、出力クロック信号のエッジがカウンタ
出力パルス信号のパルス期間の前エッジと一致している
ときには、可変進数カウンタの進数をＮ−１に設定し、
カウント出力パルス信号の１周期分前の第１の位相制御
信号が非同期状態を示すときは、可変進数カウンタの進
数をＮ及びＮ−１の間で入れ換えるように設定し、第２
の位相制御信号に応じて出力クロック信号の周波数をよ
り低く制御する場合において、カウント出力パルス信号
の１周期分前の第１の位相制御信号が同期状態を示し、
且つ、出力クロック信号のエッジがカウンタ出力パルス
信号のパルス期間の中央と一致しているときは、可変進
数カウンタの進数をＮ＋１に設定し、出力クロック信号
のエッジがカウンタ出力パルス信号のパルス期間の前エ
ッジと一致しているときは、可変進数カウンタの進数を
Ｎに設定し、カウント出力パルス信号の１周期分前の第
１の位相制御信号が非同期状態を示すときは、可変進数
カウンタの進数をＮ及びＮ＋１の間で入れ換えるように
設定する進数制御信号を形成する進数制御信号発生手段
と、カウント出力パルス信号とタイミング制御信号とが
供給され、カウント出力パルス信号に基づいて形成され
た、クロック信号の周期の２分の１に等しい位相差が付
けられた前パルス信号及び後パルス信号のいずれか一方
をタイミング制御信号に応じて選択的に出力し、位相制
御信号が同期状態を示すときは、カウント出力パルスの
１周期前において選択したタイミング信号の位相と同位
相で、位相制御信号が非同期状態を示すときは、カウン
ト出力パルスの１周期前において選択したタイミング信
号の位相と逆位相で、前パルス信号と後パルス信号との
タイミング制御信号に応じた何れか一方を新たに選択し
てそれぞれ出力するタイミング信号発生手段と、タイミ
ング信号発生手段の出力を少なくとも２分周して、出力
クロック信号として第２のクロック信号を出力する分周
手段とを備える。 Ｆ 作用 本発明によれば、デジタル位相検出手段は、第１のク
ロック信号に基づいて入力デジタル信号のレベル遷移と
出力クロック信号の所定レベル遷移との位相差を検出
し、その位相差を示す位相データを出力する。 デジタルPLL回路のループフィルタとして設けられた
デジタルフィルタは、位相データを受けて、これを位相
誤差データとして出力する。 位相制御信号発生手段は、位相誤差データに基づい
て、入力デジタル信号のレベル遷移のタイミングと出力
クロック信号のレベル遷移のタイミングとが同期状態に
あるか又は非同期状態にあるかを示す第１の位相制御信
号と、出力クロック信号の周波数をより高く制御するか
又はより低く制御するかを示す第２の位相制御信号を形
成する。 出力クロック信号の周波数制御のために設けられてい
る可変進数カウンタは、進数制御信号に応じた所定の進
数で第１のクロック信号をカウントし、カウント出力と
して第１のクロック信号の周期に等しいパルス幅を有す
るカウント出力パルス信号を発生する。 一方、タイミング制御信号発生手段は、第１の位相制
御信号及びカウント出力パルス信号と第１のクロック信
号とに基づいて、第１の制御信号が非同期状態を示す期
間のみカウント出力パルス信号に同期してレベル反転す
るタイミング制御信号を形成する。 位相制御信号発生手段と、タイミング制御信号発生手
段と、可変進数カウンタとで夫々形成された第１及び第
２の位相制御信号と、タイミング制御信号と、カウント
出力パルス信号とは、可変進数カウンタの進数を設定制
御するための信号を形成する進数制御信号発生手段に供
給される。 進数制御信号発生手段は、第１及び第２の位相制御信
号と、タイミング制御信号と、カウント出力パルス信号
とに基づいて、第２の位相制御信号に応じて出力クロッ
ク信号の周波数をより高く制御する場合において、カウ
ント出力パルス信号の１周期分前の第１の位相制御信号
が同期状態を示し、且つ、出力クロック信号のエッジが
カウンタ出力パルス信号のパルス期間の中央と一致して
いるときは、可変進数カウンタの進数をＮ（但し、Ｎは
３以上の整数）に設定し、出力クロック信号のエッジが
カウンタ出力パルス信号のパルス期間の前エッジと一致
しているときには、可変進数カウンタの進数をＮ−１に
設定し、カウント出力パルス信号の１周期分前の第１の
位相制御信号が非同期状態を示すときは、可変進数カウ
ンタの進数をＮ及びＮ−１の間で入れ換えるように設定
し、第２の位相制御信号に応じて出力クロック信号の周
波数をより低く制御する場合において、カウント出力パ
ルス信号の１周期分前の第１の位相制御信号が同期状態
を示し、且つ、出力クロック信号のエッジがカウンタ出
力パルス信号のパルス期間の中央と一致しているとき
は、可変進数カウンタの進数をＮ＋１に設定し、出力ク
ロック信号のエッジがカウンタ出力パルス信号のパルス
期間の前エッジと一致しているときは、可変進数カウン
タの進数をＮに設定し、カウント出力パルス信号の１周
期分前の第１の位相制御信号が非同期状態を示すとき
は、可変進数カウンタの進数をＮ及びＮ＋１の間で入れ
換えるように設定する進数制御信号を形成する。 タイミング信号発生手段は、カウント出力パルス信号
とタイミング制御信号とが供給され、カウント出力パル
ス信号に基づいて形成された、クロック信号の周期の２
分の１に等しい位相差が付けられた前パルス信号及び後
パルス信号のいずれか一方をタイミング制御信号に応じ
て選択的に出力し、位相制御信号が同期状態を示すとき
は、カウント出力パルスの１周期前において選択したタ
イミング信号の位相と同位相で、位相制御信号が非同期
状態を示すときは、カウント出力パルスの１周期前にお
いて選択したタイミング信号の位相と逆位相で、前パル
ス信号と後パルス信号とのタイミング制御信号に応じた
何れか一方を新たに選択してそれぞれ出力する。 分周手段は、タイミング信号発生手段の出力を少なく
とも２分周して、出力クロック信号として第２のクロッ
ク信号を出力する。 このような出力クロックパルス信号の周波数制御にお
いて、可変進数カウンタはＮ−１進、Ｎ進、Ｎ＋１進の
可変進数カウントをしているのみであるが、タイミング
信号発生手段において第１のクロック信号の周期の２分
の１に等しい位相変調が施されるので、可変進数カウン
タは、あたかもＮ−0.5進又はＮ＋0.5進の可変進数カウ
ントをしているようになり、全体として本発明のデジタ
ルPLL回路は、第１のクロック信号の周波数を高くした
場合と同様な周波数精度で出力クロック信号の周波数を
制御する。 Ｇ 実施例 以下に、第１図を参照して、本発明をコンパクトディ
スク（光学式ディスク）再生装置のPLL回路に適用した
一実施例を詳細に説明する。このPLL回路は、光学式ピ
ックアップから得られたEFM信号（８−14被変調信号）
（こればPWM信号である）（第２図Ａ）に同期したクロ
ック信号（以下、第２のクロック信号という）VCO（第2
B）を得るためのもので、アナログPLL（１）及びデジタ
ルPLL（11）から構成され、全体としてLSI内に一部の回
路として形成される。そして、アナログPLL（１）から
のクロック信号（以下に、これを第１のクロック信号と
いう）CK（第２図Ｅ）を基準クロック信号としてデジタ
ルPLL（11）に供給する。デジタルPLL（11）から得られ
た第２のクロック信号VCOは、同期検出回路、その後段
のディジタル信号処理回路、ディスクを駆動するモータ
の回転サーボ回路等に供給される。 コンパクトディスクの再生モードとしては、通常再生
モードと、ダビング、サーチ等のための２倍速再生モー
ド（コンパクトディスクの回転数が通常再生モード時に
２倍と成る）とがあり、いずれもディスクは線速一定で
回転せしめられる。 EFM信号（第２図Ａ）は、第２のクロック信号VCO（第
２図Ｂ）の周期をＴとするとき、パルス幅が3T〜11Tに
亙って変化するPWM信号である。第２のクロック信号VCO
の周波数は、通常再生モードでは4.3218MHzであり、２
倍速再生モードでは、その２倍、即ち、8.6436MHzであ
る。 先ず、アナログPLL（１）について説明する。（２）
は基準発振器（水晶発振器）で、その発振周波数は、両
モード共16.9344MHz（この周波数は、PCM音声信号のサ
ンプリング周波数である44.1kHzの384倍に選定されてい
る）である。この基準発振器（２）からの発振信号は、
分周器（３）に供給されて分周された後、位相比較器
（６）に供給される。この分周器（３）の分周比は、端
子（3a）からの切換え信号によって、通常再生モードで
は1/24、２倍速再生モードでは1/16に切換えられる。 （４）は電圧制御型可変発振器で、そのロック時の発
振周波数は、端子（4a）からの切換え信号によって、通
常再生モードでは34.5744MHzに、２倍速再生モードでは
51.8616MHz（この周波数を通常再生モードのときの周波
数の２倍の周波数に選ぶと、デジタルPLL（11）の処理
能力に無理があるので、かかる周波数に選定した）に切
り換えられる。 この可変発振器（４）からの発振信号は、分周器
（５）に供給されて分周された後、位相比較器（６）に
供給される。この分周器（５）の分周比は、両モード共
1/49である。 位相比較器（６）では、両分周器（３）、（５）から
の分周出力（その周波数は、通常再生モードのときは70
5.6kHz、２倍速再生モードのときは1.058MHz）が供給さ
れて位相比較される。この位相比較器（６）からの比較
出力は、ローパスフィルタ（７）を通じて可変発振器
（４）に供給されてその発振周波数が制御される。 しかして、第１のクロック信号CK〔（その周波数は、
通常再生モードでは34.5744MHz（＝4.3218MHz×８）
に、２倍速再生モードでは51.8616MHz（＝8.6436MHz×
６）に成る〕（第２図Ｅ）が出力端子（８）に出力され
る。 次に、デジタルPLL（11）について説明する。このデ
ジタルPLL（11）は、入力端子（12）からのEFM信号と、
後述する位相変調回路（26）から出力される第２のクロ
ック信号VCOとが供給されて、両信号の位相差を検出す
るデジタル位相検出回路（13）と、その位相検出出力の
供給されるデジタルフィルタ（17）と、そのデジタルフ
ィルタ（17）の出力が供給されて第２のクロック信号VC
Oを形成するデジタル位相変調回路（26）とを備えてい
る。尚、（33）は第２のクロック信号VCOの出力される
出力端子である。 そして、上述のアナログPLL（１）からの第１のクロ
ック信号CKが、このデジタルPLL（11）の各回路（1
3）、（17）、（26）に供給される。 次に、位相検出回路（13）について説明する。（14）
は時間検出回路で、これに入力端子（12）からのEFM信
号及び位相変調回路（26）からの第２のクロック信号VC
Oが供給されて、次のような２つの時間検出が行われ
る。先ず、EFM信号（第２図Ａ）のエッジ（立ち下がり
又は立ち上がったエッジ）及びその直ぐ近くにある第２
のクロック信号VCO（第２図Ｂ）の立ち上がりエッジ間
の時間Taと、第２のクロック信号VCOの立ち下がりエッ
ジ及びそれに続く立ち上がりエッジ間の時間Tb（一定）
とが検出される。 この時間検出回路（14）の次段には、４ビットのアッ
プダウンカウンタ（15）が設けられる。そして、時間検
出回路（14）では、時間Taの期間のみ低レベルと成り、
それ以外の期間では高レベルと成る計数アップ信号θup
（第２図Ｃ）が発生して、カウンタ（15）のアップ／ダ
ウン端子U/Dに供給され、これによりそのカウンタ（1
5）は、その低レベル期間はダウン計数状態に、高レベ
ル期間はアップ計数状態に制御される。又、時間検出回
路（14）では、時間Ta、Tbの期間のみ低レベルと成り、
それ以外の期間は高レベルと成る計数イネーブル信号Ｘ
θEN（第２図Ｄ）が発生して、カウンタ（15）のイネー
ブル端子ENに供給される。尚、これら信号θUP及びＸθ
ENは、クロック信号CKによって同期化されている。更
に、この時間検出回路（14）では、時間Ta及びTbの検出
後、クロック信号CKに同期し、その１周期分のパルス幅
を有するサンプリングパルス（負パルス）XSMP（第２図
Ｆ）が発生して、カウンタ（15）のロード端子LDに供給
され、その期間において計数が停止されるようになされ
ると共に、カウンタ（15）の次段の４ビットのレジスタ
（16）のロード端子LDに置数パルスとして供給される。 かくして、カウンタ（15）は、先ず、時間Taの期間に
クロック信号CKをダウン計数し（第２図Ｇに示す如く、
その計数内容はその間に16進で０からＢに変化する）、
次の時間Tbにクロック信号CKをアップ計数する（第２図
Ｇに示す如く、その計数内容はその間に16進でＢからＦ
に変化する）。そして、EFM信号のエッジタイミング及
び第１のクロック信号CKに基づいて形成されたサンプリ
ングパルスXSMPによって、カウンタ（15）の計数内容は
０にリセットされると共に、最後の計数内容Ｆ（＝−
１）がレジスタ（16）に置数される。この結果、レジス
タ（16）の出力側には、第２図Ｂに示される時間Taと時
間Tbとの差分、即ち、EFM信号と第２クロック信号VCOと
の位相差を示す４ビットのデータが出力される。尚、こ
のレジスタ（16）にもクロック信号CKが供給される。 次に、デジタルフィルム（17）について説明する。こ
のフィルタ（17）はデジタルPLL（11）のループフィル
タとして機能するものであり、低域通過特性を有する。
位相検出回路（13）のレジスタ（16）の４ビットの置数
内容が５ビットの加算器（18）に供給され、後述する遅
延器（22）からの５ビットの出力と加算される。加算器
（18）の出力は、夫々通常再生及び２倍速再生用のキャ
プチャレンジを規定するための係数ROM〔加算器（18）
の出力をアドレスとして、その出力に所定の係数を乗じ
た値が格納されたROMである〕（19N）、（19D）に供給
される。尚、通常再生用のROM（19N）では、加算器（1
8）の出力レベルに対し、２種類の係数を選択できるよ
うになされている。これら係数ROM（19N）、（19D）か
らの５ビットの読み出し出力は、通常再生及び２倍速再
生モード切換えスイッチ（20）によって切換えられた
後、５ビットの加算器（21）に供給されて、後述する遅
延器（22）の出力と加算される。尚、これら係数ROM（1
9N）、（19D）は、１個で共用しても良い。この加算器
（21）の出力は遅延器（22）及び５ビットの加算器（2
3）に供給される。この遅延器（22）は、サンプリング
パルスXSMPの１周期分の遅延時間を有する。 加算器（23）では、加算器（21）の出力及び遅延器
（22）の出力が加算され、その出力が、夫々通常再生及
び２倍速再生用のロックレンジを規定するための利得RO
M〔加算器（23）の出力をアドレスとして、その出力に
利得を乗じた値が格納されたROMである〕（24N）、（24
D）に供給される。尚、通常再生用のROM（24N）では、
加算器（18）の出力レベルに対し、２種類の利得を選択
できるようになされている。これら利得ROM（24N）、
（24D）からの４ビットの読み出し出力は、通常再生及
び２倍速再生切換え用のモードスイッチ（25）によって
切り換えられる。以上の結果、モードスイッチ（25）の
出力端子には、PLLのループフィルタの出力としての４
ビットのデータが出力される。 次に、デジタル位相変調回路（26）について説明す
る。先ず、デジタル位相変調回路（26）の動作の概要を
説明する。 このデジタル位相変調回路（26）は、デジタルフィル
タ（17）の出力に基づいて、ある時点で、デジタルPLL
（17）がロックしているか否か、及びデジタルPLL（1
1）の出力クロック信号VCOの周波数を高くするか、又
は、低くするかの情報を検出し、これらの情報に応じ
て、出力クロック信号VCOを形成するための可変進数カ
ウンタ（30）の進数を制御すると共に、可変進数カウン
タ（30）の出力に基づいて得られるパルス信号のエッジ
のタイミングを、第１のクロック信号CKの２分の１周期
分前、又は、後に移相するように、換言すると、位相変
調するように制御する。そして、この位相変調して得ら
れたパルス信号を分周することにより出力クロック信号
VCOを形成する。 尚、可変進数カウンタ（30）は、通常は４進に設定さ
れており、条件に応じて出力クロック信号信号VCOの周
波数をより高く制御する場合は３進に、より低く制御す
る場合は、５進に設定されるが、この際、上述の位相変
調も合わせて行われることにより、等価的には3.5進、
又は、4.5進のカウントをすることになる。この3.5進、
又は、4.5進のカウントが行われることにより、出力ク
ロック信号信号VCOの周波数は高精度に制御される。 次に、デジタル位相変調回路（26）の各部の動作につ
いて説明する。デジタルフィルタ（17）のモードスイッ
チ（25）の４ビットの出力が位相制御信号発生回路（2
7）に供給される。位相制御信号発生回路（27）は、こ
れに供給される第１のクロック信号CK及び４ビットのデ
ジタルフィルタ（ループフィルタ（17）の出力に基づい
て、上述の時間Ta、Tbが等しいか否かを示す、即ち、デ
ジタルPLL（11）の出力クロック信号VCOがEFM信号にロ
ックしているか否かを示す第１の位相制御信号XLOCK及
び時間Taを長くする（第２のクロック信号VCOの周波数
を下げる）か又は短くする（第２のクロック信号VCOの
周波数を上げる）かで示す第２の位相制御信号FVCODWN
を発生して進数制御信号発生回路（28）に供給すると共
に、第１の供給制御信号XLOCKはタイミング制御信号発
生回路（29）にも供給する。これら第１及び第２の位相
制御信号XLOCK、FVCODWNの波形は図示せざるも、第１の
クロック信号CKに同期した信号である。第１の位相制御
信号XLOCKは、例えば低レベルのときは、Ta＝Tb、即ち
ロック状態を示し、高レベルのときは、Ta≠Tb、即ちア
ンロック状態を示す。又、第２の位相制御信号FVCODWN
は、例えば高レベルのときは、第２のクロック信号VCO
の周波数を下げることを示し、低レベルのときは、第２
のクロック信号VCOの周波数を上げることを示す。 タイミング制御信号発生回路（29）は、第１の位相制
御信号XLOCK、後述する信号FX2V（これは出力クロック
信号VCOの周波数の略２倍の周波数を有し、第１のクロ
ック信号CKの周期と同じパルス幅を有する信号）、及び
第１のクロック信号CKに基づいて、後述する可変進数カ
ウンタ（30）の進数を決定するために用いられるタイミ
ング信号TC、及び可変進数カウンタ（30）の出力に基づ
いて得られるパルス信号のエッジのタイミングを、第１
のクロック信号CKの２分の１周期分前又は後に移相する
ためのタイミング制御信号SELFRを形成する。 タイミング信号TCは、第１の位相制御信号XLOCKが高
レベル、即ち、アンロック状態のときのみ、信号FX2Vの
パルスの後エッジのタイミングにおいて低レベルから高
レベル又は高レベルから低レベルへ遷移し、低レベル、
即ち、ロック状態のときは、低レベル又は高レベルのい
ずれか一方に保持される信号である。即ち、タイミング
信号TCはアンロック状態のときのみレベル反転をする信
号である。 タイミング制御信号SELFRは、回路の誤動作を防止す
るために、上述のタイミング信号TCを単に第１のクロッ
ク信号CKの１クロック分遅延させた信号である。 タイミング制御信号SELFRは、上述したように、可変
進数カウンタ（30）の出力に基づいて得られるパルス信
号のエッジのタイミングを、第１のクロック信号CKの２
分の１周期分前又は後に移相するための制御信号である
が、この信号が低レベルのときは２分の１周期分後に、
高レベルのときは２分の１周期分前に移相を指示するよ
うに定義されている。 進数制御信号発生回路（28）は、第１のクロック信号
CK、位相制御信号発生回路（27）からの第１及び第２の
位相制御信号XLOCK、FVCODWN、可変進数カウンタ（30）
からの信号FX2V及びタイミング制御信号発生回路（29）
からのタイミング信号TC（波形を図示せず）に基づい
て、その次段に接続されている可変進数カウンタ（30）
の進数を設定する例えば２ビットの進数制御信号MC（波
形は図示せず）を形成する。 第１表に可変進数カウンタ（30）の進数を決定するル
ールを示す。 第１表において、「VCOの周波数」の欄の「アップ」
は、第２の位相制御信号FVCODWNが出力クロック信号VCO
の周波数をより高くすることを指示していることを示
し、「ダウン」はより低くすることを指示していること
を示す。 「１つ前の状態」の欄は、ある信号FX2Vの１周期分前
のPLLのロック状態、及び可変進数カウンタ（30）の出
力に基づいて得られるパルス信号のエッジのタイミング
の移相状態を示しており、「ロック」は信号XLOCKが低
レベルにあって、PLLがロックしている状態であること
を示し、「アンロック」は信号XLOCKが高レベルにあっ
てPLLがロックしていない状態を示す。そして、「前」
はタイミング信号TCが高レベルにあってエッジのタイミ
ングが前に移相されていることを示し、「後」はタイミ
ング信号TCが低レベルにあってエッジのタイミングが後
に移相されていることを示す。 「進数」の欄は、「VCOの周波数」の欄及び「１つ前
の状態」の欄に示される状態において決定される進数の
値を示している。「進数」の欄「3/4進入換」及び「4/5
進入換」は、アンロックの期間に、３進から４進に、又
は、４進から３進に入れ換ること、及び４進から５進
に、又は、５進から４進に入れ換えることを示してい
る。 尚、タイミング制御信号発生回路（29）においては、
アンロックの期間に進数入れ換え行った後は、進数を必
ず「４進」とするように制御している。 カウンタ（30）は、第１のクロック信号CKを計数し
て、キャリー信号として、第２のクロック信号VCO（第
３図Ｂ、Ｄ、Ｆ、Ｈ）の周波数の略２倍の周波数を有
し、第１のクロック信号CKの周期と同じパルス幅を有す
る信号FX2V（第３図Ａ、Ｃ、Ｅ、Ｇ）を発生する。そし
て、端子（30a）からの通常再生及び２倍速再生モード
切換え信号及び進数制御信号発生回路（28）からの進数
制御信号MCによって、通常再生モード時は、カウンタ
（30）の進数が３、４、５の間で変化し、２倍速再生モ
ード時は２、３、４の間で変化せしめられるように成さ
れている。 クロック信号KC、可変進数カウンタ（30）からの信号
FX2V及びタイミング制御信号発生回路（29）からのタイ
ミング制御信号SELFRが、タイミング信号発生回路（3
1）に供給される。このタイミング信号発生回路（31）
においては、先ず、第１のクロック信号CKの１周期分の
パルス幅を有する可変進数カウンタ（30）の出力信号FX
2Vの１パルスの期間毎に、第１のクロック信号CKに基づ
いて、信号FX2Vのパルスの前エッジから中央のタイミン
グまでのパルス幅を有する前パルス信号と、信号FX2Vの
パルスの中央のタイミングから後エッジまでのパルス幅
を有する後パルス信号とが形成される。従って、この前
のパルス信号と後パルス信号との位相は、第１のクロッ
ク信号の２分の１周期分となっている。そして、形成さ
れた前パルス信号と後パルス信号は、第２表に示す選択
のルールに従って選択され、タイミング信号TMとしてタ
イミング信号発生回路（31）から出力される。 第２表において、「ロック」とは、信号XLOCKが低レ
ベルでPLLがロック状態にあることを示し、「アンロッ
ク」とは、信号XLOCKが高レベルでPLLがロック状態にな
いとを示す。又、「１つ前の状態を保持する」とは、信
号FX2Vの１周期前において選択したタイミング信号TMの
位相と同位相の前パルス信号、又は、後パルス信号を新
たに選択することを示し、「１つ前の状態を反転する」
とは、信号FX2Vの１周期前において選択したタイミング
信号TMの位相と逆位相の前パルス信号、又は、後パルス
信号を新たに選択することを示す。 尚、実際上、この前パルス信号、又は、後パルス信号
の選択には、上述した、タイミング制御信号発生回路
（29）から出力されるタイミング制御信号SELFRを用い
る。このタイミング制御信号SELERによって前パルス信
号、又は、後パルス信号を選択することにより、第２表
の選択のルールに則った選択が行われる。因みに、タイ
ミング制御信号SELFRが低レベルのときは後パルス信号
が、高レベルのときは前パルス信号がタイミング信号TM
として出力される。 トグルフリップフロップ回路（32）は、タイミング信
号発生回路（31）からのタイミング信号TMをクロック信
号として受け、これを分周してデジタルPLL（11）の出
力クロック信号（第２のクロック信号）VCOとして出力
端子（33）から出力する。尚、このトグルフリップフロ
ップ回路（32）は、実施例においては、Ｄフリップフロ
ップ回路を１段用いて、タイミング信号TMを２分の１に
分周するように構成されている。 このトグルフリップフロップ回路（32）の出力である
第２のクロック信号VCOは、上述のデジタル位相検出回
路（13）の時間検出回路（14）に供給される。 次に、第３図を参照して、通常再生モード時のデジタ
ルPLL（11）の周波数制御について説明する。第３図Ａ
〜Ｄは、第２のクロック信号VCOの周波数を上げる、即
ち時間Tbを短くする場合の動作を示し、第３図Ｅ〜Ｈ
は、第２のクロック信号VCOの周波数を下げる、即ち時
間Tbを長くする場合の動作を示す。 ここで、一つ前の状態とは、信号FX2V及び第２のクロ
ックVCOの一つ前のパルスの位相状態を示す。ロック
は、時間Ta、TbがTa＝Tbの状態を示し、アンロックは、
Ta≠Tbの状態を示す。「前」は、第２のクロック信号VC
Oのエッジが、信号FX2Vの前エッジと一致している状態
を示し、「後」は、第２のクロック信号VCOのエッジ
が、信号FX2Vのパルス幅の中央と一致している状態を示
す。アップは、第２の位相制御信号FVCODWNが低レベル
であることを示し、ダウンは高レベルであることを示
す。そして、この第１表では、一つ前の状態及び第２の
位相制御信号FVCODWNのアップ／ダウンによって、カウ
ンタ（30）の進数が決定されることを示している。 次に、タイミング制御信号発生回路（29）の制御によ
る、タイミング信号発生回路（31）よりのタイミング信
号TMのタイミングの決定ルールを表にて示す。 ここで、一つ前の状態を保持するとは、タイミング信
号TMの一つ前のタイミング、即ち第２のクロックVCOの
前エッジのタイミングが、信号FX2Vの前エッジ又はその
パルス幅の中央であったら、そのタイミングをそのまま
保持することをいう。又、一つ前の状態を反転すると
は、タイミング信号TMの一つ前のタイミング、即ち第２
のクロックVCOの前エッジのタイミングが、信号FX2Vの
前エッジ又はそのパルス幅の中央であったら、そのタイ
ミングを夫々信号FX2Vのパルス幅の中央又は前エッジに
反転することを示す。 第３図Ａ、Ｂは、第２のクロック信号VCOの周波数を
上げる場合であり、可変進数カウンタ（30）の進数は第
１表に示すルールに従って設定すると共に、タイミング
信号発生回路（31）からのタイミング信号TMのタイミン
グ、即ち第２のクロック信号VCOのエッジのタイミング
は第２表に示すルールに従って制御される。又、第３図
Ａ〜ＨのうちのＡ、Ｂ及びＥ、Ｆは、第２のクロック信
号VCOのエッジが「後」に制御されている状態から周波
数制御される場合の動作を示し、第３図Ａ〜Ｈのうちの
Ｃ、Ｄ及びＧ、Ｈは、第２のクロック信号VCOのエッジ
が「前」に制御されている状態から周波数制御される場
合の動作を示している。 ところで、第３図中の信号FX2Vの上側の「ロック」、
「アンロック」は、PLLのロック状態を示す第１の位相
制御信号XLOCK（低レベルでロック、高レベルでアンロ
ック）を信号FX2Vの後エッジでラッチして得る状態を示
している。従って、実際のPLLのロック状態は第３図に
表示されている「ロック」、「アンロック」の状態より
も先行している。 又、第３図中の第２のクロック信号VCOの高レベル期
間及び低レベル期間に付されている「７」、「８」、
「９」は、この期間が第１のクロック信号CKの２分の１
周期の何倍に相当するかを表している。 さて、次に、クロック信号VCOのエッジが「後」から
始まって周波数を上げるような第３図Ａ、Ｂの場合、ク
ロック信号VCOのエッジ「前」から始まって周波数を上
げるような第３図Ｃ、Ｄの場合、クロック信号VCOのエ
ッジが「後」から始まって周波数を下げるような第３図
Ｅ、Ｆの場合、クロック信号VCOのエッジが「前」から
始まって、周波数を下げるような第３図Ｇ、Ｈの場合の
夫々について説明する。 第３図Ａ、Ｂにおいて、このとき、第２の位相制御信
号FVCODWNは低レベルとなっており、周波数を上げるこ
とを指示している。そして、信号FX2Vの２番目のパルス
期間では、PLLは「ロック」で、第２のクロック信号VCO
のエッジは、「後」であるので、進数は「４進」が設定
される。このとき、前述のタイミング制御信号SELFR
は、それまで低レベル（後パルス信号を選択してクロッ
ク信号VCOのエッジを「後」にしている）であったの
が、信号FX2Vの２番目のパルスの後エッジに同期して高
レベルに変わり、次に続くクロック信号VCOエッジを
「前」に制御する。 続く３番目のパルス期間では、PLLは「アンロック」
であるので、進数は「４進」から「３進」に入れ換えら
れる。このとき、タイミング制御信号SELFRは、PLLが
「アンロック」にあるので、３番目のパルスの後エッジ
に同期して高レベルから低レベルに変わり、次に続くク
ロック信号VCOのエッジを「後」に制御する。 続く４番目のパルス期間では、アンロック期間におい
て、既に「3/4進入換」が行われたので進数は「４進」
に戻される。 このような制御の結果、可変進数カウンタ（30）は４
進及び３進のカウンタを行うだけであるにも拘らず、ク
ロック信号VCOのエッジ間隔は「７」の期間が形成さ
れ、可変進数カウンタ（30）は等価的に3.5進のカウン
タをしていることになる。 第３図Ｃ、Ｄにおいて、このときも、第２の位相制御
信号FVCODWNは低レベルとなっており、周波数を上げる
ことを指示している。そして、信号FX2Vの２番目のパル
ス期間では、PLLは「ロック」で、第２のクロック信号V
COのエッジは「前」であるので、進数は「３進」が設定
される。このとき、前述のタイミング制御信号SELFR
は、それまで高レベルであったが、信号FX2Vの２番目の
パルスの後エッジに同期して低レベルに変わり、次に続
くクロック信号VCOのエッジを「後」に制御する。 続く３番目のパルス期間では、PLLは「アンロック」
であるので、進数は「３進」から「４進」に入れ換えら
れる。このとき、タイミング制御信号SELFRは、PLLが
「アンロック」にあるので、３番目のパルスの後エッジ
に同期して低レベルから高レベルに変わり、次く続くク
ロック信号VCOのエッジを「後」に制御する。 続く４番目のパルス期間では、アンロック期間のおい
て、既に「3/4進入換」が行われるので、進数はそのま
ま「４進」にされる。 このような制御の結果、可変進数カウンタ（30）は、
第３図Ａ、Ｂの制御の場合と同様に、４進及び３進のカ
ウントをするだけであるにも拘らず、クロック信号VCO
のエッジ間隔は「７」の期間が形成され、可変進数カウ
ンタ〔30〕は等価的に3.5進のカウントをする。 第３図Ｅ、Ｆにおいて、このとき、第２の位相制御信
号FVCODWNは高レベルとなっており、周波数を下げるこ
とを指示している。そして、信号FX2Vの２番目のパルス
期間では、PLLは「ロック」で、第２のクロック信号VCO
のエッジは「後」であるので、進数は「５進」が設定さ
れる。このとき、前述のタイミング制御信号SELFRは、
それまで低レベルであったのが、信号FX2Vの２番目のパ
ルスの後エッジに同期して高レベルに変わり、次に続く
クロック信号応VCOのエッジを「前」に制御する。 続く３番目のパルス期間では、PLLは「アンロック」
であるので、進数は「５進」から「４進」に入れ換えら
れる。このとき、タイミング制御信号SELFRは、PLLが
「アンロック」にあるので、３番目のパルスの後エッジ
に同期して高レベルが低レベルに変わり、次に続くクロ
ック信号VCOのエッジを「後」に制御する。 続く４番目のパルス期間では、アンロック期間におい
て既に「4/5進入換」が行われるので、進数はそのまま
「４進」にされる。 このような制御の結果、可変進数カウンタ（30）は、
４進及び５進のカウントをするだけであるのに拘らず、
クロック信号VCOのエッジ間隔は「９」の期間が形成さ
れ、可変進数カウンタ（30）は等価的に4.5進のカウン
トをする。 第３図Ｇ、Ｈにおいては、このとき、第２の位相制御
信号FVCODWNは、高レベルとなっており、周波数を下げ
ることを指示している。そして、信号FX2Vの２番目のパ
ルス期間では、PLLは「ロック」で、第２のクロック信
号VCOのエッジは「前」であるので、進数は「４進」が
設定される。このとき、前述のタイミング制御信号SELF
Rは、それまで低レベルであったのが、信号FX2Vの２番
目のパルスの後エッジに同期して高レベルに変わり、次
に続くクロック信号VCOのエッジを「前」に制御する。 続く３番目のパルス期間では、PLLは「アンロック」
であるので、進数は「４進」から「５進」に入れ換わ
る。このとき、タイミング制御信号SELFRは、PLLが「ア
ンロック」にあるので、３番目のパルスの後エッジに同
期して低レベルから高レベルに変わり、次に続くクロッ
ク信号VCOのエッジを「前」に制御する。 続く４番目のパルス期間では、アンロック期間におい
て、既に「4/5進入換」が行われるので、進数は「４
進」に戻される。 このような制御の結果、可変進数カウンタ（30）は、
第３図Ｅ、Ｆと同様に、４進及び５進のカウントをする
だけであるにも拘らず、クロック信号VCOのエッジ間隔
は「９」の期間が形成され、可変進数カウンタ（30）は
等価的に4.5進のカウントをする。 以上、夫々の場合について説明したが、以上の説明か
ら明らかなように、本発明においては、可変進数カウン
タ（30）は３進、４進及び５進のカウントをするだけで
あるのにも拘らず、クロック信号VCOのエッジ間隔は
「７」及び「９」の間隔が形成されて、可変進数カウン
タ（30）は等価的に3.5進及び4.5進のカウントをする。
即ち、これは、可変進数カウンタ（30）のクロック信号
として第１のクロック信号の２倍の周波数を有するクロ
ック信号を用いているのと同じことであり、本発明のデ
ジタルPLL（11）においては、クロック信号VCOのエッジ
を制御することににょり、第１のクロック信号CKを可変
進数カウンタ（30）でカウントするだけの周波数制御で
の周波数精度に比べて、その倍の精度が得られているこ
とを意味する。 第４図は、PLL回路を従来のアナログPLLにて構成した
場合（同図Ｂ）と、本実施例のアナログPLL（１）、デ
ジタルPLL（11）にて構成した場合（同図Ａ）との、デ
ジタル信号処理回路における、コンパクトディスクの
傷、ブラックドットに対するブロックエラーレイトを示
し、これらは略同程度であることを示している。ここ
で、第４図Ａ、Ｂにおける横軸は時間（分）、縦軸はブ
ロックエラーレイト（１秒当たりのエラーの個数）を示
している。 第５図は、PLL回路を従来のアナログPLLにて構成した
場合（同図Ｂ）と、本実施例のアナログPLL（１）及び
デジタルPLL（11）にて構成した場合（同図Ａ）との、
デジタル信号処理回路における、補間レイトを示し、PL
L回路を本実施例のアナログPLL（１）及びデジタルPLL
（11）にて構成した場合（同図Ａ）の方が、従来のアナ
ログPLLにて構成した場合（同図Ｂ）に比べて、バース
トエラーが少ないことを示している。ここで、第５図
Ａ、Ｂにおける横軸は時間（分）、縦軸は補間エラーレ
イト（１秒当たりのエラーの個数）を示す。 上述のトグルフリップフロップ回路（32）は、分周比
が1/2の分周器であるが、これを任意の分周比の分周器
に置き換えることもできる。 上述せるPLL回路によれば、アナログPLL（１）及びデ
ジタルPLL（11）にて構成し、アナログPLL（１）からの
第１のクロック信号CKをデジタルPLL（11）に供給し
て、このデジタルPLL（11）に供給されるデジタル信号
に同期した第２のクロック信号VCOを得るように構成し
たから、第２のクロック信号VCOの周波数の温度による
変化が少なく、回路定数の無調整化が可能と成るもので
ある。 又、上述したデジタルPLL（11）によれば、デジタル
信号及び第２のクロック信号VCOの位相を検出するデジ
タル位相検出回路（13）、その比較出力の供給されるデ
ジタルフィルタ（17）及びそのフィルタ出力の供給され
る位相変調回路（26）にて構成し、その位相変調回路
（26）は、可変進数カウンタ（30）を備えているので、
デジタル信号がPWM信号である場合に、それに同期しそ
のクロック周波数を有するクロック信号（第２のクロッ
ク信号）VCOを容易に得ることができると共に、デジタ
ルPLL（11）に供給するクロック信号（第１のクロック
信号）CKの周波数が比較的低くても、クロック信号VCO
の周波数精度を高くすることができる。又、第２のクロ
ック信号VCOの信号FX2Vに対する位相関係を、一つ前の
パルスの位相状態を基準にして、細かく変化させるよう
にしたので、第２のクロック信号VCOの位相を高精度に
制御することができる。 Ｈ 発明の効果 上述せる本発明によれば、基準クロック信号の周波数
を出力クロック信号の周波数に対して比較的低くして
も、出力クロック信号の周波数精度を高くすることがで
き、入力デジタル信号が、出力クロック信号の周期の整
数倍を以てパルス幅が変化するパルス幅変調信号（PWM
信号）であっても、容易にその出力クロック信号を得る
ことができると共に、出力クロック信号の位相を高精度
に制御することのできるデジタルPLL回路を得ることが
できる。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック線図、第２図
及び第３図はその実施例の動作説明に供するタイミング
チャート、第４図及び第５図は夫々従来のアナログPLL
及びこの実施例のPLL回路を適用したデジタル信号処理
回路におけるブロックエラーレイト及び補間レイトの特
性曲線図である。 （１）はアナログPLL、（２）は基準発振器、（３）は
分周器、（４）は可変発振器、（５）は分周器、（６）
は位相比較器、（７）はローパスフィルタ（ループフィ
ルタ）、（11）はデジタルPLL、（12）はEFM信号の入力
端子、（13）はデジタル位相検出回路、（14）は時間検
出回路、（15）はカウンタ、（16）はレジスタ、（17）
はデジタルフィルタ（ループフィルタ）、（18）は加算
器、（19N）、（19D）は係数ROM、（20）は切換えスイ
ッチ、（21）は加算器、（22）は遅延器、（23）は加算
器、（24N）、（24D）は利得ROM、（25）は切換えスイ
ッチ、（26）は位相変調回路、（27）は位相制御信号発
生回路、（28）は進数制御信号発生回路、（29）はタイ
ミング制御信号発生回路、（30）は可変進数カウンタ、
（31）はタイミング信号発生回路、（32）はトグルフリ
ップフロップ回路（分周器）である。

Claims (1)

1. (57)【特許請求の範囲】 １．第１のクロック信号が供給され、該第１のクロック
   信号に基づいて、入力デジタル信号のレベル遷移に同期
   した出力クロック信号を形成するデジタルPLL回路にお
   いて、 上記第１のクロック信号に基づいて上記入力デジタル信
   号のレベル遷移と上記出力クロック信号の所定レベル遷
   移との位相差を検出し、該位相差を示す位相データを出
   力するデジタル位相検出手段と、 上記位相データが供給され、上記デジタルPLL回路のル
   ープフィルタとして機能して位相誤差データを出力する
   デジタルフィルタと、 上記位相誤差データに基づいて、上記入力デジタル信号
   のレベル遷移のタイミングと上記出力クロック信号のレ
   ベル遷移のタイミングとが同期状態にあるか又は非同期
   状態にあるかを示す第１の位相制御信号と、上記出力ク
   ロック信号の周波数をより高く制御するか又はより低く
   制御するかを示す第２の位相制御信号を形成する位相制
   御信号発生手段と、 進数制御信号に応じた所定の進数で上記第１のクロック
   信号をカウントし、カウント出力として上記第１のクロ
   ック信号の周期に等しいパルス幅を有するカウント出力
   パルス信号を発生する可変進数カウンタと、 上記第１の位相制御信号及び上記カウント出力パルス信
   号と上記第１のクロック信号とに基づいて、上記第１の
   制御信号が非同期状態を示す期間のみ上記カウント出力
   パルス信号に同期してレベル反転するタイミング制御信
   号を形成するタイミング制御信号発生手段と、 上記第１及び第２の位相制御信号と、上記タイミング制
   御信号と、上記カウント出力パルス信号とに基づいて、
   上記第２の位相制御信号に応じて上記出力クロック信号
   の周波数をより高く制御する場合において、上記カウン
   ト出力パルス信号の１周期分前の上記第１の位相制御信
   号が同期状態を示し、且つ、上記出力クロック信号のエ
   ッジが上記カウンタ出力パルス信号のパルス期間の中央
   と一致しているときは、上記可変進数カウンタの進数を
   Ｎ（但し、Ｎは３以上の整数）に設定し、上記出力クロ
   ック信号のエッジが上記カウンタ出力パルス信号のパル
   ス期間の前エッジと一致しているときは、上記可変進数
   カウンタの進数をＮ−１に設定し、上記カウント出力パ
   ルス信号の１周期分前の上記第１の位相制御信号が非同
   期状態を示すときは、上記可変進数カウンタの進数をＮ
   及びＮ−１の間で入れ換えるように設定し、上記第２の
   位相制御信号に応じて上記出力クロック信号の周波数を
   より低く制御する場合において、上記カウント出力パル
   ス信号の１周期分前の上記第１の位相制御信号が同期状
   態を示し、且つ、上記出力クロック信号のエッジが上記
   カウンタ出力パルス信号のパルス期間の中央と一致して
   いるときは、上記可変進数カウンタの進数をＮ＋１に設
   定し、上記出力クロック信号のエッジが上記カウンタ出
   力パルス信号のパルス期間の前エッジと一致していると
   きは、上記可変進数カウンタの進数をＮに設定し、上記
   カウント出力パルス信号の１周期分前の上記第１の位相
   制御信号が非同期状態を示すときは、上記可変進数カウ
   ンタの進数をＮ及びＮ＋１の間で入れ換えるように設定
   する上記進数制御信号を形成する進数制御信号発生手段
   と、 上記カウント出力パルス信号と上記タイミング制御信号
   とが供給され、上記カウント出力パルス信号に基づいて
   形成された、上記クロック信号の周期の２分の１に等し
   い位相差が付けられた前パルス信号及び後パルス信号の
   いずれか一方を上記タイミング制御信号に応じて選択的
   に出力し、上記位相制御信号が同期状態を示すときは、
   上記カウント出力パルスの１周期前において選択したタ
   イミング信号の位相と同位相で、上記位相制御信号が非
   同期状態を示すときは、上記カウント出力パルスの１周
   期前において選択したタイミング信号の位相と逆位相
   で、上記前パルス信号と上記後パルス信号との上記タイ
   ミング制御信号に応じた何れか一方を新たに選択してそ
   れぞれ出力するタイミング信号発生手段と、 上記タイミング信号発生手段の出力を少なくとも２分周
   して、上記出力クロック信号として第２のクロック信号
   を出力する分周手段と を備えたことを特徴とするデジタルPLL回路。