JP3068425B2 - ディジタル位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力されたディジタル
信号に同期する同期信号を発生し、このディジタル信号
の検出を行うディジタル位相同期回路に関する。

【０００２】

【従来の技術】オーディオ信号をＡＤ変換したディジタ
ル信号の伝送方式としては、日本電子機器工業会（ＥＩ
ＡＪ）によって制定されたディジタル・オーディオ・イ
ンターフェースの規格がある。このディジタル・オーデ
ィオ・インターフェースでは、各サンプルの量子化デー
タをサブフレーム（３２ビット）に収納すると共に、２
チャンネルステレオでは２つのサブフレームを１フレー
ム（６４ビット）とし、このフレームをサンプリングレ
ートで伝送する。また、サンプリングレートとしては、
ＣＤなどで用いられる４４．１ｋＨｚとＤＡＴの標準な
どで用いられる４８ｋＨｚとＤＡＴのオプションなどで
用いられる３２ｋＨｚのコードが規定されている。

【０００３】この規格により伝送されるディジタル信号
は、ＤＣ成分を最小にするために、ＦＭ[Frequency Mod
ulation]方式（バイフェーズマーク方式）のディジタル
変調が施される。ＦＭ方式では、ディジタル信号の波形
列の最小反転間隔を１Ｔとすると、この１Ｔがディジタ
ル信号のデータビット間隔の１／２の時間幅となる。し
たがって、サンプリングレートが４４．１ｋＨｚのディ
ジタル信号では、１秒／４４．１ｋＨｚの間に１フレー
ム分の６４ビットのデータを伝送するので、このデータ
ビット間隔の１／２となる１Ｔの時間幅は、図５に示す
ように、約１７７ｎ秒＝１秒／（４４．１ｋＨｚ×１２
８）となる。同様にして、サンプリングレートが４８ｋ
Ｈｚのディジタル信号では、１Ｔの時間幅が約１６３ｎ
秒＝１秒／（４８ｋＨｚ×１２８）となり、３２ｋＨｚ
のディジタル信号では、１Ｔの時間幅が約２４４ｎ秒＝
１秒／（３２ｋＨｚ×１２８）となる。また、このＦＭ
方式のディジタル信号の反転間隔は１Ｔと２Ｔのいずれ
かとなるが、上記規格では、各サブフレームの先頭に同
期プリアンブルを置かれ、ここでは異なる変調方式によ
って反転間隔が３Ｔとなる部分を有しているため、この
規格のディジタル信号の反転間隔は、図５に示すよう
に、１Ｔと２Ｔと３Ｔのいずれかを組み合わせた波形列
となる。なお、図５では、各サンプリングレートごとの
これら１Ｔ〜３Ｔの波形を１６．９３４４ＭＨｚのクロ
ック信号ＭＣＫの波形と対比して示している。

【０００４】この規格のディジタル信号は、光信号や電
気信号として非同期方式で伝送される。したがって、こ
のディジタル信号を入力するレシーバ回路では、ＰＬＬ
[Phase Locked Loop]回路を用いてディジタル信号に同
期した同期信号を生成する必要がある。ＰＬＬ回路は、
入力信号とＶＣＯ[Voltage-Controlled Oscillator]
（電圧制御発振器）の発振信号との位相を比較し、この
比較結果に応じてＶＣＯの発振周波数をフィードバック
制御することにより入力信号に同期した同期信号を生成
するものである。また、ＶＣＯを含む各構成部品をディ
ジタル化してディジタルＰＬＬ回路とする場合もある。
このディジタルＰＬＬ回路は、アナログＶＣＯなどを使
用しないため、使用部品や温度などによる特性のバラツ
キがなくなり、無調整で安定した特性を得ることができ
るという利点があるため、近年多くの回路方式が提案さ
れている。

【０００５】ディジタル・オーディオ・インターフェー
ス規格のディジタル信号の同期信号を生成する従来のデ
ィジタルＰＬＬ回路の一例を図６と図７に基づいて説明
する。このディジタルＰＬＬ回路は、ディジタル信号を
入力信号ＤＩＮとして入力すると共に、水晶発振回路の
発振信号をクロック信号ＭＣＫとして入力する。なお、
ここでは、このクロック信号ＭＣＫの６周期が入力信号
ＤＩＮの１Ｔに一致するものとする。したがって、入力
信号ＤＩＮのサンプリングレートが４４．１ｋＨｚであ
る場合には、クロック信号ＭＣＫの発振周波数は、３
３．８６８ＭＨｚ（＝４４．１ｋＨｚ×１２８×６）と
なる。このディジタルＰＬＬ回路は、入力信号ＤＩＮに
同期する信号として１Ｔが１周期となる同期信号ＰＬＬ
ＣＫを生成すると共に、この同期信号ＰＬＬＣＫに基づ
いて入力信号ＤＩＮを第１ラッチ回路３１でラッチし、
この第１ラッチ回路３１の出力Ｑからデータ信号ＤＡＴ
Ａを出力する。このため、同期信号ＰＬＬＣＫは、１周
期が入力信号ＤＩＮの１Ｔに一致する周波数にするだけ
でなく、波形の立ち上がりのタイミングをこの入力信号
ＤＩＮの波形反転から約１Ｔ／２だけ遅れるように位相
も合致させて大きなマージンを得るようにする必要があ
る。

【０００６】このディジタルＰＬＬ回路は、同期信号カ
ウンタ３２を備えている。同期信号カウンタ３２は、ク
ロック信号ＭＣＫの立ち上がりごとにカウントを行うカ
ウンタであり、４ビットのカウント出力ＱA〜ＱD（Ｓ3
9）のうちの最上位ビットであるカウント出力ＱD（Ｓ4
3）をインバータ３３を介して反転することにより同期
信号ＰＬＬＣＫを生成している。また、この同期信号カ
ウンタ３２のカウント出力ＱB，ＱDは、ＮＡＮＤゲート
３４を介して同じ同期信号カウンタ３２のロード入力Ｌ
ＯＤに入力されるようになっている。したがって、同期
信号カウンタ３２は、ＮＡＮＤゲート３４の出力（Ｓ4
0）が“０”になると、次のカウント時にデコーダ３５
のデコード出力Ｄ0〜Ｄ3（Ｓ38）を初期値としてカンウ
ト入力Ａ〜Ｄにロードすることになる。即ち、カウント
出力ＱB，ＱDは、カウント値がＡｈ（ビットパターン
“１０１０”）までカウントされたときに始めて共に
“１”となるので、このときＮＡＮＤゲート３４の出力
（Ｓ40）が“０”となり、クロック信号ＭＣＫの次の立
ち上がりでデコーダ３５のデコード出力Ｄ0〜Ｄ3（Ｓ3
8）がロードされる。なお、本明細書において「ｈ」は
１６進表記を示す記号として用い、Ａｈは１０進表記で
１０を表し、０ｈ〜Ｆｈは１０進表記では０〜１５を表
すものとする。また、図７などのタイムチャートに示す
カウント値などの数値も１６進表記で示すが、この場合
には「ｈ」を省いている。

【０００７】したがって、デコード出力Ｄ0〜Ｄ3（Ｓ3
8）の値が常に５ｈであったとすると、同期信号カウン
タ３２は、クロック信号ＭＣＫに基づいてこの５ｈ〜Ａ
ｈまでの間を繰り返しカウントする。そして、カウント
値が５ｈ〜７ｈまでの間はカウント出力ＱD（Ｓ43）が
“０”となり、カウント値が８ｈ〜Ａｈまでの間はカウ
ント出力ＱD（Ｓ43）が“１”となるので、これを反転
した同期信号ＰＬＬＣＫは、クロック信号ＭＣＫの６周
期を１周期とするパルス信号、即ち入力信号ＤＩＮの１
Ｔを１周期とするパルス信号となる。また、デコード出
力Ｄ0〜Ｄ3（Ｓ38）の値が５ｈではなかった場合には、
これに応じてカウントの初期値が変わるので、カウント
出力ＱD（Ｓ43）が“０”となる期間が変化し、同期信
号ＰＬＬＣＫの周波数も変更される。この結果、同期信
号カウンタ３２は、ディジタルＰＬＬ回路におけるディ
ジタルＶＣＯとして機能する。図７では、デコード出力
Ｄ0〜Ｄ3（Ｓ38）の値に応じてこの同期信号カウンタ３
２のカウント出力ＱA〜ＱD（Ｓ39）が４ｈ〜６ｈを初期
値としてＡｈまでのカウントを繰り返す様子を示してい
る。

【０００８】図６に示す第１カウンタ３６は、クロック
信号ＭＣＫの立ち上がりをカウントし、第２カウンタ３
７は、クロック信号ＭＣＫをインバータ３８を介して入
力することにより、このクロック信号ＭＣＫの立ち下が
りをカウントする。そして、これらのカウンタ３６，３
７は、入力信号ＤＩＮが“１”であり、かつ第１ラッチ
回路３１の反転出力Ｑバー（Ｓ31）が“１”である間、
即ち図７に示す仮想的な信号Ｓ32が“１”となる間だけ
カウントを行うようになっている。第１ラッチ回路３１
の反転出力Ｑバー（Ｓ31）は、データ信号ＤＡＴＡを反
転した信号であるため、仮想的な信号Ｓ32は、通常は入
力信号ＤＩＮが立ち上がってから同期信号ＰＬＬＣＫが
立ち上がるまでの期間のみ“１”となる。

【０００９】上記カウンタ３６，３７のカウント出力Ｑ
0〜Ｑ3（Ｓ33，Ｓ34）は、それぞれ加算器３９の加算入
力Ａ0〜Ａ3と加算入力Ｂ0〜Ｂ3に入力されここで加算さ
れる。この加算器３９の加算結果は、上記仮想的な信号
Ｓ32が“１”である期間、クロック信号ＭＣＫの立ち上
がりと立ち下がりをカウントしたカウント値となり、ク
ロック信号ＭＣＫの半周期ごとにカウントしたカウント
値となる。そして、この加算器３９の４ビットの加算出
力Ｑ0〜Ｑ3（Ｓ35）は、カウント値ラッチ回路４０の４
ビットのラッチ入力Ｄ0〜Ｄ3に入力され、ＡＮＤゲート
４１の出力（Ｓ36）の立ち上がりでビットごとにラッチ
される。ＡＮＤゲート４１は、データ信号ＤＡＴＡを同
期信号カウンタ３２のカウント出力ＱD（Ｓ43）の立ち
上がり、即ち同期信号ＰＬＬＣＫの立ち下がりごとにラ
ッチする第２ラッチ回路４２の出力Ｑとこのデータ信号
ＤＡＴＡとが共に“１”の場合にのみ“１”を出力する
回路である。したがって、データ信号ＤＡＴＡが“１”
である間に同期信号ＰＬＬＣＫが立ち下がると、このＡ
ＮＤゲート４１の出力（Ｓ36）が立ち上がる。ただし、
このＡＮＤゲート４１の出力（Ｓ36）は、データ信号Ｄ
ＡＴＡが“１”のままでは立ち下がらないので、入力信
号ＤＩＮが２Ｔや３Ｔの場合に再度同期信号ＰＬＬＣＫ
が立ち下がっても出力（Ｓ36）は立ち上がったままにな
る。即ち、入力信号ＤＩＮが立ち上がってから同期信号
ＰＬＬＣＫが立ち上がるまでの期間をカウンタ３６，３
７がカウントした場合にのみ、次の同期信号ＰＬＬＣＫ
の立ち下がり時にこのＡＮＤゲート４１の出力（Ｓ36）
が立ち上がり、加算器３９での加算結果がカウント値ラ
ッチ回路４０にラッチされることになる。この結果、こ
れらのカウンタ３６，３７と加算器３９は、ディジタル
ＰＬＬ回路における位相比較器として機能する。

【００１０】また、上記カウンタ３６，３７は、ＡＮＤ
ゲート４１の出力（Ｓ36）をインバータ４３を介してク
リア入力ＣＬＲに入力することにより、ＡＮＤゲート４
１の出力（Ｓ36）が立ち上がりインバータ４３の出力が
立ち下がるとカウント値（Ｓ33，Ｓ34）を０クリアする
ようになっている。したがって、これらのカウンタ３
６，３７は、カウント値の加算結果がカウント値ラッチ
回路４０にラッチされると、０クリアされてカウントを
最初からやり直すことになる。

【００１１】図７では、入力信号ＤＩＮと第１ラッチ回
路３１の反転出力Ｑバー（Ｓ31）が共に“１”である期
間、即ち仮想的な信号Ｓ32が“１”である期間、カウン
タ３６，３７がカウントを行い、ＡＮＤゲート４１の出
力（Ｓ36）が立ち上がると加算器３９の加算出力Ｑ0〜
Ｑ3（Ｓ35）の値がカウント値ラッチ回路４０にラッチ
されてラッチ出力Ｑ0〜Ｑ3（Ｓ37）から出力される様子
を示している。ここで、時刻ｔ1にＡＮＤゲート４１の
出力（Ｓ36）が立ち上がったときの加算器３９の加算出
力Ｑ0〜Ｑ3（Ｓ35）は、それまで入力信号ＤＩＮと同期
信号ＰＬＬＣＫとの同期が取れていなかったために５ｈ
よりも極めて大きいＦｈとなり、時刻ｔ2に出力（Ｓ3
6）が立ち上がったときにも同期がまだ十分ではないた
め加算出力Ｑ0〜Ｑ3（Ｓ35）が５ｈよりも極めて小さい
１ｈとなるが、時刻ｔ3に出力（Ｓ36）が立ち上がった
ときの加算出力Ｑ0〜Ｑ3（Ｓ35）は５ｈに近い３ｈとな
り、時刻ｔ4以降に出力（Ｓ36）が立ち上がると加算出
力Ｑ0〜Ｑ3（Ｓ35）は５ｈに一致して、同期信号ＰＬＬ
ＣＫが入力信号ＤＩＮに同期する。

【００１２】上記カウント値ラッチ回路４０のラッチ出
力Ｑ0〜Ｑ3（Ｓ37）は、上記デコーダ３５の下位４ビッ
トのデコード入力Ａ0〜Ａ3に入力される。デコーダ３５
は、最上位ビットのデコード入力Ａ4が“０”である間
は、このラッチ出力Ｑ0〜Ｑ3（Ｓ37）の値に応じた値を
デコード出力Ｄ0〜Ｄ3（Ｓ38）から出力する。即ち、ラ
ッチ出力Ｑ0〜Ｑ3（Ｓ37）の値が４ｈ以下の場合にはデ
コード出力Ｄ0〜Ｄ3（Ｓ38）から４ｈを出力し、ラッチ
出力Ｑ0〜Ｑ3（Ｓ37）の値が６ｈ以上の場合には６ｈを
出力し、ラッチ出力Ｑ0〜Ｑ3（Ｓ37）の値が５ｈの場合
にのみ５ｈを出力する。また、最上位ビットのデコード
入力Ａ4が“１”である間は、このラッチ出力Ｑ0〜Ｑ3
（Ｓ37）の値にかかわらず、デコード出力Ｄ0〜Ｄ3（Ｓ
38）から常に一定の５ｈを出力する。

【００１３】このデコーダ３５の最上位ビットのデコー
ド入力Ａ4には、第３ラッチ回路４４の反転出力Ｑバー
（Ｓ42）が入力されるようになっている。第３ラッチ回
路４４は、ＡＮＤゲート４１の出力（Ｓ36）の立ち上が
りで固定値“１”をラッチするラッチ回路であり、第４
ラッチ回路４５の出力Ｑ（Ｓ41）の立ち上がりでリセッ
トされるようになっている。また、第４ラッチ回路４５
は、上記ＮＡＮＤゲート３４の出力（Ｓ40）をクロック
信号ＭＣＫの立ち下がりでラッチするラッチ回路であ
る。したがって、第３ラッチ回路４４の反転出力Ｑバー
（Ｓ42）は、ＡＮＤゲート４１の出力（Ｓ36）が立ち上
がるたびに一旦“０”となるが、これに基づいてカウン
ト値ラッチ回路４０にラッチされデコーダ３５でデコー
ドされた値が同期信号カウンタ３２にロードされると、
第４ラッチ回路４５の出力Ｑ（Ｓ41）が立ち上がり、再
び“１”に戻る。即ち、加算器３９の加算結果がカウン
ト値ラッチ回路４０にラッチされると、デコーダ３５
は、このカウント値ラッチ回路４０にラッチされた値に
応じたデコード値を出力するが、このデコード値が一旦
同期信号カウンタ３２にロードされると、以降は再びカ
ウント値ラッチ回路４０がラッチを行うまで一定の５ｈ
を出力する。

【００１４】この結果、同期信号カウンタ３２は、入力
信号ＤＩＮが立ち上がってから同期信号ＰＬＬＣＫが立
ち上がると、この期間のカウンタ３６，３７のカウント
値の加算結果であるラッチ出力Ｑ0〜Ｑ3（Ｓ37）の値に
応じたデコーダ３５のデコード出力Ｄ0〜Ｄ3（Ｓ38）を
ロードする。そして、図７の時刻ｔ4のように、デコー
ド出力Ｄ0〜Ｄ3（Ｓ38）の値が５ｈの場合には、上記で
説明したように入力信号ＤＩＮの１Ｔを１周期とする同
期信号ＰＬＬＣＫを生成する。しかし、入力信号ＤＩＮ
が立ち上がってから同期信号ＰＬＬＣＫが立ち上がるま
での期間が短いために、図７の時刻ｔ2や時刻ｔ3のよう
に、ラッチ出力Ｑ0〜Ｑ3（Ｓ37）の値が４ｈ以下であっ
た場合には、デコード出力Ｄ0〜Ｄ3（Ｓ38）が４ｈとな
り、同期信号ＰＬＬＣＫの１周期を入力信号ＤＩＮの１
Ｔよりも長くして、この同期信号ＰＬＬＣＫの位相を遅
らせる。また、入力信号ＤＩＮが立ち上がってから同期
信号ＰＬＬＣＫが立ち上がるまでの期間が長いために、
図７の時刻ｔ1のように、ラッチ出力Ｑ0〜Ｑ3（Ｓ37）
の値が６ｈ以上であった場合には、デコード出力Ｄ0〜
Ｄ3（Ｓ38）が６ｈとなり、同期信号ＰＬＬＣＫの１周
期を１Ｔよりも短くして、この同期信号ＰＬＬＣＫの位
相を進める。

【００１５】ただし、入力信号ＤＩＮの反転間隔が２Ｔ
や３Ｔであって、入力信号ＤＩＮが引き続き“１”を維
持する間に同期信号ＰＬＬＣＫが再び立ち上がった場合
や、入力信号ＤＩＮが“０”の間に同期信号ＰＬＬＣＫ
が立ち上がった場合には、デコーダ３５の最上位ビット
のデコード入力Ａ4は“１”のままであるため、同期信
号カウンタ３２は一定の５ｈをロードし、入力信号ＤＩ
Ｎの１Ｔを１周期とする同期信号ＰＬＬＣＫを生成し自
走する。

【００１６】したがって、このディジタルＰＬＬ回路
は、入力信号ＤＩＮの立ち上がりから同期信号ＰＬＬＣ
Ｋの立ち上りまでの期間を検出し、この期間の長さに応
じて同期信号ＰＬＬＣＫの位相を調整することにより、
この同期信号ＰＬＬＣＫを入力信号ＤＩＮにロックさせ
ることができる。

【００１７】

【発明が解決しようとする課題】ところが、上記従来の
ディジタルＰＬＬ回路は、アナログＶＣＯを用いたＰＬ
Ｌ回路と異なり、クロック信号ＭＣＫを同期信号カウン
タ３２で分周した周波数の同期信号ＰＬＬＣＫを入力信
号ＤＩＮにロックさせるものである。したがって、クロ
ック信号ＭＣＫの周波数を上記のように３３．８６８Ｍ
Ｈｚ（＝４４．１ｋＨｚ×１２８×６）とした場合、サ
ンプリングレートが４４．１ｋＨｚの入力信号ＤＩＮに
ついては、１Ｔがこのクロック信号ＭＣＫの６周期に一
致するため、同期信号ＰＬＬＣＫによって正確にロック
することが可能となる。しかしながら、サンプリングレ
ートが４８ｋＨｚの場合には、入力信号ＤＩＮの１Ｔが
クロック信号ＭＣＫの約５．５周期となり整数倍とはな
らないため、デコーダ３５の設定を変更しても調整幅が
大きくなりすぎて同期信号ＰＬＬＣＫをロックすること
ができない。また、サンプリングレートが３２ｋＨｚの
場合にも、入力信号ＤＩＮの１Ｔがクロック信号ＭＣＫ
の約８．３周期となり整数倍とはならないため同期信号
ＰＬＬＣＫをロックすることができない。

【００１８】このため、従来のディジタルＰＬＬ回路で
は、サンプリングレートを４８ｋＨｚや３２ｋＨｚに変
更する場合に、クロック信号ＭＣＫの周波数を入力信号
ＤＩＮの１Ｔの整数倍の周期を有する３６．８６４ＭＨ
ｚ（＝４８ｋＨｚ×１２８×６）や２４．５７６ＭＨｚ
（＝３２ｋＨｚ×１２８×６）に変更する必要があり、
４４．１ｋＨｚを含むこれら３種類のサンプリングレー
トの入力信号ＤＩＮを受け付けるためには、それぞれ発
振周波数の異なる水晶発振回路を備えた３種類のディジ
タルＰＬＬ回路を設けなければならないという問題があ
った。

【００１９】また、従来のディジタルＰＬＬ回路は、同
期信号ＰＬＬＣＫを円滑にロックさせるために、入力信
号ＤＩＮの１Ｔが少なくとも上記のようにクロック信号
ＭＣＫの周期の６倍となる３３．８６８ＭＨｚのクロッ
ク信号ＭＣＫを用いる必要があった。しかしながら、こ
の３３．８６８ＭＨｚの１／６の周波数の同期信号ＰＬ
ＬＣＫで同期されるディジタル信号を処理する他の回路
では、このような高い周波数のクロック信号は必要とし
ない場合が多い。このため、例えば他の周辺回路の基準
クロック周波数が１６．９３４４ＭＨｚで足りる場合に
も、その２倍の３３．８６８ＭＨｚの水晶発振回路を使
用しなければならず、基準クロック周波数が高くなるた
めにレシーバ回路などの消費電力が増加するという問題
もあった。

【００２０】本発明は、上記従来の問題を解決するもの
で、比較的周波数の低い１種類のクロック信号に基づい
て、複数種類の伝送レートのディジタル信号に同期する
同期信号を生成することができるディジタル位相同期回
路を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明のディジタル位相
同期回路は、波形列の反転間隔が最小反転間隔の整数倍
となるディジタル信号の同期信号を発生させるディジタ
ル位相同期回路において、所定周波数のクロック信号を
発生する発振回路と、該発振回路が発生するクロック信
号に基づいてディジタル信号の各反転間隔をカウントす
るカウント手段と、該カウント手段から随時入力した各
カウント値ごとに、該各カウント値に対応して設定され
たデコード値を出力するデコード手段と、該デコード手
段が出力するデコード値に基づき生成されるパルス信号
のパルス位置を必要に応じて遅延させ、およびパルス幅
を必要に応じて変更して同期信号を生成する同期信号生
成回路とを備えたものであり、そのことにより上記目的
が達成される。

【００２２】また、好ましくは、本発明のディジタル位
相同期回路におけるデコード手段が、操作または外部か
らの制御信号の入力により、各カウント値に対応して設
定されたデコード値の組を変更する。

【００２３】さらに、好ましくは、本発明のディジタル
位相同期回路におけるカウント手段が、発振器が発生す
るクロック信号の立ち上がりと立ち下がりごとにそれぞ
れ別個にカウントを行うものであり、デコード手段が、
該カウント手段のそれぞれのカウント値ごとにデコード
値を出力するものであり、同期信号生成回路が、該デコ
ード手段が出力する複数のデコード値を論理回路により
組み合わせてパルス信号とすると共に、該パルス信号の
パルス位置を必要に応じて遅延させ、およびパルス幅を
必要に応じて変更して同期信号を生成する。

【００２４】さらに、好ましくは、本発明のディジタル
位相同期回路におけるカウント手段が、ディジタル信号
の立ち上がりから次の立ち下がりまでの間と立ち下がり
から次の立ち上がりまでの間をそれぞれ別個にカウント
するものであり、デコード手段が、該カウント手段のそ
れぞれのカウント値ごとにデコード値を出力するもので
あり、同期信号生成回路が、該デコード手段が出力する
複数のデコード値を論理回路により組み合わせてパルス
信号とすると共に、該パルス信号のパルス位置を必要に
応じて遅延させ、およびパルス幅を必要に応じて変更し
て同期信号を生成する。

【００２５】さらに、好ましくは、本発明のディジタル
位相同期回路において、ディジタル信号の立ち上がり時
と立ち下がり時にカウント手段から出力されるカウント
値またはデコード手段から出力されるデコード値を無効
にする不要カウント除去回路が設けられる。

【００２６】

【作用】本発明においては、カウント手段は、ディジタ
ル信号の各反転間隔をクロック信号に基づいてカウント
する。各反転間隔の最終的なカウント値は、最小反転間
隔（１Ｔ）の倍数に応じた値となる。即ち、最小反転間
隔の場合の標準的なカウント値を基準カウント値とする
と、各反転間隔の最終的なカウント値は、この基準カウ
ント値の１以上の倍数となる。ただし、実際のカウント
値は、ディジタル信号とクロック信号の位相が同期して
いないためと、入力されるディジタル信号の反転間隔が
正確であるとは限らないために、基準カウント値の倍数
に対して多少前後する。また、クロック信号の周波数が
ディジタル信号の周波数の整数倍でない場合には、反転
間隔が長くなるほど基準カウント値の倍数よりも少ない
カウント値となる。

【００２７】デコード手段は、このカウント値に対応し
た値を出力する。例えばカウント値の初期値から基準カ
ウント値の１／２のカウント値までを“０”に対応さ
せ、次のカウント値から基準カウント値までを“１”に
対応させ、以降同じ周期で各カウント値に“０”または
“１”の値を対応させれば、このデコード手段の出力
は、ディジタル信号に同期した最小反転間隔を１周期と
する信号となり、これをそのまま同期信号とすることが
できる。また、例えば基準カウント値の１／２のカウン
ト値とこれよりも順次基準カウント値だけ大きい各カウ
ント値のみを“１”に対応させた場合にも、同様の同期
信号を得ることができる。この場合、各同期信号のパル
ス幅を同期信号生成回路で広げることにより、デューテ
ィ比を０．５に近づけることができる。そして、この同
期信号生成回路で、パルス位置を遅延させた場合には、
ディジタル信号と同期信号との位相を調整することがで
き、基準カウント値の１／２のカウント値以外のカウン
ト値を基準にすることもできる。

【００２８】この結果、請求項１の発明によれば、フィ
ードバックループを持たない簡単な構成の回路によって
ディジタル信号に同期する同期信号を生成することがで
きる。しかも、クロック信号の周期がディジタル信号の
最小反転間隔よりも十分に短ければ、デコード手段が各
カウント値に対応して設定する値を変更するだけで、任
意の伝送レートのディジタル信号に対しても確実に同期
する同期信号を生成することができる。即ち、例えばサ
ンプリングレートが４４．１ｋＨｚと４８ｋＨｚと３２
ｋＨｚの３種類のディジタル信号にそれぞれ同期する同
期信号を１種類のクロック信号に基づいて生成すること
ができる。また、従来のディジタルＰＬＬ回路の場合に
は、フィードバックループを安定化させるために、クロ
ック信号の周波数をある程度高くする必要があったが、
請求項１の発明の場合にはフィードバックループを持た
ないため、ディジタルＰＬＬ回路よりも低い周波数のク
ロック信号に基づいて同期信号を生成することが可能と
なる。

【００２９】請求項２の発明は、操作または外部からの
制御信号の入力によって、デコード手段が各カウント値
に対応して設定するデコード値の組を変更可能にするも
のである。したがって、使用者の手操作やマイクロコン
ピュータなどから制御信号を送ることにより、容易に入
力するディジタル信号の伝送レートを変更することがで
きるようになる。

【００３０】請求項３の発明は、クロック信号の立ち上
がりと立ち下がりでそれぞれ別個にカウントを行うもの
であり、これによってディジタル信号の各反転間隔を２
倍の精度でカウントすることができ、同期信号をより正
確に同期させることができるようになる。また、請求項
４の発明は、ディジタル信号の反転ごとに交互にそれぞ
れ別個にカウントを行うものであり、各反転間隔ごとに
独立してデコード処理などを行うことができるようにな
る。これら請求項３と請求項４の発明およびこれらを組
み合わせた発明の場合には、別個にカウントしデコード
した各デコード値を同期信号生成回路でＡＮＤゲートや
ＯＲゲートを用いて組み合わせて同期信号を生成する。

【００３１】請求項５の発明は、ディジタル信号の立ち
上がり時と立ち下がり時のカウント値やデコード値を無
効にする不要カウント除去回路を設けたものである。各
反転間隔の最終的なカウント値となるディジタル信号の
立ち上がり時と立ち下がり時のカウント値は、上記のよ
うに基準カウント値の倍数に対して前後するため、不要
なカウント値がカウントされる場合がある。そして、デ
コード手段の設定によっては、このような不要なカウン
ト値がデコードされると誤検出が発生するおそれがある
ので、このような場合にはこの不要なカウント値または
この不要なカウント値をデコードしたデコード値を不要
カウント除去回路によって除去する。

【００３２】

【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。

【００３３】図１〜図４は本発明の一実施例を示すもの
であって、図１はディジタル位相同期回路のブロック
図、図２は４４．１ｋＨｚのディジタル信号を入力時の
ディジタル位相同期回路の動作を示すタイムチャート、
図３は３２ｋＨｚのディジタル信号を入力時のディジタ
ル位相同期回路の動作を示すタイムチャート、図３は４
８ｋＨｚのディジタル信号を入力時のディジタル位相同
期回路の動作を示すタイムチャートである。

【００３４】図１に示すように、本実施例のディジタル
位相同期回路は、ディジタル・オーディオ・インターフ
ェース規格のディジタル信号を入力信号ＤＩＮとして入
力する。このディジタル信号のサンプリングレートは、
４４．１ｋＨｚと４８ｋＨｚと３２ｋＨｚの場合がある
ものとする。また、このディジタル位相同期回路は、外
部の図示しない水晶発振回路から１６．９３４４ＭＨｚ
の発振信号をクロック信号ＭＣＫとして入力する。水晶
発振回路は、発振周波数が１６．９３４４ＭＨｚの水晶
振動子を用いて極めて正確な周波数のクロック信号ＭＣ
Ｋを発生させる発振回路である。そして、このディジタ
ル位相同期回路は、入力信号ＤＩＮに同期する信号とし
て１周期がほぼ１Ｔとなる同期信号ＰＬＬＣＫを生成す
ると共に、この同期信号ＰＬＬＣＫに基づいて入力信号
ＤＩＮをラッチしたデータ信号ＤＡＴＡを出力するよう
になっている。

【００３５】入力信号ＤＩＮは、それぞれカウンタ１，
２のクリア入力ＣＬＲに入力されると共に、インバータ
６を介して、それぞれカウンタ３，４のクリア入力ＣＬ
Ｒに入力される。また、クロック信号ＭＣＫは、それぞ
れカウンタ１，３のクロック入力ＣＫに入力されると共
に、インバータ５を介してそれぞれカウンタ２，４のク
ロック入力ＣＫに入力される。これらのカウンタ１〜４
は、クロック入力ＣＫの信号の立ち上がりのたびにカウ
ントを行う同期カウンタである。ただし、クリア入力Ｃ
ＬＲの信号が“０”の場合には、カウント値を０クリア
されてカウントが行われない。

【００３６】上記カウンタ１〜４の４ビットのカウント
出力ＱA〜ＱDは、それぞれデコーダ７〜１０の下位４ビ
ットのデコード入力Ａ0〜Ａ3に接続されている。また、
これらのデコーダ７〜１０の上位２ビットのデコード入
力Ａ4，Ａ5には、モード信号ＦＳ0，ＦＳ1が入力される
ようになっている。モード信号ＦＳ0，ＦＳ1は、手操作
による設定やマイクロコンピュータなどの外部回路から
送られて来る２ビットの信号であり、モード信号ＦＳ
0，ＦＳ1が共に“０”の場合には、入力信号ＤＩＮのサ
ンプリングレートが４４．１ｋＨｚのモードを示し、モ
ード信号ＦＳ1のみが“１”の場合には、サンプリング
レートが３２ｋＨｚのモードを示し、モード信号ＦＳ0
のみが“１”の場合には、サンプリングレートが４８ｋ
Ｈｚのモードを示す。

【００３７】上記デコーダ７〜１０は、カウンタ１〜４
のカウント値を入力する下位４ビットのデコード入力Ａ
0〜Ａ3の各値に対応した２ビットのデコード値をデコー
ド出力Ｄ0，Ｄ1から出力する回路である。そして、この
各カウント値に対応するデコード値は、上位２ビットの
デコード入力Ａ4，Ａ5の３種類の各値ごとにそれぞれ設
定されている。即ち、デコード入力Ａ4，Ａ5が共に
“０”となる４４．１ｋＨｚモード（モード信号ＦＳ
0，ＦＳ1が共に“０”）の場合には、デコード入力Ａ0
〜Ａ3の値が１ｈ，４ｈまたは７ｈのときにのみデコー
ド出力Ｄ0が“１”となり、デコード出力Ｄ1は常に
“０”となる。また、デコード入力Ａ4が“０”でデコ
ード入力Ａ5が“１”となる３２ｋＨｚモード（モード
信号ＦＳ0が“０”でＦＳ1が“１”）の場合には、デコ
ード入力Ａ0〜Ａ3の値が１ｈ，６ｈまたはＡｈのときに
のみデコード出力Ｄ0が“１”となり、デコード出力Ｄ1
は常に“０”となる。さらに、デコード入力Ａ4が
“１”でデコード入力Ａ5が“０”となる４８ｋＨｚモ
ード（モード信号ＦＳ0が“１”でＦＳ1が“０”）の場
合には、デコード入力Ａ0〜Ａ3の値が１ｈのときにのみ
デコード出力Ｄ0が“１”となり、デコード入力Ａ0〜Ａ
3の値が３ｈまたは６ｈのときにのみデコード出力Ｄ1が
“１”となる。即ち、各カウント値に対応するデコード
値は、サンプリングレートのモードごとに３種類の組が
設定され、モード信号ＦＳ0，ＦＳ1の値を変更すること
により、これらデコード値の組が切り替えられることに
なる。

【００３８】上記デコーダ７〜１０におけるモードごと
のデコード値の設定方法について詳細に説明する。ここ
で、入力信号ＤＩＮの反転間隔をｋＴで表すものとす
る。ｋは、最小反転間隔の倍数を示す１以上の整数であ
り、ディジタル・オーディオ・インターフェース規格の
ディジタル信号の反転間隔は１Ｔ〜３Ｔの場合があるの
で、本実施例ではｋが１〜３の整数となる。そして、ク
ロック信号ＭＣＫの周期をＴMCKとして、各ｋについ
て、（ｎk−１）ＴMCK＜ｋＴ≦ｎkＴMCKの関係を満足す
る整数ｎkを求める。また、各ｋごとにデコード出力Ｄ0
とデコード出力Ｄ1のいずれかを択一的に選択する。た
だし、ｋが１の場合にはデコード出力Ｄ1は選択せず、
必ずデコード出力Ｄ0を選択する。デコード出力Ｄ0を選
択した場合には、ｎk-1＋１〜ｎk−１の範囲内のいずれ
かの値を選び、デコード入力Ａ0〜Ａ3がこの値に一致し
た場合にのみこのデコード出力Ｄ0が“１”となるよう
に設定する。なお、ｎ0の値は０ｈとする。このｎk-1＋
１〜ｎk−１の各値は、クロック信号ＭＣＫの位相にか
かわらず、入力信号ＤＩＮの反転間隔が正確にｋＴであ
る場合にカウンタ１〜４が必ずカウントするカウント値
であり、かつ、（ｋ−１）Ｔである場合にはカウンタ１
〜４がカウントすることのないカウント値である。デコ
ード出力Ｄ1を選択した場合には、デコード入力Ａ0〜Ａ
3がｎk-1の値に一致した場合にのみこのデコード出力Ｄ
1が“１”となるように設定する。このｎk-1の値は、ク
ロック信号ＭＣＫの位相にかかわらず、入力信号ＤＩＮ
の反転間隔が正確にｋＴである場合にカウンタ１〜４が
必ずカウントするカウント値であり、かつ、（ｋ−１）
Ｔである場合には、この反転間隔の終了時の立ち上がり
時または立ち下がり時にカウンタ１〜４がカウントする
場合があり得るカウント値である。

【００３９】４４．１ｋＨｚモードの場合には１Ｔ＝３
ＴMCKとなるので、各ｋについて（ｎk−１）ＴMCK＜ｋ
Ｔ≦ｎkＴMCKの関係を満足する整数ｎkと、デコード出
力Ｄ0，Ｄ1を“１”にするカウント値の範囲は表１に示
すようになる。

【００４０】

【表１】

【００４１】本実施例では、ｋの１〜３の各値につい
て、全てデコード出力Ｄ0を選択し、カウント値が１ｈ
と４ｈと７ｈの場合にこのデコード出力Ｄ0が“１”と
なるように設定している。また、３２ｋＨｚモードの場
合は１Ｔ＝４．１３ＴMCKとなるので、各ｋについての
整数ｎkとカウント値の範囲は表２に示すようになる。

【００４２】

【表２】

【００４３】本実施例では、ｋの１〜３の各値につい
て、全てデコード出力Ｄ0を選択し、カウント値が１ｈ
と６ｈとＡｈの場合にこのデコード出力Ｄ0が“１”と
なるように設定している。ここで、入力信号ＤＩＮの１
Ｔがクロック信号ＭＣＫの５周期よりも１周期近く短い
ために、ｎ2の値である９ｈはｎ1の値である５ｈの２倍
より１小さく、ｎ3の値であるＤｈはｎ1の３倍より２小
さい値となっている。さらに、４８ｋＨｚモードの場合
は、１Ｔ＝２．７６ＴMCKとなるので、各ｋについての
整数ｎkとカウント値の範囲は表３に示すようになる。

【００４４】

【表３】

【００４５】ここでの整数ｎkとカウント値の範囲は表
１と全く同じである。しかし、本実施例では、ｋが１の
場合にのみデコード出力Ｄ0を選択し、カウント値が１
ｈの場合にこのデコード出力Ｄ0が“１”となるように
設定すると共に、ｋが２と３の場合にはデコード出力Ｄ
1を選択し、カウント値が３ｈと６ｈの場合にこのデコ
ード出力Ｄ1が“１”となるように設定している。

【００４６】上記デコーダ７〜１０のデコード出力Ｄ
0，Ｄ1は、それぞれＡＮＤゲート１１〜１８を介してデ
コード値ラッチ回路１９，２０のラッチ入力Ｄ0〜Ｄ4に
接続されている。ＡＮＤゲート１１〜１８は、これらの
デコード出力Ｄ0，Ｄ1を対応するカウンタ１〜４のクリ
ア入力ＣＬＲの入力信号でマスクする回路である。した
がって、入力信号ＤＩＮの立ち上がり時または立ち下が
り時にかけてカウンタ１〜４から出力されたカウント値
に対応するデコード値の末尾がこれらＡＮＤゲート１１
〜１８によって除去される（デコード値が“１”の場合
にも強制的に“０”とされる）ことになる。デコード値
ラッチ回路１９，２０は、ＡＮＤゲート１１〜１８を介
したデコード出力Ｄ0，Ｄ1を対応するカウンタ１〜４の
クロック入力ＣＫの入力信号の立ち上がりでラッチする
４ビットずつのラッチ回路である。したがって、デコー
ド出力Ｄ0，Ｄ1から出力されたデコード値は、クロック
信号ＭＣＫの１周期分だけ遅延されて、デコード値ラッ
チ回路１９，２０の各ラッチ出力Ｑ1〜Ｑ4から出力され
ることになる。ただし、ＡＮＤゲート１１〜１８で末尾
が除去されたデコード値は、クロック信号ＭＣＫの１周
期分のパルス幅がないためにラッチされずに無効化され
る（デコード値が“０”とされる）。

【００４７】上記デコード値ラッチ回路１９，２０でラ
ッチされたデコード出力Ｄ0の各デコード値は、ＯＲゲ
ート２１，２２によっていずれかが“１”の場合に
“１”となる信号にまとめられる。また、デコード値ラ
ッチ回路１９，２０でラッチされたデコーダ７，８のデ
コード出力Ｄ1の各デコード値は、ＡＮＤゲート２３に
よって共に“１”の場合にのみ“１”となる信号にまと
められると共に、デコーダ９，１０のデコード出力Ｄ1
の各デコード値は、ＡＮＤゲート２４によって共に
“１”の場合にのみ“１”となる信号にまとめられる。
そして、これらＯＲゲート２１，２２とＡＮＤゲート２
３，２４の出力は、ＯＲゲート２５によっていずれかが
“１”の場合に“１”となる信号にまとめられ、このＯ
Ｒゲート２５の出力信号が同期信号ＰＬＬＣＫとなる。
なお、ＯＲゲート２１，２２は、ＯＲゲート２５と一括
して構成することもできる。

【００４８】上記ＯＲゲート２５から出力される同期信
号ＰＬＬＣＫは、ラッチ回路２６のクロック入力ＣＫに
入力されるようになっている。また、このラッチ回路２
６のデータ入力Ｄには入力信号ＤＩＮが入力される。し
たがって、入力信号ＤＩＮは、この同期信号ＰＬＬＣＫ
の立ち上がりでラッチされて、ラッチ回路２６の出力Ｑ
からデータ信号ＤＡＴＡとして出力されることになる。

【００４９】上記構成のディジタル位相同期回路が４
４．１ｋＨｚモードとなる場合の動作を図２に基づいて
説明する。この場合、モード信号ＦＳ0，ＦＳ1は共に
“０”に設定され、サンプリングレートが４４．１ｋＨ
ｚのディジタル信号が入力信号ＤＩＮとして入力され
る。図２では、入力信号ＤＩＮがまず３Ｔの反転間隔で
“１”となり、続いて２Ｔの反転間隔で“０”となり、
さらに１Ｔの反転間隔で“１”となる場合について示
す。クロック信号ＭＣＫは、周波数が１６．９３４４Ｍ
Ｈｚ（＝４４．１ｋＨｚ×１２８×３）であるため、３
周期で入力信号ＤＩＮの１Ｔとなる。カウンタ１は、入
力信号ＤＩＮが“１”の場合にクロック信号ＭＣＫの立
ち上がりをカウントし、このカウント値をカウント出力
ＱA〜ＱD（Ｓ1）から出力する。カウンタ２は、入力信
号ＤＩＮが“１”の場合にクロック信号ＭＣＫの立ち下
がりをカウントし、このカウント値をカウント出力ＱA
〜ＱD（Ｓ6）から出力する。カウンタ３は、入力信号Ｄ
ＩＮが“０”の場合にクロック信号ＭＣＫの立ち上がり
をカウントし、このカウント値をカウント出力ＱA〜ＱD
（Ｓ11）から出力する。カウンタ４は、入力信号ＤＩＮ
が“０”の場合にクロック信号ＭＣＫの立ち下がりをカ
ウントし、このカウント値をカウント出力ＱA〜ＱD（Ｓ
16）から出力する。これらのカウンタ１〜４は、入力信
号ＤＩＮの反転間隔が正確であれば、１Ｔの場合に３ｈ
までカウントし、２Ｔの場合に６ｈまでカウントし、３
Ｔの場合に９ｈまでカウントする。

【００５０】デコーダ７〜１０のデコード出力Ｄ0（Ｓ
2，Ｓ7，Ｓ12，Ｓ17）から出力される各デコード値は、
各カウント出力ＱA〜ＱD（Ｓ1，Ｓ6，Ｓ11，Ｓ16）のカ
ウント値が１ｈ，４ｈまたは７ｈの場合に“１”とな
る。そして、これらの各デコード値は、デコード値ラッ
チ回路１９，２０でクロック信号ＭＣＫの１周期分だけ
遅延されて、ラッチ出力Ｑ1，Ｑ2（Ｓ4，Ｓ9，Ｓ14，Ｓ
19）から出力される。なお、この４４．１ｋＨｚモード
の場合、デコーダ７〜１０のデコード出力Ｄ1（Ｓ3，Ｓ
8，Ｓ13，Ｓ18）から出力されるデコード値は常に
“０”となるので、図２では、これらのデコード値と、
デコード値ラッチ回路１９，２０のラッチ出力Ｑ3，Ｑ4
（Ｓ5，Ｓ15，Ｓ10，Ｓ20）から出力されるデコード値
の図示を省略している。

【００５１】ＯＲゲート２１の出力（Ｓ21）は、デコー
ダ７，８のデコード出力Ｄ0（Ｓ2，Ｓ7）からデコード
値ラッチ回路１９，２０のラッチ出力Ｑ1（Ｓ4，Ｓ9）
を介して出力されるデコード値のいずれかが“１”であ
る場合に“１”となる信号になる。また、ＯＲゲート２
２の出力（Ｓ22）は、デコーダ９，１０のデコード出力
Ｄ0（Ｓ12，Ｓ17）からデコード値ラッチ回路１９，２
０のラッチ出力Ｑ2（Ｓ14，Ｓ19）を介して出力される
デコード値のいずれかが“１”である場合に“１”とな
る信号になる。このようにデコード値の論理和を取る
と、このデコード値のパルス幅をクロック信号ＭＣＫの
１．５周期分に広げることができる。そして、これらＯ
Ｒゲート２１，２２の出力（Ｓ21，Ｓ22）は、ＯＲゲー
ト２５を介してまとめられ同期信号ＰＬＬＣＫとなる。
また、入力信号ＤＩＮがこの同期信号ＰＬＬＣＫの立ち
上がりでラッチされてデータ信号ＤＡＴＡとなる。

【００５２】したがって、この４４．１ｋＨｚモードの
場合に生成される同期信号ＰＬＬＣＫは、クロック信号
ＭＣＫの３周期、即ち入力信号ＤＩＮの１Ｔを１周期と
する周波数のパルス信号となる。また、この同期信号Ｐ
ＬＬＣＫは、入力信号ＤＩＮの立ち上がり時と立ち下が
り時からクロック信号ＭＣＫの１．５周期〜１周期、即
ち入力信号ＤＩＮの１Ｔ／２〜１Ｔ／３だけ遅れて立ち
上がるので、入力信号ＤＩＮを確実にラッチして正確に
データ信号ＤＡＴＡを検出することができる。

【００５３】ところで、例えば入力信号ＤＩＮの１Ｔの
幅がわずかに広がった場合には、この１Ｔの反転間隔の
間に、カウンタ１〜４のいずれかが４ｈのカウントを行
う可能性が生じる。しかし、この場合の４ｈのカウント
値に基づく不要なデコード値の“１”は、パルスの後半
がＡＮＤゲート１１〜１８にマスクされて除去されるの
で、デコード値ラッチ回路１９，２０がこのような不要
なデコード値の“１”をラッチすることはない。

【００５４】また、図２から明らかなように、カウンタ
１〜４のカウント出力ＱA〜ＱD（Ｓ1，Ｓ6，Ｓ11，Ｓ1
6）から出力されるカウント値が２ｈ，５ｈまたは８ｈ
の場合にデコード出力Ｄ0（Ｓ2，Ｓ7，Ｓ12，Ｓ17）が
“１”となるようにデコーダ７〜１０を設定したとする
と、この場合にデコード出力Ｄ0（Ｓ2，Ｓ7，Ｓ12，Ｓ1
7）から出力されるデコード値は、本実施例のデコード
値ラッチ回路１９，２０のラッチ出力Ｑ1，Ｑ2（Ｓ4，
Ｓ9，Ｓ14，Ｓ19）から出力されるデコード値と全く同
じものとなる。したがって、１Ｔ〜３Ｔのいずれの場合
にもデコード出力Ｄ0を選択する場合には、ＡＮＤゲー
ト１１〜１８とデコード値ラッチ回路１９，２０をパス
して、デコーダ７〜１０のデコード出力Ｄ0（Ｓ2，Ｓ
7，Ｓ12，Ｓ17）を直接ＯＲゲート２１，２２の入力に
接続するように構成することも可能となる。 ディジタ
ル位相同期回路が３２ｋＨｚモードとなる場合の動作を
図３に基づいて説明する。この場合、モード信号ＦＳ0
は“０”でモード信号ＦＳ1のみが“１”に設定され、
サンプリングレートが３２ｋＨｚのディジタル信号が入
力信号ＤＩＮとして入力される。また、ここでも、入力
信号ＤＩＮが３Ｔ，２Ｔおよび１Ｔと変化する場合につ
いて示す。この入力信号ＤＩＮの１Ｔは、クロック信号
ＭＣＫの約４．１３周期となる。

【００５５】カウンタ１〜４の各カウント出力ＱA〜ＱD
（Ｓ1，Ｓ6，Ｓ11，Ｓ16）からは、入力信号ＤＩＮの反
転間隔が正確であれば、１Ｔの反転間隔の最後に４ｈま
たは５ｈのカウント値を出力し、２Ｔの場合に８ｈまた
は９ｈのカウント値を出力し、３Ｔの場合にＣｈまたは
Ｄｈのカウント値を出力する。また、デコーダ７〜１０
のデコード出力Ｄ0（Ｓ2，Ｓ7，Ｓ12，Ｓ17）からは、
カウント値が１ｈ，６ｈまたはＡｈの場合に“１”とな
るデコード値が出力される。そして、以降は４４．１ｋ
Ｈｚモードの場合と同様にして同期信号ＰＬＬＣＫが生
成される。なお、この３２ｋＨｚモードの場合にも、図
３では、デコーダ７〜１０のデコード出力Ｄ1（Ｓ3，Ｓ
8，Ｓ13，Ｓ18）から出力されるデコード値と、デコー
ド値ラッチ回路１９，２０のラッチ出力Ｑ3，Ｑ4（Ｓ
5，Ｓ15，Ｓ10，Ｓ20）から出力されるデコード値の図
示を省略している。

【００５６】この３２ｋＨｚモードの場合に生成される
同期信号ＰＬＬＣＫは、“１”となる期間がクロック信
号ＭＣＫの１．５周期に固定されるが、“０”となる期
間が変動する。即ち、入力信号ＤＩＮの２Ｔと３Ｔの場
合の最初のパルスの１周期はクロック信号ＭＣＫの５周
期に一致し、３Ｔの場合の２番目のパルスの１周期はク
ロック信号ＭＣＫの４周期に一致する。そして、１Ｔ〜
３Ｔの場合の最後のパルスの１周期はクロック信号ＭＣ
Ｋの３周期または３．５周期に一致する。したがって、
入力信号ＤＩＮと同期信号ＰＬＬＣＫとの間に累積する
位相のずれは、この最後のパルスの１周期の期間を変動
させることにより調整され、平均としてクロック信号Ｍ
ＣＫの約４．１３周期を１周期とする周波数のパルス信
号となる。また、この同期信号ＰＬＬＣＫは、入力信号
ＤＩＮの立ち上がり時と立ち下がり時からクロック信号
ＭＣＫの１．５周期〜１周期だけ遅れて立ち上がるの
で、入力信号ＤＩＮを十分なマージンでラッチして正確
にデータ信号ＤＡＴＡを検出することができる。

【００５７】なお、この３２ｋＨｚモードにおいても、
デコード出力Ｄ0を“１”とするカウント値を２ｈ，７
ｈまたはＢｈに設定すれば、上記のように、ＡＮＤゲー
ト１１〜１８とデコード値ラッチ回路１９，２０の構成
をなくすことができる。

【００５８】ディジタル位相同期回路が４８ｋＨｚモー
ドとなる場合の動作を図４に基づいて説明する。この場
合、モード信号ＦＳ0のみが“１”となりモード信号Ｆ
Ｓ1は“０”に設定され、サンプリングレートが４８ｋ
Ｈｚのディジタル信号が入力信号ＤＩＮとして入力され
る。また、ここでも、入力信号ＤＩＮが３Ｔ，２Ｔおよ
び１Ｔと変化する場合について示す。この入力信号ＤＩ
Ｎの１Ｔは、クロック信号ＭＣＫの約２．７６周期とな
る。

【００５９】カウンタ１〜４の各カウント出力ＱA〜ＱD
（Ｓ1，Ｓ6，Ｓ11，Ｓ16）からは、入力信号ＤＩＮの反
転間隔が正確であれば、１Ｔの反転間隔の最後に２ｈま
たは３ｈのカウント値を出力し、２Ｔの場合に５ｈまた
は６ｈのカウント値を出力し、３Ｔの場合に８ｈまたは
９ｈのカウント値を出力する。また、デコーダ７〜１０
のデコード出力Ｄ0（Ｓ2，Ｓ7，Ｓ12，Ｓ17）からは、
カウント値が１ｈの場合に“１”となるデコード値が出
力される。そして、以降は４４．１ｋＨｚモードの場合
と同様にして、入力信号ＤＩＮの１Ｔ〜３Ｔにおける同
期信号ＰＬＬＣＫの最初のパルスが生成される。

【００６０】上記デコーダ７〜１０のデコード出力Ｄ1
（Ｓ3，Ｓ8，Ｓ13，Ｓ18）からは、カウント値が３ｈま
たは６ｈの場合に“１”となるデコード値が出力され
る。そして、デコード値ラッチ回路１９，２０のラッチ
出力Ｑ3，Ｑ4（Ｓ5，Ｓ10，Ｓ15，Ｓ20）は、このデコ
ード値からクロック信号ＭＣＫの１周期分だけ遅延され
る。

【００６１】なお、図４では、入力信号ＤＩＮが１Ｔの
場合に、カウンタ１のカウント出力ＱA〜ＱD（Ｓ1）が
３ｈをカウントしているが、このカウント値をデコーダ
７のデコード出力Ｄ0（Ｓ3）を介して出力したデコード
値は、ＡＮＤゲート１２によって後半がマスクされて除
去されるので、デコード値ラッチ回路１９のラッチ出力
Ｑ3（Ｓ5）に不要なデコード値が現れるおそれはない。
また、入力信号ＤＩＮが２Ｔの場合に、カウンタ４のカ
ウント出力ＱA〜ＱD（Ｓ16）がカウントした６ｈのカウ
ント値についても同様に除去される。

【００６２】ＡＮＤゲート２３の出力（Ｓ23）は、デコ
ーダ７，８のデコード出力Ｄ1（Ｓ3，Ｓ8）からデコー
ド値ラッチ回路１９，２０のラッチ出力Ｑ3（Ｓ5，Ｓ1
0）を介して出力されるデコード値の双方が“１”であ
る場合にのみ“１”となる信号になる。また、ＡＮＤゲ
ート２４の出力（Ｓ24）は、デコーダ９，１０のデコー
ド出力Ｄ1（Ｓ13，Ｓ18）からデコード値ラッチ回路１
９，２０のラッチ出力Ｑ4(S15，Ｓ20）を介して出力さ
れるデコード値の双方が“１”である場合に“１”とな
る信号になる。このようにデコード値の論理積を取る
と、このデコード値のパルス幅をクロック信号ＭＣＫの
０．５周期分に狭めることができる。また、入力信号Ｄ
ＩＮの反転間隔が長くなりすぎたために、クロック信号
ＭＣＫの０．５周期だけずれてカウントするカウンタ
１，２とカウンタ３，４のいずれか一方のみが不要なカ
ウント値をカウントし、これのデコード値の末尾をＡＮ
Ｄゲート１１〜１８で除去できなかった場合にも、この
ような論理積を取ることにより不要なデコード値を無効
にすることが可能となる。そして、これらＡＮＤゲート
２３，２４の出力（Ｓ23，Ｓ24）は、ＯＲゲート２５に
よっていずれかが“１”の場合に“１”となる信号にま
とめられて、入力信号ＤＩＮの各反転間隔における上記
同期信号ＰＬＬＣＫの２番目以降のパルスを生成する。
また、入力信号ＤＩＮがこの同期信号ＰＬＬＣＫの立ち
上がりでラッチされてデータ信号ＤＡＴＡとなる。

【００６３】この４８ｋＨｚモードの場合に生成される
同期信号ＰＬＬＣＫは、入力信号ＤＩＮの１Ｔ〜３Ｔの
各反転間隔で最初に“１”となる期間がクロック信号Ｍ
ＣＫの１．５周期に固定され、２番目以降に“１”とな
る期間がクロック信号ＭＣＫの０．５周期に固定され
る。また、“０”となる期間は変動する。即ち、入力信
号ＤＩＮの２Ｔと３Ｔの場合の最初のパルスの１周期は
クロック信号ＭＣＫの２．５周期に一致し、３Ｔの場合
の２番目のパルスの１周期はクロック信号ＭＣＫの３周
期に一致する。そして、１Ｔ〜３Ｔの場合の最後のパル
ス（１Ｔの場合は最初のパルスとなる）の１周期はクロ
ック信号ＭＣＫの２．５周期または３周期に一致する。
したがって、入力信号ＤＩＮと同期信号ＰＬＬＣＫとの
間に累積する位相のずれは、この最後のパルスの１周期
における“０”の期間を変動させることにより調整さ
れ、平均としてクロック信号ＭＣＫの約２．７６周期を
１周期とする周波数のパルス信号となる。また、この同
期信号ＰＬＬＣＫは、入力信号ＤＩＮの立ち上がり時と
立ち下がり時からクロック信号ＭＣＫの１．５周期〜１
周期だけ遅れて立ち上がるので、入力信号ＤＩＮを十分
なマージンでラッチして正確にデータ信号ＤＡＴＡを検
出することができる。

【００６４】なお、この４８ｋＨｚモードでのデコーダ
７〜１０の設定は、表１と表３に示したように、４４．
１ｋＨｚモードでの設定と同じである。したがって、こ
の４８ｋＨｚモードでも、１Ｔ〜３Ｔについて全てデコ
ード出力Ｄ0のみを選択した場合に、同様に入力信号Ｄ
ＩＮに同期する同期信号ＰＬＬＣＫを生成することがで
きる。そして、これらのモードでデコード出力Ｄ0を
“１”とするカウント値を２ｈ，５ｈまたは８ｈに設定
すれば、上記のように、ＡＮＤゲート１１〜１８とデコ
ード値ラッチ回路１９，２０の構成をなくすことができ
る。ただし、本実施例のようにデコード出力Ｄ1を利用
すれば、１Ｔ〜３Ｔにおける２番目以降のパルスの位相
を進めて、より大きなマージンを得ることができる。

【００６５】また、本実施例では、２ビットのモード信
号ＦＳ0，ＦＳ1を用いて、デコーダ７〜１０の設定を３
種類のモードに対応したものに切り替えたが、さらに多
くの種類のサンプリングレートに対応することも可能で
ある。新たにモードを設ける場合、このモードのサンプ
リングレートに基づいて上記と同様の手順によりデコー
ダ７〜１０の設定を行うことにより、入力信号ＤＩＮを
確実にラッチする同期信号ＰＬＬＣＫを生成することが
できる。また、新たにモードを設ける場合、モード信号
ＦＳ0，ＦＳ1のビット数を適宜増加させてもよい。

【００６６】

【発明の効果】以上のように、本発明のディジタル位相
同期回路によれば、簡単な構成により、１種類のクロッ
ク信号に基づいて複数種類の伝送レートのディジタル信
号に同期する同期信号を生成することができる。したが
って、ディジタル信号の各伝送レートごとに発振周波数
の異なる発振回路を備えたディジタルＰＬＬ回路を設け
る必要がなくなる。また、従来のディジタルＰＬＬ回路
に比べて低い周波数のクロック信号に基づいて同期信号
を生成できるので、消費電力も低減することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すディジタル位相同期回
路のブロック図である。

【図２】本発明の一実施例を示す、４４．１ｋＨｚのデ
ィジタル信号を入力時のディジタル位相同期回路の動作
を示すタイムチャートである。

【図３】本発明の一実施例を示す、３２ｋＨｚのディジ
タル信号を入力時のディジタル位相同期回路の動作を示
すタイムチャートである。

【図４】本発明の一実施例を示す、４８ｋＨｚのディジ
タル信号を入力時のディジタル位相同期回路の動作を示
すタイムチャートである。

【図５】ディジタル・オーディオ・インターフェース規
格のディジタル信号の波形列を示すタイムチャートであ
る。

【図６】従来のディジタルＰＬＬ回路のブロック図であ
る。

【図７】従来のディジタルＰＬＬ回路の動作を示すタイ
ムチャートである。

【符号の説明】

１〜４ カウンタ ７〜１０ デコーダ １１〜１８ ＡＮＤゲート １９、２０ デコード値ラッチ回路 ２１、２２ ＯＲゲート ２３、２４ ＡＮＤゲート ２５ ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−123525（ＪＰ，Ａ) 特開 平３−280741（ＪＰ，Ａ) 特開 平６−53952（ＪＰ，Ａ) 特開 平５−55909（ＪＰ，Ａ) 特開 平２−75241（ＪＰ，Ａ) 特開 昭55−39490（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 H03L 7/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 波形列の反転間隔が最小反転間隔の整数
   倍となるディジタル信号の同期信号を発生させるディジ
   タル位相同期回路において、 所定周波数のクロック信号を発生する発振回路と、 該発振回路が発生するクロック信号に基づいてディジタ
   ル信号の各反転間隔をカウントするカウント手段と、 該カウント手段から随時入力した各カウント値ごとに、
   該各カウント値に対応して設定されたデコード値を出力
   するデコード手段と、 該デコード手段が出力するデコード値に基づき生成され
   るパルス信号のパルス位置を必要に応じて遅延させ、お
   よびパルス幅を必要に応じて変更して同期信号を生成す
   る同期信号生成回路とを備えたディジタル位相同期回
   路。
2. 【請求項２】 前記デコード手段が、操作又は外部から
   の制御信号の入力により、各カウント値に対応して設定
   されたデコード値の組を変更することができる請求項１
   記載のディジタル位相同期回路。
3. 【請求項３】 前記カウント手段が、前記発振器が発生
   するクロック信号の立ち上がりと立ち下がりごとにそれ
   ぞれ別個にカウントを行うものであり、 前記デコード手段が、該カウント手段のそれぞれのカウ
   ント値ごとにデコード値を出力するものであり、 前記同期信号生成回路が、該デコード手段が出力する複
   数のデコード値を論理回路により組み合わせてパルス信
   号とすると共に、該パルス信号のパルス位置を必要に応
   じて遅延させ、およびパルス幅を必要に応じて変更して
   同期信号を生成する請求項１または請求項２記載のディ
   ジタル位相同期回路。
4. 【請求項４】 前記カウント手段が、ディジタル信号の
   立ち上がりから次の立ち下がりまでの間と立ち下がりか
   ら次の立ち上がりまでの間をそれぞれ別個にカウントす
   るものであり、 前記デコード手段が、該カウント手段のそれぞれのカウ
   ント値ごとにデコード値を出力するものであり、 前記同期信号生成回路が、該デコード手段が出力する複
   数のデコード値を論理回路により組み合わせてパルス信
   号とすると共に、該パルス信号のパルス位置を必要に応
   じて遅延させ、およびパルス幅を必要に応じて変更して
   同期信号を生成する請求項１〜３のうちいずれかに記載
   のディジタル位相同期回路。
5. 【請求項５】 ディジタル信号の立ち上がり時と立ち下
   がり時に前記カウント手段から出力されるカウント値ま
   たは前記デコード手段から出力されるデコード値を無効
   にする不要カウント除去回路が設けられたことを特徴と
   する請求項１〜４のうちいずれかに記載のディジタル位
   相同期回路。