JP2744344B2 - デジタルフェーズロックドループ装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル回路素子を用いてフェーズロック
ドループ回路を構成したデジタルフェーズロックドルー
プ装置に関する。

従来技術 フェーズロックドループ（以下、PLLと略す）装置を
デジタル回路素子で構成したデジタルPLL装置は、アナ
ログ回路素子によるPLL装置に比べて使用部品によるば
らつきが少なく、また無調整で所望する特性が得られる
などの利点があり、近時では種々の回路方式が提案され
ている。またこのようなデジタルPLL装置は、たとえばD
AT（デジタルオーディオテープレコーダ）装置に用いら
れており、磁気テープから再生された信号をデジタル信
号として復調する際に広く用いられている。

第４図は、従来技術によるデジタルPLL装置１の電気
的構成を示すブロック図である。デジタルPLL装置１の
タイミングチャートは、実施例と共通に用いられる第２
図に示される。デジタルPLL装置１は、第２図（１）の
比較的高周波数の基準クロック信号MCKを発生する発振
器２と、たとえば磁気テープに記録された信号を読取る
読取りヘッドなどの信号源３とを備える。信号源３から
の信号は、たとえばNRZI（Non Return Zero Inverted）
変換後の信号であり、第２図（１）に示す基準クロック
信号MCKの周期T0に関して、たとえばその８倍を周期Ｔ
とし、最短周期Tmin＝1T、最長周期Tmax＝4Tの間で周期
Ｔ毎の長さを有する信号である。

信号源３からの第２図（２）のデータ信号PSは、立上
がり検出回路４および立下がり検出回路５にそれぞれ入
力され、データ信号PSの立上がりタイミングおよび立下
がりタイミングから基準クロック信号MCKの１周期T0の
間、第２図（３）および同図（４）に示す検出信号a,b
をＨカウンタ６およびＬカウンタ７にそれぞれ入力す
る。

一方、データ信号PSはシフトレジスタ８に入力され、
基準クロック信号MCKで２段、３段および５段のシフト
動作が行われ、これらのシフト後の信号はシフトレジス
タ８の出力端子Q2,Q3,▲▼,Q5,▲▼からそれぞ
れ出力される。出力端子Q2,Q3,Q5の出力信号は、第２図
（５）〜同図（７）に示される。出力端子Q3からの出力
は、前記Ｈカウンタ６のイネーブル端子Ｅに第２図
（８）に示す制御信号ｃとして入力され、前記出力端子
▲▼からの出力は、Ｌカウンタ７のイネーブル端子
Ｅに制御信号ｄとして出力される。

Ｈカウンタ６およびＬカウンタ７には、基準クロック
信号MCKが共通にクロック信号として入力される。すな
わちＨカウンタ６およびＬカウンタ７は、検出信号a,b
の入力によりリセットされ、制御信号c,dの入力により
基準クロック信号MCKの個数を計数する。

Ｈカウンタ６およびＬカウンタ７からの第２図（10）
および同図（11）に示す計数値e,fは、シフトレジスタ
８の出力端子▲▼,Q5からのラッチ信号g,hが入力さ
れるＨラッチ回路９およびＬラッチ回路10にそれぞれ入
力され、これらの第２図（14）および同図（15）に示す
出力データi,jは、マルチプレクサ11に入力され、前記
ラッチ信号ｇがハイレベルであれば出力端子Ｙは出力デ
ータｊを導通し、ラッチ信号ｇがローレベルであれば前
記出力データｉを導通する。

マルチプレクサ11からのこのような出力データｋは、
テーブルROM12に入力される。テーブルROM12では、マル
チプレクサ11からの出力データｋをアドレスとして下記
第１表のように予め定めるアドレス範囲毎に０〜４の出
力データｉを対応付ける構成に選ばれている。

すなわち信号源３からのデータ信号PSにジッタが含ま
れ、マルチプレクサ11からの出力データｋが適正なデー
タから変動する場合であっても、所定の変動範囲内であ
れば、同一のデータが出力される構成である。すなわち
適正な出力データｋが８の場合で、実際の出力データｋ
＝10となる場合でも、出力データｉ＝１が得られる。

このようなテーブルROM12からの出力データｍは、前
記シフトレジスタ８における出力端子Q2,Q3からの信号
が入力される、排他的論理和回路（以下、EX回路と略
す）13からのラッチ信号ｌによってラッチ動作を行うラ
ッチ回路14に入力され、ラッチ出力はダウンカウンタ15
のカウント開始データとして取り込まれる。このダウン
カウンタ15には、前記ラッチ信号ｌが反転回路16で反転
された信号がロード信号▲▼として入力される。

ダウンカウンタ15の４ビットの出力QA,QB,QC,QDは、
論理和回路17に入力され、その出力は前記基準クロック
信号MCKと共にNAND回路18に入力される。NAND回路18の
出力は、前記ダウンカウンタ15のクロック端子CKに入力
されると共に、クロック信号PCKとして復調回路19に入
力される。

一方、前記ラッチ信号ｌの反転信号がクロック信号と
して供給されるフリップフロップ回路20が備えられ、そ
の反転出力端子は自己のデータ入力端子Ｄに接続さ
れ、非反転出力端子Ｑからの出力は復調回路19にデータ
信号PS1として入力される。復調回路19からの信号は、
たとえば磁気ディスク装置などの記録媒体に供給されて
記憶される。

ここで信号源３から第２図（２）で示されるデータ信
号PSが出力された場合を想定して説明する。立上がり検
出回路４でデータ信号PSの立上がり時刻t1が検出され、
第２図（３）の検出信号ａがＨカウンタ６に入力され、
これをリセットする。Ｈカウンタ６には引き続き時刻t2
で、制御信号ｃが入力され、基準クロック信号MCKをカ
ウントするが、制御信号ｃの立下がり時刻t3でカウント
動作は停止する。このとき最後の計数値ｅ＝８が保持さ
れて出力され、ラッチ信号ｇの立上がりタイミングt4で
Ｈラッチ回路９は計数値ｅをラッチし、出力データｉと
して出力する。

データ信号PSは、時刻t5からローレベルに切換わる。
この切換かわりタイミングは、立下がり検出回路５で検
出され、検出信号ｂの入力タイミングt6でＬカウンタ７
がリセットされる。その後、制御信号ｄの立上がりタイ
ミングt3からＬカウンタ７は、基準クロック信号MCKを
カウントし、データ信号PSの期間4Tの終了時刻t7に対応
する検出信号ａによってカウントが動作が停止し、最後
の計数値32を保持する。Ｌラッチ回路10はラッチ信号ｈ
の入力タイミングt8で計数値ｆを出力データｊとして、
前記マルチプレクサ11に入力する。すなわち一方のカウ
ンタがカウント動作を行っている期間は、他方のカウン
タは前回のカウント時の最終計数値を保持し、以下、デ
ータ信号PSのレベルの交換点が来る毎に上記動作を繰り
返す。

各ラッチ回路9,10からの出力データi,jは、マルチプ
レクサ11により第２図（16）に示されるように選択され
る。すなわちラッチ信号ｇがハイレベルの期間、出力デ
ータｊが選択され、ラッチ信号ｇがローレベルの期間、
出力データｉが選択される。マルチプレクサ11からの出
力データｋに基づいてテーブルROM12で、前記第１表の
データ変換に基づいて出力データｍが得られる。テーブ
ルROM12は、前述したようにデータ信号PSおよび基準ク
ロック信号MCKに多少のジッタが含まれていた場合で
も、その変動が吸収できるようにデータが選ばれてい
る。

次にテーブルROM12からの出力データｍは、前記ラッ
チ信号ｌによりこの従来例のデジタルPLL装置を実現す
る集積回路素子などの最高動作周波数付近での誤動作を
伴わない十分なセットアップタイムおよびホールドタイ
ムにて、ラッチ回路14でラッチされ、またダウンカウン
タ15にダウンカウントのカウント開始データとして取り
込まれる。ダウンカウンタ15の４ビットの出力QA〜QDが
全てローベレルとなる以外は論理和回路17の出力はハイ
レベルであり、NAND回路18を導通し、基準クロック信号
MCKの反転出力をダウンカウンタ15にクロック信号とし
て入力する。このクロック信号により、ダウンカウント
が進行し、出力QA〜QDが全て０になると、論理和回路17
の出力はローベレルとなり、NAND回路18は遮断し、ダウ
ンカウントは停止する。

すなわちNAND回路18からの復調回路19に入力されるク
ロック信号PCKは、最大周波数が前記基準クロック信号M
CKと等しく、かつデータ信号PSのハイレベル期間または
ローベレル期間毎に発生される信号である。

一方、フリップフロップ回路20には、前記ラッチ信号
ｌの反転信号がクロック信号として入力され、非反転出
力端子Ｑからの信号がデータ信号PS1として、復調回路1
9に入力される。ここで前記ラッチ信号ｌは、前述した
ようにデータ信号PSの立上がりタイミングおよび立下が
りタイミングを基準クロック信号MCKに同期させた信号
である。したがってこのデータ信号PS1と、クロック信
号PCKとは相互に同期した信号となっている。

発明が解決しようとする課題 前述した従来例のデジタルPLL回路１は、データ信号P
Sのみの基準クロック信号MCKによってそのハイレベル期
間およびローベレル期間のいずれの期間においてもカウ
ントし、分解能を向上するようにしている。このため出
力されるクロック信号PCKの最高周波数は基準クロック
信号MCKと同一であり、極めて高い周波数となる。これ
によりデジタルPLL装置１の後段におけるたとえば復調
回路19は、前述したように非常に高い周波数となるクロ
ック信号PCKに対応して動作する構成が必要となり、構
成が複雑になるという課題を有している。

本発明の目的は上述の技術的課題を解消し、出力され
るクロック信号の周波数を低減することができるデジタ
ルフェーズロックドループ装置を提供することである。

課題を解決するための手段 本発明は、第１周波数の基準クロック信号を出力する
発振手段と、 前記基準クロックを分周して第２周波数のクロック信
号を出力する分周手段と、 データ信号のハイレベル期間またはローレベル期間毎
に、前記基準クロック信号を計数して計数値を出力する
計数手段と、 前記計数値が入力され、予め定められる複数の計数値
範囲毎に相互に異なる期間データを出力する変換手段
と、 データ信号の信号レベルが切換わる度に、前記データ
変換手段から出力される期間データを順次的にラッチす
る複数段のラッチ手段と、 前記ラッチ手段にラッチされた期間データが入力さ
れ、その入力された期間データに対応する期間だけ前記
分周手段からのクロック信号を導出するスイッチング手
段と、 前記スイッチング手段に入力された期間データに対応
する期間が終了し、かつ前記複数段のラッチ手段の何れ
かに期間データがラッチされているとき、前記スイッチ
ング手段におけるクロック信号の導出を開始させる制御
信号を出力する制御信号出力手段と、 前記データ信号の信号レベルの切換わりタイミング
と、前記制御信号とに基づいてラッチ手段を順次的に選
択し、その選択したラッチ手段にラッチされた期間デー
タを前記スイッチング手段に入力させる指定手段とを含
むことを特徴とするデジタルフェーズロックドループ装
置である。

作 用 計数手段は、データ信号のハイレベル期間またはロー
ベレル期間毎に基準クロック信号を計数して計数値を出
力する。この計数値は、データ変換手段に入力され、予
め定められる複数の計数値範囲毎に相互に異なる期間デ
ータを出力する。データ変換手段から出力される期間デ
ータは、前記データ信号の信号レベルが切換わる度に、
複数段のラッチ手段で、順次的にラッチされる。このラ
ッチ手段が順次的に指定手段で指定され、指定されたラ
ッチ手段からの期間データがスイッチング手段に入力さ
れ、期間データに対応する期間だけ、基準クロック信号
を分周して第２周波数のクロック信号を出力する分周手
段からのクロック信号を導出する。したがって出力され
るクロック信号として分周手段の出力を用いることがで
き、後段に接続される電子機器は、むやみに高い周波数
のクロック信号に対応する構成とする必要が解消され、
使用性が格段に向上する。特許請求の範囲におけるスイ
ッチング手段は、後述の実施例におけるダウンカウンタ
35とNAND回路38とによって構成され、制御信号出力手段
は、ロード制御信号出力回路42によって構成され、さら
に指定手段は、マルチプレクサ41およびアップダウンカ
ウンタ43によって構成される。

本発明では、クロック信号PCKとして低周波の信号
（基準クロック信号MCKを分周した信号）を用いている
ので、第２図のタイムチャートに示すように、データ信
号PSとして「4T」のような長い周期の信号が連続して出
力された後に「T1」，「T2」のように短い周期の信号が
連続して出力されると、第３図のタイムチャートに示す
ように、クロック信号PCKの導出完了が期間データのラ
ッチに間に合わない場合が生じるおそれがある。

そこで本発明では、期間データを複数段のラッチ回路
LT1〜LTnに順次的にラッチするとともに、クロック信号
PCKの導出が完了した時点において、そのクロック信号P
CKの導出に用いた期間データがラッチされたラッチ回路
の次段のラッチ回路にラッチされた期間データを用いて
クロック信号PCKの導出を行わせる指定手段の働きによ
り、クロック信号PCKの導出完了が期間データのラッチ
に間に合わない場合においても適切に期間データのラッ
チおよびクロック信号PCKの導出を行うことができるも
のである。

実施例 第１図は、本発明の一実施例のデジタルPLL装置21の
電気的構成を説明するブロック図である。

デジタルPLL装置21のタイミングチャートは、従来例
と共通に用いられる第２図に示される。デジタルPLL装
置21は、第２図（１）の比較的高周波数の基準クロック
信号MCKを発生する発振器22と、たとえば磁気テープに
記録された信号を読取る読取りヘッドなどの信号源23と
を備える。信号源23からの信号は、たとえばNRZI変換後
の信号であり、第２図（１）に示す基準クロック信号MC
Kの周期T0に関して、たとえばその８倍を周期Ｔとし、
最短周期Tmin＝1T、最長周期Tmax＝4Tの間で周期Ｔ毎の
長さを有する信号である。

信号源23からのデータ信号PSは、立上がり検出回路24
および立下がり検出回路25にそれぞれ入力され、データ
信号PSの立上がりタイミングおよび立下がりタイミング
から基準クロック信号のMCKの１周期T0の間、第２図
（３）および同図（４）に示す検出信号a,bをＨカウン
タ26およびＬカウンタ27にそれぞれ入力する。

一方、データ信号PSはシフトレジスタ28に入力され、
基準クロック信号MCKで２段、３段および５段のシフト
動作が行われ、これらのシフト後の信号はシフトレジス
タ28の出力端子Q2,Q3,▲▼,Q5,▲▼からそれぞ
れ出力される。出力端子Q2,Q3,Q5の出力信号は、第２図
（５）〜同図（７）に示される。出力端子Q3からの出力
は、前記Ｈカウンタ26のイネーブル端子Ｅに第２図
（８）に示す制御信号ｃとして入力され、前記出力端子
▲▼からの出力は、Ｌカウンタ27のイネーブル端子
Ｅに制御信号ｄとして出力される。

Ｈカウンタ26およびＬカウンタ27には、基準クロック
信号MCKが共通にクロック信号として入力される。すな
わちＨカウンタ26およびＬカウンタ27は、検出信号a,b
の入力によりリセットされ、制御信号c,dの入力により
基準クロック信号MCKの個数を計数する。

Ｈカウンタ26およびＬカウンタ27からの第２図（10）
および同図（11）に示す計数値e,fは、シフトレジスタ2
8の出力端子▲▼,Q5からのラッチ信号g,hが入力さ
れるＨラッチ回路29およびＬラッチ回路30にそれぞれ入
力され、これらの第２図（14）および同図（15）に示す
出力データi,jは、マルチプレクサ31に入力され、前記
ラッチ信号ｇがハイレベルであれば出力端子Ｙは出力デ
ータｊを導通し、ラッチ信号ｇがローレベルであれば前
記出力データｉを導通する。

マルチプレクサ31からのこのような出力データｋは、
テーブルROM32に入力される。テーブルROM32では、マル
チプレクサ31からの出力データｋをアドレスとして下記
第１表のように予め定めるアドレス範囲毎に０〜４の出
力データｉを対応付ける構成に選ばれている。

すなわち信号源23からのデータ信号PSにジッタが含ま
れ、マルチプレクサ31からの出力データｋが適正なデー
タから変動する場合であっても、所定の変動範囲内であ
れば、同一のデータが出力される構成である。すなわち
適正な出力データｋが８の場合で、実際の出力データｋ
＝10となる場合でも、出力データｉ＝１が得られる。

このようなテーブルROM32からの出力データｍは、前
記シフトレジスタ28における出力端子Q2,Q3からの信号
が入力される、排他的論理和回路（以下、EX回路と略
す）33からのラッチ信号ｌによってラッチ回路LT1〜LTn
に順次的にラッチされる。たとえばｎ段のラッチ回路LT
1〜LTnに順次的に入力され、前記EX回路33からの第３図
（１）のラッチ信号ｌのロード信号としての入力によっ
てテーブルROM32からの第３図（２）の出力データｍが
順次的に記憶される。各ラッチ回路LT1〜LTnからの各出
力A1〜Anは、マルチプレクサ41に個別に入力され、第３
図（４）に示されるその出力ｏはダウンカウンタ35にカ
ウント開始データとして入力される。ダウンカウンタ35
からの第３図（６）のアンダーフロー信号ｑは、ロード
制御信号出力回路42に入力される。このロード制御信号
出力回路42には、アップダウンカウンタ43の第３図
（３）のカウント出力ｎが入力される。

ロード制御信号出力回路42は、アップダウンカウンタ
43からのカウント出力ｎと、ダウンカウンタ35がダウン
カウントしてカウント値が０になったときに１クロック
分のハイレベルのパルスとして出力される前記アンダー
フロー信号ｑとを参照して、カウント出力ｎが０でな
く、かつアンダーフロー出力ｑがハイレベルであると
き、すなわちダウンカウンタ35のカウント動作が終了し
ていて、かつダウンカウンタ35にロードされるべきデー
タが各ラッチ回路LT1〜LTnのいずれかにラッチされてい
るときに、第３図（５）のローレベルのパルス信号ｐを
出力する。このパルス信号ｐがアップダウンカウンタ43
のダウンクロック信号DNCKとして入力される。

すなわち、アップダウンカウンタ43のカウント出力ｎ
は、テーブルROM32から出力された出力データｍのう
ち、ラッチ回路LT1〜LTnに記憶され、かつダウンカウン
タ35にロードされていない出力データｍが記憶されてい
るラッチ回路LTi（ｉ＝１〜ｎ）を指定し、マルチプレ
クサ41で対応するデータをダウンカウンタ35にロードす
る。すなわちアップダウンカウンタ43のカウント出力ｎ
に基づいてマルチプレクサ41は、ダウンカウンタ35に対
してロードしている出力データｍが記憶されているラッ
チ回路LTiの次段のラッチ回路LT（ｉ＋１）を指定し、
その指定したラッチ回路LT（ｉ＋１）に記憶されている
データｍをダウンカウンタ35にロードする。なお、マル
チプレクサ41は、最終段のラッチ回路LTnに達した場合
には初段のラッチ回路LT1を指定する。

前記ダウンカウンタ35からのアンダーフロー信号ｑ
は、反転回路36を経てNAND回路38に入力される。NAND回
路38には、前記基準クロック信号MCKをm0分周する分周
回路44からの第３図（７）のクロック信号OCKが入力さ
れ、第３図（８）のクロック信号PCKとして復調回路39
に入力される。

一方、前記パルス信号ｑがクロック信号として供給さ
れるフリップフロップ回路40が備えられ、その反転出力
端子はデータ入力端子Ｄに接続され、非反転出力端子
Ｑからの出力は復調回路39に第３図（９）のデータ信号
PS1として入力される。復調回路39からの信号は、たと
えば磁気ディスク装置などの記録媒体に供給されて記憶
される。

ここで信号源23から第２図（２）で示されるデータ信
号PSが出力された場合を想定して説明する。立上がり検
出回路24でデータ信号PSの立上がり時刻t1が検出され、
第２図（３）の検出信号ａがＨカウンタ26に入力され、
これをリセットする。Ｈカウンタ26には引き続き時刻t2
で、制御信号ｃが入力され、基準クロック信号MCKをカ
ウントするが、制御信号ｃの立下がり時刻t3でカウント
動作は停止する。このとき最後の計数値ｅ＝８が保持さ
れて出力され、ラッチ信号ｇの立上がりタイミング4tで
Ｈラッチ回路29は計数値ｅをラッチし、出力データｉと
して出力する。

データ信号PSは、時刻t5からローレベルに切換わる。
この切換わりタイミングは、立下がり検出回路25で検出
され、検出信号ｂの入力タイミングt6でＬカウンタ27が
リセットされる。その後、制御信号ｄの立上がりタイミ
ングt3でＬカウンタ27は、基準クロック信号MCKをカウ
ントし、データ信号PSの期間4Tの終了時刻t7に対応する
検出信号ａによってカウントが動作が停止し、最後の計
数値32を保持する。Ｌラッチ回路30はラッチ信号ｈの入
力タイミングt8で計数値ｆを出力データｊとして、前記
マルチプレクサ31に入力する。すなわち一方のカウンタ
がカウント動作を行っている期間は、他方のカウンタは
前回カウント時の最終計数値を保持し、以下、データ信
号PSのレベルの交換点が来る毎に上記動作を繰り返す。

各ラッチ回路29,30からの出力データi,jは、マルチプ
レクサ31により第２図（16）に示されるように選択され
る。すなわちラッチ信号ｇがハイレベルの期間、出力デ
ータｊが選択され、ラッチ信号ｇがローレベルの期間、
出力データｉが選択される。マルチプレクサ31からの出
力データｋに基づいてテーブルROM32で、前記第１表の
データ交換に基づいて出力データｍが得られる。テーブ
ルROM32は、前述したようにデータ信号PSおよび基準ク
ロック信号MCKに多少のジッタが含まれていた場合で
も、その変動が吸収できるようにデータが選ばれてい
る。

つぎにテーブルROM32からの出力データｍは、前記ラ
ッチ信号ｌにより本実施例のデジタルPLL装置21を実現
する集積回路素子などの最高動作周波数付近での誤動作
を伴わない十分なセットアップタイムおよびホールドタ
イムにて、ラッチ回路LT1〜LTnで順次的にラッチされ、
アップダウンカウンタ43のカウント出力ｎで選択される
いずれか１つのラッチ回路LTからのデータがダウンカウ
ンタ35にダウンカウントのカウント開始データとして取
り込まれている。

ダウンカウンタ35からのアンダーフロー信号ｑがロー
レベルのときNAND回路38を導通し、基準クロック信号MC
Kをm0分周したクロック信号OCKの反転出力をダウンカウ
ンタ35にクロック信号として入力するととも、復調回路
39にクロック信号PCKとして入力される。このクロック
信号により、ダウンカウントが進行し、各カウント値が
０になると、アンダーフロー信号ｑはハイレベルとな
り、NAND回路38は遮断し、ダウンカウントは停止する。

すなわちNAND回路38からの復調回路39に入力されるク
ロック信号PCKは、最大周波数が前記分周回路44からの
クロック信号OCKと等しく、かつデータ信号PSのハイレ
ベル期間またはローレベル期間毎に発生される信号であ
る。

一方、フリップフロップ回路40には、前記パルス信号
ｐがクロック信号として入力され、非反転出力端子Ｑか
らの信号がデータ信号PS1として、復調回路39に入力さ
れる。ここで前記パルス信号ｐは、前述したようにデー
タ信号PSの立上がりタイミングおよび立下がりタイミン
グを基準クロック信号MCKに同期させた信号である。し
たがってこのデータ信号PS1と、クロック信号PCKとは相
互に同期した信号となっている。

このようにして、信号源23からのデータ信号PSの周
期、すなわち第２図（２）に示すデータ信号PSのハイレ
ベルまたはローレベルの期間iT（ｉ＝１〜４）における
周期数ｉだけのパルス数のクロック信号PCKが第３図
（８）に示すように出力され、かつこのクロック信号PC
Kに同期したデータPS1が復調回路39に入力される。

したがって本実施例のデジタルPLL装置21では、基準
クロック信号MCKをm0分周したクロック信号PCKを出力す
ることができ、後段に接続されるたとえば復調回路39な
どの電子機器は、基準クロック信号MCKの極めて高い周
波数に対応する構成を省略でき、このようなデジタルPL
L装置21の使用性が格段に向上される。

発明の効果 以上のように本発明に従えば、出力されるクロック信
号として分周手段の出力を用いることができ、後段に接
続される電子機器は、むやみに高い周波数のクロック信
号に対応する構成とする必要が解消され、デジタルフェ
ーズロックドループ装置の使用性が格段に向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のデジタルPLL装置21のブロ
ック図、第２図は本実施例の一部および従来例において
用いられるタイムチャート、第３図は本実施例の動作を
説明するタイムチャート、第４図は典型的な従来例のデ
ジタルPLL装置１のブロック図である。 21……デジタルPLL装置,22……発振器、23……信号源、
24……立上がり検出回路、25……立下がり検出回路、26
……Ｈカウンタ、27……Ｌカウンタ、28……シフトレジ
スタ、31,41……マルチプレクサ、32……テーブルROM、
39……復調回路、42……ロード制御信号出力回路、43…
…アップダウンカウンタ、44……分周回路、LT1〜LTn…
…ラッチ回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１周波数の基準クロック信号を出力する
   発振手段と、 前記基準クロックを分周して第２周波数のクロック信号
   を出力する分周手段と、 データ信号のハイレベル期間またはローレベル期間毎
   に、前記基準クロック信号を計数して計数値を出力する
   計数手段と、 前記計数値が入力され、予め定められる複数の計数値範
   囲毎に相互に異なる期間データを出力する変換手段と、 データ信号の信号レベルが切換わる度に、前記データ変
   換手段から出力される期間データを順次的にラッチする
   複数段のラッチ手段と、 前記ラッチ手段にラッチされた期間データが入力され、
   その入力された期間データに対応する期間だけ前記分周
   手段からのクロック信号を導出するスイッチング手段
   と、 前記スイッチング手段に入力された期間データに対応す
   る期間が終了し、かつ前記複数段のラッチ手段の何れか
   に期間データがラッチされているとき、前記スイッチン
   グ手段におけるクロック信号の導出を開始させる制御信
   号を出力する制御信号出力手段と、 前記データ信号の信号レベルの切換わりタイミングと、
   前記制御信号とに基づいてラッチ手段を順次的に選択
   し、その選択したラッチ手段にラッチされた期間データ
   を前記スイッチング手段に入力させる指定手段とを含む
   ことを特徴とするデジタルフェーズロックドループ装
   置。