JP2001274781A - 受信装置および記録装置 - Google Patents

受信装置および記録装置

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JP2001274781A
JP2001274781A JP2000088499A JP2000088499A JP2001274781A JP 2001274781 A JP2001274781 A JP 2001274781A JP 2000088499 A JP2000088499 A JP 2000088499A JP 2000088499 A JP2000088499 A JP 2000088499A JP 2001274781 A JP2001274781 A JP 2001274781A
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Japan
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data
circuit
delay
latch
clock signal
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JP2000088499A
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Tatsufumi Sano
達史 佐野
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Original Assignee
Sony Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes

Abstract

(57)【要約】 【課題】 クロック信号の位相とデータの位相とを規定
せずにデータの受信が可能な受信装置を提供する。 【解決手段】 受信装置２３は、クロック信号ＣＬＫと
クロック信号ＣＬＫに同期したデータＤＴＡとが供給さ
れ、前記データＤＴＡを順次遅延させてＭ個（Ｍは４以
上の整数）の遅延データを生成し、前記Ｍ個の遅延デー
タをクロック信号ＣＬＫにより同時にラッチしてＭ個の
ラッチデータＢ（２）〜Ｂ（ｎ）を生成する生成回路２
３１と、Ｍ個のラッチデータＢ（２）〜Ｂ（ｎ）のう
ち、前記遅延データが一定である区間の中央または略中
央でラッチされたラッチデータを選択する選択回路２３
２とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データを受信する
受信装置と、当該受信装置により受信したデータを記録
媒体に記録する記録装置とに関する。
【０００２】
【従来の技術】図７は、従来のデータ記録システムを例
示する概略的な構成図である。このデータ記録システム
９０は記録装置６０〜８０を有し、記録装置６０，７０
は伝送線路６Ｄを介して互いに接続されており、記録装
置７０，８０は伝送線路７Ｄを介して互いに接続されて
いる。記録装置７０，８０は、伝送線路６Ｄ，７Ｄから
の伝送データからＰＬＬ（Phase Locked Loop ）回路７
２によりクロック信号ＣＬＫを再生し、当該クロック信
号ＣＬＫを用いてデータを受信する。
【０００３】記録装置６０ 記録装置６０は、水晶発振器６１と、増幅回路６２，６
６と、データプロセッサ６３と、データイコライザ６４
と、書込装置６５とを有する。水晶発振器６１および増
幅回路６２は、基準クロック信号ＣＫを生成するクロッ
ク信号生成回路を構成しており、基準クロック信号ＣＫ
をデータプロセッサ６３に供給する。データプロセッサ
６３は、基準クロック信号ＣＫに基づいてシリアルデー
タＤＴおよびクロック信号ＣＬＫを生成する。
【０００４】データイコライザ６４は、シリアルデータ
ＤＴおよびクロック信号ＣＬＫに基づいてシリアルデー
タＤＴを波形整形して書込装置６５に出力する。書込装
置６５は、データイコライザ６４から供給されるシリア
ルデータを記録媒体６９に書き込んで記録する。例え
ば、書込装置６５は光ディスク駆動装置とし、記録媒体
６９は光ディスクとする。
【０００５】増幅回路６６は、データプロセッサ６３か
らのシリアルデータＤＴを増幅して出力端子Ｔ６６に出
力する。記録装置６０の出力端子Ｔ６６と、記録装置７
０の入力端子Ｔ７１は、伝送線路６Ｄを介して互いに接
続されている。
【０００６】記録装置７０ 記録装置７０は、増幅回路７１，７６と、ＰＬＬ回路７
２と、Ｄ型フリップフロップ（ＤＦＦ）７３と、データ
イコライザ７４と、書込装置７５とを有する。増幅回路
７１は、入力端子Ｔ７１からのシリアルデータを増幅し
てシリアルデータＤＴＡを生成し、このシリアルデータ
ＤＴＡをＰＬＬ回路７２とＤＦＦ７３のデータ入力端子
とに供給する。
【０００７】ＰＬＬ回路７２は、シリアルデータＤＴＡ
に基づいてクロック信号ＣＬＫを生成し、クロック信号
ＣＬＫをＤＦＦ７３のクロック入力端子およびデータイ
コライザ７４に供給する。ＤＦＦ７３は、シリアルデー
タＤＴＡをクロック信号ＣＬＫに基づいてラッチし、シ
リアルデータＤＴとしてデータイコライザ７４に供給す
る。
【０００８】データイコライザ７４は、シリアルデータ
ＤＴおよびクロック信号ＣＬＫに基づいてシリアルデー
タＤＴを波形整形して書込装置７５に出力する。書込装
置７５は、データイコライザ７４から供給されるシリア
ルデータを記録媒体７９に書き込んで記録する。例え
ば、書込装置７５は光ディスク駆動装置とし、記録媒体
７９は光ディスクとする。
【０００９】増幅回路７６は、ＤＦＦ７３からのシリア
ルデータＤＴを増幅して出力端子Ｔ７６に出力する。記
録装置７０の出力端子Ｔ７６と、記録装置８０の入力端
子Ｔ８１は、伝送線路７Ｄを介して互いに接続されてい
る。
【００１０】記録装置８０ 記録装置８０は、増幅回路８１，８６と、ＰＬＬ回路８
２と、Ｄ型フリップフロップ（ＤＦＦ）８３と、データ
イコライザ８４と、書込装置８５とを有する。記録装置
８０の書込装置８５は記録媒体８９に対してデータを書
き込み、記録装置７０の書込装置７５は記録媒体７９に
対してデータを書き込む。
【００１１】記録装置８０の増幅回路８１，８６と、Ｐ
ＬＬ回路８２と、ＤＦＦ８３と、データイコライザ８４
と、書込装置８５は、対応する記録装置７０の増幅回路
７１，７６と、ＰＬＬ回路７２と、ＤＦＦ７３と、デー
タイコライザ７４と、書込装置７５とそれぞれ同一の構
成であり、同一構成部分の説明を省略する。
【００１２】
【発明が解決しようとする課題】記録装置７０におい
て、ＤＦＦ７３の出力データＤＴは、ＰＬＬ回路７２が
生成するクロック信号ＣＬＫで生じるジッタの影響を受
ける。記録装置８０において、ＤＦＦ８３の出力データ
ＤＴは、ＰＬＬ回路７２が生成するクロック信号ＣＬＫ
で生じるジッタと、ＰＬＬ回路８２が生成するクロック
信号ＣＬＫで生じるジッタの影響を受ける。このため、
記録装置８０の出力端子Ｔ８６に記録装置をさらに接続
していくと、ジッタの累積により、データプロセッサ６
３で生成されたデータＤＴを各記録媒体に正確に記録す
ることが困難になる。
【００１３】一方、ＰＬＬ回路によるクロック信号のジ
ッタを無くするため、クロック信号とシリアルデータと
を受信装置に供給する同期式の受信方法がある。しか
し、従来の同期式の受信方法では、クロック信号および
データが予め規定された位相関係で正確に同期している
必要がある。本発明の目的は、クロック信号の位相とデ
ータの位相とを規定せずにデータの受信が可能な受信装
置と、この受信装置の受信データを記録媒体に記録する
記録装置とを提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る受信装置
は、クロック信号と前記クロック信号に同期したデータ
とが供給され、前記データを順次遅延させてＭ個（Ｍは
４以上の整数）の遅延データを生成し、前記Ｍ個の遅延
データを前記クロック信号により同時または実質的に同
時にラッチしてＭ個のラッチデータを生成する生成回路
と、前記Ｍ個のラッチデータのうち、前記遅延データが
一定である区間の中央または略中央でラッチされたラッ
チデータを選択する選択回路とを有する。
【００１５】本発明に係る受信装置は、好適には、検出
回路をさらに有し、前記生成回路は、前記Ｍ個のラッチ
データについて、対応する遅延データの遅延の順が隣接
するラッチデータ同士を比較し、前記検出回路は、前記
生成回路での比較結果に基づき、前記Ｍ個の遅延データ
の遅延時間のうち、前記遅延データが一定である区間の
中央または略中央でラッチされる遅延時間もしくはこの
遅延時間に対応する値を検出し、前記選択回路は、前記
Ｍ個のラッチデータのうち、前記検出回路が検出した遅
延時間もしくは前記値に対応する遅延時間でラッチされ
たラッチデータを選択する。
【００１６】本発明に係る受信装置では、より好適に
は、前記生成回路は、前記データを順次遅延させて前記
Ｍ個の遅延データを生成するＭ個の遅延素子と、前記Ｍ
個の遅延データを前記クロック信号に基づいてラッチし
て前記Ｍ個のラッチデータを生成する第１のラッチ回路
と、前記第１のラッチ回路で生成された前記Ｍ個のラッ
チデータについて、対応する遅延データの遅延の順が隣
接するラッチデータ同士を比較する比較器とを有し、前
記検出回路は、前記Ｍ個のラッチデータに対して遅延時
間の大きさの順に予め順位付けを行い、前記比較器の出
力データに基づき、前記Ｍ個の順位のうち前記中央また
は略中央でラッチされる遅延時間に対応する順位を前記
値として検出する。
【００１７】本発明に係る受信装置では、より好適に
は、前記生成回路は、前記比較器の出力データを前記ク
ロック信号に基づいてラッチする第２のラッチ回路をさ
らに有し、前記検出回路は、前記第２のラッチ回路の出
力データに基づき、前記順位を検出する。
【００１８】本発明に係る受信装置では、例えば、前記
生成回路は、前記第１のラッチ回路に供給される前記ク
ロック信号を遅延させて前記第２のラッチ回路に供給す
る遅延素子をさらに有し、当該遅延素子の遅延時間は、
前記第１のラッチ回路の遅延時間と前記比較器の遅延時
間とを加算した加算値以上であって当該加算値と同一ま
たは略同一の値である構成としてもよい。
【００１９】本発明に係る受信装置では、好適には、リ
セット信号を生成するリセット回路と、前記リセット信
号を遅延させたイネーブル信号を生成する遅延回路とを
さらに有し、前記検出回路は、前記イネーブル信号に基
づき、前記中央または略中央でラッチされる遅延時間も
しくはこの遅延時間に対応する値の検出動作を開始す
る。
【００２０】本発明に係る受信装置では、例えば、リセ
ット信号を生成するリセット回路と、前記リセット信号
を遅延させたイネーブル信号を生成する遅延回路とをさ
らに有し、前記検出回路は、前記イネーブル信号に基づ
き、前記順位の検出動作を開始し、前記第１のラッチ回
路は、前記リセット信号によりリセットされる構成とし
てもよい。
【００２１】本発明に係る受信装置では、例えば、リセ
ット信号を生成するリセット回路と、前記リセット信号
を遅延させたイネーブル信号を生成する遅延回路とをさ
らに有し、前記検出回路は、前記イネーブル信号に基づ
き、前記順位の検出動作を開始し、前記第１および第２
のラッチ回路は、前記リセット信号によりリセットされ
る構成としてもよい。
【００２２】本発明に係る受信装置では、好適には、前
記遅延回路は、前記リセット信号を、前記Ｍ個の遅延素
子の各遅延時間の合計値と同一または略同一の時間だけ
遅延させて前記イネーブル信号を生成する。
【００２３】本発明に係る受信装置では、好適には、前
記Ｍ個の遅延素子の各遅延時間は、前記同期したデータ
の最短周期の１／３倍以下であり、前記Ｍ個の遅延素子
の各遅延時間の合計値は、前記最短周期の１倍以上であ
り、前記最短周期の２倍以下または略２倍以下であり、
前記クロック信号の周期は、前記最短周期と等しい。
【００２４】本発明に係る記録装置では、クロック信号
と前記クロック信号に同期したデータとが供給され、前
記データを順次遅延させてＭ個（Ｍは４以上の整数）の
遅延データを生成し、前記Ｍ個の遅延データを前記クロ
ック信号により同時または実質的に同時にラッチしてＭ
個のラッチデータを生成する生成回路と、前記Ｍ個のラ
ッチデータのうち、前記遅延データが一定である区間の
中央または略中央でラッチされたラッチデータを選択す
る選択回路と、前記選択回路で選択されたラッチデータ
を記録媒体に書き込む書込装置とを有する。
【００２５】本発明に係る記録装置は、好適には、検出
回路をさらに有し、前記生成回路は、前記Ｍ個のラッチ
データについて、対応する遅延データの遅延の順が隣接
するラッチデータ同士を比較し、前記検出回路は、前記
生成回路での比較結果に基づき、前記Ｍ個の遅延データ
の遅延時間のうち、前記遅延データが一定である区間の
中央または略中央でラッチされる遅延時間もしくはこの
遅延時間に対応する値を検出し、前記選択回路は、前記
Ｍ個のラッチデータのうち、前記検出回路が検出した遅
延時間もしくは前記値に対応する遅延時間でラッチされ
たラッチデータを選択する。
【００２６】本発明に係る記録装置では、より好適に
は、前記生成回路は、前記データを順次遅延させて前記
Ｍ個の遅延データを生成するＭ個の遅延素子と、前記Ｍ
個の遅延データを前記クロック信号に基づいてラッチし
て前記Ｍ個のラッチデータを生成する第１のラッチ回路
と、前記第１のラッチ回路で生成された前記Ｍ個のラッ
チデータについて、対応する遅延データの遅延の順が隣
接するラッチデータ同士を比較する比較器とを有し、前
記検出回路は、前記Ｍ個のラッチデータに対して遅延時
間の大きさの順に予め順位付けを行い、前記比較器の出
力データに基づき、前記Ｍ個の順位のうち前記中央また
は略中央でラッチされる遅延時間に対応する順位を前記
値として検出する。
【００２７】本発明に係る記録装置では、より好適に
は、前記生成回路は、前記比較器の出力データを前記ク
ロック信号に基づいてラッチする第２のラッチ回路をさ
らに有し、前記検出回路は、前記第２のラッチ回路の出
力データに基づき、前記順位を検出する。
【００２８】本発明に係る記録装置では、例えば、前記
生成回路は、前記第１のラッチ回路に供給される前記ク
ロック信号を遅延させて前記第２のラッチ回路に供給す
る遅延素子をさらに有し、当該遅延素子の遅延時間は、
前記第１のラッチ回路の遅延時間と前記比較器の遅延時
間とを加算した加算値以上であって当該加算値と同一ま
たは略同一の値である構成としてもよい。
【００２９】本発明に係る記録装置は、好適には、リセ
ット信号を生成するリセット回路と、前記リセット信号
を遅延させたイネーブル信号を生成する遅延回路とをさ
らに有し、前記検出回路は、前記イネーブル信号に基づ
き、前記中央または略中央でラッチされる遅延時間もし
くはこの遅延時間に対応する値の検出動作を開始する。
【００３０】本発明に係る記録装置は、例えば、リセッ
ト信号を生成するリセット回路と、前記リセット信号を
遅延させたイネーブル信号を生成する遅延回路とをさら
に有し、前記検出回路は、前記イネーブル信号に基づ
き、前記順位の検出動作を開始し、前記第１のラッチ回
路は、前記リセット信号によりリセットされる構成とし
てもよい。
【００３１】本発明に係る記録装置は、例えば、リセッ
ト信号を生成するリセット回路と、前記リセット信号を
遅延させたイネーブル信号を生成する遅延回路とをさら
に有し、前記検出回路は、前記イネーブル信号に基づ
き、前記順位の検出動作を開始し、前記第１および第２
のラッチ回路は、前記リセット信号によりリセットされ
る構成としてもよい。
【００３２】本発明に係る記録装置では、好適には、前
記遅延回路は、前記リセット信号を、前記Ｍ個の遅延素
子の各遅延時間の合計値と同一または略同一の時間だけ
遅延させて前記イネーブル信号を生成する。
【００３３】本発明に係る記録装置では、好適には、前
記Ｍ個の遅延素子の各遅延時間は、前記同期したデータ
の最短周期の１／３倍以下であり、前記Ｍ個の遅延素子
の各遅延時間の合計値は、前記最短周期の１倍以上であ
り、前記最短周期の２倍以下または略２倍以下であり、
前記クロック信号の周期は、前記最短周期と等しい。
【００３４】本発明に係る記録装置では、好適には、前
記データが供給される第１の入力端子と、前記選択回路
により選択されたラッチデータを増幅して出力する第１
の増幅回路と、前記第１の増幅回路から出力された前記
ラッチデータが供給される第１の出力端子と、前記クロ
ック信号が供給される第２の入力端子と、前記クロック
信号を増幅して出力する第２の増幅回路と、前記第２の
増幅回路から出力された前記クロック信号が供給される
第２の出力端子とをさらに有する。
【００３５】本発明に係る記録装置では、好適には、前
記選択回路により選択されたラッチデータを波形整形し
て出力するイコライザをさらに有し、前記書込装置は、
前記イコライザから出力された前記ラッチデータを前記
記録媒体に書き込む。
【００３６】生成回路は、データを順次遅延させてＭ個
の遅延データを生成する。そして、Ｍ個の遅延データ
を、クロック信号により同時または略同時にラッチして
Ｍ個のラッチデータを生成する。選択回路は、Ｍ個のラ
ッチデータのうち、前記遅延データが一定である区間の
中央または略中央でラッチされたラッチデータを選択す
るので、前記遅延データの変化時でラッチされたラッチ
データの選択を防ぐことができ、データを確実に受信可
能である。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。
【００３８】図１は、本発明に係る受信装置を有するデ
ータ記録システムの実施の形態を示す概略的な構成図で
ある。このデータ記録システム１００は、記録装置１０
〜３０を有し、記録装置１０，２０が伝送線路１Ｃ，１
Ｄを介して互いに接続されており、記録装置２０，３０
が伝送線路２Ｃ，２Ｄを介して互いに接続されている。
【００３９】記録装置１０ 記録装置１０は、水晶発振器１１と、増幅回路１２，１
６，１７と、データプロセッサ１３と、データイコライ
ザ１４と、書込装置１５とを有する。水晶発振器１１お
よび増幅回路１２は、基準クロック信号ＣＫを生成する
クロック信号生成回路を構成しており、基準クロック信
号ＣＫをデータプロセッサ１３に供給する。データプロ
セッサ１３は、基準クロック信号ＣＫに基づいてシリア
ルデータＤＴおよびクロック信号ＣＬＫを生成する。
【００４０】データイコライザ１４は、シリアルデータ
ＤＴおよびクロック信号ＣＬＫに基づいてシリアルデー
タＤＴを波形整形して書込装置１５に出力する。書込装
置１５は、データイコライザ１４から供給されるシリア
ルデータを記録媒体１９に書き込んで記録する。例え
ば、書込装置１５は光ディスク駆動装置とし、記録媒体
１９は光ディスクとする。
【００４１】増幅回路１６は、データプロセッサ１３か
らのシリアルデータＤＴを増幅して出力端子Ｔ１６に出
力する。記録装置１０の出力端子Ｔ１６と記録装置２０
の入力端子Ｔ２１は、伝送線路１Ｄを介して互いに接続
されている。
【００４２】増幅回路１７は、データプロセッサ１３か
らのクロック信号ＣＬＫを増幅して出力端子Ｔ１７に出
力する。記録装置１０の出力端子Ｔ１７と記録装置２０
の入力端子Ｔ２２は、伝送線路１Ｃを介して互いに接続
されている。
【００４３】記録装置２０ 記録装置２０は、増幅回路２１，２２，２６，２７と、
受信装置２３と、データイコライザ２４と、書込装置２
５とを有する。
【００４４】増幅回路２１は、第１の入力端子Ｔ２１か
らのシリアルデータを増幅してシリアルデータＤＴＡを
生成し、このシリアルデータＤＴＡを受信装置２３に供
給する。増幅回路２２は、第２の入力端子Ｔ２２からの
クロック信号ＣＬＫを増幅して受信装置２３に供給す
る。
【００４５】受信装置２３は、増幅回路２１からのシリ
アルデータＤＴＡと増幅回路２２からのクロック信号Ｃ
ＬＫとに基づき、データプロセッサ１３により生成され
たシリアルデータＤＴを再生し、当該シリアルデータＤ
Ｔをデータイコライザ１４に供給する。
【００４６】データイコライザ２４は、増幅回路２２か
らのクロック信号ＣＬＫを用いて受信装置２３からのシ
リアルデータＤＴを波形整形し、波形整形されたシリア
ルデータＤＴを書込装置２５に出力する。書込装置２５
は、データイコライザ２４から供給されるシリアルデー
タを記録媒体２９に書き込んで記録する。例えば、書込
装置２５は光ディスク駆動装置とし、記録媒体２９は光
ディスクとする。
【００４７】第１の増幅回路２６は、受信装置２３から
のシリアルデータＤＴを増幅して第１の出力端子Ｔ２６
に出力する。記録装置２０の第１の出力端子Ｔ２６と、
記録装置３０の第１の入力端子Ｔ３１は、伝送線路２Ｄ
を介して互いに接続されている。
【００４８】第２の増幅回路２７は、増幅回路２２から
のクロック信号ＣＬＫを増幅して第２の出力端子Ｔ２７
に出力する。記録装置２０の第２の出力端子Ｔ２７と、
記録装置３０の第２の入力端子Ｔ３２は、伝送線路２Ｃ
を介して互いに接続されている。
【００４９】記録装置３０ 記録装置３０は、増幅回路３１，３２，３６，３７と、
受信装置３３と、データイコライザ３４と、書込装置３
５とを有する。記録装置３０の書込装置３５は記録媒体
３９に対してデータを書き込み、記録装置２０の書込装
置２５は記録媒体２９に対してデータを書き込む。
【００５０】記録装置３０の増幅回路３１，３２，３
６，３７と、受信装置３３と、データイコライザ３４
と、書込装置３５は、対応する記録装置２０の増幅回路
２１，２２，２６，２７と、受信装置２３と、データイ
コライザ２４と、書込装置２５とそれぞれ同一の構成で
あり、同一構成部分の説明を省略する。
【００５１】受信装置 図２は、図１の記録装置２０内の受信装置２３を示す概
略的なブロック構成図である。この受信装置２３は、生
成回路２３１と、選択回路２３２と、検出回路２３３
と、遅延回路２３４と、リセット回路２３５とを有す
る。
【００５２】生成回路２３１は、シリアルデータＤＴＡ
およびクロック信号ＣＬＫが供給され、ラッチデータＢ
（１）〜Ｂ（ｎ）と比較データＤ（１）〜Ｄ（ｎ−１）
とを生成する。ラッチデータＢ（１）〜Ｂ（ｎ）は、シ
リアルデータＤＴＡを所定時間ずつ順次遅延させた遅延
データをクロック信号ＣＬＫにより同時または実質的に
同時にラッチしたデータである。比較データＤ（１）〜
Ｄ（ｎ−１）は、ラッチデータＢ（１）〜Ｂ（ｎ）のう
ち隣接するラッチデータを比較した結果を示すデータで
ある。
【００５３】検出回路２３３は、比較データＤ（１）〜
Ｄ（ｎ−１）に基づき、ラッチデータＢ（１）〜Ｂ
（ｎ）の各遅延時間のうちデータ受信に最適な遅延時間
または当該遅延時間に対応する値を検出し、検出した遅
延時間または前記値を示す設定信号ＳＬを生成する。選
択回路２３２は、設定信号ＳＬに基づき、ラッチデータ
Ｂ（１）〜Ｂ（ｎ）のうち、前記検出回路２３３が検出
した遅延時間または前記値に対応する遅延時間でラッチ
されたラッチデータを選択し、データＤＴとして出力す
る。
【００５４】リセット回路２３５は、リセット信号ＲＳ
Ｔを生成して生成回路２３１および遅延回路２３４に供
給する。生成回路２３１は、リセット信号ＲＳＴにより
リセットされる。なお、データの最短周期がクロック信
号周期に等しい場合、クロック信号周期で切り替わるシ
リアルデータが生成回路２３１に供給されている時に、
リセットを行うことが望ましい。
【００５５】遅延回路２３４は、リセット信号ＲＳＴを
所定の遅延時間Ｔｄだけ遅延させたイネーブル信号ＥＮ
を生成する。この遅延時間Ｔｄは、生成回路２３１がシ
リアルデータＤＴＡからラッチデータＢ（１）〜Ｂ
（ｎ）および／または比較データＤ（１）〜Ｄ（ｎ−
１）を生成可能な時間とする。この遅延回路２３４は、
例えば、抵抗素子ＲおよびコンデンサＣを備えて充放電
の時定数を利用した遅延回路により構成してもよい。検
出回路２３３は、イネーブル信号ＥＮに基づき、データ
受信に最適な遅延時間または当該遅延時間に対応する値
の検出動作を開始する。
【００５６】図３は、図２中の生成回路２３１を例示す
る概略的な構成図である。この生成回路２３１は、遅延
素子１1 〜１n-1 と、第１のラッチ回路２1 〜２n と、
比較器３1 〜３n-1 と、第２のラッチ回路４1 〜４n-1
と、遅延素子５とを有する。ｎは、５以上の整数であ
り、例えば１１とする。例えば、第１のラッチ回路２1
〜２n は、Ｄ型フリップフロップ（ＤＦＦ）により構成
され、第２のラッチ回路４1 〜４n-1 は、ＲＳフリップ
フロップ（ＲＳＦＦ）により構成される。
【００５７】遅延素子１1 〜１n-1 は、直列接続されて
おり、遅延素子１1 に入力されたシリアルデータＤＴＡ
を順次遅延させた遅延データＡ（２）〜Ａ（ｎ）を生成
する。遅延素子１1 〜１n-1 は、例えばバッファにより
構成する。遅延素子１1 〜１n-1 から出力された遅延デ
ータＡ（２）〜Ａ（ｎ）は、第１のラッチ回路２2 〜２
n のデータ入力端子に供給される。また、遅延素子１1
の入力データＡ（１）は、第１のラッチ回路２1 のデー
タ入力端子に供給される。このようにして、生成回路２
３１は、遅延データＡ（２）〜Ａ（ｎ）（または遅延デ
ータＡ（１）〜Ａ（ｎ））からなるパラレルデータを生
成する。なお、遅延データＡ（１）〜Ａ（ｎ）のカッコ
内の数値は、遅延時間の大きさの順位に対応している。
【００５８】遅延素子１1 〜１n-1 の各遅延時間は、ク
ロック信号ＣＬＫの周期の１／３以下の正の値である。
遅延素子１1 〜１n-1 の各遅延時間の合計値は、クロッ
ク信号ＣＬＫの周期の１倍以上であり、当該周期の２倍
以下または略２倍以下である。また、当該合計値は、好
適には、遅延回路２３４の遅延時間Ｔｄと同一または略
同一である。
【００５９】第１のラッチ回路２1 〜２n は、クロック
入力端子にクロック信号ＣＬＫが供給され、クロック信
号ＣＬＫ（例えばクロック信号ＣＬＫの立上り）に基づ
いて遅延データＡ（１）〜Ａ（ｎ）をラッチし、ラッチ
データＢ（１）〜Ｂ（ｎ）を生成する。なお、第１のラ
ッチ回路２1 〜２n は、リセット回路２３５からのリセ
ット信号ＲＳＴにより、リセットされる。
【００６０】比較器３1 〜３n-1 は、ラッチデータＢ
（１）〜Ｂ（ｎ）のうち隣接するラッチデータを比較
し、比較データＣ（１）〜Ｃ（ｎ−１）を生成する。比
較器３1 〜３n-1 は、例えば排他的論理和回路（ＥＯＲ
回路）により構成され、この場合、隣接するラッチデー
タが一致する場合に論理値０を出力し、一致しない場合
に論理値１を出力する。
【００６１】第２のラッチ回路４1 〜４n-1 は、セット
入力端子に比較データＣ（１）〜Ｃ（ｎ−１）が供給さ
れ、クロック入力端子にクロック信号ＣＬＫＤが供給さ
れる。第２のラッチ回路４1 〜４n-1 は、比較データＣ
（１）〜Ｃ（ｎ−１）をクロック信号ＣＬＫＤに応じて
ラッチし、比較データＤ（１）〜Ｄ（ｎ−１）として出
力する。第２のラッチ回路４1 〜４n-1 は、例えば、Ｒ
Ｓフリップフロップ（ＲＳＦＦ）により構成される。な
お、第２のラッチ回路４1 〜４n-1 は、リセット回路２
３５からのリセット信号ＲＳＴにより、リセットされる
ようになっている。
【００６２】第２のラッチ回路４1 〜４n-1 は、タイミ
ング調整のため、第１のラッチ回路２1 〜２n-1 に供給
されるクロック信号ＣＬＫから、遅延素子５により所定
時間Ｔａだけ遅れたクロック信号ＣＬＫＤが供給され
る。所定時間Ｔａは、例えば、第１のラッチ回路２1 の
遅延時間と比較器３1 の遅延時間とを加算した加算値以
上とし、好ましくは当該加算値と同一または略同一とす
る。
【００６３】図４は、図３の生成回路２３１の動作を示
す概略的なタイムチャートである。生成回路２３１に
は、シリアルデータＤＴＡとクロック信号ＣＬＫとが供
給される。生成回路２３１内の遅延素子１1 〜１
n-1 は、シリアルデータＤＴＡを順次遅延させて遅延デ
ータＡ（２）〜Ａ（ｎ）を生成し、第１のラッチ回路２
2 〜２nに供給する。なお、図４では、ｎ＝１１として
いる。
【００６４】図５は、図３の生成回路２３１における、
各種データの論理値を例示する説明図である。図中のＮ
は自然数であり、１≦Ｎ≦ｎであり、遅延データの遅延
の順位に対応している。また、（Ｎ−１）の値は、遅延
データＡ（Ｎ）の遅延時間に対応している。Ｎ＝１，
２，１０，１１である場合に、ラッチデータＢ（Ｎ）＝
１である。Ｎ＝３〜９である場合に、ラッチデータＢ
（Ｎ）＝０である。Ｎ＝２，９である場合に、比較デー
タＣ（Ｎ），Ｄ（Ｎ）＝１である。Ｎ＝１，３〜８，１
０である場合に、比較データＣ（Ｎ），Ｄ（Ｎ）＝０で
ある。
【００６５】図５に示す説明図では、ラッチデータＢ
（Ｎ）は、Ｎ＝２とＮ＝３との間で変化している。ま
た、ラッチデータＢ（Ｎ）は、Ｎ＝９とＮ＝１０との間
で変化している。したがって、図２中の選択回路２３２
は、Ｎ＝５〜７でのラッチデータＢ（Ｎ）を選択するこ
とが望ましく、好適にはラッチデータＢ（６）を選択す
ることが望ましい。すなわち、検出回路２３３は、Ｎ＝
５〜７を示す設定信号ＳＬを生成することが望ましく、
好適には、Ｎ＝６を示す設定信号ＳＬを生成することが
望ましい。
【００６６】選択回路２３２は、設定信号ＳＬに基づ
き、遅延データが一定である区間の中央または略中央で
ラッチされたラッチデータを選択することができ、受信
装置２３はシリアルデータＤＴを確実に受信することが
可能である。
【００６７】図６は、図２中の検出回路２３３の動作を
示す概略的な状態遷移図である。この検出回路２３３
は、例えばマイクロコンピュータ（マイコン）により構
成される。検出回路２３３は、イネーブル信号ＥＮによ
り、「初期化」の状態となる。
【００６８】：検出回路２３３は、「初期化」の状態
において、変数Ｃｎｔ＝０にすると共に変数Ｎｕｍ１＝
０にし、「０検出」の状態に遷移する。
【００６９】：検出回路２３３は、「０検出」の状態
において、比較データＤ（Ｃｎｔ）＝０である場合に、
変数Ｐｏｓ＝Ｃｎｔにすると共に変数Ｃｎｔ０＝０に
し、「１検出」の状態に遷移する。変数Ｃｎｔ０は、比
較データの論理値０の個数に対応している。変数Ｐｏｓ
は、論理値０の検出位置に対応している。
【００７０】：検出回路２３３は、「０検出」の状態
において、変数Ｃｎｔ＝ＭＡＸである場合に、「完了」
の状態に遷移する。なお、ＭＡＸ＝ｎである。
【００７１】：検出回路２３３は、「０検出」の状態
において、比較データＤ（Ｃｎｔ）≠０であって変数Ｃ
ｎｔ≠ＭＡＸである場合に、変数Ｃｎｔの値を１だけ増
加させる。
【００７２】：検出回路２３３は、「１検出」の状態
において、変数Ｃｎｔ＝ＭＡＸである場合に、「完了」
の状態に遷移する。なお、ＭＡＸ＝ｎである。
【００７３】：検出回路２３３は、「１検出」の状態
において、比較データＤ（Ｃｎｔ）＝１である場合に、
変数Ｎｕｍ＝Ｃｎｔにして「比較」の状態に遷移する。
変数Ｎｕｍは、比較データＤ（Ｃｎｔ）が論理値１にな
るまでの論理値０の個数を一時的に記憶する。
【００７４】：検出回路２３３は、「１検出」の状態
において、比較データＤ（Ｃｎｔ）≠１であって変数Ｃ
ｎｔ≠ＭＡＸである場合に、変数Ｃｎｔの値を１だけ増
加させると共に変数Ｃｎｔ０の値を１だけ増加させる。
【００７５】：検出回路２３３は、「比較」の状態に
おいて、変数Ｎｕｍ≦Ｎｕｍ１である場合に、「０検
出」の状態に遷移する。
【００７６】：検出回路２３３は、「比較」の状態に
おいて、変数Ｎｕｍ＞Ｎｕｍ１である場合に、変数Ｎｕ
ｍ１＝Ｎｕｍにすると共に変数Ｐｏｓ１＝Ｐｏｓにし、
「０検出」の状態に遷移する。ここでは、論理値０の個
数を示す変数Ｎｕｍがこれまでのうち最大である場合
に、変数Ｎｕｍの値を変数Ｎｕｍ１にセットし、論理値
０の開始位置（開始順位）Ｐｏｓを変数Ｐｏｓ１にセッ
トする。
【００７７】検出回路２３３は、「完了」の状態におい
て、Ｐｏｓ１＋（Ｎｕｍ１）／２の演算を行い、遅延デ
ータＡ（１）〜Ａ（ｎ）の遅延時間のうち、前記遅延デ
ータが一定である区間の中央または略中央でラッチされ
る遅延時間に対応する順位（中央位置）を検出する。こ
の中央位置は、データ受信に最適な遅延時間に対応して
いる。
【００７８】例えば、「完了」の状態において、変数Ｐ
ｏｓ１＝３であり、変数Ｎｕｍ１＝６である場合に、中
央位置は６（＝３＋６／２）である。この場合、検出回
路２３３は、遅延データＡ（６）の遅延時間がデータ受
信に最適な遅延時間であることを検出する。そして、検
出回路２３３は、検出した中央位置（Ｎ＝６）を示す設
定信号ＳＬを選択回路２３２に出力する。
【００７９】上記した受信装置２３では、クロック信号
ＣＬＫとクロック信号ＣＬＫに同期したデータＤＴとに
基づき、クロック信号ＣＬＫとデータＤＴとの位相関係
を規定することなく、データＤＴを確実に受信すること
が可能である。
【００８０】例えば、複数の受信装置を接続する場合
に、受信装置間でクロック信号とシリアルデータの位相
関係を厳しく制約する必要がないので、伝送線路の長さ
や受信装置内の集積回路（ＩＣ）の遅延時間等によらず
に、シリアルデータを高速に転送可能である。また、シ
リアルデータの転送に際してＰＬＬ回路を不要とするこ
とができ、ＰＬＬ回路によるジッタが転送データ中に累
積されることを防止可能である。
【００８１】なお、受信装置２３を複数のＩＣに設け、
当該複数のＩＣ間でシリアルデータの転送を行ってもよ
い。また、受信装置２３を複数のプリント回路板に設
け、当該複数のプリント回路板間でシリアルデータの転
送を行ってもよい。また、受信装置２３をＩＣ内に複数
設け、当該ＩＣ内の受信装置間でシリアルデータの転送
を行ってもよい。また、上記実施の形態は本発明の例示
であり、本発明は上記実施の形態に限定されない。
【００８２】
【発明の効果】以上に説明したように、本発明によれ
ば、クロック信号の位相とデータの位相とを規定せずに
データの受信が可能な受信装置と、この受信装置の受信
データを記録媒体に記録する記録装置とを提供すること
ができる。
【図面の簡単な説明】
【図１】本発明に係る受信装置を有するデータ記録シス
テムの実施の形態を示す概略的な構成図である。
【図２】図１中の受信装置を示す概略的なブロック構成
図である。
【図３】図２中の生成回路を例示する概略的な構成図で
ある。
【図４】図３の生成回路の動作を示す概略的なタイムチ
ャートである。
【図５】図３の生成回路における各種データの論理値を
例示する説明図である。
【図６】図２中の検出回路の動作を示す概略的な状態遷
移図である。
【図７】従来のデータ記録システムを例示する概略的な
構成図である。
【符号の説明】
１1 〜１n-1 ，５…遅延素子、１Ｃ，１Ｄ，２Ｃ，２
Ｄ，６Ｄ，７Ｄ…伝送線路、２1 〜２n …第１のラッチ
回路、３1 〜３n-1 …比較器、４1 〜４n-1 …第２のラ
ッチ回路、１０，２０，３０，６０，７０，８０…記録
装置、１１，６１…水晶発振器、１２，１６，１７，２
１，２２，３１，３２，６２，６６，７１，７６，８
１，８６…増幅回路、１３，６３…データプロセッサ、
１４，２４，３４，６４，７４，８４…データイコライ
ザ、１５，２５，３５，６５，７５，８５…書込装置、
１９，２９，３９，６９，７９，８９…記録媒体、２
３，３３…受信装置、２６，３６…第１の増幅回路、２
７，３７…第２の増幅回路、７２，８２…ＰＬＬ回路、
７３，８３…Ｄ型フリップフロップ（ＤＦＦ）、９０，
１００…データ記録システム、２３１…生成回路、２３
２…選択回路、２３３…検出回路、２３４…遅延回路、
２３５…リセット回路、Ｂ（１）〜Ｂ（ｎ）…ラッチデ
ータ、Ｃ（１）〜Ｃ（ｎ−１），Ｄ（１）〜Ｄ（ｎ−
１）…比較データ、ＣＫ…基準クロック信号、ＣＬＫ，
ＣＬＫＤ…クロック信号、ＤＴ，ＤＴＡ…シリアルデー
タ、ＥＮ…イネーブル信号、ＲＳＴ…リセット信号、Ｓ
Ｌ…設定信号、Ｔ１６，Ｔ１７，Ｔ６６，Ｔ７６，Ｔ８
６…出力端子、Ｔ２１，Ｔ３１…第１の入力端子、Ｔ２
２，Ｔ３２…第２の入力端子、Ｔ２６，Ｔ３６…第１の
出力端子、Ｔ２７，Ｔ３７…第２の出力端子、Ｔ７１，
Ｔ８１…入力端子。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】クロック信号と前記クロック信号に同期し
    たデータとが供給され、前記データを順次遅延させてＭ
    個（Ｍは４以上の整数）の遅延データを生成し、前記Ｍ
    個の遅延データを前記クロック信号により同時または実
    質的に同時にラッチしてＭ個のラッチデータを生成する
    生成回路と、 前記Ｍ個のラッチデータのうち、前記遅延データが一定
    である区間の中央または略中央でラッチされたラッチデ
    ータを選択する選択回路とを有する受信装置。
  2. 【請求項２】検出回路をさらに有し、 前記生成回路は、前記Ｍ個のラッチデータについて、対
    応する遅延データの遅延の順が隣接するラッチデータ同
    士を比較し、 前記検出回路は、前記生成回路での比較結果に基づき、
    前記Ｍ個の遅延データの遅延時間のうち、前記遅延デー
    タが一定である区間の中央または略中央でラッチされる
    遅延時間もしくはこの遅延時間に対応する値を検出し、 前記選択回路は、前記Ｍ個のラッチデータのうち、前記
    検出回路が検出した遅延時間もしくは前記値に対応する
    遅延時間でラッチされたラッチデータを選択する請求項
    １記載の受信装置。
  3. 【請求項３】前記生成回路は、 前記データを順次遅延させて前記Ｍ個の遅延データを生
    成するＭ個の遅延素子と、 前記Ｍ個の遅延データを前記クロック信号に基づいてラ
    ッチして前記Ｍ個のラッチデータを生成する第１のラッ
    チ回路と、 前記第１のラッチ回路で生成された前記Ｍ個のラッチデ
    ータについて、対応する遅延データの遅延の順が隣接す
    るラッチデータ同士を比較する比較器とを有し、 前記検出回路は、前記Ｍ個のラッチデータに対して遅延
    時間の大きさの順に予め順位付けを行い、前記比較器の
    出力データに基づき、前記Ｍ個の順位のうち前記中央ま
    たは略中央でラッチされる遅延時間に対応する順位を前
    記値として検出する請求項２記載の受信装置。
  4. 【請求項４】前記生成回路は、前記比較器の出力データ
    を前記クロック信号に基づいてラッチする第２のラッチ
    回路をさらに有し、 前記検出回路は、前記第２のラッチ回路の出力データに
    基づき、前記順位を検出する請求項３記載の受信装置。
  5. 【請求項５】前記生成回路は、前記第１のラッチ回路に
    供給される前記クロック信号を遅延させて前記第２のラ
    ッチ回路に供給する遅延素子をさらに有し、 当該遅延素子の遅延時間は、前記第１のラッチ回路の遅
    延時間と前記比較器の遅延時間とを加算した加算値以上
    であって当該加算値と同一または略同一の値である請求
    項４記載の受信装置。
  6. 【請求項６】リセット信号を生成するリセット回路と、 前記リセット信号を遅延させたイネーブル信号を生成す
    る遅延回路と をさらに有し、 前記検出回路は、前記イネーブル信号に基づき、前記中
    央または略中央でラッチされる遅延時間もしくはこの遅
    延時間に対応する値の検出動作を開始する請求項２記載
    の受信装置。
  7. 【請求項７】リセット信号を生成するリセット回路と、 前記リセット信号を遅延させたイネーブル信号を生成す
    る遅延回路とをさらに有し、 前記検出回路は、前記イネーブル信号に基づき、前記順
    位の検出動作を開始し、 前記第１のラッチ回路は、前記リセット信号によりリセ
    ットされる請求項３記載の受信装置。
  8. 【請求項８】リセット信号を生成するリセット回路と、 前記リセット信号を遅延させたイネーブル信号を生成す
    る遅延回路とをさらに有し、 前記検出回路は、前記イネーブル信号に基づき、前記順
    位の検出動作を開始し、 前記第１および第２のラッチ回路は、前記リセット信号
    によりリセットされる請求項４記載の受信装置。
  9. 【請求項９】前記遅延回路は、前記リセット信号を、前
    記Ｍ個の遅延素子の各遅延時間の合計値と同一または略
    同一の時間だけ遅延させて前記イネーブル信号を生成す
    る請求項６記載の受信装置。
  10. 【請求項１０】前記Ｍ個の遅延素子の各遅延時間は、前
    記同期したデータの最短周期の１／３倍以下であり、 前記Ｍ個の遅延素子の各遅延時間の合計値は、前記最短
    周期の１倍以上であり、前記最短周期の２倍以下または
    略２倍以下であり、 前記クロック信号の周期は、前記最短周期と等しい請求
    項１記載の受信装置。
  11. 【請求項１１】クロック信号と前記クロック信号に同期
    したデータとが供給され、前記データを順次遅延させて
    Ｍ個（Ｍは４以上の整数）の遅延データを生成し、前記
    Ｍ個の遅延データを前記クロック信号により同時または
    実質的に同時にラッチしてＭ個のラッチデータを生成す
    る生成回路と、 前記Ｍ個のラッチデータのうち、前記遅延データが一定
    である区間の中央または略中央でラッチされたラッチデ
    ータを選択する選択回路と、 前記選択回路で選択されたラッチデータを記録媒体に書
    き込む書込装置とを有する記録装置。
  12. 【請求項１２】検出回路をさらに有し、 前記生成回路は、前記Ｍ個のラッチデータについて、対
    応する遅延データの遅延の順が隣接するラッチデータ同
    士を比較し、 前記検出回路は、前記生成回路での比較結果に基づき、
    前記Ｍ個の遅延データの遅延時間のうち、前記遅延デー
    タが一定である区間の中央または略中央でラッチされる
    遅延時間もしくはこの遅延時間に対応する値を検出し、 前記選択回路は、前記Ｍ個のラッチデータのうち、前記
    検出回路が検出した遅延時間もしくは前記値に対応する
    遅延時間でラッチされたラッチデータを選択する請求項
    １１記載の記録装置。
  13. 【請求項１３】前記生成回路は、前記データを順次遅延
    させて前記Ｍ個の遅延データを生成するＭ個の遅延素子
    と、 前記Ｍ個の遅延データを前記クロック信号に基づいてラ
    ッチして前記Ｍ個のラッチデータを生成する第１のラッ
    チ回路と、 前記第１のラッチ回路で生成された前記Ｍ個のラッチデ
    ータについて、対応する遅延データの遅延の順が隣接す
    るラッチデータ同士を比較する比較器とを有し、 前記検出回路は、前記Ｍ個のラッチデータに対して遅延
    時間の大きさの順に予め順位付けを行い、前記比較器の
    出力データに基づき、前記Ｍ個の順位のうち前記中央ま
    たは略中央でラッチされる遅延時間に対応する順位を前
    記値として検出する請求項１２記載の記録装置。
  14. 【請求項１４】前記生成回路は、前記比較器の出力デー
    タを前記クロック信号に基づいてラッチする第２のラッ
    チ回路をさらに有し、 前記検出回路は、前記第２のラッチ回路の出力データに
    基づき、前記順位を検出する請求項１３記載の記録装
    置。
  15. 【請求項１５】前記生成回路は、前記第１のラッチ回路
    に供給される前記クロック信号を遅延させて前記第２の
    ラッチ回路に供給する遅延素子をさらに有し、 当該遅延素子の遅延時間は、前記第１のラッチ回路の遅
    延時間と前記比較器の遅延時間とを加算した加算値以上
    であって当該加算値と同一または略同一の値である請求
    項１４記載の記録装置。
  16. 【請求項１６】リセット信号を生成するリセット回路
    と、 前記リセット信号を遅延させたイネーブル信号を生成す
    る遅延回路とをさらに有し、 前記検出回路は、前記イネーブル信号に基づき、前記中
    央または略中央でラッチされる遅延時間もしくはこの遅
    延時間に対応する値の検出動作を開始する請求項１２記
    載の記録装置。
  17. 【請求項１７】リセット信号を生成するリセット回路
    と、 前記リセット信号を遅延させたイネーブル信号を生成す
    る遅延回路とをさらに有し、 前記検出回路は、前記イネーブル信号に基づき、前記順
    位の検出動作を開始し、 前記第１のラッチ回路は、前記リセット信号によりリセ
    ットされる請求項１３記載の記録装置。
  18. 【請求項１８】リセット信号を生成するリセット回路
    と、 前記リセット信号を遅延させたイネーブル信号を生成す
    る遅延回路とをさらに有し、 前記検出回路は、前記イネーブル信号に基づき、前記順
    位の検出動作を開始し、 前記第１および第２のラッチ回路は、前記リセット信号
    によりリセットされる請求項１４記載の記録装置。
  19. 【請求項１９】前記遅延回路は、前記リセット信号を、
    前記Ｍ個の遅延素子の各遅延時間の合計値と同一または
    略同一の時間だけ遅延させて前記イネーブル信号を生成
    する請求項１６記載の記録装置。
  20. 【請求項２０】前記Ｍ個の遅延素子の各遅延時間は、前
    記同期したデータの最短周期の１／３倍以下であり、 前記Ｍ個の遅延素子の各遅延時間の合計値は、前記最短
    周期の１倍以上であり、前記最短周期の２倍以下または
    略２倍以下であり、 前記クロック信号の周期は、前記最短周期と等しい請求
    項１１記載の記録装置。
  21. 【請求項２１】前記データが供給される第１の入力端子
    と、 前記選択回路により選択されたラッチデータを増幅して
    出力する第１の増幅回路と、 前記第１の増幅回路から出力された前記ラッチデータが
    供給される第１の出力端子と、 前記クロック信号が供給される第２の入力端子と、 前記クロック信号を増幅して出力する第２の増幅回路
    と、 前記第２の増幅回路から出力された前記クロック信号が
    供給される第２の出力端子とをさらに有する請求項１１
    記載の記録装置。
  22. 【請求項２２】前記選択回路により選択されたラッチデ
    ータを波形整形して出力するイコライザをさらに有し、 前記書込装置は、前記イコライザから出力された前記ラ
    ッチデータを前記記録媒体に書き込む請求項１１記載の
    記録装置。
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