KR100753246B1 - 수신장치와 방법, 기록장치와 방법 및 데이터 기록시스템 - Google Patents

수신장치와 방법, 기록장치와 방법 및 데이터 기록시스템 Download PDF

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Abstract

소정의 클럭신호에 의해 동기가 된 데이터를 수신하는 수신회로와, 희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와, 각 주기내에서 실제적으로 바로 전후에 검출된 값들의 수신 데이터에 대해서 그 값의 최소한의 변화를 가지는 수신 데이터를 검출된 값들을 가지는 수신 데이터로부터 선택하고 그 수신된 데이터의 값을 출력하는 선택회로를 포함하는 수신장치.

Description

수신장치와 방법, 기록장치와 방법 및 데이터 기록시스템{Receiving apparatus and method of same, recording apparatus and method of same, and data recording system}
도 1은 종래의 데이터 기록 시스템의 일예의 구성을 도시한 개략도이다.
도 2는 본 발명의 실시예에 따르는 수신장치를 포함하는 데이터 기록시스템의 구성을 도시한 개략도이다.
도 3은 도 2에 도시된 수신장치의 구성을 도시한 개략도이다.
도 4는 도 3에 도시된 생성회로의 일예의 구성을 도시한 개략도이다.
도 5는 도 4에 도시된 생성회로의 동작을 설명하는 개략시간도이다.
도 6은 도 4에 도시된 생성회로내의 여러 가지 데이터의 논리값들의 일예를 설명하기 위한 도면이다.
도 7은 도 3에 도시된 생성회로의 동작시에 상태천이를 설명하기 위한 개략도이다.
*도면의 주요부분에 대한 부호설명
11∼1n-1, 5. 지연회로 IC, 1D, 2C, 2D, 6D, 7D. 전송라인
21∼2n. 제 1래치회로 41∼4n-1. 제 2래치회로
10, 20, 30, 60, 70, 80. 기록장치 11, 61. 수정발진기
12, 16, 17, 21, 22, 31, 32, 62, 66, 71, 76, 81, 86. 증폭회로
13, 63. 데이터 프로세서
14, 24, 34, 64, 74, 84. 데이터 등화기
15, 25, 35, 65, 75, 85. 기입장치
19, 29,39, 69, 79, 89. 기록매체 23, 33. 수신장치
26, 36. 제 1증폭회로 27, 37. 제 2증폭회로
72, 82. PLL회로 73, 83. D형플립플롭
90, 100. 데이터 기록시스템 231. 생성회로
232. 선택회로 233. 검출회로
234. 지연회로 235. 리셋회로
본 발명은 데이터를 수신하는 수신장치와 방법, 기록매체상에 입력데이터를 기록하는 기록장치와 방법 및 데이터 기록시스템에 관한 것이다.
다수의 광디스크 드라이브 또는 다른 기록장치들은 가끔 데이터의 전송을 위해 접속되거나 또는 다수의 기록장치들이 데이터를 동시에 기록하기 위해서 때때로 사용된다. 이러한 경우에 있어서 종래의 방법을 도 1을 참조하면서 설명한다.
도 1은 종래 기술의 데이터 기록시스템의 일예의 구성을 도시한 개략도이다.
이러한 데이터 기록시스템(90)은 기록장치(60 - 80)로 구성된다. 기록장 치들(60, 70)은 전송라인(6D)에 의해 서로 접속되어 있으며, 기록장치들(70, 80)은 전송라인(7D)에 의해 서로 접속되어 있다.
기록장치들(70, 80)은 PLL(phase lock loop)회로(72, 82)에 의해 전송라인(6D, 7D)으로부터 클럭신호(CLK)를 재생시키며 이러한 클럭신호(CLK)를 이용하여 데이터를 수신한다.
기록장치(60)는 수정발진기(61), 증폭기(62, 66), 데이터 프로세서(63), 데이터 등화기(equalizer)(64) 및 기입장치(65)로 구성된다.
수정발진기(61)와 증폭기(62)는 기준클럭신호(CK)를 발생시키는 클럭신호 생성회로로 구성되며 그 기준클럭신호를 데이터 프로세서(63)에 공급한다.
데이터 프로세서(63)는 기준클럭신호(CK)에 의거하여 직렬데이터(DT)와 클럭신호(CLK)를 생성한다.
데이터 등화기(64)는 클럭신호(CLK)에 근거하여 직렬데이터(DT)를 등화하여 그것을 기입장치(65)로 출력한다.
기입장치(65)는 데이터 등화기(64)로부터 공급된 직렬데이터를 기록매체(69)상에 기입한다. 예를 들면, 기입장치(65)는 광디스크 드라이브가 되며 기록매체(69)는 광디스크이다.
증폭기(66)는 데이터 프로세서(63)로부터 공급된 직렬데이터(DT)를 증폭시키고 그것을 출력단자(T66)로 출력한다.
기록장치(60)의 출력단자(T66)와 기록장치(70)의 입력단자(T71)는 서로 전송라인(6D)에 의해 접속되어 있다.
기록장치(70)는 증폭기(71, 76)와, PLL회로(72)와, D형플립플롭(DFF : 73) 과, 데이터 등화기(74) 및 기입장치(75)로 구성된다.
증폭기(71)는 입력단자(T71)로부터 공급된 직렬데이터를 증폭하여 직렬데이터(DTA)를 생성하고 그 직렬데이터(DTA)를 PLL회로(72)와 DFF(73)의 데이터 입력단자로 공급한다.
PLL회로(72)는 직렬데이터(DTA)에 근거하여 클럭신호(CLK)를 발생시키며 그 클럭신호(CLK)를 DFF(73)의 클럭입력단자와 데이터 등화기(74)로 공급한다.
DFF(73)는 클럭신호(CLK)에 근거하여 직렬데이터(DTA)를 래치하며 그 래치된 데이터를 데이터 등화기(74)에 직렬데이터(DT)로 공급한다.
데이터 등화기(74)는 클럭신호(CLK)에 근거하여 직렬데이터(DT)를 등화하며(eualizes) 그것을 기입장치(75)로 출력한다.
기입장치(75)는 데이터 등화기(74)로부터 공급된 직렬데이터를 기록매체(79)위에 기입한다. 예를 들면, 기입장치(75)는 광디스크 드라이브가 되며 기록매체(79)는 광디스크이다.
증폭기(76)는 DFF(73)로부터 공급된 직렬데이터(DT)를 증폭시키고 그것을 출력단자(T76)로 출력한다.
기록장치(70)의 출력단자(T76)와 기록장치(80)의 입력단자(T81)는 서로 전송라인(7D)에 의해 접속되어 있다.
기록장치(80)는 증폭기(81, 86)와, PLL회로(82)와, D형플립플롭(DFF : 83)과, 데이터 등화기(84) 및 기입장치(85)로 구성된다.
기록장치(80)의 기입장치(85)는 기록매체(89)위에 데이터를 기입한다. 예를 들면, 기입장치(85)는 광디스크 드라이브가 되며 기록매체(99)는 광디스크이다.
기록장치(80)의 증폭기(81, 86), PLL회로(82), D형플립플롭(DFF : 83), 데이터 등화기(84)와 기입장치(85)는 기록장치(70)의 증폭기(71, 76), PLL회로(72), D형플립플롭(DFF : 73), 데이터 등화기(74)와 기입장치(75)와 같이 동일한 구성을 가지므로, 동일한 구성을 가지는 이러한 부분들의 설명은 생략되었다.
본 발명에 의해 해결되는 문제를 요약하면, 기록장치(70)에서는, DFF(73)로부터 공급된 출력 데이터(DT)가 PLL회로(72)내에서 발생된 클럭신호(CLK)의 지터(jitter)에 의해 영향을 받는다.
기록장치(80)에서는, DFF(83)로부터 공급된 출력 데이터(DT)가 PLL회로(82)내에서 발생된 클럭신호(CLK)의 지터와 PLL회로(82)내에서 발생된 클럭신호(CLK)의 지터에 의해 영향을 받는다.
그러므로, 다른 기록장치들이 기록장치(80)의 출력단자(T86)에 접속될 때에, 지터의 누적 때문에 모든 기록매체상에 데이터 프로세서(63)에서 발생된 데이터(DT)를 정확하게 기록하는 것이 어렵게 된다.
한편, 클럭신호와 직렬데이터가 수신장치에 공급되어 PLL회로에 의해 발생되는 클럭신호의 지터를 방지하는 동기식 수신방법이 있다.
그러나, 이러한 종래의 동기식 수신방법에서는, 클럭신호와 데이터가 소정의 위상관계에 근거하여 정확하게 동기되어야 한다. 그러나, 실제로 외부로부터 실제로 입력된 데이터의 위상은 클럭신호로부터 자주 떨어져 있다. 게다가, 편차 의 양은 명확하지는 않다. 그러므로, 이러한 동기식 방법은 대부분의 경우에 적용될 수 없다.
본 발명의 목적은 데이터의 위상과 클럭의 위상이 오프세트 되어 있더라도 데이터를 적절하게 수신할 수 있는 수신장치와 방법을 제공하는 것이다.
본 발명의 다른 목적은 입력데이터의 위상과 클럭의 위상이 오프세트 되어 있더라도 기록매체상에 입력데이터를 적절하게 기록할 수 있는 기록장치와 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 입력데이터의 위상과 클럭의 위상이 오프세트 되어 있더라도 기록매체상에 입력데이터를 적절하게 기록할 수 있는 데이터 기록시스템을 제공하는 것이다.
본 발명의 제 1양태에 따르면, 소정의 클럭신호에 의해 동기가 된 데이터를 수신하는 수신회로와, 희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와, 각 주기내에서 실제적으로 바로 전후에 검출된 값들의 수신된 데이터에 대해서 그 값의 최소한의 변화를 가지는 수신된 데이터를 검출된 값들을 가지는 수신된 데이터로부터 선택하여 그 수신된 데이터의 값을 출력하는 선택회로로 구성되는 수신장치가 제공된다.
선택회로는 수신된 데이터중 다수의 비트들의 검출된 값들에 근거하여 동일한 값이 계속될 때에는 가장 긴 구간을 검출하고 상기 주기의 중앙부근의 상기 수 신된 데이터를 선택한다.
상기 데이터 검출회로는 상기 클럭신호의 주기의 1/2보다 더 짧은 소정의 각 구간에서 상기 클럭신호와 동기를 이루면서 수신된 데이터중 다수의 비트들의 값들을 검출한다.
상기 데이터 검출회로는 상기 수신된 데이터를 연속적으로 지연시켜 지연된 데이터중 M개의 비트들(M은 4 또는 그 이상의 정수)을 생성하고 지연된 데이터중 M 개의 비트들을 상기 클럭신호와 실제적으로 동시에 동기가 되도록 래치시켜 상기 수신된 데이터중 M 개의 비트들로 된 값을 검출하며, 상기 선택회로는 연속적으로 지연되고 검출된 값들을 가지는 상기 수신된 데이터의 M개의 비트들로부터 상기 값들이 동일한 범위의 중앙부근의 수신된 데이터를 선택한다.
즉, 데이터 검출회로는 상기 수신된 데이터중 M 개의 비트들로 된 상기 검출된 값들로부터 지연순서에 따라 인접한 데이터의 값들을 비교하는 비교회로로 구성되며, 상기 수신장치는 비교결과에 근거하여 상기 수신된 데이터의 값들이 지연시간들의 상기 범위에 대응하는 지연되고 수신된 데이터의 범위 또는 상기 수신된 데이터의 값들이 동일한 지연시간들의 범위를 검출하고 지연시간들의 상기 범위의 중앙부근의 지연시간 또는 상기 수신된 범위의 범위를 검출하는 중앙데이터 검출회로를 추가로 포함하며, 상기 선택회로는 연속적으로 지연되어 수신된 데이터중 상기 M 개의 비트들로부터 상기 검출된 중앙부근 지연시간에 대응하는 상기 래치된 데이터 또는 중앙부근의 수신된 데이터를 출력한다.
즉, 상기 데이터 검출회로는 상기 수신된 데이터를 연속적으로 지연하여 지 연된 데이터중 상기 M 개의 비트들을 발생시키는 M 개의 지연회로들과, 상기 클럭신호에 근거하여 지연된 데이터중 상기 M 개의 비트들을 래치시켜 래치된 데이터중 M 개의 비트들을 발생시키는 제 1래치회로로 구성되며, 상기 비교회로는 상기 제 1래치회로내에서 발생된 래치된 데이터중 상기 M 개의 비트들을 위해 대응하는 지연된 데이터의 지연순서에 따라 인접한 래치된 데이터를 비교한다.
또한, 상기 데이터 검출회로는 상기 클럭신호에 근거하여 상기 비교회로의 출력 데이터를 래치시키는 제 2래치회로를 추가로 포함하며, 상기 중앙데이터 검출회로는 상기 제 2래치회로의 출력 데이터에 근거하여 상기 중앙의 지연시간 또는 상기 중앙의 수신된 데이터를 검출한다.
게다가, 상기 데이터 검출회로는 상기 제 1래치회로에 공급되는 상기 클럭신호를 지연시키고 상기 제 2래치회로에 그것을 공급하며 상기 비교회로의 지연시간과 상기 제 1래치회로의 지연시간의 총 시간보다 더 긴 지연시간을 가지는 지연회로를 추가로 포함한다.
여기에서는, 지연회로들의 상기 M 개의 지연시간들의 각각은 상기 클럭신호의 주기의 1/3보다 크지 않으며, 지연회로들의 상기 M개의 지연시간들의 총 시간은 최소한 클럭신호의 주기와 동일하고 상기 클럭신호의 주기의 2배보다 실제적으로 크지 않거나 또는 크지 않다.
본 발명의 제 2양태에 따르면, 소정의 클럭신호에 의해 동기가 된 데이터를 수신하는 수신단계와, 희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들 을 상기 수신된 데이터로부터 검출하는 검출단계와, 각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 입력데이터를 검출된 값들을 가지는 입력데이터로부터 선택하는 선택단계로 구성되는 수신방법이 제공된다.
본 발명의 제 3양태에 따르면, 소정의 클럭신호에 의해 동기가 된 데이터를 입력으로서 수신하는 입력회로와, 희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와, 각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 입력데이터를 검출된 값들을 가지는 입력데이터로부터 선택하는 선택회로와, 상기 선택된 입력데이터를 기록매체위에 기입하는 기입회로로 구성된다.
상기 기록장치는 상기 데이터를 입력으로서 수신하는 제 1입력단자와, 상기 선택회로에 의해 선택된 상기 래치된 데이터를 증폭하고 출력하는 제 1증폭기와, 상기 제 1증폭기로부터 출력된 상기 래치된 데이터를 입력으로서 수신하는 제 1출력단자과, 상기 클럭신호를 수신하는 제 2입력단자와, 상기 클럭신호를 증폭시키고 출력하는 제 2증폭기와, 상기 제 2증폭기로부터 상기 클럭신호를 수신하는 제 2출력단자를 추가로 포함한다.
또한, 상기 기록장치는 상기 선택회로에 의해 선택된 상기 래치된 데이터를 등화하여(equalizing) 출력하는 등화기를 추가로 포함하며, 상기 기입회로는 상기 등화기로부터 출력된 상기 래치된 데이터를 기록매체위에 기입한다.
본 발명의 제 4양태에 따르는 기록방법에 따르면, 소정의 클럭신호에 의해 동기가 된 데이터를 입력으로서 수신하는 수신단계와, 희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 입력된 데이터중 최소한 3 비트들의 값들을, 상기 입력데이터를 위해 검출하는 데이터 검출단계와, 각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 입력데이터를 검출된 값들을 가지는 입력데이터를 선택하는 선택단계와, 상기 선택된 입력데이터를 기록매체위에 기록하는 기록단계로 구성되어 있다.
본 발명의 제 5양태에 따르면, 데이터 처리장치와 다수의 기록장치들을 가지는 데이터 기록시스템이 제공되며, 상기 데이터 처리장치는, 클럭신호를 발생시키는 발진기와, 상기 클럭신호와 동기가 되어 있는 직렬데이터를 발생시키는 데이터 처리회로와, 상기 클럭신호와 상기 직렬데이터를 전송하는 전송회로로 구성되며, 상기 기록장치들의 각각은, 상기 클럭신호와 상기 직렬데이터를 수신하는 수신회로와, 희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 직렬데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와, 각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 직렬데이터를 검출된 값들을 가지는 직렬데이터로부터 선택하는 선택회로와, 상기 선택된 직렬데이터를 기록매체위에 기입하는 기입회로로 구성된다.
다음에, 첨부된 도면을 참조해서 바람직한 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 수신장치를 포함하는 데이터 기록시스템의 구성을 나타내는 개략도이다.
이 데이터 기록시스템(100)은 기록장치(10 ∼ 30)로 이루어져 있다. 기록장치(10 및 20)는 전송라인(1C 및 1D)에 의해 서로 접속되는 반면에, 기록장치(20 및 30)는 전송라인(2C 및 2D)에 의해 서로 접속된다.
기록장치(10)
기록장치(10)는 수정발진기(11), 증폭기(12, 16 및 17), 데이터 프로세서(13), 데이터 등화기(14) 및 기입장치(15)로 이루어져 있다.
수정발진기(11)와 증폭기(12)는 기준 클럭신호(CK)를 생성하는 클럭신호 생성회로를 포함하고 그 기준 클럭신호(CK)를 데이터 프로세서(13)에 공급한다.
데이터 프로세서(13)는 기준 클럭신호(CK)에 의거해 시리얼데이터(DT) 및 클럭신호(CLK)를 생성한다.
데이터 등화기(14)는 클럭신호에 의거해 시리얼데이터(DT)를 등화하고 그것을 기입장치(15)에 출력한다.
기입장치(15)는 데이터 등화기(14)로부터 제공된 시리얼데이터를 기록매체(19)에 기입한다. 예를 들어, 기입장치(15)는 광디스크 드라이브이며 기록매체(19)는 광디스크이다.
증폭기(16)는 데이터 프로세서(13)에서 시리얼데이터(DT)를 증폭하고 그것을 출력단자(T16)에 출력한다.
기록장치(10)의 출력단자(T16) 및 기록장치(20)의 입력단자(T21)는 전송라인(1D)에 의해 서로 접속된다.
증폭기(17)는 데이터 프로세서(13)에서의 클럭신호(CLK)를 증폭하고 그것을 출력단자(T17)에 출력한다.
기록장치(10)의 출력단자(T17)와 기록장치(20)의 입력단자(T22)는 전송라인(1C)에 의해 서로 접속된다.
기록장치(20)
삭제
기록장치(20)는 증폭기(21, 22, 26 및 27), 수신장치(23), 데이터등화기(24) 및 기입장치(25)로 이루어져 있다.
증폭기(21)는 제 1입력단자(T21)로부터의 시리얼데이터를 증폭하여 시리얼데이터(DTA)를 생성하고 그 시리얼데이터(DTA)를 수신장치(23)에 공급한다.
증폭기(22)는 제 2입력단자(T22)에서 클럭신호(CLK)를 증폭하고 그것을 수신장치(23)에 공급한다.
수신장치(23)는 증폭기(21)로부터의 시리얼데이터(DTA)와 증폭기(22)로부터의 클럭신호(CLK)에 의거한 데이터 프로세서(13)에 의해 생성된 시리얼데이터(DT)를 재생하고 그 시리얼데이터(DT)를 데이터 등화기(24)에 공급한다.
데이터 등화기(24)는 증폭기(22)로부터의 클럭신호(CLK)를 이용하여 수신장치(23)로부터 시리얼데이터(DT)를 등화하고 그 등화된 시리얼데이터(DT)를 기입장치(25)에 출력한다.
기입장치(25)는 데이터 등화기(24)에서 제공된 시리얼데이터를 기록매체(29)에 기록한다. 예를 들면, 기입장치(24)는 광디스크 드라이브이며 기록매체(29)는 광디스크이다.
제 1증폭기(26)는 수신장치(23)로부터의 시리얼데이터(DT)를 증폭하고 그 것을 제 1출력장치(T26)에 출력한다.
기록장치(20)의 제 1출력단자(T26) 및 기록장치(30)의 제 1입력단자(T31)는 전송라인(2D)에 의해 서로 접속된다.
제 2증폭기(27)는 증폭기(22)로부터 클럭신호(CLK)를 증폭하고 그것을 제 2출력단자(T27)에 출력한다.
기록장치(20)의 제 2출력단자(27) 및 기록장치(30)의 제 2입력단자(T32)는 전송라인(2C)에 의해 서로 접속된다.
기록장치(30)
기록장치(30)는 증폭기(31, 32, 36 및 37), 수신장치(33), 데이터 등화기(34) 및 기입장치(35)로 이루어진다.
기록장치(30)의 기입장치(35)는 기록매체(39)에 데이터를 기록한다. 예를 들면, 기입장치(35)는 광디스크 드라이브이며 기록매체(99)는 광디스크이다.
증폭기(31, 32, 36 및 37), 수신장치(33), 데이터 등화기(34) 및 기입장치(35)는 증폭기(21, 22, 26 및 27), 수신장치(23), 데이터 등화기(24) 및 기입장치(25)와 동일한 구성을 가지므로, 이들 구성부분에 대한 설명은 생략한다.
수신장치(23)
도 3은 도 1에 나타낸 기록장치의 수신장치(23)의 구성을 나타내는 개략도이다.
이 수신장치(23)는 생성회로(231)와, 선택회로(232)와, 검출회로(233)와, 지연회로(234) 및 리셋회로(235)로 이루어져 있다.
생성회로(231)는 시리얼데이터(DTA) 및 클럭신호(CLK)를 수신하고 래치데이터(B(1) ∼ B(n))와 비교데이터(D(1) ∼ D(n-1))를 생성한다.
래치데이터(B(1) ∼ B(n))는 시리얼데이터를 소정 시간간격으로 순차 지연으로 생성된 지연데이터를, 클럭신호(CLK)에 의해 동시에 또는 실질적으로 동시에 래치하여 얻은 데이터이다.
비교데이터(D(1) ∼ D(n-1))는 래치데이터(B(1) ∼ B(n))의 인접한 래치데이터를 비교한 결과를 나타내는 데이터이다.
검출회로(233)는 비교데이터(D(1) ∼ D(n-1))에 의거해 래치데이터(B(1) ∼ B(n))로부터 래치데이터(B(1) ∼ B(n))의 지연시간에서 데이터를 수신하는데 가장 적절한 지연시간 또는 지연시간에 대응하는 값을 검출하고 그 검출한 지연시간 또는 값을 나타내는 세트신호(SL)를 생성한다.
선택회로(232)는 지연시간에 대응하는 지연시간 또는 래치회로(B(1) ∼ B(n))에서 검출회로(233)에 의해 검출된 상기 값에 대응하는 지연시간에 래치된 래치데이터를 선택하고 그것을 데이터(DT)로서 출력한다.
리셋회로(235)는 리셋신호(RST)를 생성하고 그것을 생성회로(231) 및 지연회로(234)에 공급한다.
생성회로(231)는 리셋신호(RST)에 의해 리셋된다. 리셋은 시리얼데이터가 생성회로(231)에 공급되기 직전에 실행되는 것이 바람직하다.
지연회로(234)는 소정의 지연시간(Td)만큼 리셋신호(RST)를 지연하여 인에이블신호(enable signal: EN)를 생성한다. 이 지연시간(Td)은 생성회로(231)에 있어서 시리얼데이터(DTA)에서 래치데이터((B1) ∼ B(n)) 및/또는 비교데이터((D1) ∼ D(n-1))을 생성하는데 충분한 시간이다. 지연회로(234)는 예를 들어 충방전의 시정수를 이용하는 저항(R) 및 콘덴서(C)를 가지는 지연회로(234)로 구성될 수 있다.
검출회로(233)는 인에이블신호(EN)에 의거해 데이터 수신에 가장 적합한 지연시간 또는 지연시간에 대응하는 값의 검출동작을 개시한다.
도 4는 도 3에 나타낸 생성회로(231)의 구성예의 개략도이다.
이 생성회로(231)는 지연회로(11 ∼ 1n-1)와, 제 1래치회로(21 ∼ 2n), 비교회로(31 ∼ 3n-1), 제 2래치회로(41 ∼ 4n), 지연회로(5)로 이루어지며, 여기서 n은 5이상의 정수로 예를 들면 n은 11이된다.
예를 들면, 각각의 제 1래치회로(21 ∼ 2n)는 D형 플립플롭(DFF)으로 구성되며, 각각의 제 2래치회로(41 ∼ 4n-1)는 RS형 플립플롭(RSFF)으로 구성된다.
지연회로(11 ∼ 1n-1)는 직렬 접속되며 지연회로(11)에 입력된 시리얼데이터(DTA)를 순차적으로 지연하여 지연데이터 A(2) ∼ A(n)을 생성한다. 예를 들면, 각각의 지연회로(11 ∼ 1n-1)는 버퍼로 구성된다.
지연회로(11 ∼ 1n-1)에서 출력된 지연데이터 A(2) ∼ A(n)은 제 1래치회로(21 ∼ 2n)의 데이터 입력단자에 공급된다. 또한, 지연회로(11)의 입력데이터 A(2)는 제 1래치회로(21)의 데이터 입력단자에 공급된다. 이와 같이 하여, 생성회로(231)는 지연데이터 A(2) ∼ A(n)(또는 지연데이터 A(1) ∼ A(n))을 포함하는 병렬 데이터(paraller data)를 생성한다.
또한, 지연데이터 A(1) ∼ A(n)의 괄호 내의 수치는 지연시간의 크기의 순서에 대응한다.
지연회로(11 ∼ 1n-1)의 각 지연시간은 클럭신호(CLK)의 주기의 1/3이하의 정의 값이다.
지연회로(11 ∼ 1n-1)의 지연시간의 총계치는 클럭신호(CLK)의 주기 이상이며 그 주기의 2배 이하 또는 약 2배 이하이다.
또, 그 총계치는 지연회로(234)의 지연시간(Td)과 동일하거나 거의 동일한 것이 바람직하다.
제 1래치회로(21 ∼ 2n)는 그들 클럭입력단자에서 클럭신호(CLK)를 수신하고 클럭신호(CLK)(예를 들면, 클럭신호(CLK)의 트레일링 에지(trailing edge)에 따라서 지연데이터 A(1) ∼ A(n)을 래치하여 래치데이터 B(1) ∼ B(n)을 생성한다.
또한, 제 1래치회로(21 ∼ 2n)는 래치데이터 B(1) ∼ B(n)의 2개의 인접한 래치데이터를 비교하여 비교데이터 C(1) ∼ C(n-1)를 생성한다.
비교회로(31 ∼ 3n-1)는 배타적 논리회로(EOR circuit)로 구성된다. 이 경우에, 각각의 비교회로(31 ∼ 3n-1)는 인접한 래치데이터가 일치할 때 논리값 0을 출력하고, 인접한 래치데이터가 일치하지 않을 때는 논리값 1을 출력한다.
제 2래치회로(41 ∼ 4n-1)는 그들 세트입력단자에서 비교데이터 C(1) ∼ C(n-1)를 수신하고 그들 클럭입려단자에서 클럭신호(CLKD)를 수신한다.
제 2래치회로(41 ∼ 4n-1)는 클럭신호(CLKD)에 대응하는 비교데이터 C(1) ∼ C(n-1)을 래치하여 비교데이터 C(1) ∼ C(n-1)로서 래치데이터를 출력한다.
제 2래치회로(41 ∼ 4n-1)는 예를 들면 RS플립플롭(RSFFs)으로 구성된다. 또한, 제 2래치회로(41 ∼ 4n-1)는 리셋회로(235)로부터의 리셋데이터(RST)에 의해 리셋된다.
제 2래치회로(41 ∼ 4n-1)는 시간 조정을 위해 지연회로(5)에서 소정 시간(Ta) 만큼 제 1래치회로(21 ∼ 2n-1)에 공급된 클럭신호(CLK)를 지연하여 생성된 클럭신호(CLKD)를 수신한다. 소정 시간(Ta)은 제 1래치회로(21)의 지연시간을 비교회로(31)의 지연시간을 가산하여 얻은 합계 이상이다.
도 5는 도 4에 나타낸 생성회로(231)의 동작을 설명하는 개략적인 타임차트이다.
생성회로(231)는 시리얼데이터(DTA) 및 클럭신호(CLK)를 수신한다.
생성회로(231)의 지연회로(11∼1n-1)는 시리얼데이터(DTA)를 순차적으로 지연하여 지연데이터 A(2) ∼ A(n)을 생성하고 그것을 제 1래치회로(21 ∼ 2n-1)에 공급한다. 또한, 도 5에 나타낸 예에서, n은 11이다.
도 6은 도 4에 나타낸 생성회로(213)에서 각종 데이터의 논리값의 예를 설명하기 위한 도면이다. 도 6에 있어서, N은 자연수로, 여기서 1≤N≤n이며 지연데이터의 지연순서에 대응한다. 또한, (N-1)의 값은 지연데이터 A(N)의 지연시간 에 대응한다.
N = 1, 2, 10 및 11일 때, 래치데이터 B(N) = 1이다.
N = 3 ∼ 9일 때, 래치데이터 B(N) = 0이다.
N = 2 및 9일 때, 비교데이터 C(N) 및 D(N) = 1이다.
N = 1, 3 ∼ 8 및 10일 때, 비교데이터 C(N) 및 D(N) = 0이다.
도 6에 있어서, 래치데이터 B(N)은 N=2와 N=3 사이에서 변화하고, 래치데이터 B(N)은 N=9와 N=10 사이에서 변화한다.
그러므로, 도 2에 나타낸 선택회로(232)는 N=5 ∼ 7에서 래치데이터 B(N)을 선택하는 것이 바람직하며, 래치데이터 B(6)를 선택하는 것이 더 바람직하다.
즉, 검출회로(233)는 N=5 ∼7을 나타내는 세트신호(SL)을 생성하는 것이 바람직하며, N=6을 나타내는 세트신호(SL)를 생성하는 것이 더 바람직하다.
선택회로(232)는 세트신호(SL)에 따라서 지연데이터가 일정한 구간의 중앙 또는 거의 중앙에서 래치된 래치데이터를 선택할 수 있고, 수신장치(23)는 시리얼데이터(DT)를 확실히 수신할 수 있다.
도 7은 도 3에 나타낸 검출회로(233)의 동작을 설명하기 위한 상태 천이도이다. 이 검출회로(233)는 예를 들면 마이크로컴퓨터로 구성된다.
검출회로(233)는 인에이블신호(EN)에 따라서 "초기화" 상태로 들어간다.
검출회로(233)는 "초기화" 상태에서 변수 Cnt = 1과 변수 Num1 = 1로 설정하여 "0 검출" 상태로 변경한다.
"0 검출" 상태에서 변수 Cnt는 Max가 아니며 비교데이터 D(Cnt)가 0일 때, 검출회로(233)는 변수 Pos를 Cnt로, 변수 Cnt0를 1로 세트하고, 변수 Cnt를 1만큼 합계하여, "1 검출" 상태로 변경한다. 변수 Cnt0은 비교데이터의 논리값 0의 숫자에 대응한다. 변수 Pos는 논리값 0의 검출위치에 대응한다.
변수 Cnt가 "0 검출" 상태에서 MAX이면, 검출회로(233)는 "종료" 상태로 변경한다. 또한, MAX는 n이다.
"0 검출" 상태에서 비교데이터 D(Cnt)가 0아니고 변수 Cnt가 MAX가 아닐 때, 검출회로(233)는 변수 Cnt를 1만큼 증가시킨다.
"1 검출" 상태에서 변수 Cnt가 MAX이면, 검출회로(233)는 "종료" 상태로 변경한다. 또한, MAX는 n이다.
"1 검출" 상태에서 변수 Cnt가 MAX아니고 비교데이터 D(Cnt)가 1일 때, 검출회로(233)는 변수 Num을 Cnt0로 세트하고, 변수 Cnt를 1만큼 합산하고, "비교" 상태로 변경한다. 변수 Num은 비교데이터 D(Cnt)가 논리값 1로 될 때까지 비교데이터 D(Cnt)의 논리값 0의 개수를 일시적으로 기억한다.
"1 검출" 상태에서 비교데이터 D(Cnt)가 1이 아니며 변수 Cnt가 MAX가 아닐 때 검출회로(233)는 변수 Cnt를 1만큼 증가시키고 변수 Cnt0를 1만큼 증가시킨다.
"비교" 상태에서 변수 Num≤Numl일 때, 검출회로(233)는 "0 검출" 상태로 변경한다.
"비교" 상태에서 변수 Num＞Numl일 때, 검출회로(233)는 변수 Numl을 Num으로 세트하고, 변수 Pos1을 Pos로 세트하여, "0 검출" 상태로 변경시킨다.
여기서, 논리값 0의 개수를 나타내는 변수 Num이 이제까지 가장 크면, 검출 회로(233)는 변수 Num의 값을 변수 Num1로 세트하고, 논리값 0이 개시하는 위치(순서)를 변수 Pos1로 세트한다.
"종료" 상태에서 검출회로(233)는 Pos1 + (Num)/2를 연산하여 지연시간이 지연데이터 A(1) ∼ A(n)의 지연시간에서 일정한 구간의 중앙 또는 거의 중앙에서 배치된 지연시간에 대응하는 순서(중심위치)를 검출한다.
예를 들면, "종료" 상태에서 변수 Pos1이 3이고 변수 Num1이 6이면, 중앙 위치는 6(= 3+6/2)이 된다. 이 경우에, 검출회로(233)는 지연데이터의 그 지연시간이 데이터의 수신에 가장 적합한 지연시간인 것을 검출한다.
그리고, 검출회로(233)는 검출된 중앙위치(N=6)를 나타내는 세트신호(SL)를 선택회로(232)에 출력한다.
상기 기술된 수신장치(23)는 클럭신호(CLK)와 클럭신호(CLK)에 동기한 데이터(DT)에 의거해 클럭신호(CLK)와 데이터(DT)간의 위상관계를 규제하는 일 없이 확실히 데이터(DT)를 수신할 수 있다.
예를 들면, 복수의 수신장치가 접속되면, 수신장치간에 클럭신호와 시리얼데이터의 위상관계를 엄격히 규제할 필요가 없으므로, 전송로의 길이 및 수신장치내의 집적회로(IC)의 지연시간에 관계없이 고속으로 시리얼데이터를 전송할 수 있다.
또한, 시리얼데이터의 전송을 위해 PLL회로가 없는 구성으로 실현될 수 있다. 결과적으로, 전송시 PLL회로에서 생성된 지터의 누적이 방지될 수 있다.
또한, 본 발명에 따른 데이터 기록장치(20)에 있어서, 상기 동작은 모든 클럭마다 값으로 변경하는 데이터에 바람직하게 적용된다. 즉, 데이터의 값이 2주 기이상동안 변경하지 않을 때 이전에 검출된 지연시간의 데이터를 선택해서 출력하고 매주기마다 변경되므로서 처리하는데 적합한 것으로 여겨지는 데이터가 입력될 때만 지연시간을 검출하는 처리를 실행하는 것이 바람직하다.
또한, 지연시간을 측정하는 처리는 매주기마다 실행되고 특정 시간주기에 선택적으로 수행될 수 있다. 이 경우에, 특정 시간주기에 선택된 지연시간은 다른 시간주기에 선택되어 사용될 수 있다.
리셋회로(235)로부터의 리셋신호와 지연회로(234)로부터의 엔에이블신호등은 이러한 처리의 유형에 따라서 적절하게 생성될 수 있다.
수신장치(23)는 복수의 IC중에서 시리얼데이터를 전송하기 위한 복수의 집적회로(IC)에 설치될 수 있다.
또한, 수신장치(23)는 복수의 인쇄회로기판 중 시리얼데이터를 전송하기 위한 복수의 회로기판에 설치될 수 있다.
또한, 복수의 수신장치(23)는 IC내의 복수의 수신장치(23) 중 시리얼데이터를 전송하기 위한 집적회로(IC)에 설치될 수 있다.
상기 기술된 바와 같이 본 발명에 따른 본 발명의 효과를 요약하면, 클럭신호의 위상과 데이터의 위상이 오프셋일 때 조차도 데이터를 적절하게 수신할 수 있는 수신장치 및 방법을 제공할 수 있다.
또한, 입력데이터의 위상 및 클럭신호의 위상이 오프셋일 때 조차도 기록매체에 입력데이터를 적절하게 기록할 수 있는 기록장치 및 방법을 제공할 수 있다.
본 발명은 설명을 목적으로 선택된 구체적인 실시예를 참조해서 기술되었지만, 본 발명의 기본 개념과 범위에서 벗어나지 않는 한 해당 분야의 숙련된자들에 의해 다양한 변경이 이루어질 수 있는 것은 분명하다.
본 공개는 2000년 3월 24일자로 출원된 일본특허출원번호 2000-88499에 포함된 주제에 관계하며, 그 공개는 그 전체를 참조해서 여기에 내포된다.

Claims (27)

  1. 수신장치에 있어서,
    소정의 클럭신호에 의해 동기가 된 데이터를 수신하는 수신회로와,
    희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와,
    수신된 데이터중 다수의 비트들의 검출된 값들에 근거하여 동일한 값이 계속될 때에는 가장 긴 구간을 검출하고, 상기 구간의 중앙 부근의 수신된 데이터를 선택하고, 수신된 데이터의 값을 출력하는 선택회로로 구성된 수신장치.
  2. 제 1항에 있어서,
    상기 데이터 검출회로는 상기 클럭신호의 주기의 1/2보다 더 짧은 소정의 각 구간에서 상기 클럭신호와 동기를 이루면서 수신된 데이터중 다수의 비트들의 값들을 검출하는 수신장치.
  3. 제 2항에 있어서,
    상기 데이터 검출회로는 상기 수신된 데이터를 연속적으로 지연시켜 지연된 데이터중 M개의 비트들(M은 4 또는 그 이상의 정수)을 생성하고 지연된 데이터중 M 개의 비트들을 상기 클럭신호와 실제적으로 동시에 동기가 되도록 래치시켜 상기 수신된 데이터중 M 개의 비트들로 된 값을 검출하며,
    상기 선택회로는 연속적으로 지연되고 검출된 값들을 가지는 상기 수신된 데이터의 M개의 비트들로부터 상기 값들이 동일한 범위의 중앙부근의 수신된 데이터를 선택하며 상기 선택된 수신 데이터중 상기 래치된 데이터를 출력하는 수신장치.
  4. 제 1항에 있어서,
    상기 데이터 검출회로는 상기 수신된 데이터중 M 개의 비트들로 된 상기 검출된 값들로부터 지연순서에 따라 인접한 데이터의 값들을 비교하는 비교회로로 구성되며,
    상기 수신장치는 비교결과에 근거하여 상기 수신된 데이터의 값들이 지연시간들의 상기 범위에 대응하는 지연되고 수신된 데이터의 범위 또는 상기 수신된 데이터의 값들이 동일한 지연시간들의 범위를 검출하고 지연시간들의 상기 범위의 중앙부근의 지연시간 또는 상기 수신된 범위의 범위를 검출하는 중앙데이터 검출회로를 추가로 포함하며,
    상기 선택회로는 연속적으로 지연되어 수신된 데이터중 상기 M 개의 비트들로부터 상기 검출된 중앙부근 지연시간에 대응하는 상기 래치된 데이터 또는 중앙부근의 수신된 데이터를 출력하는 수신장치.
  5. 제 4항에 있어서,
    상기 데이터 검출회로는,
    상기 수신된 데이터를 연속적으로 지연하여 지연된 데이터중 상기 M 개의 비트들을 발생시키는 M 개의 지연회로들과,
    상기 클럭신호에 근거하여 지연된 데이터중 상기 M 개의 비트들을 래치시켜 래치된 데이터중 M 개의 비트들을 발생시키는 제 1래치회로로 구성되며,
    상기 비교회로는 상기 제 1래치회로내에서 발생된 래치된 데이터중 상기 M 개의 비트들을 위해 대응하는 지연된 데이터의 지연순서에 따라 인접한 래치된 데이터를 비교하는 수신장치.
  6. 제 5항에 있어서,
    상기 데이터 검출회로는 상기 클럭신호에 근거하여 상기 비교회로의 출력 데이터를 래치시키는 제 2래치회로를 추가로 포함하며,
    상기 중앙데이터 검출회로는 상기 제 2래치회로의 출력 데이터에 근거하여 상기 중앙의 지연시간 또는 상기 중앙의 수신된 데이터를 검출하는 수신장치.
  7. 제 6항에 있어서,
    상기 데이터 검출회로는 상기 제 1래치회로에 공급되는 상기 클럭신호를 지연시키고 상기 제 2래치회로에 그것을 공급하며 상기 비교회로의 지연시간과 상기 제 1래치회로의 지연시간의 총 시간보다 더 긴 지연시간을 가지는 지연회로를 추가로 포함하는 수신장치.
  8. 제 7항에 있어서,
    지연회로들의 상기 M 개의 지연시간들의 각각은 상기 클럭신호의 주기의 1/3보다 크지 않으며,
    지연회로들의 상기 M개의 지연시간들의 총 시간은 최소한 클럭신호의 주기와 동일하고 상기 클럭신호의 주기의 2배보다 크지 않은 것을 특징으로 하는 수신장치.
  9. 수신방법에 있어서,
    소정의 클럭신호에 의해 동기가 된 데이터를 수신하는 수신단계와,
    희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들을 상기 수신된 데이터로부터 검출하는 검출단계와,
    수신된 데이터중 다수의 비트들의 검출된 값들에 근거하여 동일한 값이 계속될 때에는 가장 긴 구간을 검출하는 구간검출단계와,
    상기 주기의 중앙부근의 상기 수신된 데이터를 선택하는 선택단계로 구성되는 수신방법.
  10. 제 9항에 있어서,
    상기 검출단계는 상기 클럭신호의 주기의 1/2보다 더 짧은 소정의 각 구간에서 상기 클럭신호와 동기를 이루면서 수신된 데이터중 다수의 비트들의 값들을 검 출하는 수신방법.
  11. 제 10항에 있어서,
    상기 검출단계는 상기 수신된 데이터를 연속적으로 지연시켜 지연된 데이터중 M개의 비트들(M은 4 또는 그 이상의 정수)을 생성하고 지연된 데이터중 M 개의 비트들을 상기 클럭신호와 실제적으로 동시에 동기가 되도록 래치시켜 상기 수신된 데이터중 M 개의 비트들로 된 값을 검출하며,
    상기 선택단계는 연속적으로 지연되고 검출된 값들을 가지는 상기 수신된 데이터의 M개의 비트들로부터 상기 값들이 동일한 범위의 중앙부근의 수신된 데이터를 선택하며,
    상기 데이터 출력단계는 상기 선택된 수신 데이터중 상기 래치된 데이터를 출력하는 수신방법.
  12. 기록장치에 있어서,
    소정의 클럭신호에 의해 동기가 된 데이터를 입력으로서 수신하는 입력회로와,
    희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 수신된 데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와,
    각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 입력데이터를 검출된 값들을 가지는 입력데이터로부터 선택하는 선택회로와,
    상기 선택된 입력데이터를 기록매체위에 기입하는 기입회로로 구성되는 기록장치.
  13. 제 12항에 있어서,
    상기 선택회로는 동일한 값이 계속될 때에 입력데이터의 검출된 값들로부터 가장 긴 구간을 검출하고, 상기 구간의 중앙 부근의 입력데이터를 선택하는 기록장치.
  14. 제 13항에 있어서,
    상기 데이터 검출회로는 상기 클럭신호의 주기의 1/2보다 더 짧은 소정의 각 구간에서 상기 클럭신호와 동기를 이루는 입력데이터중 다수의 비트들의 값들을 검출하는 기록장치.
  15. 제 14항에 있어서,
    상기 데이터 검출회로는 상기 입력데이터를 연속적으로 지연시켜 지연된 데이터중 M개의 비트들(M은 4 또는 그 이상의 정수)을 생성하고 지연된 데이터중 M 개의 비트들을 상기 클럭신호와 실제적으로 동시에 동기가 되도록 래치시켜 상기 입력데이터중 M 개의 비트들로 된 값을 검출하며,
    상기 선택회로는 연속적으로 지연되고 검출된 값들을 가지는 상기 입력데이터중 M개의 데이터들로부터 상기 값들이 동일한 범위의 중앙부근의 입력데이터를 선택하며 상기 선택된 입력데이터중 상기 래치된 데이터를 출력하는 기록장치.
  16. 제 15항에 있어서,
    상기 데이터 검출회로는 상기 입력데이터중 M 개의 비트들로 된 상기 검출된 값들로부터 지연순서에 따라 인접한 데이터의 값들을 비교하는 비교회로로 구성되며,
    상기 기록장치는 비교결과에 근거하여 상기 입력데이터의 값들이 지연시간들의 상기 범위에 대응하는 지연되고 수신된 데이터의 범위 또는 상기 수신된 데이터의 값들이 동일한 지연시간들의 범위를 검출하고 지연시간들의 상기 범위의 중앙부근의 지연시간 또는 상기 입력데이터를 검출하는 중앙데이터 검출회로를 추가로 포함하며,
    상기 선택회로는 연속적으로 지연되어 입력된 데이터중 상기 M 개의 비트들로부터 상기 검출된 중앙부근 지연시간에 대응하는 상기 래치된 데이터 또는 중앙부근의 입력데이터를 출력하는 기록장치.
  17. 제 16항에 있어서,
    상기 데이터 검출회로는,
    상기 입력데이터를 연속적으로 지연하여 지연된 데이터중 상기 M 개의 비트 들을 발생시키는 M 개의 지연회로들과,
    상기 클럭신호에 근거하여 지연된 데이터중 상기 M 개의 비트들을 래치시켜 래치된 데이터중 M 개의 비트들을 발생시키는 제 1래치회로로 구성되며,
    상기 비교회로는 상기 제 1래치회로내에서 발생된 래치된 데이터중 상기 M 개의 비트들을 위해 대응하는 지연된 데이터의 지연순서에 따라 인접한 래치된 데이터를 비교하는 기록장치.
  18. 제 17항에 있어서,
    상기 데이터 검출회로는 상기 클럭신호에 근거하여 상기 비교회로의 출력 데이터를 래치시키는 제 2래치회로를 추가로 포함하며,
    상기 중앙데이터 검출회로는 상기 제 2래치회로의 출력 데이터에 근거하여 상기 중앙의 지연시간 또는 상기 중앙의 입력데이터를 검출하는 기록장치.
  19. 제 18항에 있어서,
    상기 데이터 검출회로는 상기 제 1래치회로에 공급되는 상기 클럭신호를 지연시키고 상기 제 2래치회로에 그것을 공급하며 상기 비교회로의 지연시간과 상기 제 1래치회로의 지연시간의 총 시간보다 더 긴 지연시간을 가지는 지연회로를 추가로 포함하는 기록장치.
  20. 제 19항에 있어서,
    지연회로들의 상기 M 개의 지연시간들의 각각은 상기 클럭신호의 주기의 1/3보다 크지 않으며,
    지연회로들의 상기 M개의 지연시간들의 총 시간은 최소한 클럭신호의 주기와 동일하고 상기 클럭신호의 주기의 2배보다 크지 않은 것을 특징으로 하는 기록장치.
  21. 제 20항에 있어서,
    상기 데이터를 입력으로서 수신하는 제 1입력단자와,
    상기 선택회로에 의해 선택된 상기 래치된 데이터를 증폭하고 출력하는 제 1증폭기와,
    상기 제 1증폭기로부터 출력된 상기 래치된 데이터를 입력으로서 수신하는 제 1출력단자와,
    상기 클럭신호를 수신하는 제 2입력단자와,
    상기 클럭신호를 증폭시키고 출력하는 제 2증폭기와,
    상기 제 2증폭기로부터 상기 클럭신호를 수신하는 제 2출력단자를 추가로 포함하는 기록장치.
  22. 제 21항에 있어서,
    상기 선택회로에 의해 선택된 상기 래치된 데이터를 등화하여 출력하는 등화기를 추가로 포함하며,
    상기 기입회로는 상기 등화기로부터 출력된 상기 래치된 데이터를 기록매체위에 기입하는 기록장치.
  23. 기록방법에 있어서,
    소정의 클럭신호에 의해 동기가 된 데이터를 입력으로서 수신하는 수신단계와,
    희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 입력된 데이터중 최소한 3 비트들의 값들을, 상기 입력데이터를 위해 검출하는 데이터 검출단계와,
    각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 입력데이터를 검출된 값들을 가지는 입력데이터로부터 선택하는 선택단계와,
    상기 선택된 입력데이터를 기록매체위에 기록하는 기록단계로 구성되는 기록방법.
  24. 제 23에 있어서,
    상기 선택단계는 동일한 값이 계속될 때에 상기 입력데이터의 검출된 값들로부터 가장 긴 구간을 검출하고, 상기 구간의 중앙 부근의 입력데이터를 선택하는 기록방법.
  25. 제 24에 있어서,
    상기 데이터 검출단계는 상기 클럭신호의 주기의 1/2보다 더 짧은 소정의 각 구간에서 상기 클럭신호와 동기를 이루는 입력데이터중 다수의 비트들의 값들을 검출하는 기록방법.
  26. 제 25에 있어서,
    상기 데이터 검출단계는 상기 입력데이터를 연속적으로 지연시켜 지연된 데이터중 M개의 비트들(M은 4 또는 그 이상의 정수)을 생성하고 지연된 데이터중 M 개의 비트들을 상기 클럭신호와 실제적으로 동시에 동기가 되도록 래치시켜 상기 입력데이터중 M 개의 비트들로 된 값을 검출하며,
    상기 선택단계는 연속적으로 지연되고 검출된 값들을 가지는 상기 입력데이터중 M개의 데이터들로부터 상기 값들이 동일한 범위의 중앙부근의 입력데이터를 선택하며,
    상기 데이터 출력단계는 상기 선택된 입력데이터중 상기 래치된 데이터를 출력하는 기록방법.
  27. 데이터 처리장치와 다수의 기록장치들을 가지는 데이터 기록시스템에 있어서,
    상기 데이터 처리장치는,
    클럭신호를 발생시키는 발진기와,
    상기 클럭신호와 동기가 되어 있는 직렬데이터를 발생시키는 데이터 처리회로와,
    상기 클럭신호와 상기 직렬데이터를 전송하는 전송회로로 구성되며,
    상기 기록장치들의 각각은,
    상기 클럭신호와 상기 직렬데이터를 수신하는 수신회로와,
    희망하는 위치로부터 시작되는 구간에 의해 한정되며 상기 클럭신호의 주기에 대응하는 주기 동안에 직렬데이터중 최소한 3 비트들의 값들을 검출하는 데이터 검출회로와,
    각 주기내에서 실제적으로 바로 전후에 검출된 값들의 입력데이터에 대해서 그 값의 최소한의 변화를 가지는 직렬데이터를 검출된 값들을 가지는 직렬데이터로부터 선택하는 선택회로와,
    상기 선택된 직렬데이터를 기록매체위에 기입하는 기입회로로 구성되는 데이터 기록시스템.
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