KR101119317B1 - 데이터 전송 시스템에서 유용한 분수 레이트 결정 피드백 이퀄라이제이션 - Google Patents

데이터 전송 시스템에서 유용한 분수 레이트 결정 피드백 이퀄라이제이션 Download PDF

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Abstract

데이터 신호보다 더 낮은 주파수의 분수 레이트 클록과 함께 이용하기 위한 결정 피드백 이퀄라이제이션 (DFE) 회로가 개시된다. 예컨대, 1/2 레이트 클록 DFE 회로는 2개의 입력 데이터 경로를 이용하고, 이것은 연관된 1/2 레이트 클록의 상승 및 하강 에지에서 각각 활성화된다. 각각의 입력 데이터 경로는 서로 다른 기준 전압 레벨을 갖는 한 쌍의 비교기를 갖는다. 각각의 입력 데이터 경로에서의 비교기는 멀티플렉서로 출력하고, 이것은 이전에 수신된 비트의 논리 레벨에 따라 2개의 비교기 출력 사이에서 선택한다. 각각의 입력 데이터 경로의 출력은 다른 데이터 경로의 멀티플렉서로 제어 입력으로서 전송된다. 따라서, 동기 클록이 데이터의 주파수의 절반이더라도, 이전에 검출된 비트로부터의 결과는 어느 비교기의 출력이 회로의 출력으로 전달되는지에 영향을 미친다. 유사하게 동작하는 1/4 레이트 DFE 회로도 개시된다.
분수 레이트 클록, 결정 피드백 이퀄라이제이션, DFE 회로, 입력 데이터 경로

Description

데이터 전송 시스템에서 유용한 분수 레이트 결정 피드백 이퀄라이제이션{FRACTIONAL-RATE DECISION FEEDBACK EQUALIZATION USEFUL IN A DATA TRANSMISSION SYSTEM}
<관련 출원에 대한 상호 참조>
본 국제출원은 2007년 7월 2일에 출원된 미국 특허 출원 11/772,642의 우선권을 주장하여, 해당 출원은 참조에 의해 여기 병합된다.
<기술분야>
본 발명의 실시예는 SDRAM(Synchronous Dynamic Random Access Memory)를 사용하는 데이터 전송 시스템 등의 데이터 전송 시스템에서 사용가능한 결정 피드백 이퀄라이제이션 회로에 관한 것이다.
멀티 기가비트 시스템의 회로 설계자들은 기술의 진보로 고속 시스템에서 성능 향상이 요구됨에 따라 많은 과제에 직면하고 있다. 예컨대, 칩간(chip-to-chip) 데이터 전송 레이트는 종래 송신 및 수신 컴포넌트에서 입/출력(IO) 회로의 대역폭에 의해 제한되었다. 그러나, IO 회로의 기술혁신으로 설계자의 관심이 회로기반 제약에서 전송 채널의 대역폭 제한 특성으로 이동하게 되었다.
기본 수준에서, 단일 반도체 장치내 기능 블록들 사이 또는 인쇄회로기판 상 의 다수의 컴포넌트들 사이의 데이터 전송은 도 1에 도시된 시스템(100)에 의해 나타낼 수 있다. 도 1에서, 송신기(102)(예컨대, 마이크로프로세서)는 데이터 채널(104)(예컨대, 인쇄회로기판 상의 동선)을 따라 수신기(106)(예컨대, 다른 프로세서 또는 메모리)로 데이터를 전송한다. 다수의 동기 시스템에서 데이터를 수신기에서 동기화할 필요가 있을 것이므로, 송신기는 자신의 클록 채널(105)을 통해 클록 신호를 또한 전송할 수 있다. 이러한 정렬은 수신기(106)가 SDRAM(Synchronous Dynamic Random Access Memory)를 포함할 때 특히 유용한데, 이 경우 일반적으로 일 바이트나 워드의 데이터에 대응하는 복수의 데이터 채널(104)이 있을 것이다.
데이터가 이상적인 송신기(102)로부터 수신기(106)로 이상적인(무손실) 채널(104)을 통해 전송될 때, 전송되는 펄스에서의 모든 에너지는 단일 시간 셀 내에 포함될 것이고, 이것은 이후 단위 간격(UI)이라고 하는 것의 일예이다. 그러나, 실제 송신기 및 실제 전송 채널은 이상적인 특성을 나타내지 않고, 많은 고속 회로 설계에서, 채널의 전달 함수가 또한 고려되어야 한다. 예컨대 인쇄회로기판의 유전 매체, 비아(via)에 의해 도입되는 불연속, 고주파에서의 채널의 손실, 채널의 불균일한 그룹 지연 또는 비선형 위상 응답 등을 포함한 다수의 요인 때문에, 이러한 채널(104)을 통해 전송된 초기에 윤곽이 뚜렷한 디지털 펄스는 전송 경로를 지남에 따라 퍼지거나 분산되기 쉬울 것이다. 이것은 도 2A의 시뮬레이션에 도시된다.
도 2A에서, 2개의 이상적인 펄스 π1 및 π2 각각은 자신의 인접한 단위 간 격(UI3 및 UI4)를 점유한다. 결과적인 분산된 펄스 P1 및 P2는 표준 인쇄회로기판 재료(FR4)에서 6인치 동선을 통해 10Gb/s로 전송후 이상적인 펄스의 시뮬레이트된 수신 버전을 나타낸다. 도시된 바와 같이, P1의 대부분은 UI3 동안에 수신기(106)에 의해 수신된다. 그러나, 채널(104)의 영향 때문에, 이 데이터 펄스 P1은 수신기(106)에서 다수의 UI에 대해 분산된다. 즉, 펄스의 에너지의 일부는 펄스가 전송된 UI(예컨대, UI3) 외부에서 관측된다. 관심 UI의 외부의 이 잔여 에너지는 심볼간 간섭(intersymbol interference: ISI)이라고 하는 현상에서 인접 UI들 중 하나를 점유하는 다른 펄스를 교란시킬 수 있다. 펄스 P1 및 P2의 각각에서의 분산은 도면에서 빗금친 부분으로 표시된 바와 같이 다른 펄스와 중첩되고 이것은 ISI를 나타낸다.
도 2B는 인코딩되지 않은 신호(NRZ 신호)에 대한 ISI의 영향을 도시하고 특히 ISI로부터 생기는 DC 크리프(creep)의 문제를 도시한다. 송신기(102)로부터 전송될 이상적인 신호(20)가 도시된다. 이 이상적인 신호(20)의 전송은 일반적인 인쇄회로기판에서의 손실 있는 대역폭 제한 자취의 전달 함수를 본질적으로 모방하는 특정 전달 함수를 갖는 채널(예컨대, 104)을 통과하는 것으로 시뮬레이트되었다. 이상적인 신호(20) 내 주파수 성분이 채널(104)의 주파수 한계에 접근하고 있기 때문에, 결과적인 신호(22)는 손상되고 이상적인 신호(20)를 제대로 나타내지 못하는 것을 알 수 있다. 명백히, 이러한 데이터의 불충분한 표시는 수신기(106)에서 감지 마진을 감소시킨다.
DC 크리프는 감지를 더 어렵게 한다. 당업자가 이해하는 바와 같이, DC 크리프는 ISI 영향을 받은 신호를 시간에 따라 전위가 더 높거나 더 낮게 하는 경향이 있다. 평균 신호 레벨이 서서히 오르는지 내리는지 여부는 신호 내 우세한 논리 상태에 달려 있다: 즉, 신호가 '0'을 우세한 수로 포함하면, 평균 신호 레벨은 아래로 내려갈 것이고, '1'을 우세한 수로 포함하면, 위로 올라갈 것이다. 도 2B에서는 양 방향으로의 크리프가 현저하다. 이상적 신호(20)의 처음 절반은 주로 '0'을 포함하기 때문에, 이 기간의 결과적인 신호(22)는 DC 레벨을 더 낮추도록 진행하는 경향이 있다. 이와 대조적으로, 이상적 신호(20)의 다음 절반은 주로 '1'을 포함하므로, 결과적인 신호(22)는 더 높은 DC 레벨 쪽으로 진행한다. 언급된 바와 같이, 이 크리프 문제는 감지를 더 어렵게 한다. 단일 기준 전압(VREF)이 수신기에서 데이터를 감지하기 위해 사용된다고 가정하면, 크리프는 결국 일부 '1'이 '0'으로 잘못 감지되게 하고(예컨대, 지점(24a) 참조), 일부 '0'이 '1'로 잘못 감지되게 할 것이다(예컨대, 지점(24b) 참조).
ISI는 수신기(106)에서 감지 오류를 발생시킬 수 있으므로, ISI의 영향을 상쇄하거나 보상하는 다수의 솔루션이 제안되었다. 예컨대, 이퀄라이저가 채널(104)의 예상 영향을 보상하기 위해 송신기(102) 또는 수신기(106)에서 사용될 수 있다. 필터를 포함할 수 있는 이러한 이퀄라이저는 채널(104)의 영향이 제거되도록 수신된 입력 신호를 조정하려는 시도를 한다. 당업자라면 "필터", "이퀄라이저", "이퀄라이제이션 필터" 등과 같은 용어가 이 점에서 상호교환가능하게 사용될 수 있음 을 이해할 것이다. 이상적 이퀄라이저의 전달 함수는 채널(104)의 전달 함수의 역이고, 실제의 이퀄라이저는 이 역 주파수 응답을 재생성하려고 시도한다. 따라서, 이퀄라이저는 전송되고 있는 데이터의 대역폭 또는 관심 대역폭에 대해 가능한 한 평탄한 전체 주파수 응답을 생성하기 위해, 즉 주파수 응답을 정규화하고 그룹 지연 변동 또는 비선형 위상 응답을 최소화하기 위해, 채널의 주파수 및 위상 응답을 보상하려고 시도한다.
한가지 실용적인 ISI 경감 기술은 수신기(106)에서 결정 피드백 이퀄라이제이션(DFE) 회로의 사용을 포함한다. DFE에서, 입력 신호 또는 입력 신호가 비교되는 기준 전압을 오프셋함으로써 미래의 감지 결정의 신뢰도를 개선하기 위해 과거의 감지 결정이 사용된다. 도 3A는 수신기(106)에서의 DFE 회로(108)를 도시하고, 도 3B는 수신 데이터의 예시 파형(30)을 참조하여 DFE 회로(108)의 동작을 도시한다. 당업자라면 도 3A에 도시된 DFE 회로(108)가 루프 언롤링(loop unrolling) 개념을 포함함을 이해할 것이고, 여기서 임계 경로(critical path)는 '0' 또는 '1'인 최종 검출 비트에 기초하여 멀티플렉서(112)로의 출력을 제공하기 위해 2개의 비교기(110a, 110b)를 이용함으로써 제거된다.
구체적으로, 도 3A의 DFE 회로(108)는 비교기(110a 및 110b)(일반적으로 연산 증폭기 또는 감지 증폭기), 멀티플렉서(mux)(112), 및 플립플롭(114)을 포함한다. 입력 데이터 신호 DIN(30)(예컨대, 채널(104)로부터)는 DFE 회로(108)에 의해 수신되고 비교기(110a 및 110b)로 입력된다. 입력 데이터 신호 DIN(30)은 비교 기(110a 및 110b)에서 2개의 오프셋 기준 전압과 비교된다. 제1 비교기(110a)에서, DIN(30)은 기준 전압 VREF+α와 비교되는 한편, 제2 비교기(110b)에서 DIN(30)은 기준 전압 VREF-α와 비교되는데, 여기서 α는 중간점 기준 전압 VREF(예컨대, 0.5V)로부터의 오프셋(예컨대, 0.05V)이다. VREF(및 VREF+α 및 VREF-α)에 대한 전압값은 대역 갭 기준, 디지털-아날로그 컨버터(DAC), 또는 간단한 저항 기반 전압 분배기 네트워크에 의해 제공될 수 있다. 비교기(110a 및 110b)의 출력은 멀티플렉서(112)에 대한 입력으로 기능하고, 멀티플렉서(112)는 결정이 포착되면 이를 플립플롭(114)으로 출력한다. 플립플롭(114)의 출력은 멀티플렉서(112)의 제어 신호로 기능하고 또한 DFE 회로(108)의 출력 DOUT으로 기능하여 수신기 회로(106)의 다른 회로로 전송된다.
DFE 회로(108)의 동작은 도 3B의 예시 파형(30)을 참조하여 설명될 수 있다. 전송되는 파형은 비트 '11010' 스트링을 포함하는데, 이것은 ISI 때문에 DFE 회로의 입력에서 수신될 때 크게 분산되어 있다. 데이터를 샘플링하기 위해 사용되는 클록 신호는 샘플링 지점(32a-e)을 더 강조하기 위해 파형(30)에 중첩된다. DFE 회로(108)를 사용하지 않을 때, 파형의 샘플링 데이터 지점 중 적어도 하나(32c) - 논리 '0' 비트 - 는 그 값이 중간점 기준 전압 VREF를 초과하므로 논리 '1'로 잘못 샘플링되었을 것임에 유의한다. 그러나, 데이터 지점(32c)은 DFE 회로(108)가 동작할 때 올바로 샘플링된다. 이전의 데이터 지점(32b)은 논리 '1'을 포함함에 유 의한다. 이 값은 플립플롭(114)에 의해 래치되고, 이 논리 상태는 멀티플렉서(112)로의 상단 입력, 즉 비교기(110a)의 출력을 선택한다. 비교기(110a)는 증가된 기준 전압(VREF+α)을 가짐에 유의한다. 이 증가된 기준값은 다음 데이터 지점(32c)이 논리 '0'으로 샘플링되기 쉽게 하는데, 이것은 ISI 및 DC 크리프가 이후 데이터 비트를 논리 '1'로 증가시키는 경향이 있을 것이기 때문에 바람직하다. 비교기(110a)가 선택될 때, 데이터 지점(32c)은 VREF+α와 비교되고, 데이터 지점(32c)이 이 기준보다 더 낮기 때문에 논리 '0'으로 올바로 감지된다. 32c가 논리 '0'으로 올바로 감지되므로, DFE 회로(108)에서의 피드백 루프는 다음 데이터 지점(32d)을 감지할 때 사용되는 비교기로서 비교기(110b)를 선택할 것이다. 비교기(110b)가 감소된 기준 전압(VREF-α)을 가지므로, 다음 데이터 지점(32d)은 더욱 논리 '1'로 감지되기 쉽고, 이에 의해 이전의 데이터 지점(32c)(논리 '0')이 미래의 비트를 더 낮은 전압 레벨로 유도하는 경향을 방지한다.
도 1에 도시된 것과 같은 동기 데이터 전송 시스템에서, 데이터의 주파수보다 더 낮은 주파수를 갖는 클록(클록 채널(105)에서)을 갖는 데이터(데이터 채널(104)에서)를 전송하는 것이 바람직하다. 이것은 여러가지 이유로 이로운데, 첫째, 더 낮은 주파수 클록은 송신기(102)에서 클록 생성에 필요한 전력량을 감소시키고, 둘째, 더 낮은 주파수 클록은 높은 주파수 채널 손실에 의해 덜 감쇄되고, 셋째, 더 낮은 주파수 클록은 현저한 지터를 덜 축적할 것이다.
불행히도, 주파수의 절반(데이터 레이트에 대해)을 갖는 1/2 레이트 클록과 같은 분수 레이트(fractional-rate) 클록은 클록의 주파수가 데이터의 주파수와 일치하지 않는다는 이유로 도 3A의 DFE 회로(108)와 함께 동작하지 않는다. 따라서, 분수 레이트 클록(클록 채널(105)에서)이 전체 레이트 데이터(데이터 채널(104)에서)와 함께 전송되는 경우, DFE 회로(108)는 수정 없이 동작하지 않을 것이다. 본 발명은 분수 레이트 클록을 갖는 DFE 이퀄라이제이션을 허용하는 이러한 유용한 수정을 제안한다.
도 1은 동기 데이터 전송 시스템에서 송신기와 수신기 사이의 적어도 하나의 데이터 채널 및 클록 채널의 블록도이다.
도 2A 및 2B는 채널을 통해 전송되는 펄스에 대한 전송 채널의 영향, 특히 심볼간 간섭(ISI)을 도시한다.
도 3A는 종래 기술에 따른 결정 피드백 이퀄라이저를 도시한다.
도 3B는 도 3A의 결정 피드백 이퀄라이저에서 사용되는 예시 파형의 타이밍도이다.
도 4A는 본 발명의 일 실시예에 따른 1/2 레이트 클록 결정 피드백 이퀄라이저를 도시한다.
도 4B는 도 4A의 결정 피드백 이퀄라이저에서 사용되는 데이터 신호 및 클록 신호의 타이밍도이다.
도 4C는 도 4A의 결정 피드백 이퀄라이저로부터 출력되는 병렬 데이터의 재 직렬화에 대한 간단한 회로이다.
도 5A는 본 발명의 일 실시예에 따른 1/4 레이트 클록 결정 피드백 이퀄라이저를 도시한다.
도 5B는 도 5A의 결정 피드백 이퀄라이저에서 사용되는 데이터 신호 및 클록 신호의 타이밍도이다.
도 5C는 도 5A의 결정 피드백 이퀄라이저에서 사용되는 클록 신호를 도시한다.
도 5D는 도 5A의 결정 피드백 이퀄라이저에서 사용되는 DLL을 도시한다.
도 5E는 본 발명의 일 실시예에 따른 1/4 레이트 클록 결정 피드백 이퀄라이저를 도시한다.
도 5F는 도 5A 및 5E의 결정 피드백 이퀄라이저로부터 출력되는 병렬 데이터의 재 직렬화의 간단한 회로이다.
도 6은 결정 피드백 이퀄라이저 회로의 비교 장치에서 사용되는 오프셋 값을 결정하는 방법을 도시한다.
도 7은 본 발명의 일 실시예에 따른 전류 스큐를 이용하는 비교 장치를 도시한다.
도 8은 본 발명의 일 실시예에 따른 1/2 레이트 클록 결정 피드백 이퀄라이저를 도시한다.
도 9는 본 발명의 일 실시예에 따른 1/2 레이트 클록 결정 피드백 이퀄라이저를 도시한다.
분수 레이트 클록(fractional-rate clock)(즉, 데이터 신호의 주파수보다 더 낮은 주파수의 클록)을 갖는 통신 채널을 통해 전송되는 수신 데이터 신호에서 ISI 및/또는 DC 크리프(creep)를 보상 또는 경감하는 것과 같은 결정 피드백 이퀄라이제이션(decision feedback equalization: DFE) 회로가 개시된다. 예컨대, 1/2 레이트 클록 DFE 회로는 연관된 1/2 레이트 클록의 상승 및 하강 에지에서 각각 활성화되는 제1 및 제2 입력 데이터 경로를 이용하여, 짝수 데이터 비트가 한 데이터 경로에 의해 샘플링되게 하고 홀수 데이터 비트가 다른 데이터 경로에 의해 샘플링되게 한다. 각각의 입력 데이터 경로는 서로 다른 기준 전압 레벨을 갖는 한 쌍의 비교 장치를 갖는다. 각각의 입력 데이터 경로의 비교 장치는 이전에 수신된 비트의 논리 레벨에 따라 주어진 비교 장치의 출력을 선택하기 위해 멀티플렉서에 출력한다. 각각의 데이터 경로의 출력은 다른 데이터 경로의 멀티플렉서로의 제어 입력으로서 전송된다. 따라서, 동기화 클록이 데이터의 레이트의 절반이더라도, 이전에 수신된 비트로부터의 결과는 어느 비교 장치의 출력이 회로의 출력에 전달되는지에 영향을 미친다. 1/4 레이트 구현에서, 1/4 레이트 클록은 4개의 입력 데이터 경로를 통해 데이터를 순서대로 클로킹하는 4개의 클록 펄스를 형성하도록 이용되고, 그렇지 않으면 방금 요약한 1/2 레이트 구현과 실질적으로 유사하게 동작한다. 1/4 레이트 구현은 또한 상승 및 하강 에지에서 트리거되는 것과 비교하여 양 에지를 이용하는 2개의 클록을 사용할 수도 있다.
도 4A는 1/2 레이트 클록, 즉 데이터와 함께 전송되거나 데이터 레이트의 1/2의 주파수로 국부적으로 생성되는 동기 클록으로 동작가능한 본 발명의 일 실시 예에 따른 수신기(106) 내의 DFE 회로(109)를 도시한다. 다른 방식으로, 샘플링 클록은, 도 4B의 타이밍도에서 도시된 바와 같이, 전송된 데이터 비트의 지속기간(d)의 두배의 클록 기간(T)을 갖는다. 본 발명의 다양한 실시예에서, 일반적으로 레이트 1/k(1/2 레이트, 1/4 레이트 등)를 갖는 것으로 표현되는 이러한 분수 레이트 클록은 데이터 비트의 지속기간의 'k' 배인 클록 기간을 가질 수 있다. DFE 회로(109)는 데이터 감지단(130) 및 데이터 선택단(132)을 포함한다. 또한, DFE 회로(109)는 선택적인 데이터 버퍼링단(136), 데이터 안정화단(138), 및 데이터 출력단(134)을 포함할 수 있고 따라서 이러한 선택적인 컴포넌트들이 점선으로 도시된다.
데이터(DIN(30))는 데이터 채널(예컨대, 데이터 채널(104))로부터 수신되고, 1/2 레이트 클록 신호(Clk)는 클록 채널(예컨대, 클록 채널(105))로부터 수신된다. 그러나, 개선된 DFE 회로(109)는 이 1/2 레이트 클록 실시예에서 각각이 입력 데이터 신호 DIN(30)으로부터 데이터를 수신할 수 있는 2개의 입력 데이터 경로(31a 및 31b)를 포함한다. 입력 데이터 신호는 입력 시퀀스의 홀수 데이터 비트가 클록의 상승 에지에서 비교기(110a-110b)에서 샘플링되도록 2개의 경로(31a 및 31b)에 의해 분리되는 한편, 이 시퀀스에서 짝수 데이터 비트는 클록의 하강 에지에서 비교기(110c-110d)에서 샘플링된다(비교 장치는 통합된 래치를 포함하는 비교기로서 도시지만, 당업자라면 개별적인 래치가 다른 표준 비교 장치와 관련하여 사용될 수 있음을 알 것이다). 이 점에서, 비교기(110c 및 110d)에서의 클록 입력은 '0'으로 표시되어, 이 비교기들이 클록의 하강 에지에서 데이터를 샘플링함을 나타냄에 유의한다.
입력 경로(31a 및 31b)의 각각은 한 쌍의 비교기(110a/110b 및 110c/110d)를 갖고, 한 쌍에서 어느 한 비교기의 출력은 각각의 연관된 멀티플렉서(112a 또는 112b)에 의해 선택될 수 있다. 멀티플렉서(112a 및 112b)로부터의 출력은 플립플롭(예컨대, 래치)(114a 및 114b)으로 전송되고 이것은 표시된 바와 같이 클록의 상승 및 하강 에지에서 각각 클로킹된다. 이 클로킹 방식에 의해, 입력 데이터 스트림에서의 샘플링된 홀수 데이터 비트는 플립플롭(114a)(DOUT(홀수))에 의해 출력되는 한편, 입력 스트림에서 샘플링된 짝수의 데이터 비트는 플립플롭(114b)(DOUT(짝수))에 의해 출력된다. 도 4C에 도시된 바와 같이, 이 두개의 출력 DOUT(홀수) 및 DOUT(짝수)은 원래 전송된 데이터 스트림의 비트를 재구성하기 위해 적절한 재직렬화(re-serialization) 회로(33)에 의해 단일의 출력 신호선 DOUT 상으로 인터리빙될 수 있다. 이 단일의 출력 신호선 DOUT은 수신기(106) 내의 기능 회로(119) 내에서 사용된다. 그러나, 특히(예컨대 SDRAM 애플리케이션에서) 로직 및 어레이가 더 낮은 주파수로 동작할 수 있도록 데이터가 수신기 내에서 병렬화되면, 재직렬화 회로(33)를 이용한 데이터의 이러한 재직렬화는 반드시 필요한 것은 아니다.
개선된 DFE 회로(109)의 동작을 다시 살펴 보면, 주어진 1/2 클록 사이클에 대해 각각의 멀티플렉서(112a, 112b)는 2개의 비교기 출력을 수신하는데, 이것은 입력 데이터 신호 DIN(30)의 비트를 VREF+△V 및 VREF-△V와 비교한 결과이다. 각각의 멀티플렉서(112a, 112b)는 이전의 1/2 클록 사이클로부터 다른 멀티플렉서의 결정에 기초하여 이 입력들 중 하나를 선택하고, 따라서 각각의 멀티플렉서는 제어 입력으로서 다른 멀티플렉서로부터 출력을 수신한다. 예컨대, 멀티플렉서(112b)의 이전의 결정이 논리 '1'이면, 이 값은 멀티플렉서(112a)의 제어 입력으로 전달되고, 이것은 비교기(110a)의 출력을 전달하는 것을 선택할 것이다. 배경기술에서 설명된 바와 같이, 이러한 선택은 ISI 및 DC 크리프의 영향을 경감시키는 한 방법이다. 이것은 비교기(110a)와 함께 사용되는 기준 전압이 더 높기 때문이고(VREF+△V), 이것은 비교기(110a)가 다음 논리 상태를 '0'이라고 결정하기 쉽게 하며, ISI 및 DC 크리프의 악영향에 대응한다. 한편, 멀티플렉서(112b)에 의한 이전의 바이너리 결정 출력이 논리 '0'이었다면, 비교기(110b)로부터의 최저 입력(감소된 기준 전압 VREF-△V과 함께)이 선택될 것이다. 즉, 현재 비트의 데이터 경로로부터의 출력은 상보(즉, 역(inverse)) 논리 상태의 감지를 유리하게 함으로써 다음 데이터 비트의 감지에 영향을 미친다. 이 접근법이 단일 탭 DFE 회로에 적합하지만(단 하나의 과거 결정만이 알려져 있는 경우), 다수의 탭이 이퀄라이제이션을 더 정교하게 하기 위해 사용될 때(이후에서 논하는 바와 같이), 감지 마진을 최대화하는 보다 일반적인 기술은 전술한 바와 같이 단순히 감지 회로를 상기 상보 논리 상태를 감지하는 쪽으로 바이어스(bias) 하는 것과 일치하지 않을 수 있다.
당업자라면 상기 DFE 회로(109)의 다양한 수정이 가능함을 이해할 것이다. 예컨대, 도 4A에 도시된 바와 같이, 선택적인 데이터 버퍼링단(136)에서, 예컨대 입력 커패시턴스 및/또는 킥백(kickback) 노이즈를 줄기이 위해 입력 버퍼(120a 및 120b)가 비교기(110a-110d) 앞에 포함될 수 있다. 또한, 선택적인 데이터 안정화단(138)에서, 플립플롭(예컨대, 래치)(118a-118d)이 각각의 비교기(110a-110d) 출력에 부가될 수 있다. 플립플롭(118a-118d)에 의해 제공되는 안정화는 비교기(110a-110d)의 레이턴시 변동성을 보상하기 위해 사용될 수 있다. 하나 이상의 실시예에서, 플립플롭(114a, 114b 및 118a-118d)은 예컨대 데이터가 모호함 또는 충돌없이 각각의 입력 데이터 경로(31a 및 31b)를 통해 전파함을 보장하기 위해 지연 소자(116a, 116b)에 의해 약간 지연된다.
도 4A가 1/2 레이트 클록을 이용하는 실시예를 도시하지만, 개선된 DFE 회로(109)는 훨씬 더 느린 클록을 수용하도록 개선될 수 있다. 예컨대, 도 5A는 1/4 레이트 클록 방식, 즉 데이터와 함께 전송되거나 또는 데이터의 1/4의 주파수로 국부적으로 생성되는 동기 클록을 사용하는 수신기(106) 내 DFE 회로(109)를 도시한다. 다른 방법으로, 도 5B에 도시된 바와 같이, 클록은 데이터 비트의 지속기간(d)의 4배의 기간(T)을 갖는다. DFE 회로(109)는 4개의 데이터 경로(31a-31d) 및 동일한 단(130, 132, 134, 136 및 138)을 포함한다. 도 5A에서와 동일한 소자들에 대해서는 더 이상 논의하지 않는다.
1/4 레이트 구성에서, 각각의 비교기 쌍(예컨대, 110a 및 110b)은 데이터 채널(예컨대, 데이터 채널(104))로부터 입력 데이터 신호 DIN(30) 및 기준 전압(VREF+ △V 또는 VREF-△V)를 수신한다. 그러나, 셋 이상의 입력 데이터 경로(31)가 존재하기 때문에, 각각의 데이터 경로는 도 4A의 1/2 레이트 클록 방식의 경우에서와 같이, 단순히 전송된 클록의 상승 및 하강 에지에 의해 제어될 수 없다. 대신에, 도 5A의 1/4 레이트 방식에서는, 4개의 별개의 클록 Clk0, Clk90, Clk180 및 Clk270이 사용된다. 도 5C에 도시된 바와 같이, 이 4개의 클록 신호는 각각이 입력 클록 기간 T의 서로 다른 일부를 점유하는 펄스를 포함한다. 따라서, Clk0은 입력 클록 기간 내에서 0 내지 180도의 펄스를 포함하고, Clk90은 입력 클록 기간 내에서 90 내지 270도의 펄스를 포함하는 등과 같이 된다. 4개의 클록 신호 Clk0, Clk90, Clk180 및 Clk270은, 도 5D에서 도시된 것과 같은, 클록 채널(105)로부터 수신된 전송된 1/4 레이트 클록을 이용하여 수신기(106)(및 아마도 DFE 회로(109) 자체 내)에서 생성될 수 있다. 4개의 클록 신호의 생성은 예컨대 DLL(Delay Locked Loop)(200) 또는 PLL(Phase Locked Loop)의 이용을 포함할 수 있다.
1/4 레이트 클록 방식을 사용하는 DFE 회로(109)의 기능은 상기 1/2 레이트 버전과 실질적으로 동일하다. 그러나, 4개의 데이터 경로(31a-d) 각각은 생성된 클록 신호 Clk0, Clk90, Clk180 및 Clk270를 이용하여 클록의 연속적인 1/4 사이클에서 데이터를 샘플링한다. 따라서, 제1 데이터 비트는 경로(31a)에서 Clk0에 의해 샘플링되고, 제2 데이터 비트는 경로(31b)에서 Clk90에 의해 샘플링되고, 제3 데이터 비트는 경로(31c)에서 Clk180에 의해 샘플링되고, 제4 데이터 비트는 경로(31d)에서 Clk270에 의해 샘플링되어 제5의 연속적인 비트가 경로(31a)에서 Clk0 에 의해 다시 샘플링되도록 한다. 따라서, 일반적으로, 각각의 데이터 경로(31a-d)는 데이터 입력 신호 DIN(30)로부터 매 네번째 데이터 비트를 수신하고, 최종 바이너리 결정에 기초하여 데이터 비트를 처리하고, 데이터 값 DOUT(a)-(d)를 출력한다. 그 결과는, 시간 내에 과거 비트를 피드백하는 것과 관련된 문제를 피하는 것 이외에 각각의 비교기가 1/n 레이트 클록에 대해 n개의 단위 간격(unit interval: UI)에 대해 결정하도록 허용된다는 것이다.
각 멀티플렉서(112a-112d)의 결정은 클록의 이전의 1/4 사이클로부터 출력된 멀티플렉서에 의해 트리거된다. 일예로서, 제2 데이터 경로(31b)(Clk90에서 클록됨)에 있는 멀티플렉서(112b)에 의한 결정은 제1 데이터 경로(Clk0에서 클록됨)에 있는 멀티플렉서(112a)의 출력에 의해 트리거된다. 1/2 레이트 실시예의 경우와 같이, 이 방식은 상기 이유로 ISI를 경감한다.
도 4A를 참조하여 상술된 1/2 레이트 회로와 같이, 당업자라면 예컨대 입력 버퍼(120a-120d) 및 플립플롭(118a-118h 및 114a-d)의 선택적인 사용과 같이 1/4 레이트 DFE 회로(109)에 대해 다양한 수정이 가능함을 이해할 것이다. 상기한 바와 같이, 플립플롭(114a-d 및 118a-h)에 제공되는 다양한 클록 신호를 시간지연하는 것이 이로울 수 있다. 이것은 도 4A를 참조하여 논의되었고 이러한 지연 소자는 편의상 도 5A에 도시되지 않는다.
도 5A에 도시된 바와 같이, 각각의 데이터 경로(31a-d) 내의 모든 소자들은 4개의 클록 신호 중 하나에서 클록되는데 이것은 앞서 언급된 바와 같이 예컨대 데 이터 경로를 통한 신뢰할 수 있는 데이터 전파를 보장하기 위해 약간 지연될 수 있다. 그러나, 지연 소자없이 회로를 동작하는 것이 바람직하다면, 신뢰성있는 동작을 촉진하는 다른 클로킹 방식이 사용될 수 있다. 예컨대, 도 4A에 도시된 실시예와 유사한 클로킹 방식도 사용될 수 있다. 1/4 클로킹을 달성하기 위해, 2개의 오프셋 클록 신호가 사용될 수 있고, DFE 회로(109)에서 주어진 데이터 경로(31a-d)에서의 컴포넌트들은 도 4A에서 도시된 컴포넌트들과 마찬가지로 클록 신호들 중 하나의 상승 에지 또는 하강 에지에서 클록될 수 있다. 이 클로킹 방식은 도 4A를 참조하여 논의되었으므로, 이러한 클로킹 방식은 편의상 1/4 레이트 DFE 회로(109)에 대해 도시되지 않는다.
도 5E에서, 데이터 안정화단(138)에서 사용되는 클록 신호는 주어진 데이터 경로(31a-d)의 다른 곳에서 사용되는 클록과 180도 위상차가 있어서, 데이터 경로(31a)에서 비교기(110a 및 110b)는 플립플롭(114a)처럼 Clk0에서 트리거되지만, 중간의 플립플롭(118a 및 118b)은 Clk180에서 트리거된다. 이것은 데이터가 각각의 데이터 경로(31a-d)를 통해 정돈된 방식으로, 그리고 각각의 데이터 경로(31a-d) 내에서 고유하게 지연되는 클록 위상을 생성할 필요없이 진행하는 것을 보장하는데 도움이 될 수 있다.
상기 도 5A 및 5E의 개시된 방식은 4개의 개별 클록 펄스를 사용하므로 회로의 모두가 이 클록들의 상승 에지 또는 하강 에지에서 트리거됨에 유의한다. 그러나, 다른 클로킹 방식이 사용될 수 있고, 예시된 것은 단지 일예일 뿐이며 주어진 데이터 경로에서의 각각의 클록되는 소자는 데이터 경로에서 이전의 클록된 소자들 의 레이턴시 후에 최선의 가능한 타이밍 마진을 제공하도록 논리적으로 선택되어야 함에 유의한다.
도 5F에 도시된 바와 같이, 4개의 데이터 경로 출력 DOUT(a)-(d)는 원래의 데이터 비트를 재구성하도록 적절한 재직렬화 회로(33)에 의해 단일의 출력 신호선 DOUT으로 인터리빙될 수 있다. 그러면 이 단일의 출력 신호선 DOUT은 수신기(106) 내에 기능 회로(119)에 의해 사용되는 전송 데이터를 나타낸다. 그러나, 도 4C를 참조하여 설명한 바와 같이, 주어진 애플리케이션에서 수신기 내에서 데이터를 재직렬화할 필요가 없을 수 있다.
상기한 바와 같이, 주어진 경로에서의 각각의 비교기는 입력 데이터 비트를 2개의 서로 다른 기준 전위 VREF+△V 및 VREF-△V와 비교한다. 본 발명의 다른 양태에서, 비교기와 사용되는 오프셋 값 △V은 도 6의 예시에 따라 선택될 수 있다. 도 6에는 2개의 이상적 트레이닝 신호 DATA1 및 DATA2가 도시되고, DATA1' 및 DATA2'는 실제 애플리케이션에서 데이터 채널(104)로부터 수신된 실제 데이터 신호, 또는 데이터 채널(104)에 의해 전송된 데이터의 시뮬레이트된 버전을 포함한다. 제1 트레이닝 신호 DATA1은 '010101...' 패턴을 갖는 정상적으로 전송되는 데이터(즉, 전체 레이트)의 주파수를 갖는다. 제2 트레이닝 신호 DATA2는 '001100110011...' 패턴을 갖는 1/2 레이트 데이터이다. 즉, DATA1은 DATA2의 주파수의 2배로 전송된다. 수신기(106)에 의해 수신되는 대응하는 신호 DATA1' 및 DATA2'는 주파수 의존 감쇄 때문에 서로 다른 진폭을 갖는다.
더 높은 주파수의 트레이닝 신호 DATA1'는 제2 수신 트레이닝 신호 DATA2'가 갖는 피크-피크 전압(VPP2)보다 더 작은 피크-피크 전압(VPP1)을 갖는데, 이는 더 높은 주파수 주기 신호가 감쇄에 더 강하게 영향을 받기 때문에 예상되는 것이다. 트레이닝 신호가 평형 상태에 도달하기에 충분한 시간을 가진 후, 트레이닝 신호 DATA1' 및 DATA2'의 피크-피크 전압이 측정된다. 이들 두 신호 사이의 결과적인 피크-피크 전압 차이(VPP2-VPP1)는 2△V로 표기되고, 이는 개시된 DFE 회로에서의 비교기들에 대한 기준 전위를 설정하기 위해 사용되는 오프셋 기준 전압 △V을 계산하기 위해 사용될 수 있다. 따라서, 2개의 트레이닝 신호 사이의 피크-피크 전압 차이는 허용불가능한 양의 ISI로부터 허용가능한 양의 ISI를 분리하기 위한 문턱값의 적절한 추정치를 포함한다. 도 4A 및 5A의 1/2 레이트 및 1/4 레이트 DFE 회로(109)에서 오프셋 △V를 설정하는 컨텍스트에서 설명되었지만, 이 동일한 기술이 종래 기술의 DFE 회로(108)에서 오프셋 α를 설정하기 위해 사용될 수 있고 따라서 그 회로의 컨텍스트 내에서 진보적이다.
당업자라면 상기 개시된 분수 레이트 DFE 회로의 다른 다양한 수정이 가능함을 이해할 것이다. 예컨대, 감지 증폭기와 같은 임의의 비교 장치가 비교기 대신 사용될 수 있다. 본 발명에서 사용되는 바와 같이, "비교 장치"라는 용어는 둘 이상의 입력 신호를 비교하기 위해 사용되는 일반적인 부류의 장치들을 가리키고, 예컨대 비교기, 감지 증폭기, 차동 증폭기 등을 포함할 수 있다. 또한, 1/2 레이트 및 1/4 레이트 클로킹 방식이 개시되지만, 상기 개시된 기술은 1/3 레이트, 1/5 레이트 등과 같은 다른 분수 레이트 클로킹 방식, 및 1/8 레이트, 1/16 레이트 등과 같은 다른 거듭제곱의 분수 레이트의 클로킹 방식으로 확장될 수 있다. 마찬가지로, 다수의 데이터 감지단(130) 및 데이터 선택단(132)은 둘 이상의 멀티플렉서 결정으로부터 피드백을 포함하도록 다중 레벨의 오프셋 값으로 사용될 수 있고, 이것은 각각의 멀티플렉서 결정에서 추가적인 확신을 제공할 것이다. 즉, 직전 데이터 샘플링 결정에 대해서만 고려하는 단일 탭 DFE 회로가 여기 설명되지만, 여기 설명된 DFE 회로는 멀티 탭 솔루션으로 용이하게 확장가능한데, 여기서는 아래 도 8을 참조하여 설명되는 바와 같이 다수의 이전의 결정이 비교를 위해 사용되는 기준 전압을 훨씬 더 정교하게 하도록 사용된다.
또한, 비교기에서 VREF에 대해 사용되는 논리적 오프셋 값(△V)을 결정하는 간단한 개략적인 방법이 설명되지만(도 6 참조), 당업자라면 △V의 최적 값을 결정하기 위해 다른 방법이 사용될 수 있음을 이해할 것이다. 예컨대, 소프트웨어 기반 수치 해석 기법(즉, ModelWare, Matlab 또는 Mathematica와 같은 상용 컴퓨터 소프트웨어를 이용한 시뮬레이션)이, 시뮬레이트된 채널 응답에 기초하여 △V를 결정하기 위해 사용될 수 있다. 대안적으로, △V는 DFE 회로(109)에 트레이닝 입력 데이터 신호를 연속적으로 적용함으로써 업데이트되고 최적화될 수 있고, 이에 의해 정보가 △V에 대한 값을 결정하거나 '알기' 위해 DFE 회로(109)에서 수집될 수 있다.
또한, 일단 △V에 대한 값이 결정되면, △V는 예컨대 수신 데이터 비트를 올바로 감지할 가능성을 더 높이기 위해 DFE 회로(109)에 의해 변경(즉, 개조 또는 조정)될 수 있고, 이러한 수정은 전송 시스템의 초기화시 또는 정상 동작 중에 일어날 수 있다. 이러한 수정은 +△V가 -△V를 제외한 다른 전압만큼 VREF로부터 오프셋(예컨대, 왜곡(skewed))되도록 +△V 및 -△V를 수정할 가능성을 포함한다. 즉, 오프셋 기준 전압은 독립적으로 다뤄질 수 있다. 이러한 왜곡은 또한 예상되는 신호 비대칭을 수용할 수도 있다. 또한, △V의 구현은 실제로 전압 입력 기준의 수정을 전혀 포함하지 않을 수 있지만, 대신에 예컨대 각각의 비교기의 차동 쌍의 입력 단을 통해 전류를 왜곡함으로써 전압 오프셋을 효과적으로 운용하도록 전류를 수정하는 기술을 포함할 수 있다. 전류 왜곡의 일예가 도 7에 도시된다. 도 4A의 비교기(110a 및 110b)와 같이 주어진 데이터 경로에서 각각의 비교기에 대한 내부 회로가 도시된다. 도시된 바와 같이, 비교기(110a 및 110b)는 하나의 중간점 기준 전압 VREF를 공유한다. 비교기는 또한 내부 입력 장치를 통해 동일한 바이어스 전류(Iref)를 수신한다. 그러나, 외부 장치에서의 바이어스 전류가 소량(Iref+△I 또는 IREF-△I) 왜곡되므로, 2개의 비교기는 실제로 별개의 DC 전압 레벨을 생성할 필요없이 전압에 있어서 양 또는 음 왜곡을 갖는 입력 신호를 본다.
도시된 바와 같이, 개시된 DFE 회로는 다음의 후속 비트에 대한 감지 결정을 수정하기 위해 오직 하나의 이전의 감지 결정만을 사용한다. 그러나, 도 8에 도시된 바와 같이, 감지 결정에 영향을 미치기 위해 복수의 과거 결정이 사용될 수 있다. 도 4A에 도시된 것과 같은 1/2 레이트 클록으로 동작가능한 DFE 회로(109)가 도시된다. 그러나, 주어진 비트의 감지 결정에 영향을 미치기 위해 2개의 이전의 결정이 사용된다. 따라서, 각각의 데이터 경로(31a, 31b)는 2개의 출력을 갖고, 출력의 각각은 데이터 경로들 중 하나에서 멀티플렉서로 피드백된다. 피드백 경로는 각각의 멀티플렉서(112a, 112b)가 대응하는 기준 전압(VREF1-VREF4, VREF5-VREF8)을 갖는 4개의 비교기(110a-110d, 110e-110h) 중 하나를 선택하는 것을 허용하도록 배열된다. 과거 2개의 결정의 조합에 기초하여, 출력 경로에서의 멀티플렉서는 4개의 기준 전압 중 가장 적절한 것과의 비교를 통해 이루어진 결정을 출력한다. 물론, 이것은 임의 갯수의 이전의 비트에 대해 이루어진 결정을 제공하기 위해 확장될 수 있고, 2개의 이전의 비트의 사용은 단지 예시를 위해 도 8에 도시된다. 또한, 이 기법은 1/2 레이트 및 1/4 레이트 단일 탭 이퀄라이제이션을 가능하게 하는 앞서 논의된 것과 유사한 수정을 통해 분수 클록 레이트를 갖는 임의의 시스템으로 확장될 수 있다.
또한, 기준 전압은 이퀄라이저 회로에서 동적으로 선택 또는 조정될 수 있다. 도 9는 멀티플렉서(112a 및 112b)에 의해 출력되는 동적으로 선택가능한 감지 기준 전압을 갖는 이퀄라이저 회로(109)를 도시한다. 이퀄라이저 회로(109)는 "표준" DFE 회로 구성의 수정으로 간주될 수 있는 것을 나타내는데, 여기서 출력 결정은 단일 비교기의 기준 전압을 조정한다. 그러나, 이퀄라이저 회로(109)는 1/2 레이트 클록으로 동작하도록 본 발명의 하나 이상의 실시예에 따라 수정된다. 도 9에 도시된 바와 같이, 비교기(110a, 110b)는 클록 신호 Clk의 교호하는(alternate) 절반에서 클록된다. 입력 데이터 경로(31a)에서 비교기(110a)의 출력은 입력 데이 터 경로(31b)에서의 멀티플렉서(112b)로 출력되는 한편, 비교기(110b)의 출력은 입력 데이터 경로(31a)에서 멀티플렉서(112a)로 출력된다. 멀티플렉서(112a, 112b)는 차례로 다음 결정을 위해 비교기(110a, 110b)로 입력되는 적절한 기준 전압(VREF+△V 또는 VREF-△V)을 선택한다. 당업자라면 이러한 구성은 본 발명의 다양한 실시예에서 상술된 바와 같이, 다른 클로킹 방식, 기준 전압, 입력 데이터 등으로 확장가능함을 이해할 것이다. 당업자라면 또한 각각의 데이터 경로(31a, 31b)에 대한 적절한 타이밍을 허용하는 임계 경로는 각각의 멀티플렉서(112a, 112b)가 적절한 비교기(110b, 110a)로부터의 출력을 수신하였고 데이터 신호 DIN(30)에서의 다음 비트가 수신되기 전에 적절한 값을 출력하였을 것을 필요로 함을 이해할 것이다.
본 발명의 바람직한 실시예가 개시되었지만, 개시된 회로는 여기 설명된 바와 동일한 유용한 목적에 대한 다양한 다른 방식으로 달성될 수 있음이 이해되어야 한다. 요약하면, 여기 개시된 본 발명의 개념은 많은 수정이 가능함이 이해되어야 한다. 이러한 수정이 첨부된 청구범위 및 그 균등물의 범위 내에 있는 한, 이들은 본 특허에 의해 커버되는 것이 의도된다.

Claims (64)

  1. 데이터 채널로부터 데이터 비트들의 시퀀스를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고,
    각각의 데이터 경로는,
    상기 데이터 비트들의 시퀀스를 수신하는 적어도 제1 및 제2 비교 장치들 - 상기 제1 비교 장치는 제1 기준 전압을 더 수신하고 상기 제2 비교 장치는 상기 제1 기준 전압과는 다른 제2 기준 전압을 더 수신함 -; 및
    상기 제1 및 제2 비교 장치들 중 하나의 출력을 데이터 경로 출력에 선택적으로 결합하는 멀티플렉서를 포함하고,
    임의의 주어진 데이터 경로에서의 멀티플렉서는 자신의 제어 입력에서 다른 데이터 경로로부터 적어도 하나의 데이터 경로 출력을 수신하고, 제1 데이터 경로는 클록의 상승 에지 또는 하강 에지 중 하나에서 동작하고, 제2 데이터 경로는 상기 클록의 상기 상승 에지 및 상기 하강 에지 중 다른 하나에서 동작하는 이퀄라이저 회로.
  2. 제1항에 있어서,
    상기 복수의 데이터 경로의 각각은 상기 데이터 비트들의 시퀀스에서 매 n번째 비트를 주기적으로 샘플링하는 이퀄라이저 회로.
  3. 제2항에 있어서,
    상기 수신된 데이터 비트들의 시퀀스를 나타내는 단일 데이터 출력선을 형성하기 위해 상기 데이터 경로 출력들에 결합되는 클로킹 회로(clocking circuitry)를 더 포함하는 이퀄라이저 회로.
  4. 제1항에 있어서,
    각각의 데이터 비트는 지속시간을 갖고, 각각의 데이터 경로는 상기 지속시간의 'k' 배의 주기(period)를 갖는 클록으로 동작하는 이퀄라이저 회로.
  5. 삭제
  6. 제4항에 있어서,
    상기 클록은 클록 채널로부터 상기 이퀄라이저 회로에서 수신되는 이퀄라이저 회로.
  7. 삭제
  8. 제1항에 있어서,
    임의의 주어진 데이터 경로에서의 상기 멀티플렉서는 자신의 제어 입력에서 임의의 데이터 경로로부터 상기 적어도 하나의 데이터 경로 출력과는 다른 제2 데이터 경로 출력을 수신하는 이퀄라이저 회로.
  9. 제1항에 있어서,
    상기 제1 및 제2 기준 전압들 중 적어도 하나는 적어도 하나의 데이터 경로 출력에 기초하여 능동적으로 조정되는 이퀄라이저 회로.
  10. 삭제
  11. 데이터 채널로부터 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고, 각각의 데이터 경로는 상기 데이터 비트들의 시퀀스에서 매 n번째 비트를 주기적으로 샘플링하고 출력을 생성하는 감지 회로(sensing circuitry)를 포함하고;
    n번째 데이터 경로에서의 감지 회로는 적어도 (n-1)번째 데이터 경로로부터 상기 출력을 수신하고, 제1 데이터 경로에서의 감지 회로는 적어도 n번째 데이터 경로로부터 상기 출력을 수신하고, 각각의 출력은 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되고, 상기 n번째 데이터 경로에서의 감지 회로는 상기 데이터 비트들의 시퀀스에서 매 n번째 비트와 비교하기 위해 동적으로 선택가능한 감지 기준 전압을 포함하는 이퀄라이저 회로.
  12. 제11항에 있어서,
    상기 수신된 데이터 비트들의 시퀀스를 나타내는 단일 데이터 출력선을 형성하기 위해 상기 출력들에 결합되는 클로킹 회로를 더 포함하는 이퀄라이저 회로.
  13. 제11항에 있어서,
    각각의 데이터 비트는 지속시간을 갖고, 상기 데이터 경로들은 상기 지속시간의 'k' 배의 주기를 갖는 클록으로 동작하는 이퀄라이저 회로.
  14. 제13항에 있어서,
    상기 클록 신호는 클록 채널로부터 상기 이퀄라이저 회로에서 수신되는 이퀄라이저 회로.
  15. 제13항에 있어서,
    제1 데이터 경로는 상기 클록의 상승 에지 또는 하강 에지 중 하나에서 동작하고, 제2 데이터 경로는 상기 클록의 상기 상승 에지 및 상기 하강 에지 중 다른 하나에서 동작하는 이퀄라이저 회로.
  16. 제11항에 있어서,
    출력이 논리 '0'을 포함하면, 상기 출력은 상기 감지 회로를 논리 '1'을 감지하는 쪽으로 조정함으로써 상기 출력이 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되고,
    출력이 논리 '1'을 포함하면, 상기 출력은 상기 감지 회로를 논리 '0'을 감지하는 쪽으로 조정함으로써 상기 출력이 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되는 이퀄라이저 회로.
  17. 제11항에 있어서,
    다른 감지 기준 전압은 수신되는 데이터 비트와 비교되기 위해 선택되어, 상기 각각의 출력이 상기 감지 회로의 감지 결과의 결정에 이용되는 이퀄라이저 회로.
  18. 삭제
  19. 제11항에 있어서,
    상기 n번째 데이터 경로에서의 감지 회로는 적어도 (n-2)번째 데이터 경로로부터 상기 출력을 더 수신하고, 상기 제1 데이터 경로에서의 감지 회로는 적어도 (n-1)번째 데이터 경로로부터 상기 출력을 더 수신하고, 제2 데이터 경로에서의 감지 회로는 적어도 n번째 데이터 경로로부터 상기 출력을 더 수신하고, 각각의 출력은 그 출력이 결합되는 감지 회로에서의 감지 결과의 결정에 이용되는 이퀄라이저 회로.
  20. 제11항에 있어서,
    적어도 현재 출력은 적어도 하나의 미래 감지 결정에서의 감지 마진 (sensing margin)을 최대화하도록 상기 감지 회로에서의 감지 결과의 결정에 이용되는 이퀄라이저 회로.
  21. 데이터 통신 시스템으로서,
    적어도 하나의 데이터 채널을 통해 일 지속시간의 데이터 비트들의 시퀀스를 전송하는 송신기; 및
    상기 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 수신기 - 상기 클록 신호는 상기 지속시간의 'k' 배의 주기를 갖고, 상기 수신기는 각각이 데이터 출력을 생성하기 위한 감지 회로를 포함하는 'n'개의 데이터 경로를 갖는 이퀄라이저를 포함하고, 상기 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용됨 -
    를 포함하고,
    상기 클록 신호는 상기 수신기에서 상기 이퀄라이저에 의해 이용가능한 'j'개의 클록 신호들로 수정되고, 여기서 'j'는 데이터 경로의 수 'n'의 절반이고, 'n'은 짝수이며, 상기 'j'개의 클록 신호들의 상승 및 하강 에지들은 상기 데이터 비트들을 캡처하는데 이용되는 데이터 통신 시스템.
  22. 제21항에 있어서,
    상기 수신된 데이터 비트들의 시퀀스는 적어도 하나의 기준 전압 레벨과 비교되는 데이터 통신 시스템.
  23. 삭제
  24. 삭제
  25. 제21항에 있어서,
    적어도 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 데이터 비트들의 시퀀스에서의 적어도 하나의 미래 비트의 감지를 상기 논리 상태의 상보(complement) 쪽으로 향하도록 조정함으로써, 상기 수신되는 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용되는 데이터 통신 시스템.
  26. 제21항에 있어서,
    적어도 현재 출력의 논리 상태는, 적어도 하나의 미래 감지 결정에서 감지 마진을 최대화하도록 상기 감지 회로에서의 감지 결과의 결정에 이용되는 데이터 통신 시스템.
  27. 제21항에 있어서,
    n번째 데이터 경로에서의 감지 회로는 상기 데이터 비트들의 시퀀스에서 매 n번째 비트와 비교하기 위해 동적으로 조정가능한 감지 기준 전압을 포함하는 데이터 통신 시스템.
  28. 제21항에 있어서,
    상기 송신기는 또한 적어도 하나의 클록 채널을 통해 상기 클록 신호를 전송하는 데이터 통신 시스템.
  29. 제21항에 있어서,
    각각의 데이터 경로는 지연된 데이터 출력을 생성하기 위한 감지 회로를 더 포함하고, 상기 지연된 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 적어도 하나의 지연된 데이터 출력에서 비트의 상기 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용되는 데이터 통신 시스템.
  30. 이퀄라이저 회로로서,
    제1 데이터 경로 및 제2 데이터 경로를 포함하고,
    각각의 데이터 경로는,
    데이터 디지트들의 시퀀스에 대응하는 신호를 수신하는 제1 및 제2 비교 장치들 - 상기 제1 비교 장치는 상기 디지트들 중 적어도 하나의 디지트에 대응하는 신호의 양상(aspect)을 제1 기준 전압과 비교하고 상기 제2 비교 장치는 상기 디지트들 중 상기 적어도 하나의 디지트에 대응하는 신호의 상기 양상을 상기 제1 기준 전압과는 다른 제2 기준 전압과 비교함 -; 및
    상기 제1 및 제2 비교 장치 중 하나의 비교 장치의 출력을 데이터 경로 출력에 선택적으로 결합하는 멀티플렉서를 포함하고,
    상기 제2 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제1 데이터 경로에서의 멀티플렉서의 출력에 의해 제어되고,
    상기 제1 데이터 경로의 상기 비교 장치들은 상기 기준 전압들을 데이터의 시퀀스로부터의 짝수 비트들에 대응하는 신호의 양상들과 비교하고, 상기 제2 데이터 경로의 상기 비교 장치들은 상기 기준 전압들을 상기 데이터의 시퀀스로부터의 홀수 비트들에 대응하는 신호의 양상들과 비교하고,
    상기 이퀄라이저 회로는,
    상기 데이터 경로 출력들에 결합되며, 수신된 데이터 비트들의 시퀀스를 나타내는 단일 데이터 출력 신호를 형성하는 클로킹 회로(clocking circuitry)를 더 포함하는 이퀄라이저 회로.
  31. 삭제
  32. 삭제
  33. 제30항에 있어서,
    상기 데이터 비트들 중 하나에 대응하는 신호의 각각의 양상은 지속시간을 갖고, 상기 제1 및 제2 데이터 경로들은 상기 지속시간의 2배의 주기를 갖는 클록으로 동작하는 이퀄라이저 회로.
  34. 제33항에 있어서,
    상기 클록은 클록 채널로부터 상기 이퀄라이저 회로에서 수신되는 이퀄라이저 회로.
  35. 제33항에 있어서,
    제1 데이터 경로는 상기 클록의 상승 에지 또는 하강 에지 중 하나에서 동작하고, 제2 데이터 경로는 상기 클록의 상기 상승 에지 및 상기 하강 에지 중 다른 하나에서 동작하는 이퀄라이저 회로.
  36. 제30항에 있어서,
    상기 제1 기준 전압 및 상기 제2 기준 전압은 중간점 기준 전압으로부터 균등하게 오프셋되는 이퀄라이저 회로.
  37. 제30항에 있어서,
    상기 제1 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제2 데이터 경로에서의 멀티플렉서의 출력에 의해 제어되는 이퀄라이저 회로.
  38. 제30항에 있어서,
    제3 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제2 데이터 경로에서의 멀티플렉서의 출력에 의해 제어되는 이퀄라이저 회로.
  39. 삭제
  40. 삭제
  41. 이퀄라이저 회로로서,
    데이터 디지트들의 시퀀스에 대응하는 양상들을 갖는 입력 신호를 수신하는 제1 데이터 경로 - 상기 제1 데이터 경로는 상기 시퀀스에서 상기 데이터 디지트들의 일부에만 대응하는 양상을 갖는 신호를 수신하는 제1 선택 회로를 포함함 -; 및
    상기 입력 신호를 수신하는 제2 데이터 경로 - 상기 제2 데이터 경로는 상기 데이터 디지트들의 상기 일부를 제외한, 상기 데이터 디지트들의 적어도 일부에 대응하는 양상들을 갖는 신호를 수신하는 제2 선택 회로를 포함함 -
    를 포함하고,
    상기 제1 선택 회로의 출력은 상기 제2 선택 회로의 출력의 결정에 이용되고,
    상기 제1 선택 회로의 출력이 논리 '0'에 대응하면, 상기 제2 선택 회로는 논리 '1'을 선택하는 쪽으로 바이어스(bias)되고,
    상기 제1 선택 회로의 출력이 논리 '1'에 대응하면, 상기 제2 선택 회로는 논리 '0'을 선택하는 쪽으로 바이어스되는 이퀄라이저 회로.
  42. 제41항에 있어서,
    상기 출력들에 결합되며, 상기 데이터 디지트들의 시퀀스를 나타내는 단일 데이터 출력 신호를 형성하는 클로킹 회로를 더 포함하는 이퀄라이저 회로.
  43. 제41항에 있어서,
    각각의 데이터 비트는 지속시간을 갖고, 상기 제1 및 제2 데이터 경로들은 상기 지속시간의 2배의 주기를 갖는 클록으로 동작하는 이퀄라이저 회로.
  44. 제43항에 있어서,
    상기 클록은 클록 채널로부터 상기 이퀄라이저 회로에서 수신되는 이퀄라이저 회로.
  45. 제43항에 있어서,
    상기 제1 데이터 경로는 상기 클록의 상승 에지 또는 하강 에지 중 하나에서 동작하고, 상기 제2 데이터 경로는 상기 클록의 상기 상승 에지 및 상기 하강 에지 중 다른 하나에서 동작하는 이퀄라이저 회로.
  46. 삭제
  47. 제41항에 있어서,
    상기 제1 선택 회로의 출력을 상기 제2 선택 회로의 출력의 결정에 이용하는 것은, 상기 입력 신호의 양상과 비교하기 위해 복수의 기준 전압 중 선택된 기준 전압을 이용하는 것을 포함하는 이퀄라이저 회로.
  48. 동기 데이터 통신 시스템으로서,
    적어도 하나의 데이터 채널을 통해 지속시간을 갖는 데이터 디지트의 시퀀스에 대응하는 데이터 입력 신호를 전송하고 적어도 하나의 클록 채널을 통해 클록 신호를 전송하는 송신기 - 상기 클록 신호는 상기 지속시간의 2배의 주기를 가짐 -; 및
    상기 데이터 입력 신호 및 상기 클록 신호를 수신하는 수신기 - 상기 수신기는 데이터 비트들의 시퀀스를 나타내는 데이터 출력 신호를 생성하기 위해 상기 클록 신호의 상승 에지 및 하강 에지 모두에서 샘플링하는 감지 회로를 갖는 이퀄라이저를 포함하고, 상기 데이터 출력 신호에 의해 표시되는 상기 시퀀스에서의 디지트의 논리 상태가 상기 데이터 입력 신호에 대응하는 디지트들의 시퀀스에서의 다음 디지트의 논리 상태의 감지 결과의 결정에 이용됨 -
    를 포함하는 동기 데이터 통신 시스템.
  49. 제48항에 있어서,
    상기 수신기는 SDRAM을 포함하는 동기 데이터 통신 시스템.
  50. 제48항에 있어서,
    상기 데이터 출력 신호에 의해 표시되는 상기 시퀀스에서의 디지트의 상기 논리 상태는, 상기 시퀀스에서의 다음 디지트의 논리 상태의 감지를 상기 데이터 출력 신호에 의해 표시되는 상기 시퀀스에서의 상기 디지트의 상기 논리 상태의 상보(complement) 쪽으로 바이어싱함으로써, 상기 데이터 입력 신호에 대응하는 상기 디지트들의 시퀀스에서의 다음 디지트의 논리 상태의 상기 감지 결과의 결정에 이용되는 동기 데이터 통신 시스템.
  51. 삭제
  52. 삭제
  53. 데이터 채널로부터 데이터 비트들의 시퀀스를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고,
    각각의 데이터 경로는,
    상기 데이터 비트들의 시퀀스를 수신하는 적어도 제1 및 제2 비교 장치들 - 상기 제1 비교 장치는 제1 기준 전압을 더 수신하고 상기 제2 비교 장치는 상기 제1 기준 전압과는 다른 제2 기준 전압을 더 수신함 -; 및
    상기 제1 및 제2 비교 장치들 중 하나의 출력을 데이터 경로 출력에 선택적으로 결합하는 멀티플렉서를 포함하고,
    임의의 주어진 데이터 경로에서의 멀티플렉서는 자신의 제어 입력에서 다른 데이터 경로로부터 적어도 하나의 데이터 경로 출력을 수신하고, 상기 복수의 데이터 경로의 각각은 상기 데이터 비트들의 시퀀스에서 매 n번째 비트를 주기적으로 샘플링하고,
    상기 이퀄라이저 회로는, 상기 수신된 데이터 비트들의 시퀀스를 나타내는 단일 데이터 출력선을 형성하기 위해 상기 데이터 경로 출력들에 결합되는 클로킹 회로(clocking circuitry)를 더 포함하는 이퀄라이저 회로.
  54. 데이터 채널로부터 데이터 비트들의 시퀀스를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고,
    각각의 데이터 경로는,
    상기 데이터 비트들의 시퀀스를 수신하는 적어도 제1 및 제2 비교 장치들 - 상기 제1 비교 장치는 제1 기준 전압을 더 수신하고 상기 제2 비교 장치는 상기 제1 기준 전압과는 다른 제2 기준 전압을 더 수신함 -; 및
    상기 제1 및 제2 비교 장치들 중 하나의 출력을 데이터 경로 출력에 선택적으로 결합하는 멀티플렉서를 포함하고,
    임의의 주어진 데이터 경로에서의 멀티플렉서는 자신의 제어 입력에서 다른 데이터 경로로부터 적어도 하나의 데이터 경로 출력을 수신하고, 임의의 주어진 데이터 경로에서의 상기 멀티플렉서는 자신의 제어 입력에서 임의의 데이터 경로로부터 적어도 제2 데이터 경로 출력을 수신하는 이퀄라이저 회로.
  55. 데이터 채널로부터 데이터 비트들의 시퀀스를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고,
    각각의 데이터 경로는,
    상기 데이터 비트들의 시퀀스를 수신하는 적어도 제1 및 제2 비교 장치들 - 상기 제1 비교 장치는 제1 기준 전압을 더 수신하고 상기 제2 비교 장치는 상기 제1 기준 전압과는 다른 제2 기준 전압을 더 수신함 -; 및
    상기 제1 및 제2 비교 장치들 중 하나의 출력을 데이터 경로 출력에 선택적으로 결합하는 멀티플렉서를 포함하고,
    임의의 주어진 데이터 경로에서의 멀티플렉서는 자신의 제어 입력에서 다른 데이터 경로로부터 적어도 하나의 데이터 경로 출력을 수신하고, 상기 제1 및 제2 기준 전압들 중 적어도 하나는 적어도 하나의 데이터 경로 출력에 기초하여 능동적으로 조정되는 이퀄라이저 회로.
  56. 데이터 채널로부터 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고, 각각의 데이터 경로는 상기 데이터 비트들의 시퀀스에서 매 n번째 비트를 주기적으로 샘플링하고 출력을 생성하는 감지 회로(sensing circuitry)를 포함하고;
    n번째 데이터 경로에서의 감지 회로는 적어도 (n-1)번째 데이터 경로로부터 상기 출력을 수신하고, 제1 데이터 경로에서의 감지 회로는 적어도 n번째 데이터 경로로부터 상기 출력을 수신하고, 각각의 출력은 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되고,
    출력이 논리 '0'을 포함하면, 상기 출력은 상기 감지 회로를 논리 '1'을 감지하도록 조정함으로써 상기 출력이 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되고,
    출력이 논리 '1'을 포함하면, 상기 출력은 상기 감지 회로를 논리 '0'을 감지하도록 조정함으로써 상기 출력이 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되는 이퀄라이저 회로.
  57. 데이터 채널로부터 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 이퀄라이저 회로로서,
    상기 데이터 비트들의 시퀀스를 수신하기 위한 복수의 'n' 데이터 경로를 포함하고, 각각의 데이터 경로는 상기 데이터 비트들의 시퀀스에서 매 n번째 비트를 주기적으로 샘플링하고 출력을 생성하는 감지 회로(sensing circuitry)를 포함하고;
    n번째 데이터 경로에서의 감지 회로는 적어도 (n-1)번째 데이터 경로로부터 상기 출력을 수신하고, 제1 데이터 경로에서의 감지 회로는 적어도 n번째 데이터 경로로부터 상기 출력을 수신하고, 각각의 출력은 결합되는 상기 감지 회로에서의 감지 결과의 결정에 이용되고, 상기 n번째 데이터 경로에서의 감지 회로는 적어도 (n-2)번째 데이터 경로로부터 상기 출력을 더 수신하고, 상기 제1 데이터 경로에서의 감지 회로는 적어도 (n-1)번째 데이터 경로로부터 상기 출력을 더 수신하고, 제2 데이터 경로에서의 감지 회로는 적어도 n번째 데이터 경로로부터 상기 출력을 더 수신하고, 각각의 출력은 그 출력이 결합되는 감지 회로에서의 감지 결과의 결정에 이용되는 이퀄라이저 회로.
  58. 데이터 통신 시스템으로서,
    적어도 하나의 데이터 채널을 통해 일 지속시간의 데이터 비트들의 시퀀스를 전송하는 송신기; 및
    상기 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 수신기 - 상기 클록 신호는 상기 지속시간의 'k' 배의 주기를 갖고, 상기 수신기는 각각이 데이터 출력을 생성하기 위한 감지 회로를 포함하는 'n'개의 데이터 경로를 갖는 이퀄라이저를 포함하고, 상기 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용됨 -
    를 포함하고,
    적어도 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 데이터 비트들의 시퀀스에서의 적어도 하나의 미래 비트의 감지를 상기 논리 상태의 상보(complement) 쪽으로 향하도록 조정됨으로써, 상기 수신되는 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용되는 데이터 통신 시스템.
  59. 데이터 통신 시스템으로서,
    적어도 하나의 데이터 채널을 통해 일 지속시간의 데이터 비트들의 시퀀스를 전송하는 송신기; 및
    상기 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 수신기 - 상기 클록 신호는 상기 지속시간의 'k' 배의 주기를 갖고, 상기 수신기는 각각이 데이터 출력을 생성하기 위한 감지 회로를 포함하는 'n'개의 데이터 경로를 갖는 이퀄라이저를 포함하고, 상기 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용됨 -
    를 포함하고,
    적어도 현재 출력의 논리 상태는, 적어도 하나의 미래 감지 결정에서 감지 마진을 최대화하도록 상기 감지 회로에서의 감지 결과의 결정에 이용되는 데이터 통신 시스템.
  60. 데이터 통신 시스템으로서,
    적어도 하나의 데이터 채널을 통해 일 지속시간의 데이터 비트들의 시퀀스를 전송하는 송신기; 및
    상기 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 수신기 - 상기 클록 신호는 상기 지속시간의 'k' 배의 주기를 갖고, 상기 수신기는 각각이 데이터 출력을 생성하기 위한 감지 회로를 포함하는 'n'개의 데이터 경로를 갖는 이퀄라이저를 포함하고, 상기 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용됨 -
    를 포함하고,
    n번째 데이터 경로에서의 감지 회로는 상기 데이터 비트들의 시퀀스에서 매 n번째 비트와 비교하기 위해 동적으로 조정가능한 감지 기준 전압을 포함하는 데이터 통신 시스템.
  61. 데이터 통신 시스템으로서,
    적어도 하나의 데이터 채널을 통해 일 지속시간의 데이터 비트들의 시퀀스를 전송하는 송신기; 및
    상기 데이터 비트들의 시퀀스 및 클록 신호를 수신하는 수신기 - 상기 클록 신호는 상기 지속시간의 'k' 배의 주기를 갖고, 상기 수신기는 각각이 데이터 출력을 생성하기 위한 감지 회로를 포함하는 'n'개의 데이터 경로를 갖는 이퀄라이저를 포함하고, 상기 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 하나의 데이터 출력에서 비트의 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용됨 -
    를 포함하고,
    각각의 데이터 경로는 지연된 데이터 출력을 생성하기 위한 감지 회로를 더 포함하고, 상기 지연된 데이터 출력들은 상기 수신된 데이터 비트들의 시퀀스를 나타내고, 적어도 하나의 지연된 데이터 출력에서 비트의 상기 논리 상태는 상기 수신된 비트들의 시퀀스에서 적어도 하나의 미래 비트의 감지 결과의 결정에 이용되는 데이터 통신 시스템.
  62. 이퀄라이저 회로로서,
    제1 데이터 경로 및 제2 데이터 경로를 포함하고,
    각각의 데이터 경로는,
    데이터 디지트들의 시퀀스에 대응하는 신호를 수신하는 제1 및 제2 비교 장치들 - 상기 제1 비교 장치는 상기 디지트들 중 적어도 하나의 디지트에 대응하는 신호의 양상(aspect)을 제1 기준 전압과 비교하고 상기 제2 비교 장치는 상기 디지트들 중 상기 적어도 하나의 디지트에 대응하는 신호의 상기 양상을 상기 제1 기준 전압과는 다른 제2 기준 전압과 비교함 -; 및
    상기 제1 및 제2 비교 장치 중 하나의 비교 장치의 출력을 데이터 경로 출력에 선택적으로 결합하는 멀티플렉서를 포함하고,
    상기 제2 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제1 데이터 경로에서의 멀티플렉서의 출력에 의해 제어되고, 제3 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제2 데이터 경로에서의 멀티플렉서의 출력에 의해 제어되는 이퀄라이저 회로.
  63. 제62항에 있어서,
    상기 제1 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제3 데이터 경로에서의 멀티플렉서의 출력에 의해 제어되는 이퀄라이저 회로.
  64. 제62항에 있어서,
    제4 데이터 경로에서의 멀티플렉서는 적어도 부분적으로 상기 제3 데이터 경로의 멀티플렉서의 출력에 의해 제어되고, 상기 제1 데이터 경로의 상기 멀티플렉서는 적어도 부분적으로 상기 제4 데이터 경로에서의 상기 멀티플렉서의 출력에 의해 제어되는 이퀄라이저 회로.
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