KR20220099251A - 멀티 레벨 신호 수신을 위한 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법 - Google Patents

멀티 레벨 신호 수신을 위한 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법 Download PDF

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KR20220099251A
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Abstract

멀티 레벨 신호를 수신하는 수신기는 보상 회로, 샘플링 회로, 출력 회로 및 모드 선택기를 포함한다. 보상 회로는 입력 데이터 신호의 ISI를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성한다. 샘플링 회로는 복수의 데이터 신호들 및 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성한다. 출력 회로는 복수의 샘플 신호들에 기초하여 출력 데이터를 생성하며, 출력 데이터의 이전 값에 기초하여 현재 값을 선택한다. 모드 선택기는 동작 환경에 따라 제1 및 제2 동작 모드들 중 하나를 선택하기 위한 모드 선택 신호를 생성한다. 제1 동작 모드에서는 보상 회로 및 샘플링 회로가 전체적으로 활성화되고, 제2 동작 모드에서는 보상 회로 및 샘플링 회로의 일부분만이 활성화된다.

Description

멀티 레벨 신호 수신을 위한 수신기, 이를 포함하는 메모리 장치 및 이를 이용한 데이터 수신 방법{RECEIVER FOR RECEIVING MULTI-LEVEL SIGNAL AND MEMORY DEVICE INCLUDING THE SAME AND METHOD OF RECEIVING DATA USING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호를 수신하기 위한 수신기, 상기 수신기를 포함하는 메모리 장치 및 상기 수신기를 이용한 데이터 수신 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식의 신호를 수신하면서 타이밍 마진(timing margin)을 확보하고 파워 소모를 감소시킬 수 있는 수신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 수신기를 포함하는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 수신기를 이용한 데이터 수신 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기는 보상 회로, 샘플링 회로, 출력 회로 및 모드 선택기를 포함한다. 상기 보상 회로는 상기 멀티 레벨 신호인 입력 데이터 신호의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성한다. 상기 샘플링 회로는 상기 복수의 데이터 신호들 및 상기 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성한다. 상기 출력 회로는 상기 복수의 샘플 신호들에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터를 생성하며, 상기 출력 데이터의 이전 값에 기초하여 상기 출력 데이터의 현재 값을 선택한다. 상기 모드 선택기는 동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호를 생성한다. 상기 제1 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로의 일부분만이 활성화된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 수신기 및 메모리 셀 어레이를 포함한다. 상기 수신기는 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호인 입력 데이터 신호를 수신한다. 상기 메모리 셀 어레이는 상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행한다. 상기 수신기는 보상 회로, 샘플링 회로, 출력 회로 및 모드 선택기를 포함한다. 상기 보상 회로는 상기 입력 데이터 신호의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성한다. 상기 샘플링 회로는 상기 복수의 데이터 신호들 및 상기 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성한다. 상기 출력 회로는 상기 복수의 샘플 신호들에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터를 생성하며, 상기 출력 데이터의 이전 값에 기초하여 상기 출력 데이터의 현재 값을 선택한다. 상기 모드 선택기는 동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호를 생성한다. 상기 제1 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로의 일부분만이 활성화된다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 데이터 수신 방법에서, 동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호를 생성한다. 보상 회로를 이용하고 상기 모드 선택 신호에 기초하여 상기 멀티 레벨 신호인 입력 데이터 신호의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성한다. 샘플링 회로를 이용하고 상기 모드 선택 신호, 상기 복수의 데이터 신호들 및 상기 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성한다. 상기 복수의 샘플 신호들에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터를 생성한다. 상기 출력 데이터의 이전 값에 기초하여 상기 출력 데이터의 현재 값을 선택한다. 상기 제1 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로의 일부분만이 활성화된다.
상기와 같은 본 발명의 실시예들에 따른 수신기, 메모리 장치 및 데이터 수신 방법에서는, 멀티 레벨 신호를 수신하면서 루프 언롤링 구조의 DFE로 구현되며, 특히 동작 환경에 따라 제1 및 제2 동작 모드들 중 하나로 동작하는 듀얼 모드 루프 언롤링 DFE로 구현될 수 있다. 제2 동작 모드에서는 보상 회로 및 샘플링 회로의 일부분만을 활성화시킬 수 있다. 따라서, 루프 언롤링 구조를 통해 타이밍 마진 문제를 해결하고, 동작 환경에 따라 동작 모드를 선택함으로써 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 2a 및 2b는 도 1의 수신기의 예들을 나타내는 블록도들이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4a 및 4b는 도 3의 메모리 시스템의 예를 나타내는 블록도들이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 6a 및 6b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 7a, 7b 및 7c는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면들이다.
도 8은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 9는 도 8의 수신기에 포함되는 제1 슬라이서의 일 예를 나타내는 블록도이다.
도 10은 도 8의 수신기에 포함되는 출력 회로의 일 예를 나타내는 블록도이다.
도 11a, 11b, 11c, 12a, 12b 및 12c는 도 8의 수신기의 동작을 설명하기 위한 도면들이다.
도 13은 도 1의 수신기의 다른 예를 나타내는 블록도이다.
도 14는 도 13의 수신기에 포함되는 출력 회로의 일 예를 나타내는 블록도이다.
도 15a 및 15b는 도 13의 수신기의 동작을 설명하기 위한 도면들이다.
도 16 및 17은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도들이다.
도 18은 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 순서도이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 1을 참조하면, 수신기(1000)는 보상 회로(1100), 샘플링 회로(1200), 출력 회로(1300) 및 모드 선택기(1400)를 포함한다. 수신기(1000)는 데이터 입력 패드(또는 핀)(1010)를 더 포함할 수 있다.
수신기(1000)는 멀티 레벨 신호인 입력 데이터 신호(DS)를 수신하여 멀티 비트 데이터인 출력 데이터(ODAT)를 생성하도록 구현된다. 예를 들어, 상기 멀티 레벨 신호는 하나의 단위 구간(unit interval) 동안에 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지며, 상기 멀티 비트 데이터는 서로 다른 2개 이상의 비트들을 포함할 수 있다. 수신기(1000)는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 메모리 장치 및/또는 메모리 시스템에 포함될 수 있다. 수신기(1000)를 포함하는 상기 메모리 장치 및/또는 상기 메모리 시스템의 구조에 대해서는 후술하도록 한다.
보상 회로(1100)는 상기 멀티 레벨 신호인 입력 데이터 신호(DS)의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들(또는 중간 데이터 신호들)(IDS) 및 복수의 기준 전압들(VREF)을 생성한다. 복수의 기준 전압들(VREF)은 각각 복수의 보상 기준 레벨들을 포함한다.
샘플링 회로(1200)는 복수의 데이터 신호들(IDS) 및 복수의 기준 전압들(VREF)에 기초하여, 복수의 샘플 신호들(SAM)을 생성한다. 복수의 샘플 신호들(SAM)은 각각 복수의 판정 값들을 포함한다.
일 실시예에서, 보상 회로(1100) 및 샘플링 회로(1200)는 DFE(Decision Feedback Equalizer)를 형성하며, 루프 언롤링(loop-unrolling) 구조로 구현될 수 있다. 보상 회로(1100) 및 샘플링 회로(1200)에 대해서는 도 8 등을 참조하여 후술하도록 한다.
일 실시예에서, 보상 회로(1100)는 복수의 기준 레벨들에 대한 이퀄라이징(또는 등화)(equalizing 또는 equalization) 동작을 수행하여 상기 복수의 보상 기준 레벨들을 생성할 수 있다. 예를 들어, 보상 회로(1100)는 DFE 동작에 의한 포스트-커서 제거(post-cursor cancellation) 동작을 수행하며, 포스트-커서 제거 회로라고 부를 수 있다. 상기 복수의 기준 레벨들은 상기 멀티 레벨 신호의 전압 레벨들을 센싱 또는 검출하는데 이용되며, 상기 이퀄라이징 동작을 수행함에 따라 상기 복수의 기준 레벨들의 증감 방향 및 변화 정도를 조절하여 상기 복수의 보상 기준 레벨들을 생성할 수 있다. 상기 이퀄라이징 동작에 대해서는 도 11, 12 등을 참조하여 후술하도록 한다. 한편, 샘플링 회로(1200)는 보상 회로(1100)의 출력을 판정(decision)하며, 판정 회로 또는 슬라이서(slicer) 회로라고 부를 수 있다.
출력 회로(1300)는 복수의 샘플 신호들에 기초하여 상기 2개 이상의 비트들을 포함하는 출력 데이터(ODAT)를 생성하며, 출력 데이터(ODAT)의 이전 값에 기초하여 출력 데이터(ODAT)의 현재 값을 선택한다. 예를 들어, 출력 회로(1300)는 루프 언롤링 구조에서 출력 결정을 위한 구성일 수 있다. 출력 회로(1300)에 대해서는 도 10 등을 참조하여 후술하도록 한다.
모드 선택기(1400)는 동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호(MSEL)를 생성한다. 모드 선택 신호(MSEL)는 보상 회로(1100) 및 샘플링 회로(1200)에 제공될 수 있다. 상기 제1 동작 모드는 보상 회로(1100) 및 샘플링 회로(1200)를 전체적으로 활성화시키는 모드이며, 풀(full) 모드라고 부를 수 있다. 상기 제2 동작 모드는 보상 회로(1100) 및 샘플링 회로(1200)의 일부분만을 활성화시키는 모드이며, 하프(half) 또는 부분(partial) 모드라고 부를 수 있다. 모드 선택기(1400)에 대해서는 도 2 등을 참조하여 후술하도록 한다.
데이터 입력 패드(1010)는 보상 회로(1100)와 연결되며, 입력 데이터 신호(DS)를 수신한다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 생성된 입력 데이터 신호(DS)를 수신한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 K(K는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(K) 방식에도 적용될 수 있다.
한편, 메모리 입출력 인터페이스에서 데이터 신호는 채널을 통해 수신기로 전달된다. 데이터 레이트(data rate)가 증가함에 따라 채널 영향에 의한 간섭 신호가 증가하여 신호 품질의 저하가 문제되며, 악화되는 SI(signal integrity) 특성을 개선하기 위해, 이퀄라이징 기법을 사용하고 있다. 대표적인 이퀄라이저 중 하나인 DFE는 간섭 신호를 상쇄하여, 즉 ISI를 유발하는 포스트 커서를 상쇄하여 SI 특성을 개선한다. 하지만 DFE는 이전 데이터의 판정 결과에 따라 신호 보상 정도를 결정한 후에 현재 신호를 보상하기 때문에 피드백 딜레이(feedback delay)가 존재할 수 있으며, 따라서 루프 언롤링 구조의 DFE가 연구되고 있다. 루프 언롤링 구조는 가능한 모든 판정 결과 값들에 따라 보상된 신호를 미리 연산하여 출력 후보를 만든 후에, 그 중 하나를 최종 출력 값으로 선택하는 구조를 나타낸다.
본 발명의 실시예들에 따른 수신기(1000)는, 멀티 레벨 신호를 수신하면서 루프 언롤링 구조의 DFE로 구현되며, 특히 동작 환경에 따라 제1 및 제2 동작 모드들 중 하나로 동작하는 듀얼(dual) 모드 루프 언롤링 DFE로 구현될 수 있다. 상기 제2 동작 모드에서는 보상 회로(1100) 및 샘플링 회로(1200)의 일부분만을 활성화시킬 수 있다. 따라서, 루프 언롤링 구조를 통해 타이밍 마진 문제(timing margin issue)를 해결하고, 동작 환경에 따라 동작 모드를 선택함으로써 전력 소모를 감소시킬 수 있다.
도 2a 및 2b는 도 1의 수신기의 예들을 나타내는 블록도들이다. 이하 도 1과 중복되는 설명은 생략한다.
도 2a를 참조하면, 수신기(1000a)는 보상 회로(1100), 샘플링 회로(1200), 출력 회로(1300) 및 모드 선택기(1400a)를 포함하며, 데이터 입력 패드(1010) 및 환경 센서(1500)를 더 포함할 수 있다.
환경 센서(1500)를 더 포함하고 이에 따라 모드 선택기(1400a)의 동작이 일부 변경되는 것을 제외하면, 수신기(1000a)는 도 1의 수신기(1000)와 실질적으로 동일할 수 있다.
환경 센서(1500)는 수신기(1000a)의 동작 환경, 즉 수신기(1000a)를 포함하는 메모리 장치 및/또는 메모리 시스템의 동작 환경의 변화를 감지하여 센싱 신호(SEN)를 생성할 수 있다. 예를 들어, 환경 센서(1500)는 상기 동작 환경이 미리 정해진 기준 범위를 벗어나도록 변화하는 경우에 센싱 신호(SEN)를 활성화시킬 수 있다.
일 실시예에서, 환경 센서(1500)는 온도 센서, 습도 센서, 압력 센서, 움직임 센서, 시간 센서, 공간 센서, 조도 센서, 가속도 센서, 진동 센서, 외부 힘(mechanical stress) 센서, 충격(shock) 센서, 주파수 센서, 전압 센서, 채널 환경 센서 중 적어도 하나를 포함할 수 있다. 다시 말하면, 상기 동작 환경은 온도, 습도, 압력, 움직임, 시간, 공간, 조도, 가속도, 진동, 외부 힘, 충격, 상기 메모리 장치/시스템의 구동 주파수, 구동 전압 환경, 채널 환경 중 적어도 하나를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 환경 센서(1500)는 방사선(radiation) 센서, 먼지(dust) 센서, 전기적 스트레스(electrical stress) 센서 등과 같이 다양한 환경 정보를 수집하는 센서 및/또는 상기 메모리 장치의 다양한 동작 상태를 확인하는 센서를 더 포함할 수 있다.
모드 선택기(1400a)는 환경 센서(1500)의 출력, 즉 센싱 신호(SEN)에 기초하여 모드 선택 신호(MSEL)를 생성하고 동작 모드를 변경할 수 있다.
도 2b를 참조하면, 수신기(1000b)는 보상 회로(1100), 샘플링 회로(1200), 출력 회로(1300) 및 모드 선택기(1400b)를 포함하며, 데이터 입력 패드(1010)를 더 포함할 수 있다.
모드 선택기(1400b)의 동작이 일부 변경되는 것을 제외하면, 수신기(1000b)는 도 1의 수신기(1000)와 실질적으로 동일할 수 있다.
수신기(1000b)는 동작 초기에(또는 파워 온 시에) 또는 구동 중에 외부 커맨드, 즉 트레이닝 커맨드(TRCMD)에 기초하여 트레이닝 동작을 수행하는 트레이닝 모드로 진입할 수 있다. 모드 선택기(1400b)는 상기 트레이닝 동작의 결과에 기초하여 모드 선택 신호(MSEL)를 생성할 수 있다.
한편, 도 2b에서는 트레이닝 커맨드(TRCMD)가 직접 수신기(1000b)로 제공되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 트레이닝 커맨드(TRCMD)는 커맨드 디코더에 의해 디코딩되어 제공될 수도 있다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 수신되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 4a 및 4b는 도 3의 메모리 시스템의 예를 나타내는 블록도들이다.
도 4a 및 4b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a~25c, 45a~45c) 각각은 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a~27c, 47a~47c) 각각은 상기 멀티 레벨 신호를 수신하고, 본 발명의 실시예들에 따른 수신기일 수 있다. 예를 들어, 복수의 수신기들(27a~27c, 47a~47c) 각각은 도 1 등을 참조하여 상술한 수신기이고 도 8 내지 18을 참조하여 후술하는 것처럼 구현될 수 있다.
복수의 데이터 입출력 패드들(29a~29c, 49a~49c) 각각은 복수의 송신기들(25a~25c, 45a~45c) 중 하나 및 복수의 수신기들(27a~27c, 47a~47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a~31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a~31c) 각각은 복수의 데이터 입출력 패드들(29a~29c) 중 하나를 통해 복수의 송신기들(25a~25c) 중 하나 및 복수의 수신기들(27a~27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a~49c) 중 하나를 통해 복수의 송신기들(45a~45c) 중 하나 및 복수의 수신기들(47a~47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a~31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 4a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS11)를 생성하고, 데이터 신호(DS11)는 채널(31a)을 통해 전송되며, 수신기(47a)는 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 출력 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS21)를 생성하고, 수신기(47b)는 데이터 신호(DS21)를 수신하여 출력 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DSN1)를 생성하고, 수신기(47c)는 데이터 신호(DSN1)를 수신하여 출력 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 메모리 장치(41)에 기입되는 기입 데이터이고, 이 때 기입 커맨드 및 기입 어드레스가 메모리 장치(41)에 함께 제공될 수 있다.
도 4b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS12)를 생성하고, 데이터 신호(DS12)는 채널(31a)을 통해 전송되며, 수신기(27a)는 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 출력 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS22)를 생성하고, 수신기(27b)는 데이터 신호(DS22)를 수신하여 출력 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DSN2)를 생성하고, 수신기(27c)는 데이터 신호(DSN2)를 수신하여 출력 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 메모리 장치(41)로부터 독출되는 독출 데이터이고, 이 때 독출 커맨드 및 독출 어드레스가 메모리 장치(41)에 제공될 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH 코드, LDPC 코드, 터보 코드, 리드-솔로몬 코드, 콘볼루션 코드, RSC, TCM, BCM 등의 부호화된 변조, 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 3의 40)와 신호 및 데이터를 교환할 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 4a의 25a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 4a의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 6a 및 6b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 5a를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치이고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 3의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더 및 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신하며, 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a~280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a~280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a~280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 상기 메모리 컨트롤러에 제공될 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 4a의 45a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 4a의 47a)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 커맨드 디코더(211) 및 모드 레지스터(212)를 포함할 수 있다.
도 6b를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 페이지 버퍼 회로(330), 데이터 입출력 회로(340), 전압 생성기(350) 및 제어 회로(360)를 포함한다. 예를 들어, 메모리 장치(300)는 비휘발성 메모리 장치이고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(310)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(320)와 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(330)와 연결된다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함하며, 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(310)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(360)는 외부(예를 들어, 도 3의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(300)의 소거 루프(예를 들어, 소거 동작과 소거 검증 동작), 프로그램 루프(예를 들어, 프로그램 동작과 프로그램 검증 동작) 및 독출 동작을 제어한다. 예를 들어, 제어 회로(360)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 제어 신호들(CON, PBC), 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다.
어드레스 디코더(320)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(310)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(300)의 동작에 필요한 전압들(VS)을 생성할 수 있다. 전압들(VS)은 어드레스 디코더(320)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 생성할 수 있다.
페이지 버퍼 회로(330)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 페이지 버퍼 회로(330)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(330)는 메모리 셀 어레이(310)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다.
데이터 입출력 회로(340)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(330)와 연결될 수 있다. 데이터 입출력 회로(340)는 데이터(DAT)를 페이지 버퍼 회로(330)를 거쳐서 메모리 셀 어레이(310)에 제공하거나 메모리 셀 어레이(310)로부터 출력되는 데이터(DAT)를 외부에 제공할 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 4a의 45a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 4a의 47a)는 데이터 입출력 회로(340)에 포함될 수 있다.
한편, DRAM 및 NAND 플래시 메모리에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 SRAM, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 다른 휘발성/비휘발성 메모리 장치일 수도 있다.
도 7a, 7b 및 7c는 본 발명의 실시예들에 따른 멀티 레벨 신호 생성 방법에 의해 생성되는 데이터 신호를 설명하기 위한 도면들이다.
도 7a는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 일 예로서 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 7b는 도 7a의 아이 다이어그램을 단순하게 나타낸 도면이다. 도 7c는 8-레벨 방식(즉, PAM8 방식)으로 생성된 데이터 신호의 아이 다이어그램을 단순하게 나타낸 도면이다.
도 7a를 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '11', '10')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다. 예를 들어, 그레이 코드(Gray code)를 이용하는 경우에, 전압 레벨들(VL11, VL21, VL31, VL41)은 각각 '00', '01', '11', '10'로 맵핑될 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트 주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI, 신호 손실(signal loss), SNR, 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다. 예를 들어, 아이 폭(width)(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 아이 오프닝(opening)(OP)은 다양한 전압 레벨들(VL11~VL41) 사이의 피크 대 피크(peak-to-peak) 전압 차이를 나타내고, 측정된 신호의 전압 레벨들(VL11~VL41)을 구별하기 위한 전압 마진과 관련될 수 있다. 상승 시간(rise time)(RT) 또는 하강 시간(fall time)(FT)은 하나의 전압 레벨에서 다른 하나의 전압 레벨로 천이하는데 소요되는 시간을 나타내고, 각각 상승 에지 및 하강 에지와 관련될 수 있다. 지터(JT)는 상승 및 하강 시간의 오정렬(misalignment)로 인한 타이밍 에러를 나타낼 수 있다.
도 7b를 참조하면, PAM4 방식의 데이터 신호의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11~VL41), 및 제1, 제2 및 제3 기준 레벨들(VREF_H, VREF_M, VREF_L)을 예시하고 있다. 예를 들어, 기준 레벨들의 개수는 데이터 신호의 전압 레벨들의 개수보다 1개 적을 수 있다.
가장 낮은 제1 전압 레벨(VL11)은 제2 전압 레벨(VL21)보다 낮고, 제2 전압 레벨(VL21)은 제3 전압 레벨(VL31)보다 낮으며, 제3 전압 레벨(VL31)은 가장 높은 제4 전압 레벨(VL41)보다 낮을 수 있다. 또한, 제1 기준 레벨(VREF_H)은 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 레벨이고, 제2 기준 레벨(VREF_M)은 제2 및 제3 전압 레벨들(VL21, VL31) 사이의 레벨이며, 제3 기준 레벨(VREF_L)은 제1 및 제2 전압 레벨들(VL11, VL21) 사이의 레벨일 수 있다. 데이터 신호와 기준 레벨들(VREF_H, VREF_M, VREF_L)의 비교 결과에 기초하여 데이터 신호의 전압 레벨(즉, 심볼)이 결정될 수 있다.
도 7c를 참조하면, PAM8 방식의 데이터 신호의 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82), 및 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 레벨들(VREF_A, VREF_B, VREF_C, VREF_D, VREF_E, VREF_F, VREF_G)을 예시하고 있다.
이하에서는 PAM4 방식에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다. 다만 본 발명은 이에 한정되지 않으며, 임의의 PAM(K)(K는 3 이상의 자연수) 방식에도 적용될 수 있다.
도 8은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 수신기(1002)는 보상 회로(1102), 샘플링 회로(1202), 출력 회로(1302) 및 모드 선택기(1400)를 포함하며, 데이터 입력 패드(1010), 제1 버퍼(1020) 및 제2 버퍼(1030)를 더 포함할 수 있다.
데이터 입력 패드(1010)는 제1, 제2, 제3 및 제4 전압 레벨들(VL11~VL41)을 가지는 입력 데이터 신호(DS1)를 수신할 수 있다.
보상 회로(1102)는 제1, 제2, 제3 및 제4 포스트 커서 제거기(post-cursor canceller)들(1110, 1120, 1130, 1140)을 포함할 수 있다.
제1 포스트 커서 제거기(1110)는 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '10'인 경우, 즉 제4 전압 레벨(VL41)에 대응하는 경우에 기초하여, 제1 데이터 신호(IDS1) 및 제1 기준 전압(VREF1)을 생성할 수 있다. 제2 포스트 커서 제거기(1120)는 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '11'인 경우, 즉 제3 전압 레벨(VL31)에 대응하는 경우에 기초하여, 제2 데이터 신호(IDS2) 및 제2 기준 전압(VREF2)을 생성할 수 있다. 제3 포스트 커서 제거기(1130)는 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '01'인 경우, 즉 제2 전압 레벨(VL21)에 대응하는 경우에 기초하여, 제3 데이터 신호(IDS3) 및 제3 기준 전압(VREF3)을 생성할 수 있다. 제4 포스트 커서 제거기(1140)는 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '00'인 경우, 즉 제1 전압 레벨(VL11)에 대응하는 경우에 기초하여, 제4 데이터 신호(IDS4) 및 제4 기준 전압(VREF4)을 생성할 수 있다. 예를 들어, 각 포스트 커서 제거기는 n-탭(n-tap)(n은 자연수) 구조의 피드백 필터를 포함할 수 있다.
제1 기준 전압(VREF1)은 제1, 제2 및 제3 보상 기준 레벨들(VREF_H1, VREF_M1, VREF_L1)을 포함하고, 제2 기준 전압(VREF2)은 제4, 제5 및 제6 보상 기준 레벨들(VREF_H2, VREF_M2, VREF_L2)을 포함하고, 제3 기준 전압(VREF3)은 제7, 제8 및 제9 보상 기준 레벨들(VREF_H3, VREF_M3, VREF_L3)을 포함하며, 제4 기준 전압(VREF4)은 제10, 제11 및 제12 보상 기준 레벨들(VREF_H4, VREF_M4, VREF_L4)을 포함할 수 있다. 제1, 제4, 제7 및 제10 보상 기준 레벨들(VREF_H1~VREF_H4)은 제1 기준 레벨(VREF_H)에 대응하며, 상기 이퀄라이징 동작을 수행하여 제1 기준 레벨(VREF_H)을 특정 크기만큼 증가 또는 감소시켜 생성될 수 있다. 이와 유사하게, 제2, 제5, 제8 및 제11 보상 기준 레벨들(VREF_M1~VREF_M4)은 제2 기준 레벨(VREF_M)에 대응하며, 제2 기준 레벨(VREF_M)을 특정 크기만큼 증가 또는 감소시켜 생성될 수 있다. 제3, 제6, 제9 및 제12 보상 기준 레벨들(VREF_L1~VREF_L4)은 제3 기준 레벨(VREF_L)에 대응하며, 제3 기준 레벨(VREF_L)을 특정 크기만큼 증가 또는 감소시켜 생성될 수 있다.
일 실시예에서, 데이터 신호들(IDS1~IDS4)은 실질적으로 동일한 신호일 수 있다. 다른 실시예에서, 제1 데이터 신호(IDS1)는 제1 기준 전압(VREF1)과 차동 형태의 신호로 제공되고, 나머지 데이터 신호들과 기준 전압들도 차동 형태의 신호로 제공되며, 따라서 데이터 신호들(IDS1~IDS4)은 서로 다른 신호일 수 있다.
샘플링 회로(1202)는 제1, 제2, 제3 및 제4 슬라이서들(slicer)(1210, 1220, 1230, 1240)을 포함할 수 있다.
제1 슬라이서(1210)는 제1 데이터 신호(IDS1)와 제1, 제2 및 제3 보상 기준 레벨들(VREF_H1, VREF_M1, VREF_L1)을 비교하여, 제1 샘플 신호(SAM1)를 생성할 수 있다. 제2 슬라이서(1220)는 제2 데이터 신호(IDS2)와 제4, 제5 및 제6 보상 기준 레벨들(VREF_H2, VREF_M2, VREF_L2)을 비교하여, 제2 샘플 신호(SAM2)를 생성할 수 있다. 제3 슬라이서(1230)는 제3 데이터 신호(IDS3)와 제7, 제8 및 제9 보상 기준 레벨들(VREF_H3, VREF_M3, VREF_L3)을 비교하여, 제3 샘플 신호(SAM3)를 생성할 수 있다. 제4 슬라이서(1240)는 제4 데이터 신호(IDS4)와 제10, 제11 및 제12 보상 기준 레벨들(VREF_H4, VREF_M4, VREF_L4)을 비교하여, 제4 샘플 신호(SAM4)를 생성할 수 있다. 예를 들어, 도 9 등을 참조하여 후술하는 것처럼, 각 슬라이서는 복수의 비교기들을 포함할 수 있다.
제1 샘플 신호(SAM1)는 제1, 제2 및 제3 판정 값들(VOH1, VOM1, VOL1)을 포함하고, 제2 샘플 신호(SAM2)는 제4, 제5 및 제6 판정 값들(VOH2, VOM2, VOL2)을 포함하고, 제3 샘플 신호(SAM3)는 제7, 제8 및 제9 판정 값들(VOH3, VOM3, VOL3)을 포함하며, 제4 샘플 신호(SAM4)는 제10, 제11 및 제12 판정 값들(VOH4, VOM4, VOL4)을 포함할 수 있다. 제1, 제4, 제7 및 제10 판정 값들(VOH1~VOH4)은 입력 데이터 신호(DS1)와 보상 회로(1102)에 의해 이퀄라이징된 제1 기준 레벨들을 비교한 판정 결과를 나타낼 수 있다. 이와 유사하게, 제2, 제5, 제8 및 제11 판정 값들(VOM1~VOM4)은 입력 데이터 신호(DS1)와 이퀄라이징된 제2 기준 레벨들을 비교한 판정 결과를 나타내며, 제3, 제6, 제9 및 제12 판정 값들(VOL1~VOL4)은 입력 데이터 신호(DS1)와 이퀄라이징된 제3 기준 레벨들을 비교한 판정 결과를 나타낼 수 있다.
출력 회로(1302)는 제1 내지 제12 판정 값들(VOH1~VOH4, VOM1~VOM4, VOL1~VOL4)에 기초하여, 제1 비트(MSB1) 및 제2 비트(LSB1)를 포함하는 출력 데이터(ODAT1)를 생성할 수 있다. 제1 및 제2 비트들(MSB1, LSB1)은 각각 출력 데이터(ODAT1)의 MSB(most significant bit) 및 LSB(least significant bit)일 수 있다. 예를 들어, 출력 데이터(ODAT1)가 '10'인 경우에, 제1 비트(MSB1)가 '1'이고 제2 비트(LSB1)가 '0'일 수 있다.
제1 버퍼(1020)는 입력 데이터 신호(DS1)를 버퍼링하여 제1 및 제4 포스트 커서 제거기들(1110, 1140)에 제공할 수 있다. 제2 버퍼(1030)는 입력 데이터 신호(DS1)를 버퍼링하여 제2 및 제3 포스트 커서 제거기들(1120, 1130)에 제공할 수 있다. 모드 선택기(1400)는 상기 동작 환경에 따라 상기 제1 및 제2 동작 모드들 중 하나를 선택하기 위한 모드 선택 신호(MSEL)를 생성할 수 있다. 도 8의 예에서, 모드 선택 신호(MSEL)는 제2 버퍼(1030)에 제공되며, 상기 제2 동작 모드에서 제2 버퍼(1030)를 비활성화함으로써 보상 회로(1102) 및 샘플링 회로(1202)의 일부를 비활성화시킬 수 있다.
상술한 것처럼, 수신기(1002)는 보상 회로(1102) 및 샘플링 회로(1202)가 가능한 모든 판정 결과들을 미리 연산하고 이에 기초하여 출력 후보들을 생성하고 출력 회로(1302)가 그 중 하나를 최종 출력 값으로 선택하는 루프 언롤링 구조로 구현될 수 있다.
일 실시예에서, 도 10을 참조하여 후술하는 것처럼, 출력 회로(1302)는 제1 및 제2 비트들(MSB1, LSB1)에 기초하여 루프 언롤링 출력 값을 결정하도록 구현될 수 있다. 이 경우, 멀티플렉서 및 플립플롭의 개수가 감소하고 버퍼를 통해 입력단에서 바라보는 로딩(loading)을 줄일 수 있다.
도 9는 도 8의 수신기에 포함되는 제1 슬라이서의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 제1 슬라이서(1210a)는 클럭 신호(CLK)에 기초하여 동작하는 비교기들(1212, 1214, 1216)을 포함할 수 있다.
비교기(1212)는 제1 데이터 신호(IDS1)와 제1 보상 기준 레벨(VREF_H1)을 비교하여 제1 판정 값(VOH1)을 생성할 수 있다. 비교기(1214)는 제1 데이터 신호(IDS1)와 제2 보상 기준 레벨(VREF_M1)을 비교하여 제2 판정 값(VOM1)을 생성할 수 있다. 비교기(1216)는 제1 데이터 신호(IDS1)와 제3 보상 기준 레벨(VREF_L1)을 비교하여 제3 판정 값(VOL1)을 생성할 수 있다. 한편, 도 15a를 참조하여 후술하는 것처럼, 나머지 슬라이서들(1220, 1230, 1240)의 구조는 제1 슬라이서(1210a)와 실질적으로 동일할 수 있다.
도 10은 도 8의 수신기에 포함되는 출력 회로의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 출력 회로(1302a)는 제1, 제2, 제3 및 제4 디코더들(즉, PAM4 디코더들)(1312, 1314, 1316, 1318) 및 제1 및 제2 멀티플렉서들(1322, 1324)을 포함하며, 클럭 신호(CLK)에 기초하여 동작하는 플립플롭들(FF)(1332, 1334)을 더 포함할 수 있다.
제1 디코더(1312)는 제1, 제2 및 제3 판정 값들(VOH1, VOM1, VOL1)을 기초로 제1 MSB(MSB_10) 및 제1 LSB(LSB_10)를 생성할 수 있다. 제2 디코더(1314)는 제4, 제5 및 제6 판정 값들(VOH2, VOM2, VOL2)을 기초로 제2 MSB(MSB_11) 및 제2 LSB(LSB_11)를 생성할 수 있다. 제3 디코더(1316)는 제7, 제8 및 제9 판정 값들(VOH3, VOM3, VOL3)을 기초로 제3 MSB(MSB_01) 및 제3 LSB(LSB_01)를 생성할 수 있다. 제4 디코더(1318)는 제10, 제11 및 제12 판정 값들(VOH4, VOM4, VOL4)을 기초로 제4 MSB(MSB_00) 및 제1 LSB(LSB_00)를 생성할 수 있다.
제1 멀티플렉서(1322)는 제1, 제2, 제3 및 제4 MSB들(MSB_10, MSB_11, MSB_01, MSB_00) 중 하나를 선택하여 출력 데이터(ODAT1)의 제1 비트(즉, MSB)(MSB1)로 출력할 수 있다. 제2 멀티플렉서(1324)는 제1, 제2, 제3 및 제4 LSB (LSB_10, LSB_11, LSB_01, LSB_00) 중 하나를 선택하여 출력 데이터(ODAT1)의 제2 비트(즉, LSB)(LSB1)로 출력할 수 있다. 출력 데이터(ODAT1)의 제1 및 제2 비트들(MSB1, LSB1)은 플립플롭들(1332, 1334)에 의해 클럭 신호(CLK)에 동기화될 수 있다.
도 11a, 11b, 11c, 12a, 12b 및 12c는 도 8의 수신기의 동작을 설명하기 위한 도면들이다.
도 11a 및 11b를 참조하면, 제3 기준 레벨(VREF_L)에 대한 상기 이퀄라이징 동작을 예시하고 있다.
도 11a에 도시된 것처럼, 이전 데이터, 즉 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '00'인 경우에, 현재 데이터, 즉 출력 데이터(ODAT1)의 현재 값(DATA_CUR)을 센싱하기 위한 슬라이서의 센싱 마진(sensing margin)을 확보하기 위해 제3 기준 레벨(VREF_L)을 감소시켜 보다 낮은 보상 기준 레벨(VREF_L(-))을 가지도록 상기 이퀄라이징 동작을 수행할 수 있다.
도 11b에 도시된 것처럼, 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '10', '11' 또는 '01'인 경우에, 슬라이서의 센싱 마진 확보하기 위해 도 11a의 경우와 반대로 제3 기준 레벨(VREF_L)을 증가시켜 보다 높은 보상 기준 레벨(VREF_L(+))을 가지도록 상기 이퀄라이징 동작을 수행할 수 있다.
도 11c를 참조하면, 제1 동작 모드(MODE1)에서 수신기(1002)의 동작 및 이에 따른 기준 레벨의 변화(VREF_CHANGE)를 나타낸다.
제1 동작 모드(MODE1)에서는, 포스트 커서 제거기들(1110~1140) 및 슬라이서들(1210~1240)이 모두 활성화되고, 멀티플렉서들(1322, 1324) 각각은 제1 및 제2 비트들(MSB1, LSB1) 모두에 기초하여 모든 입력 값들 중 하나를 선택할 수 있다. 예를 들어, 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '10'인 경우에, 멀티플렉서들(1322, 1324)은 각각 제1 MSB(MSB_10) 및 제1 LSB(LSB_10)를 선택하여 출력할 수 있다.
또한, 제1 동작 모드(MODE1)에서는, 가능한 모든 경우에 대해 기준 레벨의 증감 방향 및 변화량이 다르도록 상기 이퀄라이징 동작이 수행될 수 있다. 도 11c의 표는 출력 데이터(ODAT1)의 이전 값(DATA_PRE)과 기준 레벨들(VREF_H, VREF_M, VREF_L)을 비교한 판정 결과를 VOH, VOL 및 VOL로 나타내며, 이전 값(DATA_PRE)을 기초로 상기 이퀄라이징 동작을 수행하여 획득된 기준 레벨들(VREF_H, VREF_M, VREF_L)의 변화를 나타낸다. 도 11c의 표에서, '+' 및 '-' 부호는 각 기준 레벨의 증감 방향을 나타내고, 부호의 개수는 각 기준 레벨의 변화량을 나타낸다. 예를 들어, 제1 기준 레벨(VREF_H)에 대하여, 이전 값(DATA_PRE)이 '10'이면 제1 크기만큼 증가시키고(즉, '+'), '11'이면 상기 제1 크기만큼 감소시키고(즉, '-'), '01'이면 상기 제1 크기보다 큰 제2 크기만큼 감소시키며(즉, '--'), '00'이면 상기 제2 크기보다 큰 제3 크기만큼 감소시키도록(즉, '---'), 상기 이퀄라이징 동작이 수행될 수 있다. 즉, 각각의 경우에 대해 기준 레벨의 증감 방향 뿐만 아니라 변화량이 상이하도록 설정할 수 있다.
이에 따라, 제1 동작 모드(MODE1)에서는, 상기 멀티 레벨 신호의 동일한 전압 레벨을 센싱하기 위한 기준 레벨(예를 들어, VREF_H)에 대해서 이전 값(DATA_PRE)에 따라 서로 다른 크기 및/또는 방향만큼(예를 들어, 각각 '---', '--', '-', '+' 만큼) 상기 이퀄라이징 동작이 수행되며, 동일한 이전 값(DATA_PRE)(예를 들어, '00')에 대응하는 기준 레벨들(VREF_H, VREF_M, VREF_L)에 대해서 서로 다른 크기 및/또는 방향만큼(예를 들어, 각각 '---', '--', '-' 만큼) 상기 이퀄라이징 동작이 수행될 수 있다.
다시 말하면, PAM4 방식에서 기준 레벨의 변화량은 이전 데이터에 따라 4가지 경우로 결정되는데, 루프 언롤링 구조의 경우 3개의 슬라이서들 각각이 4가지 경우 모두에 대해 연산을 수행해야 하므로, 제1 동작 모드(MODE1)에서는 총 12가지(=4*3)의 연산이 수행될 수 있다.
도 12a, 12b 및 12c를 참조하면, 제2 동작 모드(MODE2)에서 수신기(1002)의 동작 및 이에 따른 기준 레벨의 변화(VREF_CHANGE)를 나타낸다.
도 12a 및 12b에 도시된 것처럼, 제2 동작 모드(MODE2)에서는, 모드 선택 신호(MSEL)에 기초하여 제2 버퍼(1030)가 비활성화되고, 이에 따라 포스트 커서 제거기들(1120, 1130), 슬라이서들(1220, 1230) 및 디코더들(1314, 1316)이 비활성화되며, 포스트 커서 제거기들(1110, 1140), 슬라이서들(1210, 1240) 및 디코더들(1312, 1318)만이 활성화될 수 있다. 도 12a 및 12b에서, 비활성화된 구성요소들을 점선으로 도시하였다. 멀티플렉서(1322)는 제1 비트(MSB1)에 기초하여 제1 및 제4 MSB들(MSB_10, MSB_00) 중 하나를 선택하며, 멀티플렉서(1324)는 제1 비트(MSB1)에 기초하여 제1 및 제4 LSB들(LSB_10, LSB_00) 중 하나를 선택할 수 있다. 예를 들어, 제1 비트(MSB1)가 '0'인 경우에, 멀티플렉서들(1322, 1324)은 각각 제4 MSB(MSB_00) 및 제4 LSB(LSB_00)를 선택하여 출력할 수 있다.
도 12c에 도시된 것처럼, 제2 동작 모드(MODE2)에서는, 적어도 일부의 경우에 대해 기준 레벨의 증감 방향 및 변화량이 동일하도록 상기 이퀄라이징 동작이 수행될 수 있다. 예를 들어, 제1 기준 레벨(VREF_H)에 대하여, 이전 값(DATA_PRE)이 '10'이면 상기 제1 크기만큼 증가시키고(즉, '+'), '11', '01' 및 '00'이면 상기 제1 크기만큼 감소시키도록(즉, '-'), 상기 이퀄라이징 동작이 수행될 수 있다. 즉, 각각의 경우에 대해 기준 레벨의 증감 방향만 다르게 하고 변화량은 모두 동일하도록 설정하며, '11', '01' 및 '00'인 경우의 감소량이 제1 동작 모드(MODE1)에서는 '-', '--' 및 '---'와 같이 상이하지만 제2 동작 모드(MODE2)에서는 '-'와 같이 동일할 수 있다.
이에 따라, 제2 동작 모드(MODE2)에서는, 상기 멀티 레벨 신호의 동일한 전압 레벨을 센싱하기 위한 기준 레벨(예를 들어, VREF_H)에 대해서 이전 값(DATA_PRE)에 따라 적어도 일부가 동일한 크기만큼(예를 들어, '11', '01' 및 '00'에 대해 '-' 만큼) 상기 이퀄라이징 동작이 수행되며, 동일한 이전 값(DATA_PRE)(예를 들어, '00')에 대응하는 기준 레벨들(VREF_H, VREF_M, VREF_L)에 대해서 적어도 일부가 동일한 크기만큼(예를 들어, 모두에 대해 '-' 만큼) 상기 이퀄라이징 동작이 수행될 수 있다.
다시 말하면, 동작 환경 변화에 의해 ISI 수준이 완화되어 변화량의 구분 없이 증감 방향만 반영하더라도 원하는 이퀄라이징 성능을 만족할 수 있다면, 증가/감소에 대한 연산만을 수행하면 되기 때문에, 제2 동작 모드(MODE2)에서는 총 6가지의 연산만이 수행될 수 있다.
한편, 제2 동작 모드(MODE2)에서 포스트 커서 제거기들(1110, 1140) 및 슬라이서들(1210, 1240)이 활성화되는 경우에 기초하여 설명하였으나, 본 발명은 이에 한정되지 않으며, 상기 제2 동작 모드에서 임의의 2개의 포스트 커서 제거기들 및 2개의 슬라이서들을 활성화하도록 구현될 수도 있다.
도 13은 도 1의 수신기의 다른 예를 나타내는 블록도이다. 이하 도 8과 중복되는 설명은 생략한다.
도 13을 참조하면, 수신기(1004)는 보상 회로(1102), 샘플링 회로(1202), 출력 회로(1304) 및 모드 선택기(1400)를 포함하며, 데이터 입력 패드(1010)를 더 포함할 수 있다.
데이터 입력 패드(1010), 보상 회로(1102), 샘플링 회로(1202) 및 모드 선택기(1400)의 구조는 도 8 및 9를 참조하여 상술한 것과 실질적으로 동일할 수 있다.
출력 회로(1304)는 제1 내지 제12 판정 값들(VOH1~VOH4, VOM1~VOM4, VOL1~VOL4)에 기초하여, 제1 및 제2 비트들(MSB1, LSB1)을 포함하는 출력 데이터(ODAT1)를 생성할 수 있다.
일 실시예에서, 도 14를 참조하여 후술하는 것처럼, 출력 회로(1304)는 판정 값들(VOH1~VOH4, VOM1~VOM4, VOL1~VOL4) 중 일부에 기초하여 루프 언롤링 출력 값을 결정하도록 구현될 수 있다. 이 경우, 디코더의 개수가 감소하고 DFE 지연(delay)을 최소화할 수 있다.
모드 선택기(1400)는 상기 동작 환경에 따라 상기 제1 및 제2 동작 모드들 중 하나를 선택하기 위한 모드 선택 신호(MSEL)를 생성할 수 있다. 도 13의 예에서, 모드 선택 신호(MSEL)는 보상 회로(1102) 및 샘플링 회로(1202)에 직접 제공되며, 상기 제2 동작 모드에서 보상 회로(1102) 및 샘플링 회로(1202)의 일부가 비활성화될 수 있다.
도 14는 도 13의 수신기에 포함되는 출력 회로의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 출력 회로(1304a)는 제1, 제2 및 제3 멀티플렉서들(1342, 1344, 1346) 및 디코더(1362)를 포함하며, 클럭 신호(CLK)에 기초하여 동작하는 플립플롭들(1352, 1354, 1356)을 더 포함할 수 있다.
제1 멀티플렉서(1342)는 제1, 제4, 제7 및 제10 판정 값들(VOH1~VOH4) 중 하나를 제1 최종 판정 값(VOH_F)으로 선택하여 출력할 수 있다. 제2 멀티플렉서(1344)는 제2, 제5, 제8 및 제11 판정 값들(VOM1~VOM4) 중 하나를 제2 최종 판정 값(VOM_F)으로 선택하여 출력할 수 있다. 제3 멀티플렉서(1346)는 제3, 제6, 제9 및 제12 판정 값들(VOL1~VOL4) 중 하나를 제3 최종 판정 값(VOL_F)으로 선택하여 출력할 수 있다. 제1, 제2 및 제3 최종 판정 값들(VOH_F, VOM_F, VOL_F)은 플립플롭들(1352, 1354, 1356)에 의해 클럭 신호(CLK)에 동기화될 수 있다. 디코더(1362)는 제1, 제2 및 제3 최종 판정 값들(VOH_F, VOM_F, VOL_F)을 기초로 출력 데이터(ODAT1)의 제1 및 제2 비트들(MSB1, LSB1)을 생성할 수 있다.
도 15a 및 15b는 도 13의 수신기의 동작을 설명하기 위한 도면들이다.
먼저, 제1 동작 모드(MODE1)에서는, 포스트 커서 제거기들(1110~1140) 및 슬라이서들(1210~1240)이 모두 활성화되고, 멀티플렉서들(1342, 1344, 1346) 각각은 제1, 제2 및 제3 최종 판정 값들(VOH_F, VOM_F, VOL_F) 모두에 기초하여 모든 입력 값들 중 하나를 선택할 수 있다. 예를 들어, 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '10'이고 이에 따라 제1, 제2 및 제3 최종 판정 값들(VOH_F, VOM_F, VOL_F)이 모두 '1'인 경우에, 멀티플렉서들(1342, 1344, 1346)은 각각 제1 판정 값(VOH1), 제2 판정 값(VOM1) 및 제3 판정 값(VOL1)을 선택하여 출력할 수 있다.
도 15a 및 15b를 참조하면, 제2 동작 모드(MODE2)에서는, 모드 선택 신호(MSEL)에 기초하여 포스트 커서 제거기들(1110~1140) 및 슬라이서들(1210~1240)의 일부분만이 활성화되고 다른 일부분은 비활성화되며, 출력 회로(1304a)의 일부 경로가 비활성화될 수 있다.
구체적으로, 도 15a에 도시된 것처럼, 슬라이서(1210)에 포함되는 비교기들(1212~1216) 중 비교기(1212)만이 활성화되고, 슬라이서(1220)에 포함되는 비교기들(1222, 1224, 1226) 중 비교기들(1222, 1224)만이 활성화되고, 슬라이서(1230)에 포함되는 비교기들(1232, 1234, 1236) 중 비교기들(1234, 1236)만이 활성화되며, 슬라이서(1240)에 포함되는 비교기들(1242, 1244, 1246) 중 비교기(1246)만이 활성화될 수 있다. 실시예에 따라서, 비활성화된 슬라이서들(1214, 1216, 1226, 1232, 1242, 1244)의 입력을 생성하는 포스트 커서 제거기들(1110~1140)의 일부 구성이 함께 비활성화될 수 있다.
또한, 도 15b에 도시된 것처럼, 멀티플렉서(1342)는 제1 최종 판정 값(VOH_F)에 기초하여 제1 및 제4 판정 값들(VOH1, VOH2) 중 하나를 선택하고, 멀티플렉서(1344)는 제2 최종 판정 값(VOM_F)에 기초하여 제5 및 제8 판정 값들(VOM2, VOM3) 중 하나를 선택하며, 멀티플렉서(1346)는 제3 최종 판정 값(VOL_F)에 기초하여 제9 및 제12 판정 값들(VOL3, VOL4) 중 하나를 선택할 수 있다. 예를 들어, 출력 데이터(ODAT1)의 이전 값(DATA_PRE)이 '00'이고 제1, 제2 및 제3 최종 판정 값들(VOH_F, VOM_F, VOL_F)이 모두 '0'인 경우에, 멀티플렉서들(1342, 1344, 1346)은 각각 제4 판정 값(VOH2), 제8 판정 값(VOM3) 및 제12 판정 값(VOL4)을 선택하여 출력할 수 있다.
한편, 제2 동작 모드(MODE2)에서 수신기(1004)의 이퀄라이징 동작에 따른 기준 레벨의 변화는 도 12c와 실질적으로 동일할 수 있다.
한편, 도시하지는 않았으나, PAM8 방식인 경우에, 보상 회로 및 샘플링 회로는 각각 8개의 포스트 커서 제거기들 및 8개의 슬라이서들을 포함하고, 각 슬라이서는 7개의 비교기들을 포함하며, 출력 회로는 출력 데이터의 비트들 또는 판정 값들에 기초하여 출력 값을 결정하도록 구현될 수 있다.
도 16 및 17은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도들이다. 이하 도 8~10, 12 및 13~15 등과 중복되는 설명은 생략한다.
도 16을 참조하면, 수신기(1006)는 데이터 입력 패드(1010), 버퍼(1020), 포스트 커서 제거기들(1110, 1140), 비교기들(1212~1216, 1242~1246), 디코더들(1312, 1318), 멀티플렉서들(1322b, 1324b) 및 플립플롭들(1332, 1334)을 포함할 수 있다.
도 16의 수신기(1006)는 도 8의 수신기(1002)에서 상기 제2 동작 모드에서 활성화되는 구성요소들만을 포함하여 구현될 수 있다. 예를 들어, 포스트 커서 제거기들(1110, 1140)은 보상 회로를 형성하고, 비교기들(1212~1216, 1242~1246)은 샘플링 회로를 형성하며, 디코더들(1312, 1318), 멀티플렉서들(1322b, 1324b) 및 플립플롭들(1332, 1334)은 출력 회로를 형성할 수 있다. 각 구성요소들의 동작은 도 8-10, 12 등을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
도 17을 참조하면, 수신기(1008)는 데이터 입력 패드(1010), 포스트 커서 제거기들(1110~1140), 비교기들(1212, 1222, 1224, 1234, 1236, 1246), 멀티플렉서들(1342c, 1344c, 1346c), 플립플롭들(1352~1356) 및 디코더(1362)를 포함할 수 있다.
도 17의 수신기(1008)는 도 13의 수신기(1004)에서 상기 제2 동작 모드에서 활성화되는 구성요소들만을 포함하여 구현될 수 있다. 예를 들어, 포스트 커서 제거기들(1110~1140)은 보상 회로를 형성하고, 비교기들(1212, 1222, 1224, 1234, 1236, 1246)은 샘플링 회로를 형성하며, 디코더들(1312, 1318), 멀티플렉서들(1342c~1346c), 플립플롭들(1352~1356) 및 디코더(1362)는 출력 회로를 형성할 수 있다. 각 구성요소들의 동작은 도 13~15 등을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
타이밍 마진 확보를 위해 루프 언롤링 구조의 적용은 필요하지만 높은 수준의 이퀄라이징 성능이 요구되지 않는 경우에는, 도 16 및 17의 실시예와 같이 상기 제2 동작 모드만을 적용하여 회로 크기 및 전력 소모를 줄인 루프 언롤링 구조의 DFE를 구현할 수도 있다. 이 경우, 도 12c를 참조하여 상술한 것처럼, 복수의 기준 레벨들에 대해서, 동일한 크기만큼 이퀄라이징 동작이 수행되며, 상기 출력 데이터의 이전 값에 기초하여 상기 이퀄라이징 동작의 방향이 결정될 수 있다.
도 18은 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 순서도이다.
도 1 및 18을 참조하면, 본 발명의 실시예들에 따른 데이터 수신 방법은, 본 발명의 실시예들에 따른 수신기(1000)에 의해 수행된다.
동작 환경에 따라 제1 및 제2 동작 모드들 중 하나를 선택하기 위한 모드 선택 신호(MSEL)를 생성하고(단계 S100), 보상 회로(1100)를 이용하고 모드 선택 신호(MSEL)에 기초하여 멀티 레벨 신호인 입력 데이터 신호(DS)의 ISI를 보상하여 복수의 데이터 신호들(IDS) 및 복수의 기준 전압들(VREF)을 생성하고(단계 S200), 샘플링 회로(1200)를 이용하고 모드 선택 신호(MSEL), 복수의 데이터 신호들(IDS) 및 복수의 기준 전압들(VREF)에 기초하여 복수의 샘플 신호들(SAM)을 생성하며(단계 S300), 복수의 샘플 신호들(SAM)에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터(ODAT)를 생성한다(단계 S400). 출력 데이터(ODAT)의 이전 값에 기초하여 출력 데이터(ODAT)의 현재 값을 선택하며, 상기 제1 동작 모드에서는 보상 회로(1100) 및 샘플링 회로(1200)가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 보상 회로(1100) 및 샘플링 회로(1200)의 일부분만이 활성화된다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4010), 시스템 컨트롤러(4020) 및 메모리 시스템(4030)을 포함하며, 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)를 더 포함할 수 있다.
메모리 시스템(4030)은 복수의 메모리 장치들(4034) 및 메모리 장치들(4034)을 제어하기 위한 메모리 컨트롤러(4032)를 포함한다. 메모리 컨트롤러(4032)는 시스템 컨트롤러(4020)에 포함될 수 있다. 메모리 시스템(4030)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 수신기를 포함할 수 있다.
프로세서(4010)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(4010)는 프로세서 버스를 통하여 시스템 컨트롤러(4020)에 연결될 수 있다. 시스템 컨트롤러(4020)는 확장 버스를 통하여 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)에 연결될 수 있다. 이에 따라, 프로세서(4010)는 시스템 컨트롤러(4020)를 통하여 입력 장치(4050), 출력 장치(4060), 또는 저장 장치(4070)를 제어할 수 있다.
도 20은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 20을 참조하면, 통신 시스템(5000)은 제1 통신 장치(5100), 제2 통신 장치(5200) 및 채널(5300)을 포함한다.
제1 통신 장치(5100)는 제1 송신기(5110) 및 제1 수신기(5120)를 포함한다. 제2 통신 장치(5200)는 제2 송신기(5210) 및 제2 수신기(5220)를 포함한다. 제1 송신기(5110) 및 제1 수신기(5120)와 제2 송신기(5210) 및 제2 수신기(5220)는 채널(5300)을 통해 연결된다. 수신기들(5120, 5220)은 본 발명의 실시예들에 따른 수신기일 수 있다. 실시예에 따라서, 제1 및 제2 통신 장치들(5100, 5200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기로서,
    상기 멀티 레벨 신호인 입력 데이터 신호의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성하는 보상 회로;
    상기 복수의 데이터 신호들 및 상기 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성하는 샘플링 회로;
    상기 복수의 샘플 신호들에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터를 생성하며, 상기 출력 데이터의 이전 값에 기초하여 상기 출력 데이터의 현재 값을 선택하는 출력 회로; 및
    동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호를 생성하는 모드 선택기를 포함하고,
    상기 제1 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로의 일부분만이 활성화되는 수신기.
  2. 제 1 항에 있어서,
    상기 복수의 보상 기준 레벨들 중에서 상기 멀티 레벨 신호의 동일한 제1 전압 레벨을 센싱하기 위한 제1 보상 기준 레벨들에 대해서, 상기 제1 동작 모드에서는 서로 다른 크기만큼 이퀄라이징(equalizing) 동작이 수행되며, 상기 제2 동작 모드에서는 적어도 일부가 동일한 크기만큼 상기 이퀄라이징 동작이 수행되는 것을 특징으로 하는 수신기.
  3. 제 2 항에 있어서,
    상기 복수의 보상 기준 레벨들 중에서 상기 출력 데이터의 이전 값이 동일한 제1 값인 경우에 대응하는 제2 보상 기준 레벨들에 대해서, 상기 제1 동작 모드에서는 서로 다른 크기만큼 상기 이퀄라이징 동작이 수행되며, 상기 제2 동작 모드에서는 적어도 일부가 동일한 크기만큼 상기 이퀄라이징 동작이 수행되는 것을 특징으로 하는 수신기.
  4. 제 1 항에 있어서,
    상기 동작 환경의 변화를 감지하는 환경 센서를 더 포함하고,
    상기 모드 선택기는 상기 환경 센서의 출력에 기초하여 상기 모드 선택 신호를 생성하는 것을 특징으로 하는 수신기.
  5. 제 4 항에 있어서, 상기 환경 센서는,
    온도 센서, 습도 센서, 압력 센서, 움직임 센서, 시간 센서, 공간 센서, 조도 센서, 가속도 센서, 진동 센서, 외부 힘(mechanical stress) 센서, 충격(shock) 센서, 주파수 센서, 전압 센서, 채널 환경 센서 중 적어도 하나를 포함하는 것을 특징으로 하는 수신기.
  6. 제 1 항에 있어서,
    상기 수신기가 외부 커맨드에 기초하여 트레이닝 동작을 수행하는 트레이닝 모드로 진입하는 경우에, 상기 모드 선택기는 상기 트레이닝 동작의 결과에 기초하여 상기 모드 선택 신호를 생성하는 것을 특징으로 하는 수신기.
  7. 제 1 항에 있어서,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하고,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하는 것을 특징으로 하는 수신기.
  8. 제 7 항에 있어서,
    상기 제1 전압 레벨은 가장 낮은 전압 레벨이고, 상기 제2 전압 레벨은 상기 제1 전압 레벨보다 높은 레벨이고, 상기 제3 전압 레벨은 상기 제2 전압 레벨보다 높은 레벨이며, 상기 제4 전압 레벨은 상기 제3 전압 레벨보다 높은 레벨이고 가장 높은 전압 레벨인 것을 특징으로 하는 수신기.
  9. 제 7 항에 있어서, 상기 보상 회로는,
    상기 출력 데이터의 이전 값이 상기 제4 전압 레벨에 대응하는 경우에 기초하여, 제1 데이터 신호 및 제1, 제2 및 제3 보상 기준 레벨들을 포함하는 제1 기준 전압을 생성하는 제1 포스트 커서 제거기(post-cursor canceller);
    상기 출력 데이터의 이전 값이 상기 제3 전압 레벨에 대응하는 경우에 기초하여, 제2 데이터 신호 및 제4, 제5 및 제6 보상 기준 레벨들을 포함하는 제2 기준 전압을 생성하는 제2 포스트 커서 제거기;
    상기 출력 데이터의 이전 값이 상기 제2 전압 레벨에 대응하는 경우에 기초하여, 제3 데이터 신호 및 제7, 제8 및 제9 보상 기준 레벨들을 포함하는 제3 기준 전압을 생성하는 제3 포스트 커서 제거기; 및
    상기 출력 데이터의 이전 값이 상기 제1 전압 레벨에 대응하는 경우에 기초하여, 제4 데이터 신호 및 제10, 제11 및 제12 보상 기준 레벨들을 포함하는 제4 기준 전압을 생성하는 제4 포스트 커서 제거기를 포함하는 것을 특징으로 하는 수신기.
  10. 제 9 항에 있어서, 상기 샘플링 회로는,
    상기 제1 데이터 신호와 상기 제1, 제2 및 제3 보상 기준 레벨들을 비교하여, 제1, 제2 및 제3 판정 값들을 포함하는 제1 샘플 신호를 생성하는 제1 슬라이서(slicer);
    상기 제2 데이터 신호와 상기 제4, 제5 및 제6 보상 기준 레벨들을 비교하여, 제4, 제5 및 제6 판정 값들을 포함하는 제2 샘플 신호를 생성하는 제2 슬라이서;
    상기 제3 데이터 신호와 상기 제7, 제8 및 제9 보상 기준 레벨들을 비교하여, 제7, 제8 및 제9 판정 값들을 포함하는 제3 샘플 신호를 생성하는 제3 슬라이서; 및
    상기 제4 데이터 신호와 상기 제10, 제11 및 제12 보상 기준 레벨들을 비교하여, 제10, 제11 및 제12 판정 값들을 포함하는 제4 샘플 신호를 생성하는 제4 슬라이서를 포함하는 것을 특징으로 하는 수신기.
  11. 제 10 항에 있어서, 상기 출력 회로는,
    상기 제1, 제2 및 제3 판정 값들을 기초로 제1 MSB(most significant bit) 및 제1 LSB(least significant bit)를 생성하는 제1 디코더;
    상기 제4, 제5 및 제6 판정 값들을 기초로 제2 MSB 및 제2 LSB를 생성하는 제2 디코더;
    상기 제7, 제8 및 제9 판정 값들을 기초로 제3 MSB 및 제3 LSB를 생성하는 제3 디코더;
    상기 제10, 제11 및 제12 판정 값들을 기초로 제4 MSB 및 제4 LSB를 생성하는 제4 디코더;
    상기 제1, 제2, 제3 및 제4 MSB들 중 하나를 선택하여 상기 출력 데이터의 MSB로 출력하는 제1 멀티플렉서; 및
    상기 제1, 제2, 제3 및 제4 LSB들 중 하나를 선택하여 상기 출력 데이터의 LSB로 출력하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 수신기.
  12. 제 11 항에 있어서,
    상기 제1 동작 모드에서는 상기 제1, 제2, 제3 및 제4 포스트 커서 제거기들 및 상기 제1, 제2, 제3 및 제4 슬라이서들이 모두 활성화되고,
    상기 제2 동작 모드에서는 상기 제1 및 제4 포스트 커서 제거기들 및 상기 제1 및 제4 슬라이서들만이 활성화되는 것을 특징으로 하는 수신기.
  13. 제 12 항에 있어서,
    상기 입력 데이터 신호를 버퍼링하여 상기 제1 및 제4 포스트 커서 제거기들에 제공하는 제1 버퍼; 및
    상기 입력 데이터 신호를 버퍼링하여 상기 제2 및 제3 포스트 커서 제거기들에 제공하는 제2 버퍼를 더 포함하며,
    상기 제2 동작 모드에서 상기 제2 버퍼를 비활성화하는 것을 특징으로 하는 수신기.
  14. 제 12 항에 있어서,
    상기 제1 멀티플렉서는 상기 제1 동작 모드에서는 상기 출력 데이터의 MSB 및 LSB 모두에 기초하여 상기 제1, 제2, 제3 및 제4 MSB들 중 하나를 선택하고, 상기 제2 동작 모드에서는 상기 출력 데이터의 MSB에 기초하여 상기 제1 및 제4 MSB들 중 하나를 선택하며,
    상기 제2 멀티플렉서는 상기 제1 동작 모드에서는 상기 출력 데이터의 MSB 및 LSB 모두에 기초하여 상기 제1, 제2, 제3 및 제4 LSB들 중 하나를 선택하고, 상기 제2 동작 모드에서는 상기 출력 데이터의 MSB에 기초하여 상기 제1 및 제4 LSB들 중 하나를 선택하는 것을 특징으로 하는 수신기.
  15. 제 10 항에 있어서, 상기 출력 회로는,
    상기 제1, 제4, 제7 및 제10 판정 값들 중 하나를 제1 최종 판정 값으로 선택하여 출력하는 제1 멀티플렉서;
    상기 제2, 제5, 제8 및 제11 판정 값들 중 하나를 제2 최종 판정 값으로 선택하여 출력하는 제2 멀티플렉서;
    상기 제3, 제6, 제9 및 제12 판정 값들 중 하나를 제3 최종 판정 값으로 선택하여 출력하는 제3 멀티플렉서; 및
    상기 제1, 제2 및 제3 최종 판정 값들을 기초로 상기 출력 데이터의 MSB 및 LSB를 생성하는 디코더를 포함하는 것을 특징으로 하는 수신기.
  16. 제 15 항에 있어서,
    상기 제1 동작 모드에서는 상기 제1, 제2, 제3 및 제4 포스트 커서 제거기들 및 상기 제1, 제2, 제3 및 제4 슬라이서들이 전체적으로 활성화되고,
    상기 제2 동작 모드에서는 상기 제1, 제2, 제3 및 제4 포스트 커서 제거기들 및 상기 제1, 제2, 제3 및 제4 슬라이서들의 일부분만이 활성화되는 것을 특징으로 하는 수신기.
  17. 제 16 항에 있어서,
    상기 제1 멀티플렉서는 상기 제1 동작 모드에서는 상기 제1, 제2 및 제3 최종 판정 값들 모두에 기초하여 상기 제1, 제4, 제7 및 제10 판정 값들 중 하나를 선택하고, 상기 제2 동작 모드에서는 상기 제1 최종 판정 값에 기초하여 상기 제1 및 제4 판정 값들 중 하나를 선택하며,
    상기 제2 멀티플렉서는 상기 제1 동작 모드에서는 상기 제1, 제2 및 제3 최종 판정 값들 모두에 기초하여 상기 제2, 제5, 제8 및 제11 판정 값들 중 하나를 선택하고, 상기 제2 동작 모드에서는 상기 제2 최종 판정 값에 기초하여 상기 제5 및 제8 판정 값들 중 하나를 선택하며,
    상기 제3 멀티플렉서는 상기 제1 동작 모드에서는 상기 제1, 제2 및 제3 최종 판정 값들 모두에 기초하여 상기 제3, 제6, 제9 및 제12 판정 값들 중 하나를 선택하고, 상기 제2 동작 모드에서는 상기 제3 최종 판정 값에 기초하여 상기 제9 및 제12 판정 값들 중 하나를 선택하는 것을 특징으로 하는 수신기.
  18. 제 1 항에 있어서,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨, 제4 전압 레벨, 제5 전압 레벨, 제6 전압 레벨, 제7 전압 레벨 및 제8 전압 레벨을 포함하고,
    상기 2개 이상의 비트들은 서로 다른 제1 비트, 제2 비트 및 제3 비트를 포함하는 것을 특징으로 하는 수신기.
  19. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호인 입력 데이터 신호를 수신하는 수신기; 및
    상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행하는 메모리 셀 어레이를 포함하고,
    상기 수신기는,
    상기 입력 데이터 신호의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성하는 보상 회로;
    상기 복수의 데이터 신호들 및 상기 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성하는 샘플링 회로;
    상기 복수의 샘플 신호들에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터를 생성하며, 상기 출력 데이터의 이전 값에 기초하여 상기 출력 데이터의 현재 값을 선택하는 출력 회로; 및
    동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호를 생성하는 모드 선택기를 포함하고,
    상기 제1 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로의 일부분만이 활성화되는 메모리 장치.
  20. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 데이터 수신 방법으로서,
    동작 환경에 따라 제1 동작 모드 및 제2 동작 모드 중 하나를 선택하기 위한 모드 선택 신호를 생성하는 단계;
    보상 회로를 이용하고 상기 모드 선택 신호에 기초하여 상기 멀티 레벨 신호인 입력 데이터 신호의 ISI(intersymbol interference)를 보상하여, 복수의 데이터 신호들 및 각각 복수의 보상 기준 레벨들을 포함하는 복수의 기준 전압들을 생성하는 단계;
    샘플링 회로를 이용하고 상기 모드 선택 신호, 상기 복수의 데이터 신호들 및 상기 복수의 기준 전압들에 기초하여, 각각 복수의 판정 값들을 포함하는 복수의 샘플 신호들을 생성하는 단계; 및
    상기 복수의 샘플 신호들에 기초하여 2개 이상의 비트들을 포함하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 출력 데이터의 이전 값에 기초하여 상기 출력 데이터의 현재 값을 선택하며,
    상기 제1 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로가 전체적으로 활성화되고, 상기 제2 동작 모드에서는 상기 보상 회로 및 상기 샘플링 회로의 일부분만이 활성화되는 데이터 수신 방법.
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