KR20230056315A - 멀티 레벨 신호 수신을 위한 수신기 및 이를 포함하는 메모리 장치 - Google Patents

멀티 레벨 신호 수신을 위한 수신기 및 이를 포함하는 메모리 장치 Download PDF

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KR20230056315A
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신은석
최영돈
윤창수
조현윤
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Abstract

멀티 레벨 신호를 수신하는 수신기는 프리 앰플리파이어 회로, 슬라이서 회로 및 디코더 회로를 포함한다. 프리 앰플리파이어 회로는 입력 데이터 신호 및 복수의 기준 전압들에 기초하여 복수의 중간 데이터 신호들을 생성한다. 슬라이서 회로는 복수의 중간 데이터 신호들 및 클럭 신호에 기초하여 복수의 판정 신호들을 생성한다. 디코더 회로는 복수의 판정 신호들에 기초하여 출력 데이터를 생성한다. 프리 앰플리파이어 회로는 제1 회로 및 제2 회로를 포함한다. 제1 회로는 입력 데이터 신호 및 하나의 기준 전압에 기초하여 하나의 중간 데이터 신호를 생성하고, 제1 구조를 가진다. 제2 회로는 입력 데이터 신호 및 다른 하나의 기준 전압에 기초하여 다른 하나의 중간 데이터 신호를 생성하고, 제1 구조와 다른 제2 구조를 가진다.

Description

멀티 레벨 신호 수신을 위한 수신기 및 이를 포함하는 메모리 장치{RECEIVER FOR RECEIVING MULTI-LEVEL SIGNAL AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호를 수신하기 위한 수신기, 및 상기 수신기를 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식의 신호를 수신하면서, 비선형성(non-linearity)을 최소화하고 파워 소모 및 면적이 감소될 수 있는 수신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 수신기를 포함하는 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기는 프리 앰플리파이어(pre-amplifier) 회로, 슬라이서(slicer) 회로 및 디코더 회로를 포함한다. 상기 프리 앰플리파이어 회로는 상기 멀티 레벨 신호인 입력 데이터 신호 및 복수의 기준 전압들에 기초하여 복수의 중간 데이터 신호들을 생성한다. 상기 슬라이서 회로는 상기 복수의 중간 데이터 신호들 및 클럭 신호에 기초하여 복수의 판정 신호들을 생성한다. 상기 디코더 회로는 상기 복수의 판정 신호들에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터를 생성한다. 상기 프리 앰플리파이어 회로는 제1 회로 및 제2 회로를 포함한다. 상기 제1 회로는 상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 하나를 생성하고, 제1 구조를 가진다. 상기 제2 회로는 상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 다른 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 다른 하나를 생성하고, 상기 제1 구조와 다른 제2 구조를 가진다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 수신기 및 메모리 셀 어레이를 포함한다. 상기 수신기는 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호인 입력 데이터 신호를 수신한다. 상기 메모리 셀 어레이는 상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행한다. 상기 수신기는 프리 앰플리파이어 회로, 슬라이서 회로 및 디코더 회로를 포함한다. 상기 프리 앰플리파이어 회로는 상기 입력 데이터 신호 및 복수의 기준 전압들에 기초하여 복수의 중간 데이터 신호들을 생성한다. 상기 슬라이서 회로는 상기 복수의 중간 데이터 신호들 및 클럭 신호에 기초하여 복수의 판정 신호들을 생성한다. 상기 디코더 회로는 상기 복수의 판정 신호들에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터를 생성한다. 상기 프리 앰플리파이어 회로는 제1 회로 및 제2 회로를 포함한다. 상기 제1 회로는 상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 하나를 생성하고, 제1 구조를 가진다. 상기 제2 회로는 상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 다른 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 다른 하나를 생성하고, 상기 제1 구조와 다른 제2 구조를 가진다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기는 프리 앰플리파이어 회로, 슬라이서 회로 및 디코더 회로를 포함한다. 상기 프리 앰플리파이어 회로는 상기 멀티 레벨 신호인 입력 데이터 신호, 상기 제1 및 제2 전압 레벨들 사이의 전압 레벨을 가지는 제1 기준 전압, 상기 제2 및 제3 전압 레벨들 사이의 전압 레벨을 가지는 제2 기준 전압, 및 상기 제3 및 제4 전압 레벨들 사이의 전압 레벨을 가지는 제3 기준 전압에 기초하여 제1 중간 데이터 신호, 제2 중간 데이터 신호 및 제3 중간 데이터 신호를 생성한다. 상기 슬라이서 회로는 상기 제1, 제2 및 제3 중간 데이터 신호들 및 클럭 신호에 기초하여 제1 판정 신호, 제2 판정 신호 및 제3 판정 신호를 생성한다. 상기 디코더 회로는 상기 제1, 제2 및 제3 판정 신호들에 기초하여 서로 다른 제1 비트 및 제2 비트를 포함하는 출력 데이터를 생성한다. 상기 프리 앰플리파이어 회로는 제1 레벨 쉬프터, 제2 레벨 쉬프터 및 제3 레벨 쉬프터를 포함한다. 상기 제1 레벨 쉬프터는 상기 입력 데이터 신호 및 상기 제1 기준 전압을 기초로 상기 입력 데이터 신호를 레벨 쉬프트하여 상기 제1 중간 데이터 신호를 생성한다. 상기 제2 레벨 쉬프터는 상기 입력 데이터 신호 및 상기 제2 기준 전압을 기초로 상기 입력 데이터 신호를 레벨 쉬프트하여 상기 제2 중간 데이터 신호를 생성한다. 상기 제3 레벨 쉬프터는 상기 입력 데이터 신호 및 상기 제3 기준 전압을 기초로 상기 입력 데이터 신호를 레벨 쉬프트하여 상기 제3 중간 데이터 신호를 생성한다. 상기 제1, 제2 및 제3 레벨 쉬프터들 중 하나는 상기 제1, 제2 및 제3 레벨 쉬프터들 중 나머지와 다른 구조를 가지거나, 상기 제1, 제2 및 제3 레벨 쉬프터들 모두는 서로 다른 구조를 가진다. 상기 제1, 제2 및 제3 레벨 쉬프터들의 구조는 상기 제1, 제2 및 제3 레벨 쉬프터들에 포함되는 트랜지스터들의 개수, 타입 또는 연결 방식에 기초하여 결정된다.
상기와 같은 본 발명의 실시예들에 따른 수신기 및 메모리 장치에서는, 프리 앰플리파이어 회로가 서로 다른 구조를 가지는 회로들(예를 들어, 레벨 쉬프터들 또는 연속 시간 선형 이퀄라이저들)을 포함할 수 있다. 회로들은 서로 다른 기준 레벨들을 가지는 기준 전압들에 기초하여 동작하며, 각각의 기준 레벨에 최적화된 구조를 가질 수 있다. 프리 앰플리파이어 회로가 서로 다른 기준 레벨들에 최적화되어 동작함으로써, 헤드룸 마진의 감소에 의해 발생하는 선형성 열화를 감소 및 개선할 수 있다. 또한, 프리 앰플리파이어 회로가 동일한 구조를 가지는 회로들만을 포함하는 경우와 비교하여 파워 소모 및 면적이 감소할 수 있다. 따라서, 수신기는 향상된 성능을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 2a 및 2b는 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면들이다.
도 3은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 4는 도 3의 수신기에 포함되는 레벨 쉬프터들의 일 예를 나타내는 블록도이다.
도 5는 도 4의 제2 레벨 쉬프터의 일 예를 나타내는 회로도이다.
도 6, 7 및 8은 도 4의 제1 레벨 쉬프터의 예들을 나타내는 회로도들이다.
도 9는 도 3의 수신기에 포함되는 레벨 쉬프터들의 다른 예를 나타내는 블록도이다.
도 10 및 11은 도 9의 제3 레벨 쉬프터의 예들을 나타내는 회로도들이다.
도 12a 및 12b는 도 3의 수신기에 포함되는 레벨 쉬프터들의 또 다른 예들을 나타내는 블록도들이다.
도 13a, 13b, 13c, 13d, 13e, 13f, 13g 및 13h는 도 3의 수신기에 포함되는 연속 시간 선형 이퀄라이저들의 예들을 나타내는 도면들이다.
도 14는 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면이다.
도 15는 도 1의 수신기의 다른 예를 나타내는 블록도이다.
도 16, 17, 18 및 19는 도 15의 수신기에 포함되는 레벨 쉬프터들의 예들을 나타내는 블록도들이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 21a 및 21b는 도 20의 메모리 시스템의 예를 나타내는 블록도들이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 23a 및 23b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 24는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 1을 참조하면, 수신기(1000)는 프리 앰플리파이어(pre-amplifier) 회로(1100), 슬라이서(slicer) 회로(1200) 및 디코더 회로(1300)를 포함한다. 수신기(1000)는 데이터 입력 패드(1010)를 더 포함할 수 있다.
수신기(1000)는 멀티 레벨 신호인 입력 데이터 신호(DS)를 수신하여 멀티 비트 데이터인 출력 데이터(ODAT)를 생성하도록 구현된다. 예를 들어, 상기 멀티 레벨 신호는 하나의 단위 구간(unit interval) 동안에 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지며, 상기 멀티 비트 데이터는 서로 다른 2개 이상의 비트들을 포함할 수 있다. 수신기(1000)는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 후술하는 메모리 장치 및/또는 메모리 시스템에 포함될 수 있다.
프리 앰플리파이어 회로(1100)는 상기 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 상기 멀티 레벨 신호인 입력 데이터 신호(DS) 및 서로 다른 기준 레벨들을 가지는 복수의 기준 전압들(VREF)에 기초하여 복수의 중간 데이터 신호들(IDS)을 생성한다.
프리 앰플리파이어 회로(1100)는 제1 회로(1102) 및 제2 회로(1104)를 포함한다. 제1 회로(1102)는 입력 데이터 신호(DS) 및 복수의 기준 전압들(VREF) 중 하나에 기초하여 복수의 중간 데이터 신호들(IDS) 중 하나를 생성하고, 제1 구조를 가진다. 제2 회로(1104)는 입력 데이터 신호(DS) 및 복수의 기준 전압들(VREF) 중 다른 하나에 기초하여 복수의 중간 데이터 신호들(IDS) 중 다른 하나를 생성하고, 제1 구조와 다른 제2 구조를 가진다.
상술한 것처럼, 제1 회로(1102) 및 제2 회로(1104)는 동일한 기능 및/또는 동작을 수행하면서 서로 다른 구조를 가질 수 있다. 동일한 기능 및/또는 동작을 수행한다는 것은, 제1 회로(1102) 및 제2 회로(1104)의 입력 및 출력들이 동일 또는 유사함을 나타낼 수 있다. 서로 다른 구조를 가진다는 것은, 제1 회로(1102) 및 제2 회로(1104)의 설계 방식 및/또는 구성 소자가 서로 다름을 나타낼 수 있다.
일 실시예에서, 상기 제1 및 제2 구조들 중 하나는 기본(original 또는 default) 구조를 나타내고, 다른 하나는 상기 기본 구조와 비교하여 적어도 일부가 달라지는 변경(modified) 구조를 나타낼 수 있다. 이하에서는 상기 제1 구조가 상기 변경 구조이고 상기 제2 구조가 상기 기본 구조인 것으로 본 발명의 실시예들을 설명하도록 한다.
일 실시예에서, 제1 회로(1102)는 복수의 제1 트랜지스터들을 포함하고, 제2 회로(1104)는 복수의 제2 트랜지스터들을 포함할 수 있다. 상기 복수의 제1 트랜지스터들의 개수가 상기 복수의 제2 트랜지스터들의 개수와 다르거나, 상기 복수의 제1 트랜지스터들 중 적어도 하나의 타입이 상기 복수의 제2 트랜지스터들 중 적어도 하나의 타입과 다르거나, 상기 복수의 제1 트랜지스터들 중 적어도 하나의 연결 방식이 상기 복수의 제2 트랜지스터들 중 적어도 하나의 연결 방식과 다르도록 구현함으로써, 제1 회로(1102) 및 제2 회로(1104)가 서로 다른 구조 및/또는 설계 방식을 가질 수 있다.
일 실시예에서, 프리 앰플리파이어 회로(1100)는 복수의 레벨 쉬프터(level shifter, LS)들을 포함할 수 있다. 예를 들어, 프리 앰플리파이어 회로(1100)는 입력 데이터 신호(DS)를 레벨 쉬프트하여 복수의 중간 데이터 신호들(IDS)을 생성하며, 복수의 중간 데이터 신호들(IDS)은 복수의 레벨 쉬프트된 데이터 신호들로 지칭될 수도 있다. 예를 들어, 제1 회로(1102) 및 제2 회로(1104) 각각은 적어도 하나의 레벨 쉬프터에 대응할 수 있다.
다른 실시예에서, 프리 앰플리파이어 회로(1100)는 복수의 연속 시간 선형 이퀄라이저(continuous time linear equalizer, CTLE)들을 포함할 수 있다. 예를 들어, 프리 앰플리파이어 회로(1100)는 입력 데이터 신호(DS)에 대한 이퀄라이징(또는 등화)(equalizing 또는 equalization) 동작을 수행하여 복수의 중간 데이터 신호들(IDS)을 생성하며, 복수의 중간 데이터 신호들(IDS)은 복수의 등화 데이터 신호들로 지칭될 수도 있다. 예를 들어, 제1 회로(1102) 및 제2 회로(1104) 각각은 적어도 하나의 연속 시간 선형 이퀄라이저에 대응할 수 있다.
다만 본 발명은 이에 한정되지 않으며, 프리 앰플리파이어 회로(1100)에 포함되는 회로들의 종류 및/또는 구성은 실시예에 따라서 다양하게 변경될 수 있다.
한편, 도 1에서는 프리 앰플리파이어 회로(1100)가 서로 다른 구조의 2개의 회로들(1102, 1104)을 포함하는 것으로, 즉 서로 다른 2가지 구조의 회로들을 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 프리 앰플리파이어 회로(1100)는 서로 다른 구조의 3개 이상의 회로들, 즉 서로 다른 3가지 이상의 구조의 회로들을 포함할 수 있다.
슬라이서 회로(1200)는 복수의 중간 데이터 신호들(IDS) 및 클럭 신호(CLK)에 기초하여 복수의 판정 신호들(DCS)을 생성한다. 예를 들어, 슬라이서 회로(1200)는 복수의 센스 앰플리파이어(sense amplifier)들을 포함할 수 있다. 슬라이서 회로(1200)는 판정 회로 등으로 지칭될 수도 있다.
디코더 회로(1300)는 복수의 판정 신호들(DCS)에 기초하여 상기 서로 다른 2개 이상의 비트들을 포함하는 상기 멀티 비트 데이터인 출력 데이터(ODAT)를 생성한다.
데이터 입력 패드(1010)는 프리 앰플리파이어 회로(1100)와 연결되며, 입력 데이터 신호(DS)를 수신한다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
일 실시예에서, 입력 데이터 신호(DS)는 싱글 엔디드(single-ended) 신호일 수 있다. 수신기(1000)는 싱글 엔디드 신호인 입력 데이터 신호(DS) 및 서로 다른 복수의 기준 전압들(VREF)에 기초하여 의사 차동(pseudo differential) 방식으로 동작할 수 있다.
본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 생성된 입력 데이터 신호(DS)를 수신한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 K(K는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(K) 방식에도 적용될 수 있다.
본 발명의 실시예들에 따른 수신기(1000)는, 프리 앰플리파이어 회로(1100)가 서로 다른 구조를 가지는 회로들(1102, 1104)을 포함할 수 있다. 회로들(1102, 1104)은 서로 다른 기준 레벨들을 가지는 기준 전압들에 기초하여 동작하며, 각각의 기준 레벨에 최적화된 구조를 가질 수 있다. 프리 앰플리파이어 회로(1100)가 서로 다른 기준 레벨들에 최적화되어 동작함으로써, 헤드룸 마진(headroom margin)의 감소에 의해 발생하는 선형성 열화를 감소 및 개선할 수 있다. 또한, 프리 앰플리파이어 회로가 동일한 구조를 가지는 회로들만을 포함하는 경우와 비교하여 파워 소모 및 면적이 감소할 수 있다. 따라서, 수신기(1000)는 향상된 성능을 가질 수 있다.
도 2a 및 2b는 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면들이다.
도 2a는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 일 예로서 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 2b는 도 2a의 아이 다이어그램을 단순하게 나타낸 도면이다.
도 2a를 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '11', '10')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다. 예를 들어, 일반적인 이진 코드(binary code)를 이용하는 경우에, 도 2a에 도시된 것처럼 전압 레벨들(VL11, VL21, VL31, VL41)은 각각 '11', '10', '01', '00'으로 맵핑될 수 있다. 다른 예에서, 그레이 코드(Gray code)를 이용하는 경우에, 도시하지는 않았으나 전압 레벨들(VL11, VL21, VL31, VL41)은 각각 '10', '11', '01', '00'으로 맵핑될 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트 주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI(electromagnetic interference), 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다. 예를 들어, 아이 폭(width)(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 아이 오프닝(opening)(OP)은 다양한 전압 레벨들(VL11~VL41) 사이의 피크 대 피크(peak-to-peak) 전압 차이를 나타내고, 측정된 신호의 전압 레벨들(VL11~VL41)을 구별하기 위한 전압 마진과 관련될 수 있다. 상승 시간(rise time)(RT) 또는 하강 시간(fall time)(FT)은 하나의 전압 레벨에서 다른 하나의 전압 레벨로 천이하는데 소요되는 시간을 나타내고, 각각 상승 에지 및 하강 에지와 관련될 수 있다. 지터(JT)는 상승 및 하강 시간의 오정렬(misalignment)로 인한 타이밍 에러를 나타낼 수 있다.
도 2b를 참조하면, PAM4 방식의 데이터 신호의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11~VL41), 및 제1, 제2 및 제3 기준 레벨들(VLREF_H, VLREF_M, VLREF_L)을 예시하고 있다. 예를 들어, 기준 레벨들의 개수는 데이터 신호의 전압 레벨들의 개수보다 1개 적을 수 있다.
가장 높은 제1 전압 레벨(VL11)은 제2 전압 레벨(VL21)보다 높고, 제2 전압 레벨(VL21)은 제3 전압 레벨(VL31)보다 높으며, 제3 전압 레벨(VL31)은 가장 낮은 제4 전압 레벨(VL41)보다 높을 수 있다. 또한, 제1 기준 레벨(VLREF_H)은 제1 및 제2 전압 레벨들(VL11, VL21) 사이의 레벨이고, 제2 기준 레벨(VLREF_M)은 제2 및 제3 전압 레벨들(VL21, VL31) 사이의 레벨이며, 제3 기준 레벨(VLREF_L)은 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 레벨일 수 있다. 데이터 신호와 기준 레벨들(VLREF_H, VLREF_M, VLREF_L)의 비교 결과에 기초하여 데이터 신호의 전압 레벨(즉, 심볼)이 결정될 수 있다.
이하에서는 PAM4 방식(또는 PAM8 방식)에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다. 다만 본 발명은 이에 한정되지 않으며, 임의의 PAM(K)(K는 3 이상의 자연수) 방식에도 적용될 수 있다.
도 3은 도 1의 수신기의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 수신기(1000a)는 프리 앰플리파이어 회로(1100a), 슬라이서 회로(1200a) 및 디코더 회로(1300a)를 포함하며, 데이터 입력 패드(1010)를 더 포함할 수 있다. 예를 들어, 수신기(1000a)는 PAM4 방식의 입력 데이터 신호(DS1)를 수신하는 PAM4 수신기일 수 있다.
데이터 입력 패드(1010)는 제1, 제2, 제3 및 제4 전압 레벨들(도 2b의 VL11~VL41)을 가지는 입력 데이터 신호(DS1)를 수신할 수 있다.
프리 앰플리파이어 회로(1100a)는 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)를 포함할 수 있다. 슬라이서 회로(1200a)는 제1 센스 앰플리파이어(1210), 제2 센스 앰플리파이어(1220) 및 제3 센스 앰플리파이어(1230)를 포함할 수 있다. 디코더 회로(1300a)는 PAM4 디코더(1310)를 포함할 수 있다.
일 실시예에서, 입력 데이터 신호(DS1)는 상대적으로 낮은 전압 레벨을 가지는 신호일 수 있다. 예를 들어, 입력 데이터 신호(DS1)는 LVSTL(low voltage swing terminated logic) 방식의 데이터 신호이며, 약 0V 내지 VDD/2 사이를 스윙할 수 있다.
입력 데이터 신호(DS1)가 LVSTL 방식의 신호인 경우에, 프리 앰플리파이어들(1110, 1120, 1130)은 각각 레벨 쉬프터를 포함할 수 있다. 예를 들어, 제1 프리 앰플리파이어(1110)는 제1 레벨 쉬프터를 포함하고, 제2 프리 앰플리파이어(1120)는 제2 레벨 쉬프터를 포함하며, 제3 프리 앰플리파이어(1130)는 제3 레벨 쉬프터를 포함할 수 있다. 예를 들어, 상기 레벨 쉬프터들은 PMOS(p-type metal oxide semiconductor) 트랜지스터들을 포함하여 구현되고, 센스 앰플리파이어들(1210, 1220, 1230)은 NMOS(n-type metal oxide semiconductor) 트랜지스터들을 포함할 수 있다.
LVSTL 방식의 신호가 입력되는 경우에, 수신기는 PMOS 트랜지스터들을 구비하는 센스 앰플리파이어들을 포함하여 구현될 수 있다. 다만, NMOS 트랜지스터가 PMOS 트랜지스터에 비해 보다 적은 면적을 차지하면서 보다 높은 이득(gain) 값을 가지므로, NMOS 트랜지스터들을 구비하는 센스 앰플리파이어들을 포함하도록 수신기를 구현하는 것이 보다 유리할 수 있다. 이 때, 센스 앰플리파이어들의 앞 단에 LVSTL 방식의 데이터 신호를 레벨 쉬프트하기 위한 레벨 쉬프터들을 배치할 수 있고, 레벨 쉬프터들은 PMOS 트랜지스터들을 포함할 수 있다.
예를 들어, 상기 제1 레벨 쉬프터는 입력 데이터 신호(DS1) 및 제1 기준 전압(VREF_H)을 기초로 입력 데이터 신호(DS1)를 레벨 쉬프트하여 제1 중간 데이터 신호(IDS_H)를 생성할 수 있다. 상기 제2 레벨 쉬프터는 입력 데이터 신호(DS1) 및 제2 기준 전압(VREF_M)을 기초로 입력 데이터 신호(DS1)를 레벨 쉬프트하여 제2 중간 데이터 신호(IDS_M)를 생성할 수 있다. 상기 제3 레벨 쉬프터는 입력 데이터 신호(DS1) 및 제3 기준 전압(VREF_L)을 기초로 입력 데이터 신호(DS1)를 레벨 쉬프트하여 제3 중간 데이터 신호(IDS_L)를 생성할 수 있다. 예를 들어, 제1, 제2 및 제3 기준 전압들(VREF_H, VREF_M, VREF_L)은 각각 제1, 제2 및 제3 기준 레벨들(도 2b의 VLREF_H, VLREF_M, VLREF_L)을 가질 수 있다.
일 실시예에서, 입력 데이터 신호(DS1)는 상대적으로 높은 전압 레벨을 가지는 신호일 수 있다. 예를 들어, POD(pseudo open drain) 터미네이션(termination) 방식으로 입력 데이터 신호(DS1)를 수신하며, 입력 데이터 신호(DS1)는 약 VDD/2 내지 VDD 사이를 스윙할 수 있다.
POD 터미네이션 방식으로 입력 데이터 신호(DS1)를 수신하는 경우에, 프리 앰플리파이어들(1110, 1120, 1130)은 각각 연속 시간 선형 이퀄라이저를 포함할 수 있다. 예를 들어, 제1 프리 앰플리파이어(1110)는 제1 연속 시간 선형 이퀄라이저를 포함하고, 제2 프리 앰플리파이어(1120)는 제2 연속 시간 선형 이퀄라이저를 포함하며, 제3 프리 앰플리파이어(1130)는 제3 연속 시간 선형 이퀄라이저를 포함할 수 있다. 예를 들어, 상기 연속 시간 선형 이퀄라이저들은 NMOS 트랜지스터들을 포함하여 구현되고, 센스 앰플리파이어들(1210, 1220, 1230)은 NMOS 트랜지스터들을 포함할 수 있다.
예를 들어, 상기 제1 연속 시간 선형 이퀄라이저는 입력 데이터 신호(DS1) 및 제1 기준 전압(VREF_H)을 기초로 입력 데이터 신호(DS1)를 이퀄라이징하여 제1 중간 데이터 신호(IDS_H)를 생성할 수 있다. 상기 제2 연속 시간 선형 이퀄라이저는 입력 데이터 신호(DS1) 및 제2 기준 전압(VREF_M)을 기초로 입력 데이터 신호(DS1)를 이퀄라이징하여 제2 중간 데이터 신호(IDS_M)를 생성할 수 있다. 상기 제3 연속 시간 선형 이퀄라이저는 입력 데이터 신호(DS1) 및 제3 기준 전압(VREF_L)을 기초로 입력 데이터 신호(DS1)를 이퀄라이징하여 제3 중간 데이터 신호(IDS_L)를 생성할 수 있다.
일 실시예에서, 제1, 제2 및 제3 프리 앰플리파이어들(1110, 1120, 1130) 중 적어도 하나는 도 1의 제1 회로(1102)에 대응하고, 제1, 제2 및 제3 프리 앰플리파이어들(1110, 1120, 1130) 중 적어도 다른 하나는 도 1의 제2 회로(1104)에 대응할 수 있다.
제1 센스 앰플리파이어(1210)는 제1 중간 데이터 신호(IDS_H) 및 클럭 신호(CLK)에 기초하여 제1 판정 신호(DCS_H)를 생성할 수 있다. 제2 센스 앰플리파이어(1220)는 제2 중간 데이터 신호(IDS_M) 및 클럭 신호(CLK)에 기초하여 제2 판정 신호(DCS_M)를 생성할 수 있다. 제3 센스 앰플리파이어(1230)는 제3 중간 데이터 신호(IDS_L) 및 클럭 신호(CLK)에 기초하여 제3 판정 신호(DCS_L)를 생성할 수 있다.
예를 들어, 제1 판정 신호(DCS_H)는 입력 데이터 신호(DS1)의 전압 레벨이 제1 기준 전압(VREF_H)의 제1 기준 레벨(VLREF_H)보다 큰 경우에 제1 논리 레벨(예를 들어, '1')을 가지고, 입력 데이터 신호(DS1)의 전압 레벨이 제1 기준 레벨(VLREF_H)보다 작거나 같은 경우에 제2 논리 레벨(예를 들어, '0')을 가질 수 있다. 이와 유사하게, 제2 판정 신호(DCS_M)는 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 전압(VREF_M)의 제2 기준 레벨(VLREF_M)보다 큰 경우에 상기 제1 논리 레벨을 가지고, 입력 데이터 신호(DS1)의 전압 레벨이 제2 기준 레벨(VLREF_M)보다 작거나 같은 경우에 상기 제2 논리 레벨을 가질 수 있다. 제3 판정 신호(DCS_L)는 입력 데이터 신호(DS1)의 전압 레벨이 제3 기준 전압(VREF_L)의 제3 기준 레벨(VLREF_L)보다 큰 경우에 상기 제1 논리 레벨을 가지고, 입력 데이터 신호(DS1)의 전압 레벨이 제3 기준 레벨(VLREF_L)보다 작거나 같은 경우에 상기 제2 논리 레벨을 가질 수 있다.
PAM4 디코더(1310)는 제1, 제2 및 제3 판정 신호들(DCS_H, DCS_M, DCS_L)에 기초하여 제1 비트(MSB1) 및 제2 비트(LSB1)를 포함하는 출력 데이터(ODAT1)를 생성할 수 있다. 제1 및 제2 비트들(MSB1, LSB1)은 각각 출력 데이터(ODAT1)의 MSB(most significant bit) 및 LSB(least significant bit)일 수 있다. 예를 들어, 출력 데이터(ODAT1)가 '10'인 경우에, 제1 비트(MSB1)가 '1'이고 제2 비트(LSB1)가 '0'일 수 있다.
예를 들어, 제1, 제2 및 제3 판정 신호들(DCS_H, DCS_M, DCS_L)이 모두 상기 제1 논리 레벨(예를 들어, '1')을 가지는 경우에, PAM4 디코더(1310)는 입력 데이터 신호(DS1)가 제1 전압 레벨(도 2a, 2b의 VL11)을 가지는 것으로 판단하여 '11'의 출력 데이터(ODAT1)를 생성할 수 있다. 이와 유사하게, 제1 판정 신호(DCS_H)가 상기 제2 논리 레벨(예를 들어, '0')을 가지고 제2 및 제3 판정 신호들(DCS_M, DCS_L)이 상기 제1 논리 레벨을 가지는 경우에, PAM4 디코더(1310)는 입력 데이터 신호(DS1)가 제2 전압 레벨(도 2a, 2b의 VL21)을 가지는 것으로 판단하여 '10'의 출력 데이터(ODAT1)를 생성할 수 있다. 제1 및 제2 판정 신호들(DCS_H, DCS_M)이 상기 제2 논리 레벨을 가지고 제3 판정 신호(DCS_L)가 상기 제1 논리 레벨을 가지는 경우에, PAM4 디코더(1310)는 입력 데이터 신호(DS1)가 제3 전압 레벨(도 2a, 2b의 VL31)을 가지는 것으로 판단하여 '01'의 출력 데이터(ODAT1)를 생성할 수 있다. 제1, 제2 및 제3 판정 신호들(DCS_H, DCS_M, DCS_L)이 모두 상기 제2 논리 레벨을 가지는 경우에, PAM4 디코더(1310)는 입력 데이터 신호(DS1)가 제4 전압 레벨(도 2a, 2b의 VL41)을 가지는 것으로 판단하여 '00'의 출력 데이터(ODAT1)를 생성할 수 있다.
종래에는 모두 동일한 구조를 가지는 프리 앰플리파이어들을 이용하였으나, 본 발명의 실시예들에 따른 수신기(1000a)는 필요에 따라 프리 앰플리파이어들(1110, 1120, 1130) 중 적어도 일부가 서로 다른 구조를 가지도록 구현될 수 있다. 예를 들어, 프리 앰플리파이어들(1110, 1120, 1130)은 서로 다른 기준 레벨들(VLREF_H, VLREF_M, VLREF_L)을 가지는 기준 전압들(VREF_H, VREF_M, VREF_L)에 기초하여 동작하고, 각각의 기준 레벨에 최적화된 서로 다른 구조를 가질 수 있다. 따라서, 선형성 특성이 향상될 수 있다.
도 4는 도 3의 수신기에 포함되는 레벨 쉬프터들의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 제1 레벨 쉬프터(LS_H)(1112), 제2 레벨 쉬프터(LS_M)(1122) 및 제3 레벨 쉬프터(LS_L)(1132)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제1 레벨 쉬프터(1112)는 제1 타입(TYPE1)으로 구현되고, 제2 및 제3 레벨 쉬프터들(1122, 1132)은 제1 타입(TYPE1)과 다른 제2 타입(TYPE2)으로 구현될 수 있다. 예를 들어, 제2 타입(TYPE2)은 종래의 수신기에 포함되는 종래의 레벨 쉬프터의 기본 구조를 나타내고, 제1 타입(TYPE1)은 제2 타입(TYPE2)에서 적어도 일부가 변경된 레벨 쉬프터의 제1 변경 구조를 나타낼 수 있다. 다시 말하면, 제1 레벨 쉬프터(1112)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제2 및 제3 레벨 쉬프터들(1122, 1132)은 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응할 수 있다.
제1 타입(TYPE1)의 제1 레벨 쉬프터(1112)와 제2 타입(TYPE2)의 제2 및 제3 레벨 쉬프터들(1122, 1132)은 동일한 기능 및/또는 동작을 수행하면서 서로 다른 구조를 가질 수 있다. 예를 들어, 동일한 전압 레벨(예를 들어, 제1 전압 레벨(VL11))을 가지는 입력 데이터 신호(DS1) 및 동일한 기준 전압(예를 들어, 제1 기준 전압(VREF_H))이 제1 타입(TYPE1)의 제1 레벨 쉬프터(1112) 및 제2 타입(TYPE2)의 제2 레벨 쉬프터(1122)에 입력되는 경우에, 제1 레벨 쉬프터(1112)가 생성하는 중간 데이터 신호의 전압 레벨과 제2 레벨 쉬프터(1122)가 생성하는 중간 데이터 신호의 전압 레벨은 서로 다를 수 있다. 예를 들어, 제1 레벨 쉬프터(1112)가 생성하는 중간 데이터 신호의 전압 레벨은 제2 레벨 쉬프터(1122)가 생성하는 중간 데이터 신호의 전압 레벨보다 높을 수 있다.
도 4의 예에서는, 상대적으로 높은 전압 레벨이 입력되는 제1 레벨 쉬프터(1112)의 구조가 변경될 수 있다. 입력 전압 레벨이 높은 경우 레벨 쉬프터의 전압 마진이 부족해져서(즉, 헤드룸 마진이 줄어들어서) 선형성 열화가 발생할 수 있다. 따라서, 레벨 쉬프터에 의해 쉬프팅되는 값이 바뀌도록 레벨 쉬프터의 구조를 변경함으로써, 헤드룸을 침범하지 않도록 하여 선형성 특성을 개선할 수 있다.
도 5는 도 4의 제2 레벨 쉬프터의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 제2 레벨 쉬프터(1122)는 제1 입력 트랜지스터들(IT21), 제2 입력 트랜지스터들(IT22), 제1 출력 트랜지스터(OT21) 및 제2 출력 트랜지스터(OT22)를 포함할 수 있다.
도 5 및 이하의 도면들에서, 트랜지스터의 일 단과 연결되는 하나의 직선은 전원 전압(예를 들어, VDD)을 나타내고, 트랜지스터의 타 단과 연결되는 3개의 직선들은 접지 전압(예를 들어, VSS)을 나타낼 수 있다.
제1 입력 트랜지스터들(IT21)은 제1 출력 노드(N21)와 상기 접지 전압 사이에 병렬 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함할 수 있다. 제2 입력 트랜지스터들(IT22)은 제2 출력 노드(N22)와 상기 접지 전압 사이에 병렬 연결되고, 제2 기준 전압(VREF_M)을 수신하는 게이트 전극을 포함할 수 있다. 제1 입력 트랜지스터들(IT21)의 상기 게이트 전극이 제2 레벨 쉬프터(1122)의 입력 단자에 대응하고, 제2 입력 트랜지스터들(IT22)의 상기 게이트 전극이 제2 레벨 쉬프터(1122)의 반전 입력 단자에 대응할 수 있다.
제1 출력 트랜지스터(OT21)는 상기 전원 전압과 제1 출력 노드(N21) 사이에 연결되고, 게이트 전극을 포함할 수 있다. 제2 출력 트랜지스터(OT22)는 상기 전원 전압과 제2 출력 노드(N22) 사이에 연결되고, 제1 출력 트랜지스터(OT21)의 상기 게이트 전극과 연결되는 게이트 전극을 포함할 수 있다. 제1 출력 노드(N21)를 통해 제2 중간 데이터 신호(IDS_M)가 출력되고, 제2 출력 노드(N22)를 통해 제2 반전 중간 데이터 신호(/IDS_M)가 출력될 수 있다. 제1 출력 노드(N21)가 제2 레벨 쉬프터(1122)의 출력 단자에 대응하고, 제2 출력 노드(N22)가 제2 레벨 쉬프터(1122)의 반전 출력 단자에 대응할 수 있다.
제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)은 제1 문턱 전압(threshold voltage)(Vth) 및 제1 오버드라이브 전압(overdrive voltage)(Vov)을 가질 수 있다. 이 경우, 제2 레벨 쉬프터(1122)의 출력 전압은 하기의 [수학식 1]에 기초하여 결정될 수 있다.
[수학식 1]
Vout=VDD-(Vin+Vov+Vth)
상기의 [수학식 1]에서, Vout(또는 Vds)은 제2 레벨 쉬프터(1122)의 출력인 제1 출력 노드(N21)의 전압(즉, 제2 중간 데이터 신호(IDS_M))을 나타내고, VDD는 상기 전원 전압을 나타내고, Vin은 제2 레벨 쉬프터(1122)의 입력인 제1 입력 트랜지스터들(IT21)의 상기 게이트 전극의 전압(즉, 입력 데이터 신호(DS1))을 나타내고, Vov는 상기 제1 오버드라이브 전압을 나타내며, Vth는 상기 제1 문턱 전압을 나타낸다. 다시 말하면, 제2 레벨 쉬프터(1122)의 입력은 입력 트랜지스터들의 (Vov+Vth) 만큼 쉬프트되어 출력된다.
한편, 상세하게 도시하지는 않았으나, 제3 레벨 쉬프터(1132)의 구조는 제2 레벨 쉬프터(1122)의 구조와 실질적으로 동일하며, 다만 제2 기준 전압(VREF_M), 제2 중간 데이터 신호(IDS_M) 및 제2 반전 중간 데이터 신호(/IDS_M)가 각각 제3 기준 전압(VREF_L), 제3 중간 데이터 신호(IDS_L) 및 제3 반전 중간 데이터 신호(예를 들어, /IDS_L)로 교체될 수 있다.
도 6, 7 및 8은 도 4의 제1 레벨 쉬프터의 예들을 나타내는 회로도들이다. 이하 도 5와 중복되는 설명은 생략한다.
도 6, 7 및 8을 참조하면, 제1 레벨 쉬프터(1112a, 1112b, 1112c)는 입력 전압 레벨이 상대적으로 높으며, 상기의 [수학식 1]의 (Vin+Vov+Vth)가 바이어스를 담당하는 트랜지스터의 헤드룸을 침범할 수 있으므로, 쉬프팅되는 값이 바뀌도록, 즉 오버드라이브 전압 및/또는 문턱 전압이 바뀌도록 구조를 변경함으로써, 헤드룸을 침범하지 않도록 할 수 있다.
일 실시예에서, 도 6에 도시된 것처럼, 제1 레벨 쉬프터(1112a)는 오버드라이브 전압의 감소를 위한 구조를 가질 수 있다. 예를 들어, 트랜지스터들의 개수가 달라질 수 있다.
구체적으로, 제1 레벨 쉬프터(1112a)는 제1 입력 트랜지스터들(IT11a), 제2 입력 트랜지스터들(IT12a), 제1 출력 트랜지스터(OT11) 및 제2 출력 트랜지스터(OT12)를 포함할 수 있다.
제1 입력 트랜지스터들(IT11a)은 제1 중간 데이터 신호(IDS_H)를 출력하는 제1 출력 노드(N11)와 상기 접지 전압 사이에 병렬 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함할 수 있다. 제2 입력 트랜지스터들(IT12a)은 제1 반전 중간 데이터 신호(/IDS_H)를 출력하는 제2 출력 노드(N12)와 상기 접지 전압 사이에 병렬 연결되고, 제1 기준 전압(VREF_H)을 수신하는 게이트 전극을 포함할 수 있다. 제1 출력 트랜지스터(OT11)는 상기 전원 전압과 제1 출력 노드(N11) 사이에 연결되고, 게이트 전극을 포함할 수 있다. 제2 출력 트랜지스터(OT12)는 상기 전원 전압과 제2 출력 노드(N12) 사이에 연결되고, 제1 출력 트랜지스터(OT11)의 상기 게이트 전극과 연결되는 게이트 전극을 포함할 수 있다.
제1 레벨 쉬프터(1112a)에 포함되는 제1 입력 트랜지스터들(IT11a) 및 제2 입력 트랜지스터들(IT12a)의 개수는 제2 레벨 쉬프터(1122)에 포함되는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 개수보다 많을 수 있다. 제1 및 제2 입력 트랜지스터들(IT11a, IT12a)의 개수가 각각 3개이고 제1 및 제2 입력 트랜지스터들(IT21, IT22)의 개수가 각각 2개인 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
제2 레벨 쉬프터(1122)와 비교하여 제1 레벨 쉬프터(1112a)에 포함되는 제1 및 제2 입력 트랜지스터들(IT11a, IT12a)의 개수가 증가함에 따라, 제1 입력 트랜지스터들(IT11a) 및 제2 입력 트랜지스터들(IT12a)은 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 제1 오버드라이브 전압(Vov)보다 낮은 제2 오버드라이브 전압을 가지며, 따라서 제1 레벨 쉬프터(1112a)의 출력 전압의 레벨이 증가할 수 있다.
한편, 도 6에서는 입력 트랜지스터들의 개수가 변경되는(즉, 증가하는) 경우를 예시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 입력 트랜지스터들의 크기 및/또는 채널 폭이 변경될 수 있으며, 크기 및/또는 채널 폭이 증가하는 경우에 오버드라이브 전압이 감소할 수 있다.
다른 실시예에서, 도 7에 도시된 것처럼, 제1 레벨 쉬프터(1112b)는 문턱 전압의 감소를 위한 구조를 가질 수 있다. 예를 들어, 트랜지스터들의 타입이 달라질 수 있다.
구체적으로, 제1 레벨 쉬프터(1112b)는 제1 입력 트랜지스터들(IT11b), 제2 입력 트랜지스터들(IT12b), 제1 출력 트랜지스터(OT11) 및 제2 출력 트랜지스터(OT12)를 포함할 수 있다.
제1 입력 트랜지스터들(IT11b)은 제1 출력 노드(N11)와 상기 접지 전압 사이에 병렬 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함할 수 있다. 제2 입력 트랜지스터들(IT12b)은 제2 출력 노드(N12)와 상기 접지 전압 사이에 병렬 연결되고, 제1 기준 전압(VREF_H)을 수신하는 게이트 전극을 포함할 수 있다. 제1 및 제2 출력 트랜지스터들(OT11, OT12)은 각각 도 6의 제1 및 제2 출력 트랜지스터들(OT11, OT12)과 실질적으로 동일할 수 있다.
제1 레벨 쉬프터(1112b)에 포함되는 제1 입력 트랜지스터들(IT11b) 및 제2 입력 트랜지스터들(IT12b)은 제2 레벨 쉬프터(1122)에 포함되는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 제1 문턱 전압(Vth)보다 낮은 제2 문턱 전압(VthL)을 가지며, 따라서 제1 레벨 쉬프터(1112b)의 출력 전압의 레벨이 증가할 수 있다.
또 다른 실시예에서, 도 8에 도시된 것처럼, 제1 레벨 쉬프터(1112c)는 문턱 전압의 감소를 위한 구조를 가질 수 있다. 예를 들어, 트랜지스터들의 연결 방식이 달라질 수 있다.
구체적으로, 제1 레벨 쉬프터(1112c)는 제1 입력 트랜지스터들(IT11c), 제2 입력 트랜지스터들(IT12c), 제1 출력 트랜지스터(OT11) 및 제2 출력 트랜지스터(OT12)를 포함할 수 있다.
제1 입력 트랜지스터들(IT11c)은 제1 출력 노드(N11)와 상기 접지 전압 사이에 병렬 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함하며, 제1 출력 노드(N11)의 전압(즉, 제1 중간 데이터 신호(IDS_H))을 바디 바이어스 전압으로 수신하도록 바디가 제1 출력 노드(N11)와 연결될 수 있다. 제2 입력 트랜지스터들(IT12c)은 제2 출력 노드(N12)와 상기 접지 전압 사이에 병렬 연결되고, 제1 기준 전압(VREF_H)을 수신하는 게이트 전극을 포함하며, 제2 출력 노드(N12)의 전압(즉, 제1 반전 중간 데이터 신호(/IDS_H))을 바디 바이어스 전압으로 수신하도록 바디가 제2 출력 노드(N12)와 연결될 수 있다. 제1 및 제2 출력 트랜지스터들(OT11, OT12)은 각각 도 6의 제1 및 제2 출력 트랜지스터들(OT11, OT12)과 실질적으로 동일할 수 있다.
일반적인 PMOS 트랜지스터들의 연결 방식에 따라서, 제2 레벨 쉬프터(1122)에 포함되는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)은 상기 전원 전압을 바디 바이어스 전압으로 수신할 수 있다. 이에 비하여, 제1 레벨 쉬프터(1112c)에 포함되는 제1 입력 트랜지스터들(IT11c) 및 제2 입력 트랜지스터들(IT12c)의 바디 바이어스 전압은 제2 레벨 쉬프터(1122)에 포함되는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 바디 바이어스 전압인 상기 전원 전압보다 낮으며, 따라서 제1 레벨 쉬프터(1112c)의 출력 전압의 레벨이 증가할 수 있다.
실시예에 따라서, 도 6, 7 및 8의 예들 중 적어도 2개를 조합하여 제1 타입(TYPE1)의 제1 레벨 쉬프터를 구현할 수도 있다.
도 9는 도 3의 수신기에 포함되는 레벨 쉬프터들의 다른 예를 나타내는 블록도이다. 이하 도 4와 중복되는 설명은 생략한다.
도 9를 참조하면, 제1 레벨 쉬프터(1114), 제2 레벨 쉬프터(1124) 및 제3 레벨 쉬프터(1134)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제3 레벨 쉬프터(1134)는 제1 타입(TYPE1) 및 제2 타입(TYPE2)과 다른 제3 타입(TYPE3)으로 구현되고, 제1 및 제2 레벨 쉬프터들(1114, 1124)은 제2 타입(TYPE2)으로 구현될 수 있다. 예를 들어, 제3 타입(TYPE3)은 제2 타입(TYPE2)에서 적어도 일부가 변경된 레벨 쉬프터의 제2 변경 구조를 나타낼 수 있다. 다시 말하면, 제3 레벨 쉬프터(1134)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제1 및 제2 레벨 쉬프터들(1114, 1124)은 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응할 수 있다.
제2 타입(TYPE2)의 제2 레벨 쉬프터(1124)의 구조는 도 4 및 5를 참조하여 상술한 제2 레벨 쉬프터(1122)와 실질적으로 동일하며, 제2 타입(TYPE2)의 제1 레벨 쉬프터(1114)의 구조는 제2 레벨 쉬프터(1124)의 구조와 실질적으로 동일할 수 있다.
제3 타입(TYPE3)의 제3 레벨 쉬프터(1134)와 제2 타입(TYPE2)의 제1 및 제2 레벨 쉬프터들(1114, 1124)은 동일한 기능 및/또는 동작을 수행하면서 서로 다른 구조를 가질 수 있다. 예를 들어, 동일한 전압 레벨을 가지는 입력 데이터 신호(DS1) 및 동일한 기준 전압이 제2 및 제3 레벨 쉬프터들(1124, 1134)에 입력되는 경우에, 제3 레벨 쉬프터(1134)가 생성하는 중간 데이터 신호의 전압 레벨과 제2 레벨 쉬프터(1124)가 생성하는 중간 데이터 신호의 전압 레벨은 서로 다를 수 있다. 예를 들어, 제3 레벨 쉬프터(1134)가 생성하는 중간 데이터 신호의 전압 레벨은 제2 레벨 쉬프터(1124)가 생성하는 중간 데이터 신호의 전압 레벨보다 낮을 수 있다.
도 9의 예에서는, 상대적으로 낮은 전압 레벨이 입력되는 제3 레벨 쉬프터(1134)의 구조가 변경될 수 있다.
도 10 및 11은 도 9의 제3 레벨 쉬프터의 예들을 나타내는 회로도들이다. 이하 도 6 및 7과 중복되는 설명은 생략한다.
도 10 및 11을 참조하면, 제3 레벨 쉬프터(1134a, 1134b)는 입력 전압 레벨이 상대적으로 낮으며, 쉬프팅되는 값이 바뀌도록, 즉 오버드라이브 전압 및/또는 문턱 전압이 바뀌도록 구조를 변경할 수 있다.
일 실시예에서, 도 10에 도시된 것처럼, 제3 레벨 쉬프터(1134a)는 오버드라이브 전압의 증가를 위한 구조를 가질 수 있다.
구체적으로, 제3 레벨 쉬프터(1134a)는 제1 입력 트랜지스터(IT31a), 제2 입력 트랜지스터(IT32a), 제1 출력 트랜지스터(OT31) 및 제2 출력 트랜지스터(OT32)를 포함할 수 있다.
제1 입력 트랜지스터(IT31a)는 제3 중간 데이터 신호(IDS_L)를 출력하는 제1 출력 노드(N31)와 상기 접지 전압 사이에 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함할 수 있다. 제2 입력 트랜지스터(IT32a)는 제3 반전 중간 데이터 신호(/IDS_L)를 출력하는 제2 출력 노드(N32)와 상기 접지 전압 사이에 연결되고, 제3 기준 전압(VREF_L)을 수신하는 게이트 전극을 포함할 수 있다. 제1 출력 트랜지스터(OT31)는 상기 전원 전압과 제1 출력 노드(N31) 사이에 연결되고, 게이트 전극을 포함할 수 있다. 제2 출력 트랜지스터(OT32)는 상기 전원 전압과 제2 출력 노드(N32) 사이에 연결되고, 제1 출력 트랜지스터(OT31)의 상기 게이트 전극과 연결되는 게이트 전극을 포함할 수 있다.
제3 레벨 쉬프터(1134a)에 포함되는 제1 입력 트랜지스터(IT31a) 및 제2 입력 트랜지스터(IT32a)의 개수는 제2 레벨 쉬프터(1122)에 포함되는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 개수보다 적을 수 있다. 제1 및 제2 입력 트랜지스터들(IT31a, IT32a)의 개수가 각각 1개이고 제1 및 제2 입력 트랜지스터들(IT21, IT22)의 개수가 각각 2개인 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
제2 레벨 쉬프터(1122)와 비교하여 제3 레벨 쉬프터(1134a)에 포함되는 제1 및 제2 입력 트랜지스터들(IT31a, IT32a)의 개수가 감소함에 따라, 제1 입력 트랜지스터(IT31a) 및 제2 입력 트랜지스터(IT32a)는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 제1 오버드라이브 전압(Vov)보다 높은 제3 오버드라이브 전압을 가지며, 따라서 제3 레벨 쉬프터(1134a)의 출력 전압의 레벨이 감소할 수 있다.
한편, 도 10에서는 입력 트랜지스터들의 개수가 변경되는(즉, 감소하는) 경우를 예시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 입력 트랜지스터들의 크기 및/또는 채널 폭이 변경될 수 있으며, 크기 및/또는 채널 폭이 감소하는 경우에 오버드라이브 전압이 증가할 수 있다.
다른 실시예에서, 도 11에 도시된 것처럼, 제3 레벨 쉬프터(1134b)는 문턱 전압의 증가를 위한 구조를 가질 수 있다.
구체적으로, 제3 레벨 쉬프터(1134b)는 제1 입력 트랜지스터들(IT31b), 제2 입력 트랜지스터들(IT32b), 제1 출력 트랜지스터(OT31) 및 제2 출력 트랜지스터(OT32)를 포함할 수 있다.
제1 입력 트랜지스터들(IT31b)은 제1 출력 노드(N31)와 상기 접지 전압 사이에 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함할 수 있다. 제2 입력 트랜지스터들(IT32b)은 제 제2 출력 노드(N32)와 상기 접지 전압 사이에 연결되고, 제3 기준 전압(VREF_L)을 수신하는 게이트 전극을 포함할 수 있다. 제1 및 제2 출력 트랜지스터들(OT31, OT32)은 각각 도 10의 제1 및 제2 출력 트랜지스터들(OT31, OT32)과 실질적으로 동일할 수 있다.
제3 레벨 쉬프터(1134b)에 포함되는 제1 입력 트랜지스터들(IT31b) 및 제2 입력 트랜지스터들(IT32b)은 제2 레벨 쉬프터(1122)에 포함되는 제1 입력 트랜지스터들(IT21) 및 제2 입력 트랜지스터들(IT22)의 제1 문턱 전압(Vth)보다 높은 제3 문턱 전압(VthH)을 가지며, 따라서 제3 레벨 쉬프터(1134b)의 출력 전압의 레벨이 감소할 수 있다.
실시예에 따라서, 도 10 및 11의 예들을 조합하여 제3 타입(TYPE3)의 제3 레벨 쉬프터를 구현할 수도 있다.
도 12a 및 12b는 도 3의 수신기에 포함되는 레벨 쉬프터들의 또 다른 예들을 나타내는 블록도들이다. 이하 도 4 및 9와 중복되는 설명은 생략한다.
도 12a를 참조하면, 제1 레벨 쉬프터(1116), 제2 레벨 쉬프터(1126) 및 제3 레벨 쉬프터(1136)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제2 레벨 쉬프터(1126)는 제1 타입(TYPE1) 또는 제3 타입(TYPE3)으로 구현되고, 제1 및 제3 레벨 쉬프터들(1116, 1136)은 제2 타입(TYPE2)으로 구현될 수 있다. 다시 말하면, 제2 레벨 쉬프터(1126)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제1 및 제3 레벨 쉬프터들(1116, 1136)은 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응할 수 있다.
제1 레벨 쉬프터(1116) 및 제3 레벨 쉬프터(1136)의 구조는 도 9의 제1 레벨 쉬프터(1114) 및 도 4의 제3 레벨 쉬프터(1132)의 구조와 실질적으로 동일할 수 있다. 제2 레벨 쉬프터(1126)는 도 4, 6, 7 및 8을 참조하여 상술한 구조 또는 도 9, 10 및 11을 참조하여 상술한 구조를 가질 수 있다.
도 12a의 예에서는, 제2 레벨 쉬프터(1126)의 구조가 변경될 수 있다.
도 12b를 참조하면, 제1 레벨 쉬프터(1118), 제2 레벨 쉬프터(1128) 및 제3 레벨 쉬프터(1138)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제1 레벨 쉬프터(1118)는 제1 타입(TYPE1)으로 구현되고, 제2 레벨 쉬프터(1128)는 제2 타입(TYPE2)으로 구현되며, 제3 레벨 쉬프터(1138)는 제3 타입(TYPE3)으로 구현될 수 있다. 다시 말하면, 도 1의 프리 앰플리파이어 회로(1100)는 상기 제1 및 제2 구조들과 다른 제3 구조를 가지는 제3 회로를 더 포함하며, 제1 레벨 쉬프터(1118)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제2 레벨 쉬프터(1128)는 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응하며, 제3 레벨 쉬프터(1138)는 상기 제3 구조를 가지는 상기 제3 회로에 대응할 수 있다. 제1 레벨 쉬프터(1118), 제2 레벨 쉬프터(1128) 및 제3 레벨 쉬프터(1138)의 구조는 도 4의 제1 레벨 쉬프터(1112), 도 4의 제2 레벨 쉬프터(1122) 및 도 9의 제3 레벨 쉬프터(1134)의 구조와 실질적으로 동일할 수 있다.
도 12b의 예에서는, 상대적으로 높은 전압 레벨이 입력되는 제1 레벨 쉬프터(1118)의 구조 및 상대적으로 낮은 전압 레벨이 입력되는 제3 레벨 쉬프터(1138)의 구조가 모두 변경될 수 있다.
도 13a, 13b, 13c, 13d, 13e, 13f, 13g 및 13h는 도 3의 수신기에 포함되는 연속 시간 선형 이퀄라이저들의 예들을 나타내는 도면들이다.
도 13a를 참조하면, PAM4 신호에 대한 아이 다이어그램을 예시적으로 나타낸다.
도 3의 프리 앰플리파이어들(1110, 1120, 1130)은 서로 다른 기준 레벨들(VLREF_H, VLREF_M, VLREF_L)을 가지는 기준 전압들(VREF_H, VREF_M, VREF_L)에 기초하여 동작하기 때문에 동작 영역이 다르며, 이에 따라 딜레이(delay)가 달라질 수 있다. 예를 들어, 도 13a에 도시된 것처럼, 제1 및 제2 전압 레벨들(VL11, VL21) 사이의 제1 아이(EYE_H)가 가장 빨리 시작되고, 제2 및 제3 전압 레벨들(VL21, VL31) 사이의 제2 아이(EYE_M)는 제1 아이(EYE_H)보다 늦게 시작되며, 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 제3 아이(EYE_L)는 제2 아이(EYE_M)보다 늦게 시작될 수 있다. 이와 같이 아이들(EYE_H, EYE_M, EYE_L)이 오정렬된 경우에, 아이들(EYE_H, EYE_M, EYE_L) 사이의 아이 오프닝(OP)이 오정렬되며, 아이 폭(W) 측면에서 손해가 발생할 수 있다. 따라서 아이들(EYE_H, EYE_M, EYE_L)의 위치 및/또는 시작 위치를 일치시키는 것이 보다 유리할 수 있다.
도 13b를 참조하면, 도 3의 수신기에 포함되는 연속 시간 선형 이퀄라이저들의 일 예를 나타낸다.
제1 연속 시간 선형 이퀄라이저(CTLE_H)(1113), 제2 연속 시간 선형 이퀄라이저(CTLE_M)(1123) 및 제3 연속 시간 선형 이퀄라이저(CTLE_L)(1133)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다. 연속 시간 선형 이퀄라이저는 채널 손실(channel loss)로 인해 유실되는 데이터를 복원할 수 있다.
제1 연속 시간 선형 이퀄라이저(1113)는 제1 타입(TYPE1)으로 구현되고, 제2 및 제3 연속 시간 선형 이퀄라이저들(1123, 1133)은 제1 타입(TYPE1)과 다른 제2 타입(TYPE2)으로 구현될 수 있다. 예를 들어, 제2 타입(TYPE2)은 종래의 수신기에 포함되는 종래의 연속 시간 선형 이퀄라이저의 기본 구조를 나타내고, 제1 타입(TYPE1)은 제2 타입(TYPE2)에서 적어도 일부가 변경된 연속 시간 선형 이퀄라이저의 제1 변경 구조를 나타낼 수 있다. 다시 말하면, 제1 연속 시간 선형 이퀄라이저(1113)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제2 및 제3 연속 시간 선형 이퀄라이저들(1123, 1133)은 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응할 수 있다.
제1 타입(TYPE1)의 제1 연속 시간 선형 이퀄라이저(1113)와 제2 타입(TYPE2)의 제2 및 제3 연속 시간 선형 이퀄라이저들(1123, 1133)은 동일한 기능 및/또는 동작을 수행하면서 서로 다른 구조를 가질 수 있다. 예를 들어, 동일한 전압 레벨(예를 들어, 제1 전압 레벨(VL11))을 가지는 입력 데이터 신호(DS1) 및 동일한 기준 전압(예를 들어, 제1 기준 전압(VREF_H))이 제1 타입(TYPE1)의 제1 연속 시간 선형 이퀄라이저(1113) 및 제2 타입(TYPE2)의 제2 연속 시간 선형 이퀄라이저(1123)에 입력되는 경우에, 제1 연속 시간 선형 이퀄라이저(1113)에 의한 아이의 시작 위치와 제2 연속 시간 선형 이퀄라이저(1123)에 의한 아이의 시작 위치는 서로 다를 수 있다. 예를 들어, 제1 연속 시간 선형 이퀄라이저(1113)의 동작 속도는 제2 연속 시간 선형 이퀄라이저(1123)의 동작 속도보다 느리며, 제1 연속 시간 선형 이퀄라이저(1113)에 의한 아이의 시작 위치는 제2 연속 시간 선형 이퀄라이저(1123)에 의한 아이의 시작 위치보다 늦을 수 있다.
도 13b의 예에서는, 상대적으로 높은 전압 레벨이 입력되는 제1 연속 시간 선형 이퀄라이저(1113)의 구조가 변경될 수 있다. 입력 전압 레벨이 높은 경우 전류가 더 많이 흘러서 연속 시간 선형 이퀄라이저의 동작 속도가 빨라질 수 있다. 따라서, 전류가 덜 흐르도록 연속 시간 선형 이퀄라이저의 구조를 변경할 수 있다.
도 13c를 참조하면, 도 13b의 제2 연속 시간 선형 이퀄라이저의 일 예를 나타낸다.
제2 연속 시간 선형 이퀄라이저(1123a)는 제1 서브 회로(CKT21), 제2 서브 회로(CKT22) 및 제3 서브 회로(CKT23)를 포함할 수 있다.
제1 서브 회로(CKT21)는 입력 데이터 신호(DS1) 및 제2 기준 전압(VREF_M)을 수신하고, 입력 데이터 신호(DS1) 및 제2 기준 전압(VREF_M)에 기초하여 제2 중간 데이터 신호(IDS_M) 및 제2 반전 중간 데이터 신호(/IDS_M)를 생성하며, 제2 중간 데이터 신호(IDS_M) 및 제2 반전 중간 데이터 신호(/IDS_M)를 출력할 수 있다. 제1 서브 회로(CKT21)는 저항들(R21, R22, R23), 트랜지스터들(T21, T22) 및 커패시터(C21)를 포함할 수 있다.
저항(R21)은 전원 전압과 노드(N23) 사이에 연결되고, 저항(R22)은 상기 전원 전압과 노드(N24) 사이에 연결될 수 있다. 노드(N23)를 통해 제2 반전 중간 데이터 신호(/IDS_M)가 출력되고, 노드(N24)를 통해 제2 중간 데이터 신호(IDS_M)가 출력될 수 있다. 트랜지스터(T21)는 노드(N23)와 노드(N25) 사이에 연결되고, 입력 데이터 신호(DS1)를 수신하는 게이트 전극을 포함할 수 있다. 트랜지스터(T22)는 노드(N24)와 노드(N26) 사이에 연결되고, 제2 기준 전압(VREF_M)을 수신하는 게이트 전극을 포함할 수 있다. 저항(R23) 및 커패시터(C21)는 노드(N25)와 노드(N26) 사이에 병렬 연결될 수 있다.
제2 서브 회로(CKT22)는 노드들(N25, N26)을 통해 제1 서브 회로(CKT21)와 연결되며, 제2 중간 데이터 신호(IDS_M) 및 제2 반전 중간 데이터 신호(/IDS_M)를 생성하기 위한 구동 전류를 공급할 수 있다. 예를 들어, 제2 서브 회로(CKT22)는 바이어스 전류를 복사하여 제2 연속 시간 선형 이퀄라이저(1123a)에 상기 구동 전류를 공급하는 전류 소스로서 동작할 수 있다. 제2 서브 회로(CKT22)는 트랜지스터들(T23, T24, T25, T26)을 포함할 수 있다.
트랜지스터들(T23) 및 트랜지스터들(T24)은 노드(N25)와 접지 전압 사이에 직렬 연결될 수 있다. 트랜지스터들(T25) 및 트랜지스터들(T26)은 노드(N26)와 상기 접지 전압 사이에 직렬 연결될 수 있다. 트랜지스터들(T23)은 서로 병렬 연결되고, 트랜지스터들(T24)은 서로 병렬 연결되고, 트랜지스터들(T25)은 서로 병렬 연결되며, 트랜지스터들(T26)은 서로 병렬 연결될 수 있다. 트랜지스터들(T23)의 게이트 전극 및 트랜지스터들(T25)의 게이트 전극은 서로 연결되고, 트랜지스터들(T24)의 게이트 전극 및 트랜지스터들(T26)의 게이트 전극은 서로 연결될 수 있다.
제3 서브 회로(CKT23)는 제2 서브 회로(CKT22)와 연결되며, 상기 구동 전류를 생성하기 위한 상기 바이어스 전류를 생성할 수 있다. 제3 서브 회로(CKT23)는 바이어스 회로로 지칭될 수도 있다. 제3 서브 회로(CKT23)는 바이어스 전류원(IG2) 및 트랜지스터들(T27, T28, T29)을 포함할 수 있다.
바이어스 전류원(IG2)은 상기 전원 전압과 연결될 수 있다. 트랜지스터(T27)는 바이어스 전류원(IG2)과 상기 접지 전압 사이에 연결되고, 트랜지스터들(T23, T25)의 게이트 전극들과 연결되는 게이트 전극을 포함할 수 있다. 트랜지스터들(T28, T29)은 바이어스 전류원(IG2)과 상기 접지 전압 사이에 직렬 연결될 수 있다. 트랜지스터(T28)는 트랜지스터들(T23, T25)의 게이트 전극들과 연결되는 게이트 전극을 포함하고, 트랜지스터(T29)는 트랜지스터들(T24, T26)의 게이트 전극들과 연결되는 게이트 전극을 포함할 수 있다.
일 실시예에서, 트랜지스터들(T23, T24, T25, T26)의 크기 및/또는 채널 폭은 트랜지스터들(T27, T28, T29)의 크기 및/또는 채널 폭보다 클 수 있다. 예를 들어, 트랜지스터들(T27, T28, T29)의 크기 및/또는 채널 폭이 약 10um이고 트랜지스터들(T23, T24, T25, T26)의 크기 및/또는 채널 폭이 약 50um인 경우에, 상기 구동 전류는 상기 바이어스 전류보다 약 5배 많을 수 있다. 트랜지스터들(T23, T24, T25, T26)의 크기 및/또는 채널 폭을 변경하는 경우에 상기 구동 전류의 양을 조절할 수 있다.
한편, 상세하게 도시하지는 않았으나, 제3 연속 시간 선형 이퀄라이저(1133)의 구조는 제2 연속 시간 선형 이퀄라이저(1123a)의 구조와 실질적으로 동일하며, 다만 제2 기준 전압(VREF_M), 제2 중간 데이터 신호(IDS_M) 및 제2 반전 중간 데이터 신호(/IDS_M)가 각각 제3 기준 전압(VREF_L), 제3 중간 데이터 신호(IDS_L) 및 제3 반전 중간 데이터 신호(/IDS_L)로 교체될 수 있다.
도 13d는 도 13b의 제1 연속 시간 선형 이퀄라이저의 일 예를 나타낸다. 이하 도 13c와 중복되는 설명은 생략한다.
제1 연속 시간 선형 이퀄라이저(1113a)는 제1 서브 회로(CKT11), 제2 서브 회로(CKT12) 및 제3 서브 회로(CKT13)를 포함할 수 있다. 제2 서브 회로(CKT12)가 변경되는 것을 제외하면, 제1 연속 시간 선형 이퀄라이저(1113a)의 구조는 도 13c의 제2 연속 시간 선형 이퀄라이저(1123a)와 실질적으로 동일할 수 있다.
제1 서브 회로(CKT11)는 입력 데이터 신호(DS1) 및 제1 기준 전압(VREF_H)을 수신하고, 입력 데이터 신호(DS1) 및 제1 기준 전압(VREF_H)에 기초하여 제1 중간 데이터 신호(IDS_H) 및 제1 반전 중간 데이터 신호(/IDS_H)를 생성하며, 제1 중간 데이터 신호(IDS_H) 및 제1 반전 중간 데이터 신호(/IDS_H)를 출력할 수 있다. 제1 서브 회로(CKT11)는 노드들(N13, N14, N15, N16)을 통해 서로 연결되는 저항들(R11, R12, R13), 트랜지스터들(T11, T12) 및 커패시터(C11)를 포함할 수 있다.
제2 서브 회로(CKT12)는 노드들(N15, N16)을 통해 제1 서브 회로(CKT11)와 연결되며, 제1 중간 데이터 신호(IDS_H) 및 제1 반전 중간 데이터 신호(/IDS_H)를 생성하기 위한 구동 전류를 공급할 수 있다. 제2 서브 회로(CKT12)는 트랜지스터들(T13, T14, T15, T16)을 포함할 수 있다.
제3 서브 회로(CKT13)는 제2 서브 회로(CKT12)와 연결되며, 상기 구동 전류를 생성하기 위한 바이어스 전류를 생성할 수 있다. 제3 서브 회로(CKT13)는 바이어스 전류원(IG1) 및 트랜지스터들(T17, T18, T19)을 포함할 수 있다.
제1 연속 시간 선형 이퀄라이저(1113a)의 제2 서브 회로(CKT12)에 포함되는 트랜지스터들(T13, T14, T15, T16)의 개수는 제2 연속 시간 선형 이퀄라이저(1123a)의 제2 서브 회로(CKT22)에 포함되는 트랜지스터들(T23, T24, T25, T26)의 개수보다 적을 수 있다. 트랜지스터들(T13, T14, T15, T16)의 개수가 각각 1개이고 트랜지스터들(T23, T24, T25, T26)의 개수가 각각 2개인 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
제2 연속 시간 선형 이퀄라이저(1123a)와 비교하여 제1 연속 시간 선형 이퀄라이저(1113a)에 포함되는 트랜지스터들(T13, T14, T15, T16)의 개수가 감소함에 따라, 제1 연속 시간 선형 이퀄라이저(1113a)의 구동 전류가 감소하며, 따라서 제1 연속 시간 선형 이퀄라이저(1113a)의 동작 속도는 제2 연속 시간 선형 이퀄라이저(1123a)의 동작 속도보다 느리고, 제1 연속 시간 선형 이퀄라이저(1113a)에 의한 아이의 시작 위치는 제2 연속 시간 선형 이퀄라이저(1123a)에 의한 아이의 시작 위치보다 늦을 수 있다.
한편, 도 13d에서는 트랜지스터들(T13, T14, T15, T16)의 개수가 감소하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 트랜지스터들(T13, T14, T15, T16)의 크기 및/또는 채널 폭이 감소하는 경우에 구동 전류가 감소할 수 있다.
도 13e를 참조하면, 도 3의 수신기에 포함되는 연속 시간 선형 이퀄라이저들의 다른 예를 나타낸다. 이하 도 13b와 중복되는 설명은 생략한다.
제1 연속 시간 선형 이퀄라이저(1115), 제2 연속 시간 선형 이퀄라이저(1125) 및 제3 연속 시간 선형 이퀄라이저(1135)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제3 연속 시간 선형 이퀄라이저(1135)는 제1 타입(TYPE1) 및 제2 타입(TYPE2)과 다른 제3 타입(TYPE3)으로 구현되고, 제1 및 제2 연속 시간 선형 이퀄라이저들(1115, 1125)은 제2 타입(TYPE2)으로 구현될 수 있다. 예를 들어, 제3 타입(TYPE3)은 제2 타입(TYPE2)에서 적어도 일부가 변경된 연속 시간 선형 이퀄라이저의 제2 변경 구조를 나타낼 수 있다. 다시 말하면, 제3 연속 시간 선형 이퀄라이저(1135)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제1 및 제2 연속 시간 선형 이퀄라이저들(1115, 1125)은 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응할 수 있다.
제2 타입(TYPE2)의 제2 연속 시간 선형 이퀄라이저(1125)의 구조는 도 13b 및 13c를 참조하여 상술한 제2 연속 시간 선형 이퀄라이저(1123)와 실질적으로 동일하며, 제2 타입(TYPE2)의 제1 연속 시간 선형 이퀄라이저(1115)의 구조는 제2 연속 시간 선형 이퀄라이저(1125)의 구조와 실질적으로 동일할 수 있다.
제3 타입(TYPE3)의 제3 연속 시간 선형 이퀄라이저(1135)와 제2 타입(TYPE2)의 제1 및 제2 연속 시간 선형 이퀄라이저들(1115, 1125)은 동일한 기능 및/또는 동작을 수행하면서 서로 다른 구조를 가질 수 있다. 예를 들어, 동일한 전압 레벨을 가지는 입력 데이터 신호(DS1) 및 동일한 기준 전압이 제2 및 제3 연속 시간 선형 이퀄라이저들(1125, 1135)에 입력되는 경우에, 제3 연속 시간 선형 이퀄라이저(1135)에 의한 아이의 시작 위치와 제2 연속 시간 선형 이퀄라이저(1125)에 의한 아이의 시작 위치는 서로 다를 수 있다. 예를 들어, 제3 연속 시간 선형 이퀄라이저(1135)의 동작 속도는 제2 연속 시간 선형 이퀄라이저(1125)의 동작 속도보다 빠르며, 제3 연속 시간 선형 이퀄라이저(1135)에 의한 아이의 시작 위치는 제2 연속 시간 선형 이퀄라이저(1125)에 의한 아이의 시작 위치보다 앞설 수 있다.
도 13e의 예에서는, 상대적으로 낮은 전압 레벨이 입력되는 제3 연속 시간 선형 이퀄라이저(1135)의 구조가 변경될 수 있다. 입력 전압 레벨이 낮은 경우 전류가 더 적게 흘러서 연속 시간 선형 이퀄라이저의 동작 속도가 느려질 수 있다. 따라서, 전류가 더 흐르도록 연속 시간 선형 이퀄라이저의 구조를 변경할 수 있다.
도 13f를 참조하면, 도 13e의 제3 연속 시간 선형 이퀄라이저의 일 예를 나타낸다. 이하 도 13c와 중복되는 설명은 생략한다.
제3 연속 시간 선형 이퀄라이저(1135a)는 제1 서브 회로(CKT31), 제2 서브 회로(CKT32) 및 제3 서브 회로(CKT33)를 포함할 수 있다. 제2 서브 회로(CKT32)가 변경되는 것을 제외하면, 제3 연속 시간 선형 이퀄라이저(1135a)의 구조는 도 13c의 제2 연속 시간 선형 이퀄라이저(1123a)와 실질적으로 동일할 수 있다.
제1 서브 회로(CKT31)는 입력 데이터 신호(DS1) 및 제3 기준 전압(VREF_L)을 수신하고, 입력 데이터 신호(DS1) 및 제3 기준 전압(VREF_L)에 기초하여 제3 중간 데이터 신호(IDS_L) 및 제3 반전 중간 데이터 신호(/IDS_L)를 생성하며, 제3 중간 데이터 신호(IDS_L) 및 제3 반전 중간 데이터 신호(/IDS_L)를 출력할 수 있다. 제1 서브 회로(CKT31)는 노드들(N33, N34, N35, N36)을 통해 서로 연결되는 저항들(R31, R32, R33), 트랜지스터들(T31, T32) 및 커패시터(C31)를 포함할 수 있다.
제2 서브 회로(CKT32)는 노드들(N35, N36)을 통해 제1 서브 회로(CKT31)와 연결되며, 제3 중간 데이터 신호(IDS_L) 및 제3 반전 중간 데이터 신호(/IDS_L)를 생성하기 위한 구동 전류를 공급할 수 있다. 제2 서브 회로(CKT32)는 트랜지스터들(T33, T34, T35, T36)을 포함할 수 있다.
제3 서브 회로(CKT33)는 제2 서브 회로(CKT32)와 연결되며, 상기 구동 전류를 생성하기 위한 바이어스 전류를 생성할 수 있다. 제3 서브 회로(CKT33)는 바이어스 전류원(IG3) 및 트랜지스터들(T37, T38, T39)을 포함할 수 있다.
제3 연속 시간 선형 이퀄라이저(1135a)의 제2 서브 회로(CKT32)에 포함되는 트랜지스터들(T33, T34, T35, T36)의 개수는 제2 연속 시간 선형 이퀄라이저(1123a)의 제2 서브 회로(CKT22)에 포함되는 트랜지스터들(T23, T24, T25, T26)의 개수보다 많을 수 있다. 트랜지스터들(T33, T34, T35, T36)의 개수가 각각 3개이고 트랜지스터들(T23, T24, T25, T26)의 개수가 각각 2개인 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다.
제2 연속 시간 선형 이퀄라이저(1123a)와 비교하여 제3 연속 시간 선형 이퀄라이저(1135a)에 포함되는 트랜지스터들(T33, T34, T35, T36)의 개수가 증가함에 따라, 제3 연속 시간 선형 이퀄라이저(1135a)의 구동 전류가 증가하며, 따라서 제3 연속 시간 선형 이퀄라이저(1135a)의 동작 속도는 제2 연속 시간 선형 이퀄라이저(1123a)의 동작 속도보다 빠르고, 제3 연속 시간 선형 이퀄라이저(1135a)에 의한 아이의 시작 위치는 제2 연속 시간 선형 이퀄라이저(1123a)에 의한 아이의 시작 위치보다 앞설 수 있다.
한편, 도 13f에서는 트랜지스터들(T33, T34, T35, T36)의 개수가 증가하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 트랜지스터들(T33, T34, T35, T36)의 크기 및/또는 채널 폭이 증가하는 경우에 구동 전류가 증가할 수 있다.
도 13g 및 13h를 참조하면, 도 3의 수신기에 포함되는 연속 시간 선형 이퀄라이저들의 또 다른 예를 나타낸다. 이하 도 13b 및 13e와 중복되는 설명은 생략한다.
도 13g의 제1 연속 시간 선형 이퀄라이저(1117), 제2 연속 시간 선형 이퀄라이저(1127) 및 제3 연속 시간 선형 이퀄라이저(1137)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제2 연속 시간 선형 이퀄라이저(1127)는 제1 타입(TYPE1) 또는 제3 타입(TYPE3)으로 구현되고, 제1 및 제3 연속 시간 선형 이퀄라이저들(1117, 1137)은 제2 타입(TYPE2)으로 구현될 수 있다. 다시 말하면, 제2 연속 시간 선형 이퀄라이저(1127)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제1 및 제3 연속 시간 선형 이퀄라이저들(1117, 1137)은 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응할 수 있다.
제1 연속 시간 선형 이퀄라이저(1117) 및 제3 연속 시간 선형 이퀄라이저(1137)의 구조는 도 13e의 제1 연속 시간 선형 이퀄라이저(1115) 및 도 13b의 제3 연속 시간 선형 이퀄라이저(1133)의 구조와 실질적으로 동일할 수 있다. 제2 연속 시간 선형 이퀄라이저(1127)는 도 13b 및 13d를 참조하여 상술한 구조 또는 도 13e 및 13f를 참조하여 상술한 구조를 가질 수 있다.
도 13g의 예에서는, 제2 연속 시간 선형 이퀄라이저(1127)의 구조가 변경될 수 있다.
도 13h의 제1 연속 시간 선형 이퀄라이저(1119), 제2 연속 시간 선형 이퀄라이저(1129) 및 제3 연속 시간 선형 이퀄라이저(1139)는 각각 도 3의 제1 프리 앰플리파이어(1110), 제2 프리 앰플리파이어(1120) 및 제3 프리 앰플리파이어(1130)에 대응할 수 있다.
제1 연속 시간 선형 이퀄라이저(1119)는 제1 타입(TYPE1)으로 구현되고, 제2 연속 시간 선형 이퀄라이저(1129)는 제2 타입(TYPE2)으로 구현되며, 제3 연속 시간 선형 이퀄라이저(1139)는 제3 타입(TYPE3)으로 구현될 수 있다. 다시 말하면, 도 1의 프리 앰플리파이어 회로(1100)는 상기 제1 및 제2 구조들과 다른 제3 구조를 가지는 제3 회로를 더 포함하며, 제1 연속 시간 선형 이퀄라이저(1119)는 도 1의 상기 제1 구조를 가지는 제1 회로(1102)에 대응하고, 제2 연속 시간 선형 이퀄라이저(1129)는 도 1의 상기 제2 구조를 가지는 제2 회로(1104)에 대응하며, 제3 연속 시간 선형 이퀄라이저(1139)는 상기 제3 구조를 가지는 상기 제3 회로에 대응할 수 있다. 제1 연속 시간 선형 이퀄라이저(1119), 제2 연속 시간 선형 이퀄라이저(1129) 및 제3 연속 시간 선형 이퀄라이저(1139)의 구조는 도 13b의 제 제1 연속 시간 선형 이퀄라이저(1113), 도 13b의 제2 연속 시간 선형 이퀄라이저(1123) 및 도 13e의 제3 연속 시간 선형 이퀄라이저(1135)의 구조와 실질적으로 동일할 수 있다.
도 13h의 예에서는, 상대적으로 높은 전압 레벨이 입력되는 제1 연속 시간 선형 이퀄라이저(1119)의 구조 및 상대적으로 낮은 전압 레벨이 입력되는 제3 연속 시간 선형 이퀄라이저(1135)의 구조가 모두 변경될 수 있다.
이상 레벨 쉬프터 및 연속 시간 선형 이퀄라이저에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다.
도 14는 본 발명의 실시예들에 따른 수신기에 입력되는 데이터 신호를 설명하기 위한 도면이다. 도 14는 8-레벨 방식(즉, PAM8 방식)으로 생성된 데이터 신호의 아이 다이어그램을 단순하게 나타낸 도면이다. 이하 도 2a 및 2b와 중복되는 설명은 생략한다.
도 14를 참조하면, PAM8 방식의 데이터 신호의 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82), 및 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 레벨들(VLREF_A, VLREF_B, VLREF_C, VLREF_D, VLREF_E, VLREF_F, VLREF_G)을 예시하고 있다.
도 15는 도 1의 수신기의 다른 예를 나타내는 블록도이다. 이하 도 3과 중복되는 설명은 생략한다.
도 15를 참조하면, 수신기(1000b)는 프리 앰플리파이어 회로(1100b), 슬라이서 회로(1200b) 및 디코더 회로(1300b)를 포함하며, 데이터 입력 패드(1010)를 더 포함할 수 있다. 예를 들어, 수신기(1000b)는 PAM8 방식의 입력 데이터 신호(DS2)를 수신하는 PAM8 수신기일 수 있다.
데이터 입력 패드(1010)는 제1 내지 제8 전압 레벨들(VL12~VL82)을 가지는 입력 데이터 신호(DS2)를 수신할 수 있다.
프리 앰플리파이어 회로(1100b)는 제1, 제2, 제3, 제4, 제5, 제6 및 제7 프리 앰플리파이어들(1140, 1145, 1150, 1155, 1160, 1165, 1170)을 포함할 수 있다. 슬라이서 회로(1200b)는 제1, 제2, 제3, 제4, 제5, 제6 및 제7 센스 앰플리파이어들(1240, 1245, 1250, 1255, 1260, 1265, 1270)을 포함할 수 있다. 디코더 회로(1300b)는 PAM8 디코더(1320)를 포함할 수 있다.
도 3을 참조하여 상술한 것처럼, 제1, 제2, 제3, 제4, 제5, 제6 및 제7 프리 앰플리파이어들(1140, 1145, 1150, 1155, 1160, 1165, 1170) 각각은 레벨 쉬프터 또는 연속 시간 선형 이퀄라이저를 포함할 수 있다. 제1, 제2, 제3, 제4, 제5, 제6 및 제7 프리 앰플리파이어들(1140, 1145, 1150, 1155, 1160, 1165, 1170) 각각은 입력 데이터 신호(DS2) 및 제1, 제2, 제3, 제4, 제5, 제6 및 제7 기준 전압들(VREF_A, VREF_B, VREF_C, VREF_D, VREF_E, VREF_F, VREF_G) 중 하나를 기초로 제1, 제2, 제3, 제4, 제5, 제6 및 제7 중간 데이터 신호들(IDS_A, IDS_B, IDS_C, IDS_D, IDS_E, IDS_F, IDS_G) 중 하나를 생성할 수 있다. 예를 들어, 제1 내지 제7 기준 전압들(VREF_A~VREF_G)은 각각 제1 내지 제7 기준 레벨들(VLREF_A~VLREF_G)을 가질 수 있다.
제1, 제2, 제3, 제4, 제5, 제6 및 제7 센스 앰플리파이어들(1240, 1245, 1250, 1255, 1260, 1265, 1270) 각각은 제1, 제2, 제3, 제4, 제5, 제6 및 제7 중간 데이터 신호들(IDS_A, IDS_B, IDS_C, IDS_D, IDS_E, IDS_F, IDS_G) 중 하나 및 클럭 신호(CLK)에 기초하여 제1, 제2, 제3, 제4, 제5, 제6 및 제7 판정 신호들(DCS_A, DCS_B, DCS_C, DCS_D, DCS_E, DCS_F, DCS_G) 중 하나를 생성할 수 있다.
PAM8 디코더(1320)는 제1 내지 제7 판정 신호들(DCS_A~DCS_G)에 기초하여 제1 비트(MSB2), 제2 비트(CSB2) 및 제3 비트(LSB2)를 포함하는 출력 데이터(ODAT2)를 생성할 수 있다. 제1, 제2 및 제3 비트들(MSB2, CSB2, LSB2)은 각각 출력 데이터(ODAT2)의 MSB, CSB(central significant bit) 및 LSB일 수 있다.
도 16, 17, 18 및 19는 도 15의 수신기에 포함되는 레벨 쉬프터들의 예들을 나타내는 블록도들이다. 이하 도 4, 9, 12a 및 12b와 중복되는 설명은 생략한다.
도 16, 17, 18 및 19를 참조하면, 제1 프리 앰플리파이어(1140a, 1140b, 1140c, 1140d)는 도 15의 제1 프리 앰플리파이어(1140)에 대응하고, 제1 레벨 쉬프터(LS_A) 또는 제1 연속 시간 선형 이퀄라이저(CTLE_A)를 포함할 수 있다. 제2 프리 앰플리파이어(1145a, 1145b, 1145c, 1145d)는 도 15의 제2 프리 앰플리파이어(1145)에 대응하고, 제2 레벨 쉬프터(LS_B) 또는 제2 연속 시간 선형 이퀄라이저(CTLE_B)를 포함할 수 있다. 제3 프리 앰플리파이어(1150a, 1150b, 1150c, 1150d)는 도 15의 제3 프리 앰플리파이어(1150)에 대응하고, 제3 레벨 쉬프터(LS_C) 또는 제3 연속 시간 선형 이퀄라이저(CTLE_C)를 포함할 수 있다. 제4 프리 앰플리파이어(1155a, 1155b, 1155c, 1155d)는 도 15의 제4 프리 앰플리파이어(1155)에 대응하고, 제4 레벨 쉬프터(LS_D) 또는 제4 연속 시간 선형 이퀄라이저(CTLE_D)를 포함할 수 있다. 제5 프리 앰플리파이어(1160a, 1160b, 1160c, 1160d)는 도 15의 제5 프리 앰플리파이어(1160)에 대응하고, 제5 레벨 쉬프터(LS_E) 또는 제5 연속 시간 선형 이퀄라이저(CTLE_E)를 포함할 수 있다. 제6 프리 앰플리파이어(1165a, 1165b, 1165c, 1165d)는 도 15의 제6 프리 앰플리파이어(1165)에 대응하며, 제6 레벨 쉬프터(LS_F) 또는 제6 연속 시간 선형 이퀄라이저(CTLE_F)를 포함할 수 있다. 제7 프리 앰플리파이어(1170a, 1170b, 1170c, 1170d)는 도 15의 제7 프리 앰플리파이어(1170)에 대응하며, 제7 레벨 쉬프터(LS_G) 또는 제7 연속 시간 선형 이퀄라이저(CTLE_G)를 포함할 수 있다.
일 실시예에서, 도 16에 도시된 것처럼, 상대적으로 높은 전압 레벨이 입력되는 제1 및 제2 프리 앰플리파이어들(1140a, 1145a)을 제1 그룹(GR11)으로 구분하고, 나머지 제3 내지 제7 프리 앰플리파이어들(1150a, 1155a, 1160a, 1165a, 1170a)을 제2 그룹(GR12)으로 구분할 수 있다. 제1 그룹(GR11)에 포함되는 프리 앰플리파이어들(1140a, 1145a)은 제1 타입(TYPE1)으로 구현되고, 제2 그룹(GR12)에 포함되는 프리 앰플리파이어들(1150a, 1155a, 1160a, 1165a, 1170a)은 제2 타입(TYPE2)으로 구현될 수 있다.
다른 실시예에서, 도 17에 도시된 것처럼, 상대적으로 낮은 전압 레벨이 입력되는 제6 및 제7 프리 앰플리파이어들(1165b, 1170b)을 제1 그룹(GR21)으로 구분하고, 나머지 제1 내지 제5 프리 앰플리파이어들(1140b, 1145b, 1150b, 1155b, 1160b)을 제2 그룹(GR22)으로 구분할 수 있다. 제1 그룹(GR21)에 포함되는 프리 앰플리파이어들(1165b, 1170b)은 제3 타입(TYPE3)으로 구현되고, 제2 그룹(GR22)에 포함되는 프리 앰플리파이어들(1140b, 1145b, 1150b, 1155b, 1160b)은 제2 타입(TYPE2)으로 구현될 수 있다.
또 다른 실시예에서, 도 18에 도시된 것처럼, 중간 전압 레벨이 입력되는 제3, 제4 및 제5 프리 앰플리파이어들(1150c, 1155c, 1160c)을 제1 그룹(GR31)으로 구분하고, 나머지 제1, 제2, 제6 및 제7 프리 앰플리파이어들(1140c, 1145c, 1165c, 1170c)을 제2 그룹(GR32a, GR32b)으로 구분할 수 있다. 제1 그룹(GR31)에 포함되는 프리 앰플리파이어들(1150c, 1155c, 1160c)은 제1 타입(TYPE1) 또는 제3 타입(TYPE3)으로 구현되고, 제2 그룹(GR32a, GR32b)에 포함되는 프리 앰플리파이어들(1140c, 1145c, 1165c, 1170c)은 제2 타입(TYPE2)으로 구현될 수 있다.
또 다른 실시예에서, 도 19에 도시된 것처럼, 상대적으로 높은 전압 레벨이 입력되는 제1 및 제2 프리 앰플리파이어들(1140d, 1145d)을 제1 그룹(GR41)으로 구분하고, 상대적으로 낮은 전압 레벨이 입력되는 제6 및 제7 프리 앰플리파이어들(1165d, 1170d)을 제2 그룹(GR42)으로 구분하며, 나머지 제3, 제4 및 제5 프리 앰플리파이어들(1150d, 1155d, 1160d)을 제3 그룹(GR43)으로 구분할 수 있다. 제1 그룹(GR41)에 포함되는 프리 앰플리파이어들(1140d, 1145d)은 제1 타입(TYPE1)으로 구현되고, 제2 그룹(GR42)에 포함되는 프리 앰플리파이어들(1165d, 1170d)은 제3 타입(TYPE3)으로 구현되며, 제3 그룹(GR43)에 포함되는 프리 앰플리파이어들(1150d, 1155d, 1160d)은 제2 타입(TYPE2)으로 구현될 수 있다.
한편, 도 16 내지 19를 참조하여 7개의 프리 앰플리파이어들을 2개 또는 3개의 그룹들로 구분하고 상기 그룹들이 서로 다른 2가지 또는 3가지 타입들로 구현되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 7개의 프리 앰플리파이어들을 4개 이상의 그룹들로 구분하고 상기 그룹들이 서로 다른 4가지 이상의 타입들로 구현될 수도 있고, 7개의 프리 앰플리파이어들 모두가 서로 다른 구조를 가지도록 구현될 수도 있다.
한편, 수신기가 복수의 기준 전압들과 동일한 개수의 프리 앰플리파이어들을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, PAM4 수신기의 경우 2개의 프리 앰플리파이어들을 포함하고 프리 앰플리파이어들이 서로 다른 구조를 가지도록 구현될 수도 있다. 또한, PAM8 수신기의 경우 2개 이상 6개 이하의 프리 앰플리파이어들을 포함하고 프리 앰플리파이어들 중 적어도 일부가 서로 다른 구조를 가지도록 구현될 수도 있다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 수신되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 21a 및 21b는 도 20의 메모리 시스템의 예를 나타내는 블록도들이다.
도 21a 및 21b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a~25c, 45a~45c) 각각은 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a~27c, 47a~47c) 각각은 상기 멀티 레벨 신호를 수신하고, 본 발명의 실시예들에 따른 수신기일 수 있다. 예를 들어, 복수의 수신기들(27a~27c, 47a~47c) 각각은 도 1 내지 19를 참조하여 상술한 수신기일 수 있다.
복수의 데이터 입출력 패드들(29a~29c, 49a~49c) 각각은 복수의 송신기들(25a~25c, 45a~45c) 중 하나 및 복수의 수신기들(27a~27c, 47a~47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a~31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a~31c) 각각은 복수의 데이터 입출력 패드들(29a~29c) 중 하나를 통해 복수의 송신기들(25a~25c) 중 하나 및 복수의 수신기들(27a~27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a~49c) 중 하나를 통해 복수의 송신기들(45a~45c) 중 하나 및 복수의 수신기들(47a~47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a~31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 21a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS11)를 생성하고, 데이터 신호(DS11)는 채널(31a)을 통해 전송되며, 수신기(47a)는 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 출력 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS21)를 생성하고, 수신기(47b)는 데이터 신호(DS21)를 수신하여 출력 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DSN1)를 생성하고, 수신기(47c)는 데이터 신호(DSN1)를 수신하여 출력 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 메모리 장치(41)에 기입되는 기입 데이터이고, 이 때 기입 커맨드 및 기입 어드레스가 메모리 장치(41)에 함께 제공될 수 있다.
도 21b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS12)를 생성하고, 데이터 신호(DS12)는 채널(31a)을 통해 전송되며, 수신기(27a)는 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 출력 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DS22)를 생성하고, 수신기(27b)는 데이터 신호(DS22)를 수신하여 출력 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 데이터 신호(DSN2)를 생성하고, 수신기(27c)는 데이터 신호(DSN2)를 수신하여 출력 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 메모리 장치(41)로부터 독출되는 독출 데이터이고, 이 때 독출 커맨드 및 독출 어드레스가 메모리 장치(41)에 제공될 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH 코드, LDPC 코드, 터보 코드, 리드-솔로몬 코드, 콘볼루션 코드, RSC, TCM, BCM 등의 부호화된 변조, 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 20의 40)와 신호 및 데이터를 교환할 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 21a의 25a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 21a의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 23a 및 23b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 23a를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치이고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 20의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더 및 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신하며, 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a~280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a~280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a~280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 상기 메모리 컨트롤러에 제공될 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 21a의 45a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 21a의 47a)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 커맨드 디코더(211) 및 모드 레지스터(212)를 포함할 수 있다.
도 23b를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 페이지 버퍼 회로(330), 데이터 입출력 회로(340), 전압 생성기(350) 및 제어 회로(360)를 포함한다. 예를 들어, 메모리 장치(300)는 비휘발성 메모리 장치이고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(310)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(320)와 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(330)와 연결된다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함하며, 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(310)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(360)는 외부(예를 들어, 도 20의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(300)의 소거 루프(예를 들어, 소거 동작과 소거 검증 동작), 프로그램 루프(예를 들어, 프로그램 동작과 프로그램 검증 동작) 및 독출 동작을 제어한다. 예를 들어, 제어 회로(360)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 제어 신호들(CON, PBC), 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다.
어드레스 디코더(320)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(310)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(300)의 동작에 필요한 전압들(VS)을 생성할 수 있다. 전압들(VS)은 어드레스 디코더(320)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 생성할 수 있다.
페이지 버퍼 회로(330)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 페이지 버퍼 회로(330)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(330)는 메모리 셀 어레이(310)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다.
데이터 입출력 회로(340)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(330)와 연결될 수 있다. 데이터 입출력 회로(340)는 데이터(DAT)를 페이지 버퍼 회로(330)를 거쳐서 메모리 셀 어레이(310)에 제공하거나 메모리 셀 어레이(310)로부터 출력되는 데이터(DAT)를 외부에 제공할 수 있다. 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 21a의 45a) 및 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 21a의 47a)는 데이터 입출력 회로(340)에 포함될 수 있다.
한편, DRAM 및 NAND 플래시 메모리에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 SRAM, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 다른 휘발성/비휘발성 메모리 장치일 수도 있다.
도 24는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4010), 시스템 컨트롤러(4020) 및 메모리 시스템(4030)을 포함하며, 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)를 더 포함할 수 있다.
메모리 시스템(4030)은 복수의 메모리 장치들(4034) 및 메모리 장치들(4034)을 제어하기 위한 메모리 컨트롤러(4032)를 포함한다. 메모리 컨트롤러(4032)는 시스템 컨트롤러(4020)에 포함될 수 있다. 메모리 시스템(4030)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 수신기를 포함할 수 있다.
프로세서(4010)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(4010)는 프로세서 버스를 통하여 시스템 컨트롤러(4020)에 연결될 수 있다. 시스템 컨트롤러(4020)는 확장 버스를 통하여 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)에 연결될 수 있다. 이에 따라, 프로세서(4010)는 시스템 컨트롤러(4020)를 통하여 입력 장치(4050), 출력 장치(4060), 또는 저장 장치(4070)를 제어할 수 있다.
도 25는 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 25를 참조하면, 통신 시스템(5000)은 제1 통신 장치(5100), 제2 통신 장치(5200) 및 채널(5300)을 포함한다.
제1 통신 장치(5100)는 제1 송신기(5110) 및 제1 수신기(5120)를 포함한다. 제2 통신 장치(5200)는 제2 송신기(5210) 및 제2 수신기(5220)를 포함한다. 제1 송신기(5110) 및 제1 수신기(5120)와 제2 송신기(5210) 및 제2 수신기(5220)는 채널(5300)을 통해 연결된다. 수신기들(5120, 5220)은 본 발명의 실시예들에 따른 수신기일 수 있다. 실시예에 따라서, 제1 및 제2 통신 장치들(5100, 5200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 수신하는 수신기로서,
    상기 멀티 레벨 신호인 입력 데이터 신호 및 복수의 기준 전압들에 기초하여 복수의 중간 데이터 신호들을 생성하는 프리 앰플리파이어(pre-amplifier) 회로;
    상기 복수의 중간 데이터 신호들 및 클럭 신호에 기초하여 복수의 판정 신호들을 생성하는 슬라이서(slicer) 회로; 및
    상기 복수의 판정 신호들에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터를 생성하는 디코더 회로를 포함하고,
    상기 프리 앰플리파이어 회로는,
    상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 하나를 생성하고, 제1 구조를 가지는 제1 회로; 및
    상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 다른 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 다른 하나를 생성하고, 상기 제1 구조와 다른 제2 구조를 가지는 제2 회로를 포함하는 수신기.
  2. 제 1 항에 있어서,
    상기 제1 회로는 복수의 제1 트랜지스터들을 포함하고, 상기 제2 회로는 복수의 제2 트랜지스터들을 포함하며,
    상기 복수의 제1 트랜지스터들의 개수가 상기 복수의 제2 트랜지스터들의 개수와 다르거나, 상기 복수의 제1 트랜지스터들 중 적어도 하나의 타입이 상기 복수의 제2 트랜지스터들 중 적어도 하나의 타입과 다르거나, 상기 복수의 제1 트랜지스터들 중 적어도 하나의 연결 방식이 상기 복수의 제2 트랜지스터들 중 적어도 하나의 연결 방식과 다른 것을 특징으로 하는 수신기.
  3. 제 2 항에 있어서,
    제1 전압 레벨을 가지는 상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 제1 기준 전압이 상기 제1 회로 및 상기 제2 회로에 입력되는 경우에, 상기 제1 회로가 상기 입력 데이터 신호 및 상기 제1 기준 전압에 기초하여 생성하는 제1 중간 데이터 신호의 전압 레벨과 상기 제2 회로가 상기 입력 데이터 신호 및 상기 제1 기준 전압에 기초하여 생성하는 제2 중간 데이터 신호의 전압 레벨은 서로 다른 것을 특징으로 하는 수신기.
  4. 제 2 항에 있어서,
    제1 전압 레벨을 가지는 상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 제1 기준 전압이 상기 제1 회로 및 상기 제2 회로에 입력되는 경우에, 상기 입력 데이터 신호 및 상기 제1 기준 전압에 기초하여 생성하는 상기 제1 회로의 제1 구동 전류와 상기 입력 데이터 신호 및 상기 제1 기준 전압에 기초하여 생성하는 상기 제2 회로의 제2 구동 전류는 서로 다른 것을 특징으로 하는 수신기.
  5. 제 1 항에 있어서,
    상기 3개 이상의 전압 레벨들은 서로 다른 제1 전압 레벨, 제2 전압 레벨, 제3 전압 레벨 및 제4 전압 레벨을 포함하고,
    상기 복수의 기준 전압들은 서로 다른 제1 기준 전압, 제2 기준 전압 및 제3 기준 전압을 포함하며,
    상기 2개 이상의 비트들은 서로 다른 제1 비트 및 제2 비트를 포함하는 것을 특징으로 하는 수신기.
  6. 제 5 항에 있어서, 상기 프리 앰플리파이어 회로는,
    상기 입력 데이터 신호 및 상기 제1 기준 전압을 기초로 상기 입력 데이터 신호를 레벨 쉬프트하여 제1 중간 데이터 신호를 생성하는 제1 레벨 쉬프터;
    상기 입력 데이터 신호 및 상기 제2 기준 전압을 기초로 상기 입력 데이터 신호를 레벨 쉬프트하여 제2 중간 데이터 신호를 생성하는 제2 레벨 쉬프터; 및
    상기 입력 데이터 신호 및 상기 제3 기준 전압을 기초로 상기 입력 데이터 신호를 레벨 쉬프트하여 제3 중간 데이터 신호를 생성하는 제3 레벨 쉬프터를 포함하는 것을 특징으로 하는 수신기.
  7. 제 6 항에 있어서, 상기 제1, 제2 및 제3 레벨 쉬프터들 각각은,
    상기 제1, 제2 및 제3 중간 데이터 신호들 중 하나를 출력하는 제1 출력 노드와 접지 전압 사이에 연결되고, 상기 입력 데이터 신호를 수신하는 게이트 전극을 포함하는 제1 입력 트랜지스터들;
    제2 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 제1, 제2 및 제3 기준 전압들 중 하나를 수신하는 게이트 전극을 포함하는 제2 입력 트랜지스터들;
    전원 전압과 상기 제1 출력 노드 사이에 연결되고, 게이트 전극을 포함하는 제1 출력 트랜지스터; 및
    상기 전원 전압과 상기 제2 출력 노드 사이에 연결되고, 상기 제1 출력 트랜지스터의 게이트 전극과 연결되는 게이트 전극을 포함하는 제2 출력 트랜지스터를 포함하는 것을 특징으로 하는 수신기.
  8. 제 7 항에 있어서,
    상기 제1 레벨 쉬프터는 상기 제1 구조를 가지고,
    상기 제2 및 제3 레벨 쉬프터들은 상기 제2 구조를 가지는 것을 특징으로 하는 수신기.
  9. 제 8 항에 있어서,
    상기 제1 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 개수는 상기 제2 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 개수보다 많은 것을 특징으로 하는 수신기.
  10. 제 8 항에 있어서,
    상기 제1 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 문턱 전압은 상기 제2 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 문턱 전압보다 낮은 것을 특징으로 하는 수신기.
  11. 제 8 항에 있어서,
    상기 제1 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 바디 바이어스(body bias) 전압은 상기 제2 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 바디 바이어스 전압보다 낮은 것을 특징으로 하는 수신기.
  12. 제 7 항에 있어서,
    상기 제3 레벨 쉬프터는 상기 제1 구조를 가지고,
    상기 제1 및 제2 레벨 쉬프터들은 상기 제2 구조를 가지는 것을 특징으로 하는 수신기.
  13. 제 12 항에 있어서,
    상기 제3 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 개수는 상기 제2 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 개수보다 적은 것을 특징으로 하는 수신기.
  14. 제 12 항에 있어서,
    상기 제3 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 문턱 전압은 상기 제2 레벨 쉬프터에 포함되는 상기 제1 및 제2 입력 트랜지스터들의 문턱 전압보다 높은 것을 특징으로 하는 수신기.
  15. 제 5 항에 있어서, 상기 프리 앰플리파이어 회로는,
    상기 입력 데이터 신호 및 상기 제1 기준 전압을 기초로 상기 입력 데이터 신호를 이퀄라이징하여 제1 중간 데이터 신호를 생성하는 제1 연속 시간 선형 이퀄라이저;
    상기 입력 데이터 신호 및 상기 제2 기준 전압을 기초로 상기 입력 데이터 신호를 이퀄라이징하여 제2 중간 데이터 신호를 생성하는 제2 연속 시간 선형 이퀄라이저; 및
    상기 입력 데이터 신호 및 상기 제3 기준 전압을 기초로 상기 입력 데이터 신호를 이퀄라이징하여 제3 중간 데이터 신호를 생성하는 제3 연속 시간 선형 이퀄라이저를 포함하는 것을 특징으로 하는 수신기.
  16. 제 15 항에 있어서, 상기 제1, 제2 및 제3 연속 시간 선형 이퀄라이저들 각각은,
    상기 입력 데이터 신호 및 상기 제1, 제2 및 제3 기준 전압들 중 하나를 수신하고, 상기 제1, 제2 및 제3 중간 데이터 신호들 중 하나를 출력하는 제1 서브 회로;
    상기 제1 서브 회로와 연결되고, 상기 제1, 제2 및 제3 중간 데이터 신호들 중 하나를 생성하기 위한 구동 전류를 공급하는 제2 서브 회로; 및
    상기 제2 서브 회로와 연결되고, 상기 구동 전류를 생성하기 위한 바이어스 전류를 생성하는 제3 서브 회로를 포함하는 것을 특징으로 하는 수신기.
  17. 제 16 항에 있어서,
    상기 제1 연속 시간 선형 이퀄라이저는 상기 제1 구조를 가지고,
    상기 제2 및 제3 연속 시간 선형 이퀄라이저들은 상기 제2 구조를 가지는 것을 특징으로 하는 수신기.
  18. 제 17 항에 있어서,
    상기 제1 연속 시간 선형 이퀄라이저의 상기 제2 서브 회로에 포함되는 트랜지스터들의 개수는 상기 제2 연속 시간 선형 이퀄라이저의 상기 제2 서브 회로에 포함되는 트랜지스터들의 개수보다 적은 것을 특징으로 하는 수신기.
  19. 제 16 항에 있어서,
    상기 제3 연속 시간 선형 이퀄라이저는 상기 제1 구조를 가지고,
    상기 제1 및 제2 연속 시간 선형 이퀄라이저들은 상기 제2 구조를 가지는 것을 특징으로 하는 수신기.
  20. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호인 입력 데이터 신호를 수신하는 수신기; 및
    상기 입력 데이터 신호에 기초하여 데이터 기입 동작을 수행하는 메모리 셀 어레이를 포함하고,
    상기 수신기는,
    상기 입력 데이터 신호 및 복수의 기준 전압들에 기초하여 복수의 중간 데이터 신호들을 생성하는 프리 앰플리파이어(pre-amplifier) 회로;
    상기 복수의 중간 데이터 신호들 및 클럭 신호에 기초하여 복수의 판정 신호들을 생성하는 슬라이서(slicer) 회로; 및
    상기 복수의 판정 신호들에 기초하여 서로 다른 2개 이상의 비트들을 포함하는 출력 데이터를 생성하는 디코더 회로를 포함하고,
    상기 프리 앰플리파이어 회로는,
    상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 하나를 생성하고, 제1 구조를 가지는 제1 회로; 및
    상기 입력 데이터 신호 및 상기 복수의 기준 전압들 중 다른 하나에 기초하여 상기 복수의 중간 데이터 신호들 중 다른 하나를 생성하고, 상기 제1 구조와 다른 제2 구조를 가지는 제2 회로를 포함하는 메모리 장치.
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