KR20220034561A - 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템 - Google Patents

멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템 Download PDF

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KR20220034561A
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Abstract

서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기는, 전압 선택 회로, 구동 회로 및 출력 패드를 포함한다. 전압 선택 회로는 2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 서로 다른 전압 레벨을 가지는 복수의 구동 전압들 중 하나를 선택한다. 구동 회로는 전압 선택 회로로부터 출력되는 선택된 구동 전압에 기초하여 멀티 레벨 신호인 출력 데이터 신호를 생성한다. 출력 패드는 구동 회로와 연결되어 출력 데이터 신호를 출력한다. 상기 복수의 구동 전압들 각각은 상기 구동 회로에 포함되는 트랜지스터에 인가되는 바디 바이어스(body bias) 전압 또는 전원 전압이다.

Description

멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템{TRANSMITTER FOR GENERATING MULTI-LEVEL SIGNAL AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호를 생성하기 위한 송신기 및 상기 송신기를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling) 방식을 이용하여 신호를 생성하면서 터미네이션(termination) 저항 없이 구현될 수 있는 송신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 송신기를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기는, 전압 선택 회로, 구동 회로 및 출력 패드를 포함한다. 상기 전압 선택 회로는 2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 서로 다른 전압 레벨을 가지는 복수의 구동 전압들 중 하나를 선택한다. 상기 구동 회로는 상기 전압 선택 회로로부터 출력되는 상기 선택된 구동 전압에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성한다. 상기 출력 패드는 상기 구동 회로와 연결되어 상기 출력 데이터 신호를 출력한다. 상기 복수의 구동 전압들 각각은 상기 구동 회로에 포함되는 트랜지스터에 인가되는 바디 바이어스(body bias) 전압 또는 전원 전압이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기는, 구동 회로, 출력 선택 회로 및 출력 패드를 포함한다. 상기 구동 회로는 전원 전압, 접지 전압 및 적어도 하나의 바디 바이어스(body bias) 전압에 기초하여 상기 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들을 생성한다. 상기 출력 선택 회로는 2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 상기 복수의 전압 신호들 중 하나를 선택하여 상기 멀티 레벨 신호인 출력 데이터 신호로서 출력한다. 상기 출력 패드는 상기 구동 회로와 연결되어 상기 출력 데이터 신호를 출력한다. 상기 구동 회로는, 상기 전원 전압과 상기 접지 전압 사이에 각각 연결되고, 서로 다른 문턱 전압을 가지는 서로 다른 종류의 트랜지스터들을 포함하는 복수의 구동부들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기는, 구동 회로, 출력 선택 회로 및 출력 패드를 포함한다. 상기 구동 회로는 전원 전압, 접지 전압 및 적어도 하나의 바디 바이어스(body bias) 전압에 기초하여 상기 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들을 생성한다. 상기 출력 선택 회로는 2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 상기 복수의 전압 신호들 중 하나를 선택하여 상기 멀티 레벨 신호인 출력 데이터 신호로서 출력한다. 상기 출력 패드는 상기 구동 회로와 연결되어 상기 출력 데이터 신호를 출력한다. 상기 구동 회로는 제1 및 제2 NMOS 트랜지스터들과 제1 및 제2 PMOS 트랜지스터들을 포함한다. 상기 제1 NMOS 트랜지스터는 상기 전원 전압과 상기 출력 패드 사이에 연결되고, 제1 바디 바이어스 전압을 수신한다. 상기 제2 NMOS 트랜지스터는 상기 출력 패드와 상기 접지 전압 사이에 연결된다. 상기 제1 PMOS 트랜지스터는 상기 전원 전압과 상기 출력 패드 사이에 연결된다. 상기 제2 PMOS 트랜지스터는 상기 출력 패드와 상기 접지 전압 사이에 연결되고, 상기 제1 바디 바이어스 전압과 다른 제2 바디 바이어스 전압을 수신한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템은, 메모리 컨트롤러, 메모리 장치 및 제1 채널을 포함한다. 상기 메모리 컨트롤러는 제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기, 및 제1 수신기를 포함한다. 상기 메모리 장치는 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기, 및 제2 수신기를 포함한다. 상기 제1 채널은 상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결한다. 상기 제1 수신기는 상기 제2 출력 데이터 신호를 수신하고, 상기 제2 수신기는 상기 제1 출력 데이터 신호를 수신한다. 상기 제1 송신기는 전압 선택 회로, 구동 회로 및 출력 패드를 포함한다. 상기 전압 선택 회로는 2개 이상의 비트들을 포함하는 상기 제1 입력 데이터에 기초하여 서로 다른 전압 레벨을 가지는 복수의 구동 전압들 중 하나를 선택한다. 상기 구동 회로는 상기 전압 선택 회로로부터 출력되는 상기 선택된 구동 전압에 기초하여 상기 제1 출력 데이터 신호를 생성한다. 상기 출력 패드는 상기 구동 회로와 연결되어 상기 제1 출력 데이터 신호를 출력한다. 상기 복수의 구동 전압들 각각은 상기 구동 회로에 포함되는 트랜지스터에 인가되는 바디 바이어스(body bias) 전압 또는 전원 전압이다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템은, 메모리 컨트롤러, 메모리 장치 및 제1 채널을 포함한다. 상기 메모리 컨트롤러는 제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기, 및 제1 수신기를 포함한다. 상기 메모리 장치는 제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기, 및 제2 수신기를 포함한다. 상기 제1 채널은 상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결한다. 상기 제1 수신기는 상기 제2 출력 데이터 신호를 수신하고, 상기 제2 수신기는 상기 제1 출력 데이터 신호를 수신한다. 상기 제1 송신기는 구동 회로, 출력 선택 회로 및 출력 패드를 포함한다. 상기 구동 회로는 전원 전압, 접지 전압 및 적어도 하나의 바디 바이어스(body bias) 전압에 기초하여 상기 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들을 생성한다. 상기 출력 선택 회로는 2개 이상의 비트들을 포함하는 상기 제1 입력 데이터에 기초하여 상기 복수의 전압 신호들 중 하나를 선택하여 상기 제1 출력 데이터 신호로서 출력한다. 상기 출력 패드는 상기 구동 회로와 연결되어 상기 제1 출력 데이터 신호를 출력한다. 상기 구동 회로는, 상기 전원 전압과 상기 접지 전압 사이에 각각 연결되고, 서로 다른 문턱 전압을 가지는 서로 다른 종류의 트랜지스터들을 포함하는 복수의 구동부들을 포함한다.
상기와 같은 본 발명의 실시예들에 따른 송신기 및 메모리 시스템에서, 구동 회로는 트랜지스터의 바디 효과를 이용하여 멀티 레벨 신호인 출력 데이터 신호를 생성하도록 구현될 수 있다. 이에 따라, 구동 회로는 복수의 풀업 구동 회로들 및 풀다운 구동 회로들을 포함하는 대신에 상대적으로 간단한 구조를 가질 수 있고, 출력 패드와 연결되는 터미네이션 저항 없이 구현될 수 있다. 터미네이션 저항을 사용하지 않고 멀티 레벨 시그널링이 가능하도록 구현됨으로써, DC 전류가 크게 감소되고 전력 소모 또한 크게 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3a 및 3b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 5a 및 5b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 6은 본 발명의 실시예들에 따른 송신기에 의해 생성되는 멀티 레벨 신호인 출력 데이터 신호를 설명하기 위한 도면이다.
도 7은 도 1의 송신기의 일 예를 나타내는 블록도이다.
도 8은 도 7의 송신기의 일 예를 나타내는 회로도이다.
도 9a 및 9b는 도 8의 송신기의 동작을 설명하기 위한 도면들이다.
도 10은 도 7의 송신기의 다른 예를 나타내는 회로도이다.
도 11a 및 11b는 도 10의 송신기의 동작을 설명하기 위한 도면들이다.
도 12는 도 7의 송신기의 또 다른 예를 나타내는 회로도이다.
도 13은 도 12의 송신기의 동작을 설명하기 위한 도면이다.
도 14는 도 1의 송신기의 다른 예를 나타내는 블록도이다.
도 15는 도 14의 송신기의 일 예를 나타내는 회로도이다.
도 16a 및 16b는 도 15의 송신기의 동작을 설명하기 위한 도면들이다.
도 17은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 18은 도 17의 송신기의 일 예를 나타내는 블록도이다.
도 19는 도 18의 송신기의 일 예를 나타내는 회로도이다.
도 20은 도 19의 송신기의 동작을 설명하기 위한 도면이다.
도 21은 도 18의 송신기의 다른 예를 나타내는 회로도이다.
도 22는 도 21의 송신기의 동작을 설명하기 위한 도면이다.
도 23은 도 17의 송신기의 다른 예를 나타내는 블록도이다.
도 24는 도 23의 송신기의 동작을 설명하기 위한 도면이다.
도 25는 도 17의 송신기의 또 다른 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 1을 참조하면, 송신기(1000)는 전압 선택 회로(1100), 구동 회로(1200) 및 출력 패드(또는 출력 핀)(1300)를 포함한다.
송신기(1000)는 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하도록 구현된다. 송신기(1000)는 다양한 통신 시스템 및/또는 신호 전송 시스템에 포함되며, 예를 들어 메모리 시스템에 포함될 수 있다. 송신기(1000)를 포함하는 상기 메모리 시스템의 구조 및 상기 멀티 레벨 신호의 구성에 대해서는 상세하게 후술하도록 한다.
전압 선택 회로(1100)는 입력 데이터(DAT)에 기초하여 복수의 구동 전압들(VD1, VD2, ..., VDK)(K는 3 이상의 자연수) 중 하나를 선택하고, 선택된 구동 전압(SVD)을 출력한다. 입력 데이터(DAT)는 2개 이상의 비트들을 포함한다. 예를 들어, 입력 데이터(DAT)는 상기 멀티 레벨 신호를 생성하기 위한 멀티 비트 데이터일 수 있다. 복수의 구동 전압들(VD1, VD2, ..., VDK)은 구동 회로(1200)의 동작 시에 이용되는 전압이며, 서로 다른 전압 레벨을 가진다. 예를 들어, 복수의 구동 전압들(VD1, VD2, ..., VDK) 각각은 상기 멀티 레벨 신호의 상기 3개 이상의 전압 레벨들 중 하나에 대응하며, 따라서 복수의 구동 전압들(VD1, VD2, ..., VDK)의 개수(즉, K)는 상기 멀티 레벨 신호가 가질 수 있는 전압 레벨들의 개수와 동일할 수 있다.
구동 회로(1200)는 전압 선택 회로(1100)로부터 출력되는 선택된 구동 전압(SVD)에 기초하여, 그리고 전원 전압(VCCQ) 또는 바디 바이어스(body bias) 전압(VB)과 접지 전압(VSS)에 기초하여, 상기 멀티 레벨 신호인 출력 데이터 신호(DS)를 생성한다. 예를 들어, 구동 회로(1200)는 적어도 하나의 트랜지스터를 포함하고, 상기 트랜지스터에 의한 바디 효과(body effect)를 이용하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS)를 생성할 수 있다.
일 실시예에서, 도 7 등을 참조하여 후술하는 것처럼, 복수의 구동 전압들(VD1, VD2, ..., VDK) 각각 및 선택된 구동 전압(SVD)은 구동 회로(1200)에 포함되는 상기 트랜지스터에 인가되는 바디 바이어스 전압일 수 있다. 이 경우, 구동 회로(1200)는 전원 전압(VCCQ), 접지 전압(VSS) 및 선택된 구동 전압(SVD)에 기초하여 출력 데이터 신호(DS)를 생성할 수 있다.
다른 실시예에서, 도 14 등을 참조하여 후술하는 것처럼, 복수의 구동 전압들(VD1, VD2, ..., VDK) 각각 및 선택된 구동 전압(SVD)은 구동 회로(1200)에 포함되는 상기 트랜지스터에 인가되는 전원 전압일 수 있다, 이 경우, 구동 회로(1200)는 선택된 구동 전압(SVD), 접지 전압(VSS) 및 바디 바이어스 전압(VB)에 기초하여 출력 데이터 신호(DS)를 생성할 수 있다.
출력 패드(1300)는 구동 회로(1200)와 연결되어 출력 데이터 신호(DS)를 출력한다. 이 때, 출력 패드(1300)는 터미네이션(termination) 저항과 연결되지 않는다. 다시 말하면, 출력 패드(1300)는 터미네이션 저항 없이 구동 회로(1200)와 연결될 수 있다. 이에 따라, 구동 회로(1200)를 흐르는 DC(Direct Current) 전류의 전류 레벨은 기준 전류 레벨보다 작아진다. 예를 들어, 패드는 접촉 패드(contact pad) 또는 접촉 핀(contact pin)을 의미할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
본 발명의 실시예들에 따르면, 멀티 레벨 시그널링(multi-level signaling) 방식에 기초하여 출력 데이터 신호(DS)를 생성한다. 멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 m개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 24개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 K(K는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(K) 방식에도 적용될 수 있다.
한편, 멀티 레벨 시그널링을 구현하기 위한 종래의 송신기는 복수의 풀업(pull-up) 구동 회로들 및 풀다운(pull-down) 구동 회로들을 포함하였으며, 이에 따라 출력 패드에 터미네이션 저항(예를 들어, 온-다이 터미네이션(On-Die Termination; ODT) 저항)이 연결되었다. 이 때, 풀업 구동 회로가 턴 온되어 있는 경우에는 터미네이션 저항을 통해 항상 DC 전류가 흐르게 되며, 이에 따라 전력 소모가 증가하는 문제가 있었다.
본 발명의 실시예들에 따른 송신기(1000)에서, 구동 회로(1200)는 트랜지스터의 바디 효과를 이용하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS)를 생성하도록 구현될 수 있다. 이에 따라, 구동 회로(1200)는 복수의 풀업(pull-up) 구동 회로들 및 풀다운(pull-down) 구동 회로들을 포함하는 대신에 상대적으로 간단한 구조를 가질 수 있고, 출력 패드(1300)와 연결되는 터미네이션 저항 없이 구현될 수 있다. 터미네이션 저항을 사용하지 않고 멀티 레벨 시그널링이 가능하도록 구현됨으로써, DC 전류가 크게 감소되고 전력 소모 또한 크게 감소될 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 메모리 장치(40)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
메모리 장치(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 호스트(미도시)의 요청에 기초하여 메모리 장치(40)에 데이터를 기입하거나 메모리 장치(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 메모리 장치(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 메모리 장치(40)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 메모리 장치(40)에 전원 전압(PWR)을 제공할 수 있다. 예를 들어, 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 생성/전송되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 3a 및 3b는 도 2의 메모리 시스템의 예를 나타내는 블록도들이다.
도 3a 및 3b를 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(21), 메모리 장치(41) 및 복수의(예를 들어, N(N은 2 이상의 자연수)개의) 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(21)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 메모리 장치(41)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 멀티 레벨 신호를 생성하고, 본 발명의 실시예들에 따른 송신기일 수 있다. 예를 들어, 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 도 1을 참조하여 상술한 송신기이고 도 7 내지 16을 참조하여 후술하는 것처럼 구현되거나, 도 17을 참조하여 후술하는 송신기이고 도 18 내지 25를 참조하여 후술하는 것처럼 구현될 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 멀티 레벨 신호를 수신하도록 구현될 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 메모리 컨트롤러(21)와 메모리 장치(41)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 3a는 메모리 컨트롤러(21)로부터 메모리 장치(41)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성하고, 출력 데이터 신호(DS11)는 채널(31a)을 통해 메모리 컨트롤러(21)로부터 메모리 장치(41)로 전송되며, 수신기(47a)는 출력 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 데이터(ODAT11)를 획득할 수 있다. 이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS21)를 생성하고, 출력 데이터 신호(DS21)는 채널(31b)을 통해 메모리 장치(41)로 전송되며, 수신기(47b)는 출력 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 데이터(ODAT21)를 획득할 수 있다. 송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN1)를 생성하고, 출력 데이터 신호(DSN1)는 채널(31c)을 통해 메모리 장치(41)로 전송되며, 수신기(47c)는 출력 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 메모리 장치(41)에 기입되는 기입 데이터일 수 있다. 데이터 입출력 패드들(29a, 29b, 29c)이 송신기들(25a, 25b, 25c)의 출력 패드로서 역할을 할 수 있다.
도 3b는 메모리 장치(41)로부터 메모리 컨트롤러(21)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS12)를 생성하고, 출력 데이터 신호(DS12)는 채널(31a)을 통해 메모리 장치(41)로부터 메모리 컨트롤러(21)로 전송되며, 수신기(27a)는 출력 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 데이터(ODAT12)를 획득할 수 있다. 이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS22)를 생성하고, 출력 데이터 신호(DS22)는 채널(31b)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27b)는 출력 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN2)를 생성하고, 출력 데이터 신호(DSN2)는 채널(31c)을 통해 메모리 컨트롤러(21)로 전송되며, 수신기(27c)는 출력 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 메모리 장치(41)로부터 독출되는 독출 데이터일 수 있다. 데이터 입출력 패드들(49a, 49b, 49c)이 송신기들(45a, 45b, 45c)의 출력 패드로서 역할을 할 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(100)는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 블록(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 블록(140)은 BCH 코드, LDPC 코드, 터보 코드, 리드-솔로몬 코드, 콘볼루션 코드, RSC, TCM, BCM 등의 부호화된 변조, 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 메모리 장치(예를 들어, 도 2의 40)와 신호 및 데이터를 교환할 수 있다. 메모리 인터페이스(150)는 커맨드 및 어드레스를 상기 메모리 장치에 전송할 수 있고, 상기 메모리 장치에 데이터를 전송하거나 상기 메모리 장치로부터 독출된 데이터를 수신할 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 3a의 25a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 3a의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 5a 및 5b는 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치의 예들을 나타내는 블록도들이다.
도 5a를 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 메모리 장치(200)는 휘발성 메모리 장치일 수 있고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 2의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더 및 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신하며, 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 3a의 45a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 3a의 47a)는 데이터 입출력 버퍼(295)에 포함될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
도 5b를 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 페이지 버퍼 회로(330), 데이터 입출력 회로(340), 전압 생성기(350) 및 제어 회로(360)를 포함한다. 예를 들어, 메모리 장치(300)는 비휘발성 메모리 장치일 수 있고, 특히 NAND 플래시 메모리 장치일 수 있다.
메모리 셀 어레이(310)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 어드레스 디코더(320)와 연결된다. 또한, 메모리 셀 어레이(310)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(330)와 연결된다. 메모리 셀 어레이(310)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(310)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
실시예에 따라서, 메모리 셀 어레이(310)는 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 형성될 수 있다. 수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
제어 회로(360)는 외부(예를 들어, 도 2의 메모리 컨트롤러(20))로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 장치(300)의 소거 루프(예를 들어, 소거 동작과 소거 검증 동작), 프로그램 루프(예를 들어, 프로그램 동작과 프로그램 검증 동작) 및 독출 동작을 제어한다.
예를 들어, 제어 회로(360)는 커맨드(CMD)에 기초하여 전압 생성기(350)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(330)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(360)는 로우 어드레스(R_ADDR)를 어드레스 디코더(320)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(340)에 제공할 수 있다.
어드레스 디코더(320)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(310)와 연결된다. 예를 들어, 소거/프로그램/독출 동작 시에, 어드레스 디코더(320)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나 및 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 워드 라인, 선택 스트링 선택 라인 및 선택 접지 선택 라인으로 각각 결정할 수 있다.
전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 메모리 장치(300)의 동작에 필요한 전압들(VS)을 발생할 수 있다. 전압들(VS)은 어드레스 디코더(320)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 생성기(350)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다.
페이지 버퍼 회로(330)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 페이지 버퍼 회로(330)는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(330)는 메모리 셀 어레이(310)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(330)는 메모리 장치(300)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(340)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(330)와 연결될 수 있다. 데이터 입출력 회로(340)는 컬럼 어드레스(C_ADDR)에 응답하여, 데이터(DAT)를 페이지 버퍼 회로(330)를 거쳐서 메모리 셀 어레이(310)에 제공하거나 메모리 셀 어레이(310)로부터 페이지 버퍼 회로(330)를 거쳐서 출력되는 데이터(DAT)를 외부에 제공할 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 3a의 45a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 3a의 47a)는 데이터 입출력 회로(340)에 포함될 수 있다.
도 5a 및 5b의 예에서, 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기는 터미네이션 저항 없이 구현되며, 따라서 도 5a의 데이터 입출력 패드(299) 및 데이터 입출력 버퍼(295)와 연결되거나 도 5b의 데이터 입출력 회로(340)와 연결되는 ODT 회로가 생략될 수 있다.
한편, DRAM 및 NAND 플래시 메모리에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 SRAM, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 다른 휘발성/비휘발성 메모리 장치일 수도 있다.
도 6은 본 발명의 실시예들에 따른 송신기에 의해 생성되는 멀티 레벨 신호인 출력 데이터 신호를 설명하기 위한 도면이다.
도 6을 참조하면, 멀티 레벨 시그널링 방식(즉, PAM 방식)의 일 예로서 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타낸다.
아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '10', '11')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL1, VL2, VL3, VL4)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트 주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI(electromagnetic interference), 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다. 예를 들어, 아이 폭(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는 데 사용될 수 있다. 아이 오프닝(OP)은 다양한 전압 레벨들(VL1, VL2, VL3, VL4) 사이의 피크 대 피크 전압 차이를 나타내며, 측정된 신호의 전압 레벨들(VL1, VL2, VL3, VL4)을 구별하기 위한 전압 마진과 관련될 수 있다.
이하에서는 PAM4 방식에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다. 다만 본 발명은 이에 한정되지 않으며, 임의의 PAM(K)(K는 3 이상의 자연수) 방식에도 적용될 수 있다.
도 7은 도 1의 송신기의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 송신기(1000a)는 전압 선택 회로(1100a), 구동 회로(1200a) 및 출력 패드(1300)를 포함할 수 있다.
전압 선택 회로(1100a)는 입력 데이터(DAT)에 기초하여 복수의 바디 바이어스 전압들(VB1, VB2, ..., VBK) 중 하나를 선택하고, 선택된 바디 바이어스 전압(SVB)을 출력할 수 있다. 복수의 바디 바이어스 전압들(VB1, VB2, ..., VBK) 및 선택된 바디 바이어스 전압(SVB)이 도 1의 복수의 구동 전압들(VD1, VD2, ..., VDK) 및 선택된 구동 전압(SVD)에 대응할 수 있다.
전압 선택 회로(1100a)는 입력 데이터(DAT)에 기초하여 온오프되는 복수의 스위치들(SW11, SW12, ..., SW1K)을 포함할 수 있다. 예를 들어, 입력 데이터(DAT)에 포함되는 2개 이상의 비트들의 조합에 기초하여 하나의 스위치만이 활성화될 수 있다. 예를 들어, 스위치(SW11)가 턴온되는 경우에 제1 바디 바이어스 전압(VB1)이 선택된 바디 바이어스 전압(SVB)으로 출력되며, 이 때 나머지 스위치들(SW12, ..., SW1K)은 턴오프될 수 있다.
구동 회로(1200a)는 전원 전압(VCCQ), 접지 전압(VSS) 및 선택된 바디 바이어스 전압(SVB)에 기초하여 출력 데이터 신호(DS)를 생성하고, 출력 패드(1300)를 통해 출력 데이터 신호(DS)를 출력할 수 있다. 선택된 바디 바이어스 전압(SVB)의 전압 레벨에 따라 출력 데이터 신호(DS)의 전압 레벨이 변경될 수 있다. 예를 들어, 선택된 바디 바이어스 전압(SVB)의 전압 레벨이 증가할수록 출력 데이터 신호(DS)의 전압 레벨은 감소할 수 있다.
도 8은 도 7의 송신기의 일 예를 나타내는 회로도이다. 도 9a 및 9b는 도 8의 송신기의 동작을 설명하기 위한 도면들이다.
도 8, 9a 및 9b를 참조하면, 송신기(1002)는 전압 선택 회로(1102), 구동 회로(1202) 및 출력 패드(1300)를 포함한다.
전압 선택 회로(1102)는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전송 게이트들(TG11, TG12, TG13, TG14, TG15, TG16, TG17, TG18)을 포함할 수 있다.
제1 및 제2 전송 게이트들(TG11, TG12)은 제1 바디 바이어스 전압(VBn1)의 입력 단자 및 선택된 바디 바이어스 전압(SVBn)의 출력 단자 사이에 직렬 연결될 수 있다. 제3 및 제4 전송 게이트들(TG13, TG14)은 제2 바디 바이어스 전압(VBn2)의 입력 단자 및 선택된 바디 바이어스 전압(SVBn)의 출력 단자 사이에 직렬 연결될 수 있다. 제5 및 제6 전송 게이트들(TG15, TG16)은 제3 바디 바이어스 전압(VBn3)의 입력 단자 및 선택된 바디 바이어스 전압(SVBn)의 출력 단자 사이에 직렬 연결될 수 있다. 제7 및 제8 전송 게이트들(TG17, TG18)은 제4 바디 바이어스 전압(VBn4)의 입력 단자 및 선택된 바디 바이어스 전압(SVBn)의 출력 단자 사이에 직렬 연결될 수 있다. 전송 게이트들(TG11~TG18)은 도시된 것처럼 구현되며, 입력 데이터(DAT)의 제1 비트(D1) 및 제2 비트(D0)와 제1 비트(D1)가 반전된 제1 반전 비트(/D1) 및 제2 비트(D0)가 반전된 제2 반전 비트(/D0)를 수신할 수 있다. 예를 들어, 제1 비트(D1)는 입력 데이터(DAT)의 MSB(most significant bit)이고, 제2 비트(D0)는 입력 데이터(DAT)의 LSB(least significant bit)일 수 있다.
일 실시예에서, 도 9a에 도시된 것처럼, 제1 및 제2 비트들(D1, D0)이 모두 제1 값(즉, "0")을 가지는 경우에, 제1 및 제2 전송 게이트들(TG11, TG12)이 턴온되며, 제1 바디 바이어스 전압(VBn1)이 선택된 바디 바이어스 전압(SVBn)으로 출력될 수 있다. 이와 유사하게, 제1 비트(D1)가 상기 제1 값을 가지고 제2 비트(D0)가 제2 값(즉, "1")을 가지는 경우에 제2 바디 바이어스 전압(VBn2)이 출력되고, 제1 비트(D1)가 상기 제2 값을 가지고 제2 비트(D0)가 상기 제1 값을 가지는 경우에 제3 바디 바이어스 전압(VBn3)이 출력되며, 제1 및 제2 비트들(D1, D0)이 모두 상기 제2 값을 가지는 경우에 제4 바디 바이어스 전압(VBn4)이 출력될 수 있다. 제1, 제2, 제3 및 제4 바디 바이어스 전압들(VBn1, VBn2, VBn3, VBn4)은 각각 도 6의 제1, 제2, 제3 및 제4 전압 레벨들(VL1, VL2, VL3, VL4)에 대응하며, 대응하는 전압 레벨을 생성하는데 이용될 수 있다.
일 실시예에서, 제1 바디 바이어스 전압(VBn1)이 가장 높은 전압 레벨을 가지고, 제2 바디 바이어스 전압(VBn2)은 제1 바디 바이어스 전압(VBn1)보다 낮은 전압 레벨을 가지고, 제3 바디 바이어스 전압(VBn3)은 제2 바디 바이어스 전압(VBn2)보다 낮은 전압 레벨을 가지며, 제4 바디 바이어스 전압(VBn4)이 가장 낮은 전압 레벨을 가질 수 있다. 바디 바이어스 전압들(VBn1, VBn2, VBn3, VBn4)의 전압 레벨은 접지 전압(VSS)의 전압 레벨(예를 들어, 약 0V)보다 높고 전원 전압(VCCQ)의 전압 레벨보다 낮을 수 있다.
구동 회로(1202)는 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터(MN11) 및 제2 NMOS 트랜지스터(MN12)를 포함할 수 있다. 구동 회로(1202)는 2개의 NMOS 트랜지스터만으로 간단하게 구현될 수 있다.
제1 NMOS 트랜지스터(MN11)는 전원 전압(VCCQ)과 출력 패드(1300) 사이에 연결되고, 전원 전압(VCCQ)이 인가되는 게이트 전극을 가지며, 선택된 바디 바이어스 전압(SVBn)을 바디 바이어스 전압(VBn)으로 수신할 수 있다. 제2 NMOS 트랜지스터(MN12)는 출력 패드(1300)와 접지 전압(VSS) 사이에 연결되고, 접지 전압(VSS)이 인가되는 게이트 전극을 가질 수 있다. 제2 NMOS 트랜지스터(MN12)의 바디에는 바디 바이어스 전압(VBn)이 아닌 접지 전압(VSS)이 연결될 수 있다.
일 실시예에서, 도 9b에 도시된 것처럼, 바디 바이어스 전압(VBn)이 VBn1, VBn2, VBn3 및 VBn4와 같이 변경됨에 따라, 제1 NMOS 트랜지스터(MN11)의 문턱 전압(VTHn)은 VTHn1, VTHn2, VTHn3 및 VTHn4와 같이 변경될 수 있다. 바디 바이어스 전압(VBn)의 전압 레벨이 증가할수록 제1 NMOS 트랜지스터(MN11)의 문턱 전압(VTHn)은 증가할 수 있다. 예를 들어, 제1 바디 바이어스 전압(VBn1)이 가장 높은 전압 레벨을 가지는 경우에 문턱 전압(VTHn1)이 가장 크며, 제4 바디 바이어스 전압(VBn4)이 가장 낮은 전압 레벨을 가지는 경우에 문턱 전압(VTHn4)이 가장 작을 수 있다.
일 실시예에서, 도 9b에 도시된 것처럼, 출력 데이터 신호(DS)는 전원 전압(VCCQ)에서 제1 NMOS 트랜지스터(MN11)의 문턱 전압(VTHn)을 뺀 차전압에 대응하는 전압 레벨을 가질 수 있다. 제1 NMOS 트랜지스터(MN11)의 문턱 전압(VTHn)이 VTHn1, VTHn2, VTHn3 및 VTHn4와 같이 변경됨에 따라, 출력 데이터 신호(DS)의 전압 레벨은 VCCQ-VTHn1, VCCQ-VTHn2, VCCQ-VTHn3 및 VCCQ-VTHn4와 같이 변경될 수 있다. 바디 바이어스 전압(VBn)의 전압 레벨이 증가할수록 출력 데이터 신호(DS)의 전압 레벨은 감소할 수 있다. 예를 들어, 제1 바디 바이어스 전압(VBn1)이 가장 높은 전압 레벨을 가지는 경우에 출력 데이터 신호(DS)의 전압 레벨(VCCQ-VTHn1)이 가장 낮으며, 제4 바디 바이어스 전압(VBn4)이 가장 낮은 전압 레벨을 가지는 경우에 출력 데이터 신호(DS)의 전압 레벨(VCCQ-VTHn4)이 가장 높을 수 있다.
도 8, 9a 및 9b의 실시예에서, 제1 및 제2 비트들(D1, D0)의 값에 따라 출력 데이터 신호(DS)의 전압 레벨들(VCCQ-VTHn1, VCCQ-VTHn2, VCCQ-VTHn3, VCCQ-VTHn4)이 변경되는 경우에, 출력 데이터 신호(DS)의 전압 레벨들(VCCQ-VTHn1, VCCQ-VTHn2, VCCQ-VTHn3, VCCQ-VTHn4)은 각각 도 6의 전압 레벨들(VL1, VL2, VL3, VL4)에 대응할 수 있다.
한편, 도 8, 9a 및 9b의 실시예에서, 출력 데이터 신호(DS)의 전압 레벨들(VCCQ-VTHn1, VCCQ-VTHn2, VCCQ-VTHn3, VCCQ-VTHn4)은 모두 접지 전압(VSS)과 전원 전압(VCCQ) 사이의 레벨을 가지며, 특히 가장 낮은 전압 레벨(VCCQ-VTHn1)은 접지 전압(VSS)의 전압 레벨보다 높고 가장 높은 전압 레벨(VCCQ-VTHn4)은 전원 전압(VCCQ)의 전압 레벨보다 낮을 수 있다.
도 10은 도 7의 송신기의 다른 예를 나타내는 회로도이다. 도 11a 및 11b는 도 10의 송신기의 동작을 설명하기 위한 도면들이다. 이하 도 8, 9a 및 9b와 중복되는 설명은 생략한다.
도 10, 11a 및 11b를 참조하면, 송신기(1004)는 전압 선택 회로(1104), 구동 회로(1204) 및 출력 패드(1300)를 포함한다.
구동 회로(1204)가 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터로 구현되고 이에 따라 전압 구성이 달라지는 것을 제외하면, 송신기(1004)는 도 8의 송신기(1002)와 실질적으로 동일할 수 있다.
전압 선택 회로(1104)는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전송 게이트들(TG21, TG22, TG23, TG24, TG25, TG26, TG27, TG28)을 포함할 수 있다. 전송 게이트들(TG21~TG28)은 도 8의 전송 게이트들(TG11~TG18)과 실질적으로 동일하게 구현되며, 도 11a에 도시된 것처럼 입력 데이터(DAT)의 제1 및 제2 비트들(D1, D0)에 기초하여 제1, 제2, 제3 및 제4 바디 바이어스 전압들(VBp1, VBp2, VBp3, VBp4) 중 하나를 선택된 바디 바이어스 전압(SVBp)으로 출력할 수 있다.
일 실시예에서, 제1 바디 바이어스 전압(VBp1)이 가장 높은 전압 레벨을 가지고, 제2 바디 바이어스 전압(VBp2)은 제1 바디 바이어스 전압(VBp1)보다 낮은 전압 레벨을 가지고, 제3 바디 바이어스 전압(VBp3)은 제2 바디 바이어스 전압(VBp2)보다 낮은 전압 레벨을 가지며, 제4 바디 바이어스 전압(VBp4)이 가장 낮은 전압 레벨을 가질 수 있다. 바디 바이어스 전압들(VBp1, VBp2, VBp3, VBp4)의 전압 레벨은 접지 전압(VSS)의 전압 레벨보다 높고 전원 전압(VCCQ)의 전압 레벨보다 낮을 수 있다.
구동 회로(1204)는 제1 PMOS 트랜지스터(MP21) 및 제2 PMOS 트랜지스터(MP22)를 포함할 수 있다. 구동 회로(1204)는 2개의 PMOS 트랜지스터만으로 간단하게 구현될 수 있다.
제1 PMOS 트랜지스터(MP21)는 전원 전압(VCCQ)과 출력 패드(1300) 사이에 연결되고, 전원 전압(VCCQ)이 인가되는 게이트 전극을 가질 수 있다. 제2 PMOS 트랜지스터(MP22)는 출력 패드(1300)와 접지 전압(VSS) 사이에 연결되고, 접지 전압(VSS)이 인가되는 게이트 전극을 가지며, 선택된 바디 바이어스 전압(SVBp)을 바디 바이어스 전압(VBp)으로 수신할 수 있다. 제1 PMOS 트랜지스터(MP21)의 바디에는 바디 바이어스 전압(VBp)이 아닌 전원 전압(VCCQ)이 연결될 수 있다.
일 실시예에서, 도 11b에 도시된 것처럼, 바디 바이어스 전압(VBp)이 VBp1, VBp2, VBp3 및 VBp4와 같이 변경됨에 따라, 제2 PMOS 트랜지스터(MP22)의 문턱 전압(VTHp)은 VTHp1, VTHp2, VTHp3 및 VTHp4와 같이 변경될 수 있다. 바디 바이어스 전압(VBp)의 전압 레벨이 증가할수록 제2 PMOS 트랜지스터(MP22)의 문턱 전압(VTHp)은 감소할 수 있다. 예를 들어, 제1 바디 바이어스 전압(VBp1)이 가장 높은 전압 레벨을 가지는 경우에 문턱 전압(VTHp1)이 가장 작으며, 제4 바디 바이어스 전압(VBp4)이 가장 낮은 전압 레벨을 가지는 경우에 문턱 전압(VTHp4)이 가장 클 수 있다.
일 실시예에서, 도 11b에 도시된 것처럼, 출력 데이터 신호(DS)는 제2 PMOS 트랜지스터(MP22)의 문턱 전압(VTHp)에 대응하는 전압 레벨을 가질 수 있다. 제2 PMOS 트랜지스터(MP22)의 문턱 전압(VTHp)이 VTHp1, VTHp2, VTHp3 및 VTHp4와 같이 변경됨에 따라, 출력 데이터 신호(DS)의 전압 레벨 또한 VTHp1, VTHp2, VTHp3 및 VTHp4와 같이 변경될 수 있다. 바디 바이어스 전압(VBp)의 전압 레벨이 증가할수록 출력 데이터 신호(DS)의 전압 레벨은 감소할 수 있다. 예를 들어, 제1 바디 바이어스 전압(VBp1)이 가장 높은 전압 레벨을 가지는 경우에 출력 데이터 신호(DS)의 전압 레벨(VTHp1)이 가장 낮으며, 제4 바디 바이어스 전압(VBp4)이 가장 낮은 전압 레벨을 가지는 경우에 출력 데이터 신호(DS)의 전압 레벨(VTHp4)이 가장 높을 수 있다.
도 9a 및 9b를 참조하여 상술한 것과 유사하게, 도 10, 11a 및 11b의 실시예에서, 출력 데이터 신호(DS)의 전압 레벨들(VTHp1, VTHp2, VTHp3 및 VTHp4)은 각각 도 6의 전압 레벨들(VL1, VL2, VL3, VL4)에 대응하고, 모두 접지 전압(VSS)과 전원 전압(VCCQ) 사이의 레벨을 가지며, 특히 가장 낮은 전압 레벨(VTHp1)은 접지 전압(VSS)의 전압 레벨보다 높고 가장 높은 전압 레벨(VTHp4)은 전원 전압(VCCQ)의 전압 레벨보다 낮을 수 있다.
도 12는 도 7의 송신기의 또 다른 예를 나타내는 회로도이다. 도 13은 도 12의 송신기의 동작을 설명하기 위한 도면이다. 이하 도 8, 9a, 9b, 10, 11a 및 11b와 중복되는 설명은 생략한다.
도 12 및 13을 참조하면, 송신기(1006)는 전압 선택 회로(1106), 구동 회로(1206) 및 출력 패드(1300)를 포함한다.
구동 회로(1206)는 도 8의 구동 회로(1202) 및 도 10의 구동 회로(1204)가 조합된 형태를 가지며, 이들 중 하나를 선택하기 위한 구성이 추가될 수 있다. 이와 유사하게, 전압 선택 회로(1106)는 도 8의 전압 선택 회로(1102) 및 도 10의 전압 선택 회로(1104)가 조합된 형태를 가지며, 이들 중 하나를 선택하기 위한 구성이 추가될 수 있다.
전압 선택 회로(1106)는 제1 전압 선택 회로(1110), 제2 전압 선택 회로(1120) 및 출력 선택 회로(1130)를 포함할 수 있다.
제1 전압 선택 회로(1110)는 도 8의 전압 선택 회로(1102)와 실질적으로 동일하고, 제2 전압 선택 회로(1120)는 도 10의 전압 선택 회로(1104)와 실질적으로 동일할 수 있다. 출력 선택 회로(1130)는 인에이블 신호(EN) 및 설정 신호(TMRS_IN)에 기초하여 선택된 바디 바이어스 전압(SVBn) 또는 선택된 바디 바이어스 전압(SVBp)을 출력 바디 바이어스 전압(OVB)으로 제공하거나 바디 바이어스 전압의 출력을 차단할 수 있다.
구동 회로(1206)는 제1 NMOS 트랜지스터(MN31), 제2 NMOS 트랜지스터(MN32), 제1 PMOS 트랜지스터(MP31), 제2 PMOS 트랜지스터(MP32) 및 선택부(1210)를 포함할 수 있다.
제1 및 제2 NMOS 트랜지스터들(MN31, MN32)은 도 8의 제1 및 제2 NMOS 트랜지스터들(MN11, MN12)과 실질적으로 동일하고, 제1 및 제2 PMOS 트랜지스터들(MP31, MP32)은 도 10의 제1 및 제2 PMOS 트랜지스터들(MP21, MP22)과 실질적으로 동일할 수 있다.
선택부(1210)는 인에이블 신호(EN) 및 설정 신호(TMRS_IN)에 기초하여 제1 및 제2 NMOS 트랜지스터들(MN31, MN32)을 선택하여 구동하거나 상기 제1 및 제2 PMOS 트랜지스터들(MP31, MP32)을 선택하여 구동할 수 있다. 선택부(1210)는 AND 게이트(1220) 및 NAND 게이트(1230)를 포함할 수 있다.
AND 게이트(1220)는 설정 신호(TMRS_IN)를 수신하는 제1 입력 단자, 인에이블 신호(EN)가 반전된 반전 인에이블 신호(/EN)를 수신하는 제2 입력 단자 및 제1 NMOS 트랜지스터(MN31)의 게이트 전극과 연결되는 출력 단자를 포함하며, 설정 신호(TMRS_IN) 및 반전 인에이블 신호(/EN)에 대한 AND 연산의 결과에 기초하여 제1 NMOS 트랜지스터(MN31)를 선택적으로 턴온시킬 수 있다.
NAND 게이트(1230)는 설정 신호(TMRS_IN)를 수신하는 제1 입력 단자, 인에이블 신호(EN)를 수신하는 제2 입력 단자 및 제2 PMOS 트랜지스터(MP32)의 게이트 전극과 연결되는 출력 단자를 포함하며, 설정 신호(TMRS_IN) 및 인에이블 신호(EN)에 대한 NAND 연산의 결과에 기초하여 제2 PMOS 트랜지스터(MP32)를 선택적으로 턴온시킬 수 있다.
일 실시예에서, 도 13에 도시된 것처럼, 설정 신호(TMRS_IN)가 제1 값(즉, "0")을 가지는 경우에, 인에이블 신호(EN)의 값과 상관없이 구동 회로(1206)는 비활성화되며, 출력 선택 회로(1130)는 바디 바이어스 전압의 출력을 차단할 수 있다. 설정 신호(TMRS_IN)가 전원 전압(VCCQ)이고 인에이블 신호(EN)가 제2 값(즉, "1")을 가지는 경우에, 제1 및 제2 PMOS 트랜지스터들(MP31, MP32)이 턴온되며, 송신기(1006)는 도 10, 11a 및 11b를 참조하여 상술한 것처럼 동작할 수 있다. 설정 신호(TMRS_IN)가 전원 전압(VCCQ)이고 인에이블 신호(EN)가 상기 제1 값을 가지는 경우에, 제1 및 제2 NMOS 트랜지스터들(MN31, MN32)이 턴온되며, 송신기(1006)는 도 8, 9a 및 9b를 참조하여 상술한 것처럼 동작할 수 있다.
도 14는 도 1의 송신기의 다른 예를 나타내는 블록도이다. 이하 도 7과 중복되는 설명은 생략한다.
도 14를 참조하면, 송신기(1000b)는 전압 선택 회로(1100b), 구동 회로(1200b) 및 출력 패드(1300)를 포함할 수 있다.
전압 선택 회로(1100b)는 입력 데이터(DAT)에 기초하여 복수의 전원 전압들(VCCQ1, VCCQ2, ..., VCCQK) 중 하나를 선택하고, 선택된 전원 전압(SVCCQ)을 출력할 수 있다. 복수의 전원 전압들(VCCQ1, VCCQ2, ..., VCCQK) 및 선택된 전원 전압(SVCCQ)이 도 1의 복수의 구동 전압들(VD1, VD2, ..., VDK) 및 선택된 구동 전압(SVD)에 대응할 수 있다.
전압 선택 회로(1100b)는 입력 데이터(DAT)에 기초하여 온오프되는 복수의 스위치들(SW21, SW22, ..., SW2K)을 포함할 수 있다. 스위치들(SW21~SW2K)은 도 7의 스위치들(SW11~SW1K)과 실질적으로 동일할 수 있다.
구동 회로(1200b)는 선택된 전원 전압(SVCCQ), 접지 전압(VSS) 및 바디 바이어스 전압(VB)에 기초하여 출력 데이터 신호(DS)를 생성할 수 있다. 선택된 전원 전압(SVCCQ)의 전압 레벨에 따라 출력 데이터 신호(DS)의 전압 레벨이 변경될 수 있다. 예를 들어, 선택된 전원 전압(SVCCQ)의 전압 레벨이 증가할수록 출력 데이터 신호(DS)의 전압 레벨은 증가할 수 있다.
도 15는 도 14의 송신기의 일 예를 나타내는 회로도이다. 도 16a 및 16b는 도 15의 송신기의 동작을 설명하기 위한 도면들이다. 이하 도 8, 9a 및 9b와 중복되는 설명은 생략한다.
도 15, 16a 및 16b를 참조하면, 송신기(1008)는 전압 선택 회로(1108), 구동 회로(1208) 및 출력 패드(1300)를 포함한다.
전압 선택 회로(1108)는 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전송 게이트들(TG41, TG42, TG43, TG44, TG45, TG46, TG47, TG48)을 포함할 수 있다. 전송 게이트들(TG41~TG48)은 도 8의 전송 게이트들(TG11~TG18)과 실질적으로 동일하게 구현되며, 도 16a에 도시된 것처럼 제1 및 제2 비트들(D1, D0)에 기초하여 제1, 제2, 제3 및 제4 전원 전압들(VCCQ1, VCCQ2, VCCQ3, VCCQ4) 중 하나를 선택된 전원 전압(SVCCQ)으로 출력할 수 있다.
일 실시예에서, 제1 전원 전압(VCCQ1)이 가장 낮은 전압 레벨을 가지고, 제2 전원 전압(VCCQ2)은 제1 전원 전압(VCCQ1)보다 높은 전압 레벨을 가지고, 제3 전원 전압(VCCQ3)은 제2 전원 전압(VCCQ2)보다 높은 전압 레벨을 가지며, 제4 전원 전압(VCCQ4)이 가장 높은 전압 레벨을 가질 수 있다.
구동 회로(1208)는 제1 NMOS 트랜지스터(MN41) 및 제2 NMOS 트랜지스터(MN42)를 포함할 수 있다.
제1 및 제2 NMOS 트랜지스터들(MN41, MN42)은 도 8의 제1 및 제2 NMOS 트랜지스터들(MN11, MN12)과 유사할 수 있다. 다만, 도 8의 제1 NMOS 트랜지스터(MN11)와 다르게, 제1 NMOS 트랜지스터(MN41)에 인가되는 전원 전압(VCCQ)의 전압 레벨은 가변되고 바디 바이어스 전압(VBn)의 전압 레벨은 고정될 수 있다. 바디 바이어스 전압(VBn)의 전압 레벨이 고정됨에 따라, 제1 NMOS 트랜지스터(MN41)의 문턱 전압(VTHn) 또한 고정될 수 있다.
일 실시예에서, 도 16b에 도시된 것처럼, 출력 데이터 신호(DS)는 전원 전압(VCCQ)에서 제1 NMOS 트랜지스터(MN41)의 문턱 전압(VTHn)을 뺀 차전압에 대응하는 전압 레벨을 가질 수 있다. 전원 전압(VCCQ)이 VCCQ1, VCCQ2, VCCQ3 및 VCCQ4와 같이 변경됨에 따라, 출력 데이터 신호(DS)의 전압 레벨은 VCCQ1-VTHn, VCCQ2-VTHn, VCCQ3-VTHn 및 VCCQ4-VTHn과 같이 변경될 수 있다. 전원 전압(VCCQ)의 전압 레벨이 증가할수록 출력 데이터 신호(DS)의 전압 레벨은 증가할 수 있다. 예를 들어, 제1 전원 전압(VCCQ1)이 가장 낮은 전압 레벨을 가지는 경우에 출력 데이터 신호(DS)의 전압 레벨(VCCQ1-VTHn)이 가장 낮으며, 제4 전원 전압(VCCQ4)이 가장 높은 전압 레벨을 가지는 경우에 출력 데이터 신호(DS)의 전압 레벨(VCCQ4-VTHn)이 가장 높을 수 있다.
도 9a 및 9b를 참조하여 상술한 것과 유사하게, 도 15, 16a 및 16b의 실시예에서, 출력 데이터 신호(DS)의 전압 레벨들(VCCQ1-VTHn, VCCQ2-VTHn, VCCQ3-VTHn 및 VCCQ4-VTHn)은 각각 도 6의 전압 레벨들(VL1, VL2, VL3, VL4)에 대응하고, 접지 전압(VSS)과 전원 전압(VCCQ) 사이의 레벨을 가지며, 가장 낮은 전압 레벨(VCCQ1-VTHn)은 접지 전압(VSS)보다 높고 가장 높은 전압 레벨(VCCQ4-VTHn)은 전원 전압(VCCQ)보다 낮을 수 있다.
도 17은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 17을 참조하면, 송신기(2000)는 구동 회로(2100), 출력 선택 회로(2200) 및 출력 패드(2300)를 포함한다.
구동 회로(2100)는 전원 전압(VCCQ), 접지 전압(VSS) 및 적어도 하나의 바디 바이어스 전압(VB)에 기초하여 서로 다른 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들(VO1, VO2, ..., VOK)(K는 3 이상의 자연수)을 생성한다. 복수의 전압 신호들(VO1, VO2, ..., VOK) 각각은 멀티 레벨 신호의 상기 3개 이상의 전압 레벨들 중 하나에 대응하며, 따라서 복수의 전압 신호들(VO1, VO2, ..., VOK)의 개수(즉, K)는 상기 멀티 레벨 신호가 가질 수 있는 전압 레벨들의 개수와 동일할 수 있다. 예를 들어, 구동 회로(1200)는 2개 이상의 트랜지스터들을 포함하고, 상기 트랜지스터들은 서로 다른 종류의(즉, 이종의) 트랜지스터들이며, 상기 트랜지스터들에 의한 바디 효과를 이용하여 복수의 전압 신호들(VO1, VO2, ..., VOK)을 생성할 수 있다.
출력 선택 회로(2200)는 입력 데이터(DAT)에 기초하여 복수의 전압 신호들(VO1, VO2, ..., VOK) 중 하나를 선택하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS)로서 출력한다.
출력 패드(2300)는 구동 회로(2100) 및 출력 선택 회로(2200)와 연결되어 출력 데이터 신호(DS)를 출력하며, 터미네이션 저항과 연결되지 않는다. 이에 따라, 구동 회로(2100)를 흐르는 DC 전류의 전류 레벨은 기준 전류 레벨보다 작아진다.
도 18은 도 17의 송신기의 일 예를 나타내는 블록도이다.
도 18을 참조하면, 송신기(2000a)는 구동 회로(2100a), 출력 선택 회로(2200a) 및 출력 패드(2300)를 포함한다.
구동 회로(2100a)는 복수의 구동부들(DRV1, DRV2, ..., DRVK)(2110, 2120, 2130)을 포함할 수 있다.
복수의 구동부들(2110, 2120, 2130) 각각은 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 연결되며, 적어도 하나의 트랜지스터를 포함할 수 있다. 복수의 구동부들(2110, 2120, 2130)에 포함되는 트랜지스터들은 서로 다른 종류의 트랜지스터들일 수 있다. 예를 들어, 구동부(2110)에 포함되는 트랜지스터, 구동부(2120)에 포함되는 트랜지스터 및 구동부(2130)에 포함되는 트랜지스터는 동일한 도전형(예를 들어, n-형 또는 p-형)을 가지면서 서로 다른 문턱 전압을 가질 수 있다. 복수의 구동부들(2110, 2120, 2130)은 바디 바이어스 전압(VB)에 기초하여 서로 다른 전압 레벨들을 가지는 복수의 전압 신호들(VO1, VO2, ..., VOK)을 생성할 수 있다.
출력 선택 회로(2200a)는 입력 데이터(DAT)에 기초하여 온오프되는 복수의 스위치들(SW31, SW32, ..., SW3K)을 포함할 수 있다. 예를 들어, 입력 데이터(DAT)에 포함되는 2개 이상의 비트들의 조합에 기초하여 하나의 스위치만이 활성화되고 복수의 전압 신호들(VO1, VO2, ..., VOK) 중 하나만이 출력 패드(1300)를 통해 출력 데이터 신호(DS)로서 출력될 수 있다.
도 19는 도 18의 송신기의 일 예를 나타내는 회로도이다. 도 20은 도 19의 송신기의 동작을 설명하기 위한 도면이다.
도 19 및 20을 참조하면, 송신기(2002)는 구동 회로(2102), 출력 선택 회로(2202) 및 출력 패드(2300)를 포함한다.
구동 회로(2102)는 제1, 제2, 제3 및 제4 구동부들(2112, 2122, 2132, 2142)을 포함할 수 있다.
제1 구동부(2112)는 제1 및 제2 NMOS 트랜지스터들(MN51, MN52)을 포함할 수 있다. 제1 및 제2 NMOS 트랜지스터들(MN51, MN52)은 도 8의 제1 및 제2 NMOS 트랜지스터들(MN11, MN12) 및 도 14의 제1 및 제2 NMOS 트랜지스터들(MN41, MN42)과 유사할 수 있다. 다만, 도 8 및 14의 제1 NMOS 트랜지스터들(MN11, MN41)과 다르게, 제1 NMOS 트랜지스터(MN51)에 인가되는 전원 전압(VCCQ) 및 바디 바이어스 전압(VBn)의 전압 레벨은 고정될 수 있다. 제1 NMOS 트랜지스터(MN51)는 제1 문턱 전압(VTHn1)을 가질 수 있다. 제1 및 제2 NMOS 트랜지스터들(MN51, MN52)은 동일한 트랜지스터일 수 있다.
이와 유사하게, 제2 구동부(2122)는 동일한 제3 및 제4 NMOS 트랜지스터들(MN53, MN54)을 포함하고, 제3 구동부(2132)는 동일한 제5 및 제6 NMOS 트랜지스터들(MN55, MN56)을 포함하며, 제4 구동부(2142)는 동일한 제7 및 제8 NMOS 트랜지스터들(MN57, MN58)을 포함할 수 있다. 제2, 제3 및 제4 구동부들(2122, 2132, 2142)은 각각 제1 구동부(2112)와 실질적으로 동일한 구성을 가지며, 다만 제3 NMOS 트랜지스터(MN53)는 제2 문턱 전압(VTHn2)을 가지고, 제5 NMOS 트랜지스터(MN55)는 제3 문턱 전압(VTHn3)을 가지며, 제7 NMOS 트랜지스터(MN57)는 제4 문턱 전압(VTHn4)을 가질 수 있다.
일 실시예에서, 제1 구동부(2112)에서 생성되는 제1 전압 신호(VOn1)는 전원 전압(VCCQ)에서 제1 문턱 전압(VTHn1)을 뺀 차전압에 대응하는 전압 레벨(VCCQ-VTHn1)을 가질 수 있다. 이와 유사하게, 제2 구동부(2122)에서 생성되는 제2 전압 신호(VOn2)는 전압 레벨(VCCQ-VTHn2)을 가지고, 제3 구동부(2132)에서 생성되는 제3 전압 신호(VOn3)는 전압 레벨(VCCQ-VTHn3)을 가지며, 제4 구동부(2142)에서 생성되는 제4 전압 신호(VOn4)는 전압 레벨(VCCQ-VTHn4)을 가질 수 있다.
일 실시예에서, 제1 문턱 전압(VTHn1)이 가장 크고, 제2 문턱 전압(VTHn2)은 제1 문턱 전압(VTHn1)보다 작고, 제3 문턱 전압(VTHn3)은 제2 문턱 전압(VTHn2)보다 작으며, 제4 문턱 전압(VTHn4)이 가장 작을 수 있다.
출력 선택 회로(2202)는 전송 게이트들(TG51, TG52, TG53, TG54, TG55, TG56, TG57, TG58)을 포함할 수 있다. 전송 게이트들(TG51~TG58)은 도 20에 도시된 것처럼 입력 데이터(DAT)의 제1 및 제2 비트들(D1, D0)에 기초하여 제1, 제2, 제3 및 제4 전압 신호들(VOn1, VOn2, VOn3, VOn4) 중 하나를 출력 데이터 신호(DS)로서 출력할 수 있다.
도 19 및 20의 실시예에서, 출력 데이터 신호(DS)의 전압 레벨들(VCCQ-VTHn1, VCCQ-VTHn2, VCCQ-VTHn3 및 VCCQ-VTHn4)은 각각 도 6의 전압 레벨들(VL1, VL2, VL3, VL4)에 대응하고, 모두 접지 전압(VSS)과 전원 전압(VCCQ) 사이의 레벨을 가지며, 특히 가장 낮은 전압 레벨(VCCQ-VTHn1)은 접지 전압(VSS)의 전압 레벨보다 높고 가장 높은 전압 레벨(VCCQ-VTHn4)은 전원 전압(VCCQ)의 전압 레벨보다 낮을 수 있다.
도 21은 도 18의 송신기의 다른 예를 나타내는 회로도이다. 도 22는 도 21의 송신기의 동작을 설명하기 위한 도면이다. 이하 도 19 및 20과 중복되는 설명은 생략한다.
도 21 및 22를 참조하면, 송신기(2004)는 구동 회로(2104), 출력 선택 회로(2204) 및 출력 패드(2300)를 포함한다.
구동 회로(2104)가 PMOS 트랜지스터로 구현되고 이에 따라 전압 구성이 달라지는 것을 제외하면, 송신기(2004)는 도 19의 송신기(2002)와 실질적으로 동일할 수 있다.
구동 회로(2104)는 제1, 제2, 제3 및 제4 구동부들(2114, 2124, 2134, 2144)을 포함할 수 있다.
제1 구동부(2114)는 제1 문턱 전압(VTHp1)을 가지는 제1 및 제2 PMOS 트랜지스터들(MP61, MP62)을 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(MP61, MP62)은 도 10의 제1 및 제2 PMOS 트랜지스터들(MP21, MP22)과 유사하며, 다만 제2 PMOS 트랜지스터(MP62)에 인가되는 바디 바이어스 전압(VBp)의 전압 레벨은 고정될 수 있다.
이와 유사하게, 제2 구동부(2124)는 제2 문턱 전압(VTHp2)을 가지는 제3 및 제4 PMOS 트랜지스터들(MP63, MP64)을 포함하고, 제3 구동부(2134)는 제3 문턱 전압(VTHp3)을 가지는 제5 및 제6 PMOS 트랜지스터들(MP65, MP66)을 포함하며, 제4 구동부(2144)는 제4 문턱 전압(VTHp4)을 가지는 제7 및 제8 PMOS 트랜지스터들(MP67, MP68)을 포함할 수 있다.
일 실시예에서, 제1 구동부(2114)에서 생성되는 제1 전압 신호(VOp1)는 제1 문턱 전압(VTHp1)에 대응하는 전압 레벨(VTHp1)을 가질 수 있다. 이와 유사하게, 제2 구동부(2124)에서 생성되는 제2 전압 신호(VOp2)는 전압 레벨(VTHp2)을 가지고, 제3 구동부(2134)에서 생성되는 제3 전압 신호(VOp3)는 전압 레벨(VTHp3)을 가지며, 제4 구동부(2144)에서 생성되는 제4 전압 신호(VOp4)는 전압 레벨(VTHp4)을 가질 수 있다.
일 실시예에서, 제1 문턱 전압(VTHp1)이 가장 작고, 제2 문턱 전압(VTHp2)은 제1 문턱 전압(VTHp1)보다 크고, 제3 문턱 전압(VTHp3)은 제2 문턱 전압(VTHp2)보다 크며, 제4 문턱 전압(VTHp4)이 가장 클 수 있다.
출력 선택 회로(2204)는 전송 게이트들(TG61, TG62, TG63, TG64, TG65, TG66, TG67, TG68)을 포함할 수 있다. 전송 게이트들(TG61~TG68)은 도 22에 도시된 것처럼 입력 데이터(DAT)의 제1 및 제2 비트들(D1, D0)에 기초하여 제1, 제2, 제3 및 제4 전압 신호들(VOp1, VOp2, VOp3, VOp4) 중 하나를 출력 데이터 신호(DS)로서 출력할 수 있다.
도 21 및 22의 실시예에서, 출력 데이터 신호(DS)의 전압 레벨들(VTHp1, VTHp2, VTHp3 및 VTHp4)은 각각 도 6의 전압 레벨들(VL1, VL2, VL3, VL4)에 대응하고, 모두 접지 전압(VSS)과 전원 전압(VCCQ) 사이의 레벨을 가지며, 특히 가장 낮은 전압 레벨(VTHp1)은 접지 전압(VSS)보다 높고 가장 높은 전압 레벨(VTHp4)은 전원 전압(VCCQ)보다 낮을 수 있다.
도 23은 도 17의 송신기의 다른 예를 나타내는 블록도이다. 도 24는 도 23의 송신기의 동작을 설명하기 위한 도면이다.
도 23 및 24를 참조하면, 송신기(2000b)는 구동 회로(2100b), 출력 선택 회로(2200b) 및 출력 패드(2300)를 포함한다.
구동 회로(2100b)는 제1 및 제2 NMOS 트랜지스터들(MN71, MN72) 및 제1 및 제2 PMOS 트랜지스터들(MP71, MP72)을 포함할 수 있다.
제1 NMOS 트랜지스터(MN71)는 전원 전압(VCCQ)과 출력 패드(2300) 사이에 연결되고, 제1 바디 바이어스 전압(VBn)을 수신할 수 있다. 제2 NMOS 트랜지스터(MN72)는 출력 패드(2300)와 접지 전압(VSS) 사이에 연결되고, 바디에 접지 전압(VSS)이 연결될 수 있다. 제1 PMOS 트랜지스터(MP71)는 전원 전압(VCCQ)과 출력 패드(2300) 사이에 연결되고, 바디에 전원 전압(VCCQ)이 연결될 수 있다. 제2 PMOS 트랜지스터(MP72)는 출력 패드(2300)와 접지 전압(VSS) 사이에 연결되고, 제2 바디 바이어스 전압(VBp)을 수신할 수 있다.
출력 선택 회로(2200b)는 NAND 게이트들(2210, 2240, 2250), 인버터(2220) 및 NOR 게이트(2230)를 포함할 수 있다.
NAND 게이트(2210)는 제1 비트(D1) 및 제2 반전 비트(/D0)에 대한 NAND 연산을 수행할 수 있다. 인버터(2220)는 NAND 게이트(2210)의 출력을 반전하여 제1 NMOS 트랜지스터(MN71)의 게이트 전극에 제공할 수 있다. NOR 게이트(2230)는 제1 비트(D1) 및 제2 비트(D0)에 대한 NOR 연산을 수행하여 그 결과를 제2 NMOS 트랜지스터(MN72)의 게이트 전극에 제공할 수 있다. NAND 게이트(2240)는 제1 비트(D1) 및 제2 반전 비트(/D0)에 대한 NAND 연산을 수행하여 그 결과를 제1 PMOS 트랜지스터(MP71)의 게이트 전극에 제공할 수 있다. NAND 게이트(2250)는 제1 반전 비트(/D1) 및 제2 비트(D0)에 대한 NAND 연산을 수행하여 그 결과를 제2 PMOS 트랜지스터(MP72)의 게이트 전극에 제공할 수 있다.
일 실시예에서, 도 24에 도시된 것처럼, 제1 및 제2 비트들(D1, D0)이 모두 제1 값(즉, "0")을 가지는 경우에, NOR 게이트(2230)는 제2 NMOS 트랜지스터(MN72)를 턴온시켜 접지 전압(VSS)의 전압 레벨을 가지는 출력 데이터 신호(DS)를 생성할 수 있다. 제1 비트(D1)가 상기 제1 값을 가지고 제2 비트(D0)가 제2 값(즉, "1")을 가지는 경우에, NAND 게이트(2250)는 제2 PMOS 트랜지스터(MP72)를 턴온시켜 제2 PMOS 트랜지스터(MP72)의 문턱 전압(VTHp)에 대응하는 전압 레벨을 가지는 출력 데이터 신호(DS)를 생성할 수 있다. 제1 비트(D1)가 상기 제2 값을 가지고 제2 비트(D0)가 상기 제1 값을 가지는 경우에, NAND 게이트(2210) 및 인버터(2220)는 제1 NMOS 트랜지스터(MN71)를 턴온시켜 전원 전압(VCCQ)에서 제1 NMOS 트랜지스터(MN71)의 문턱 전압(VTHn)을 뺀 차전압에 대응하는 전압 레벨(VCCQ- VTHn)을 가지는 출력 데이터 신호(DS)를 생성할 수 있다. 제1 및 제2 비트들(D1, D0)이 모두 상기 제2 값을 가지는 경우에, NAND 게이트(2240)는 제1 PMOS 트랜지스터(MP71)를 턴온시켜 전원 전압(VCCQ)의 전압 레벨을 가지는 출력 데이터 신호(DS)를 생성할 수 있다. NOR 게이트(2230)는 제1 출력 선택 회로를 형성하고, NAND 게이트(2250)는 제2 출력 선택 회로를 형성하고, NAND 게이트(2210) 및 인버터(2220)는 제3 출력 선택 회로를 형성하며, NAND 게이트(2240)는 제4 출력 선택 회로를 형성할 수 있다.
도 23 및 24의 실시예에서, 출력 데이터 신호(DS)의 전압 레벨들(VSS, VTHp, VCCQ-VTHn 및 VCCQ)은 각각 도 6의 전압 레벨들(VL1, VL2, VL3, VL4)에 대응하며, 가장 낮은 전압 레벨(VSS)은 접지 전압(VSS)의 전압 레벨이고 가장 높은 전압 레벨(VCCQ)은 전원 전압(VCCQ)의 전압 레벨일 수 있다.
도 25는 도 17의 송신기의 또 다른 예를 나타내는 블록도이다. 이하 도 23과 중복되는 설명은 생략한다.
도 25를 참조하면, 송신기(2000c)는 구동 회로(2100b), 출력 선택 회로(2200b) 및 출력 패드(2300)를 포함하며, 바디 바이어스 제어부(2400)를 더 포함할 수 있다.
바디 바이어스 제어부(2400)를 더 포함하는 것을 제외하면, 송신기(2000c)는 도 23의 송신기(2000b)와 실질적으로 동일할 수 있다.
바디 바이어스 제어부(2400)는 제1 및 제2 바디 바이어스 전압들(VBn, VBp)의 전압 레벨을 조절할 수 있다. 제1 및 제2 바디 바이어스 전압들(VBn, VBp)의 전압 레벨이 조절됨에 따라, 출력 데이터 신호(DS)의 전압 레벨들(특히 도 24의 VTHp 및 VCCQ-VTHn)이 조절될 수 있다.
도 26은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4010), 시스템 컨트롤러(4020) 및 메모리 시스템(4030)을 포함한다. 컴퓨팅 시스템(4000)은 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)를 더 포함할 수 있다.
메모리 시스템(4030)은 복수의 메모리 장치들(4034) 및 메모리 장치들(4034)을 제어하기 위한 메모리 컨트롤러(4032)를 포함한다. 메모리 컨트롤러(4032)는 시스템 컨트롤러(4020)에 포함될 수 있다. 메모리 시스템(4030)은 본 발명의 실시예들에 따른 메모리 시스템이며, 본 발명의 실시예들에 따른 송신기를 포함할 수 있다.
프로세서(4010)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(4010)는 프로세서 버스를 통하여 시스템 컨트롤러(4020)에 연결될 수 있다. 시스템 컨트롤러(4020)는 확장 버스를 통하여 입력 장치(4050), 출력 장치(4060) 및 저장 장치(4070)에 연결될 수 있다. 이에 따라, 프로세서(4010)는 시스템 컨트롤러(4020)를 통하여 입력 장치(4050), 출력 장치(4060), 또는 저장 장치(4070)를 제어할 수 있다.
도 27은 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 27을 참조하면, 통신 시스템(5000)은 제1 통신 장치(5100), 제2 통신 장치(5200) 및 채널(5300)을 포함한다.
제1 통신 장치(5100)는 제1 송신기(5110) 및 제1 수신기(5120)를 포함한다. 제2 통신 장치(5200)는 제2 송신기(5210) 및 제2 수신기(5220)를 포함한다. 제1 송신기(5110) 및 제1 수신기(5120)와 제2 송신기(5210) 및 제2 수신기(5220)는 채널(5300)을 통해 연결된다. 송신기들(5110, 5210)은 본 발명의 실시예들에 따른 송신기일 수 있다. 실시예에 따라서, 제1 및 제2 통신 장치들(5100, 5200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기로서,
    2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 서로 다른 전압 레벨을 가지는 복수의 구동 전압들 중 하나를 선택하는 전압 선택 회로;
    상기 전압 선택 회로로부터 출력되는 상기 선택된 구동 전압에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호를 생성하는 구동 회로; 및
    상기 구동 회로와 연결되어 상기 출력 데이터 신호를 출력하는 출력 패드를 포함하고,
    상기 복수의 구동 전압들 각각은 상기 구동 회로에 포함되는 트랜지스터에 인가되는 바디 바이어스(body bias) 전압 또는 전원 전압인 송신기.
  2. 제 1 항에 있어서,
    상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨은 접지 전압의 전압 레벨보다 높은 것을 특징으로 하는 송신기.
  3. 제 1 항에 있어서, 상기 구동 회로는,
    상기 전원 전압과 상기 출력 패드 사이에 연결되고, 상기 전원 전압이 인가되는 게이트 전극을 가지며, 상기 선택된 구동 전압을 상기 바디 바이어스 전압으로 수신하는 제1 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터; 및
    상기 출력 패드와 접지 전압 사이에 연결되고, 상기 접지 전압이 인가되는 게이트 전극을 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 송신기.
  4. 제 3 항에 있어서,
    상기 구동 회로는 상기 전원 전압에서 상기 제1 NMOS 트랜지스터의 문턱 전압을 뺀 차전압에 대응하는 전압 레벨을 가지는 상기 출력 데이터 신호를 생성하고,
    상기 선택된 구동 전압의 전압 레벨이 증가할수록 상기 제1 NMOS 트랜지스터의 문턱 전압은 증가하며 상기 출력 데이터 신호의 전압 레벨은 감소하는 것을 특징으로 하는 송신기.
  5. 제 1 항에 있어서, 상기 구동 회로는,
    상기 전원 전압과 상기 출력 패드 사이에 연결되고, 상기 전원 전압이 인가되는 게이트 전극을 가지는 제1 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터; 및
    상기 출력 패드와 접지 전압 사이에 연결되고, 상기 접지 전압이 인가되는 게이트 전극을 가지며, 상기 선택된 구동 전압을 상기 바디 바이어스 전압으로 수신하는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 송신기.
  6. 제 5 항에 있어서,
    상기 구동 회로는 상기 제2 PMOS 트랜지스터의 문턱 전압에 대응하는 전압 레벨을 가지는 상기 출력 데이터 신호를 생성하고,
    상기 선택된 구동 전압의 전압 레벨이 증가할수록 상기 제2 PMOS 트랜지스터의 문턱 전압은 감소하며 상기 출력 데이터 신호의 전압 레벨은 감소하는 것을 특징으로 하는 송신기.
  7. 제 1 항에 있어서, 상기 구동 회로는,
    상기 전원 전압과 상기 출력 패드 사이에 연결되고, 상기 선택된 구동 전압을 상기 바디 바이어스 전압으로 수신하는 제1 NMOS 트랜지스터;
    상기 출력 패드와 접지 전압 사이에 연결되고, 상기 접지 전압이 인가되는 게이트 전극을 가지는 제2 NMOS 트랜지스터;
    상기 전원 전압과 상기 출력 패드 사이에 연결되고, 상기 전원 전압이 인가되는 게이트 전극을 가지는 제1 PMOS 트랜지스터;
    상기 출력 패드와 상기 접지 전압 사이에 연결되고, 상기 선택된 구동 전압을 상기 바디 바이어스 전압으로 수신하는 제2 PMOS 트랜지스터; 및
    인에이블 신호 및 설정 신호에 기초하여 상기 제1 및 제2 NMOS 트랜지스터들을 선택하여 구동하거나 상기 제1 및 제2 PMOS 트랜지스터들을 선택하여 구동하는 선택부를 포함하는 것을 특징으로 하는 송신기.
  8. 제 1 항에 있어서, 상기 구동 회로는,
    상기 선택된 구동 전압으로 수신되는 상기 전원 전압과 상기 출력 패드 사이에 연결되고, 상기 전원 전압이 인가되는 게이트 전극을 가지며, 고정된 바디 바이어스 전압을 수신하는 제1 NMOS 트랜지스터; 및
    상기 출력 패드와 접지 전압 사이에 연결되고, 상기 접지 전압이 인가되는 게이트 전극을 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 송신기.
  9. 제 8 항에 있어서,
    상기 구동 회로는 상기 전원 전압에서 상기 제1 NMOS 트랜지스터의 문턱 전압을 뺀 차전압에 대응하는 전압 레벨을 가지는 상기 출력 데이터 신호를 생성하고,
    상기 선택된 구동 전압의 전압 레벨이 증가할수록 상기 출력 데이터 신호의 전압 레벨은 증가하는 것을 특징으로 하는 송신기.
  10. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기로서,
    전원 전압, 접지 전압 및 적어도 하나의 바디 바이어스(body bias) 전압에 기초하여 상기 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들을 생성하는 구동 회로;
    2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 상기 복수의 전압 신호들 중 하나를 선택하여 상기 멀티 레벨 신호인 출력 데이터 신호로서 출력하는 출력 선택 회로; 및
    상기 구동 회로와 연결되어 상기 출력 데이터 신호를 출력하는 출력 패드를 포함하고,
    상기 구동 회로는,
    상기 전원 전압과 상기 접지 전압 사이에 각각 연결되고, 서로 다른 문턱 전압을 가지는 서로 다른 종류의 트랜지스터들을 포함하는 복수의 구동부들을 포함하는 송신기.
  11. 제 10 항에 있어서,
    상기 3개 이상의 전압 레벨들 중 가장 낮은 전압 레벨은 접지 전압의 전압 레벨보다 높은 것을 특징으로 하는 송신기.
  12. 제 10 항에 있어서, 상기 복수의 구동부들 중 제1 구동부는,
    상기 전원 전압과 제1 출력 노드 사이에 연결되고, 상기 전원 전압이 인가되는 게이트 전극을 가지는 제1 트랜지스터; 및
    상기 제1 출력 노드와 상기 접지 전압 사이에 연결되고, 상기 접지 전압이 인가되는 게이트 전극을 가지는 제2 트랜지스터를 포함하는 것을 특징으로 하는 송신기.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 트랜지스터들 각각은 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터이고,
    상기 바디 바이어스 전압은 상기 제1 트랜지스터에 인가되는 것을 특징으로 하는 송신기.
  14. 제 13 항에 있어서,
    상기 제1 구동부는 상기 복수의 전압 신호들 중 제1 전압 신호를 생성하고,
    상기 제1 전압 신호는 상기 전원 전압에서 상기 제1 트랜지스터의 문턱 전압을 뺀 차전압에 대응하는 전압 레벨을 가지는 것을 특징으로 하는 송신기.
  15. 제 12 항에 있어서,
    상기 제1 및 제2 트랜지스터들 각각은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터이고,
    상기 바디 바이어스 전압은 상기 제2 트랜지스터에 인가되는 것을 특징으로 하는 송신기.
  16. 제 15 항에 있어서,
    상기 제1 구동부는 상기 복수의 전압 신호들 중 제1 전압 신호를 생성하고,
    상기 제1 전압 신호는 상기 제2 트랜지스터의 문턱 전압에 대응하는 전압 레벨을 가지는 것을 특징으로 하는 송신기.
  17. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 생성하는 송신기로서,
    전원 전압, 접지 전압 및 적어도 하나의 바디 바이어스(body bias) 전압에 기초하여 상기 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들을 생성하는 구동 회로;
    2개 이상의 비트들을 포함하는 입력 데이터에 기초하여 상기 복수의 전압 신호들 중 하나를 선택하여 상기 멀티 레벨 신호인 출력 데이터 신호로서 출력하는 출력 선택 회로; 및
    상기 구동 회로와 연결되어 상기 출력 데이터 신호를 출력하는 출력 패드를 포함하고,
    상기 구동 회로는,
    상기 전원 전압과 상기 출력 패드 사이에 연결되고, 제1 바디 바이어스 전압을 수신하는 제1 NMOS 트랜지스터;
    상기 출력 패드와 상기 접지 전압 사이에 연결되는 제2 NMOS 트랜지스터;
    상기 전원 전압과 상기 출력 패드 사이에 연결되는 제1 PMOS 트랜지스터; 및
    상기 출력 패드와 상기 접지 전압 사이에 연결되고, 상기 제1 바디 바이어스 전압과 다른 제2 바디 바이어스 전압을 수신하는 제2 PMOS 트랜지스터를 포함하는 송신기.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 바디 바이어스 전압들의 전압 레벨을 조절하는 바디 바이어스 제어부를 더 포함하고,
    상기 제1 및 제2 바디 바이어스 전압들의 전압 레벨을 조절하여 상기 3개 이상의 전압 레벨들 중 적어도 하나가 조절되는 것을 특징으로 하는 송신기.
  19. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템으로서,
    제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기, 및 제1 수신기를 포함하는 메모리 컨트롤러;
    제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기, 및 제2 수신기를 포함하는 메모리 장치; 및
    상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결하는 제1 채널을 포함하고,
    상기 제1 수신기는 상기 제2 출력 데이터 신호를 수신하고, 상기 제2 수신기는 상기 제1 출력 데이터 신호를 수신하며,
    상기 제1 송신기는,
    2개 이상의 비트들을 포함하는 상기 제1 입력 데이터에 기초하여 서로 다른 전압 레벨을 가지는 복수의 구동 전압들 중 하나를 선택하는 전압 선택 회로;
    상기 전압 선택 회로로부터 출력되는 상기 선택된 구동 전압에 기초하여 상기 제1 출력 데이터 신호를 생성하는 구동 회로; 및
    상기 구동 회로와 연결되어 상기 제1 출력 데이터 신호를 출력하는 출력 패드를 포함하고,
    상기 복수의 구동 전압들 각각은 상기 구동 회로에 포함되는 트랜지스터에 인가되는 바디 바이어스(body bias) 전압 또는 전원 전압인 메모리 시스템.
  20. 서로 다른 3개 이상의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템으로서,
    제1 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제1 출력 데이터 신호를 생성하는 제1 송신기, 및 제1 수신기를 포함하는 메모리 컨트롤러;
    제2 입력 데이터에 기초하여 상기 멀티 레벨 신호인 제2 출력 데이터 신호를 생성하는 제2 송신기, 및 제2 수신기를 포함하는 메모리 장치; 및
    상기 제1 및 제2 출력 데이터 신호들을 전송하도록 상기 제1 및 제2 송신기들과 상기 제1 및 제2 수신기들을 연결하는 제1 채널을 포함하고,
    상기 제1 수신기는 상기 제2 출력 데이터 신호를 수신하고, 상기 제2 수신기는 상기 제1 출력 데이터 신호를 수신하며,
    상기 제1 송신기는,
    전원 전압, 접지 전압 및 적어도 하나의 바디 바이어스(body bias) 전압에 기초하여 상기 3개 이상의 전압 레벨들을 가지는 복수의 전압 신호들을 생성하는 구동 회로;
    2개 이상의 비트들을 포함하는 상기 제1 입력 데이터에 기초하여 상기 복수의 전압 신호들 중 하나를 선택하여 상기 제1 출력 데이터 신호로서 출력하는 출력 선택 회로; 및
    상기 구동 회로와 연결되어 상기 제1 출력 데이터 신호를 출력하는 출력 패드를 포함하고,
    상기 구동 회로는,
    상기 전원 전압과 상기 접지 전압 사이에 각각 연결되고, 서로 다른 문턱 전압을 가지는 서로 다른 종류의 트랜지스터들을 포함하는 복수의 구동부들을 포함하는 메모리 시스템.
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