KR102364761B1 - 멀티-레벨 통신 아키텍처를 위한 신호 라인의 인코딩 및 디코딩 장치 및 방법 - Google Patents

멀티-레벨 통신 아키텍처를 위한 신호 라인의 인코딩 및 디코딩 장치 및 방법 Download PDF

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Abstract

멀티-레벨 통신 아키텍처를 위한 장치 및 방법이 여기에 개시된다. 예시적인 장치는 복수의 비트 스트림들을 복수의 멀티-레벨 신호들로 변환하도록 구성된 드라이버 회로를 포함할 수 있다. 복수의 비트 스트림의 카운트는 복수의 멀티-레벨 신호의 카운트보다 크다. 상기 드라이버 회로는 개별 드라이버를 이용하여 상기 복수의 멀티-레벨 신호를 복수의 신호 라인으로 구동하도록 더 구성된다. 개별 드라이버의 드라이버는 2개보다 많은 전압을 구동하도록 구성된다.

Description

멀티-레벨 통신 아키텍처를 위한 신호 라인의 인코딩 및 디코딩 장치 및 방법{APPARATUSES AND METHODS FOR ENCODING AND DECODING OF SIGNAL LINES FOR MULTI-LEVEL COMMUNICATION ARCHITECTURES}
컴퓨팅 시스템을 더욱 강력하고 보다 전력 효율적으로 만들려는 노력은 인터페이스 통신을 발전시켜, 에너지 소비를 증가시키지 않으면서, 이상적인 경우 감소시키면서, 처리량을 향상시킨다. 흔히 클럭 속도가 증가함에 따라 인터페이스 버스에서 데이터 전송 시간을 늘려 보다 빠른 클럭 속도를 맞추려는 욕구가 있다. 미래의 DDR(Double Data Rate) 동적 랜덤 액세스 메모리(DRAM) 성능 목표는 곧 DRAM 트랜지스터 스위칭 기능을 능가하게 될 것이다. 일부 시스템은 인터페이스 버스를 통한 처리량을 증가시키기 위해 데이터 인코딩 및 특수 목적, 멀티-레벨(예를 들어, 2개보다 많은 레벨) 버스 아키텍처를 구현하고 있다. 그러나 이러한 특수 용도의 아키텍처는 비용과 복잡성을 증가시키며 추가 입출력(I/O) 핀을 필요로한다.
멀티-레벨 통신 아키텍처를 위한 장치 및 방법, 예를 들어, 멀티-레벨 통신 아키텍처를 위한 신호 라인을 인코딩 및 디코딩하는 장치 및 방법이 개시된다. 일 양태에서, 장치는 복수의 비트 스트림을 복수의 멀티-레벨 신호로 변환하도록 구성된 드라이버 회로를 포함할 수 있다. 복수의 비트 스트림의 카운트는 복수의 멀티-레벨 신호의 카운트보다 크다. 상기 드라이버 회로는 개별 드라이버를 이용하여 상기 복수의 멀티-레벨 신호를 복수의 신호 라인으로 구동하도록 더 구성된다. 개별 드라이버들의 일 드라이버가 2개보다 많은 전압을 구동하도록 구성된다.
다른 양태에서, 장치는 복수의 멀티-레벨 신호를 수신하여 복수의 비트 스트림을 복구하기 위해 상기 복수의 멀티-레벨 신호를 디코딩하도록 구성된 수신기 및 디코더 회로를 포함할 수 있으며, 상기 복수의 비트 스트림들의 카운트는 복수의 멀티-레벨 신호의 카운트보다 크다. 상기 수신기 및 디코더 회로는 기준 전압을 이용하여 상기 복수의 멀티-레벨 신호들 각각의 신호 레벨들을 결정하고 상기 결정된 멀티-레벨 신호 레벨들에 기초하여 상기 복수의 멀티-레벨 신호들을 디코딩하도록 구성된다.
다른 양태에서, 방법은 제 1 디바이스에서 복수의 비트 스트림을 복수의 멀티-레벨 신호로 변환하는 단계를 포함할 수 있으며, 상기 복수의 비트 스트림의 카운트는 상기 멀티-레벨 신호의 카운트보다 크고, 상기 방법은 개별 드라이버를 통해 제 2 디바이스까지 I/O 버스의 각각의 신호 라인 상에 복수의 멀티-레벨 신호를 구동하는 단계를 더 포함하며, 상기 복수의 멀티-레벨 신호는 2개보다 많은 신호 레벨을 갖는다.
다른 양태에서, 방법은 메모리로부터 수신된 복수의 멀티-레벨 신호 각각의 전압 레벨을 호스트에서 결정하는 단계를 포함할 수 있고, 또한 복수의 비트 스트림을 복구하기 위해 결정된 전압 레벨에 기초하여 복수의 멀티-레벨 신호를 디코딩하는 단계를 더 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 한 쌍의 신호 라인을 포함하는 멀티-레벨 통신 아키텍처를 위한 장치의 블록도이다.
도 3a-3d는 본 발명의 일 실시예에 따른 멀티-레벨 신호를 디코딩하기 위한 로직 회로의 개략도이다.
도 4a-4c는 본 발명의 일 실시예에 따라 멀티-레벨 신호를 디코딩하기 위한 로직 회로의 개략도이다.
도 5는 본 개시의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 이용하여 구동되도록 구성된 2 개의 신호 라인 상의 3 개의 비트 스트림을 인코딩하기 위한 인코딩 맵이다.
도 6은 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 드라이버의 개략도이다.
도 7a-7c는 본 발명의 일 실시예에 따른 드라이버 회로의 예시적인 출력의 개략도이다.
도 8은 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 7 레그 드라이버 회로의 개략도이다.
도 9는 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 장치의 블록도이다.
도 10은 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 장치의 블록도이다.
도 11은 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 7 레그 드라이버 회로의 개략도이다.
도 12는 본 발명의 일 실시예에 따른 데이터 버스 인버전 시스템을 갖는 멀티-레벨 통신 아키텍처의 블록도이다.
도 13a및 13b는 본 발명의 일 실시예에 따른 펄스 진폭 변조를 구현하는 멀티-레벨 통신 신호 아키텍처를 위한 7 레그 드라이버 회로의 인코딩 맵 및 개략도이다.
도 14a-14d는 본 발명의 일 실시예에 따른 도 13b의 7 레그 드라이버 회로의 예시적인 출력의 개략도이다.
도 15는 본 발명의 일 실시예에 따른 메모리의 일부의 블록도이다.
하기 상세한 설명은 본 발명의 실시예에 대한 충분한 이해를 제공하기 위해 이하에 설명된다. 그러나, 본 발명의 실시예가 이러한 특정 세부 사항 없이도 실시될 수 있다는 것은 당업자에게는 명백할 것이다. 또한, 본 명세서에 기술된 본 개시의 특정 실시예는 예로서 제공되며, 개시의 범위를 이들 특정 실시예로 제한하기 위해 사용되어서는 안된다.
도 1은 본 발명의 일 실시예에 따른 장치(100)의 블록도이다. 장치(100)는 입/출력(I/O) 버스를 통해 제 2 디바이스(120)와 통신하는 제 1 디바이스(110)를 포함할 수 있다. 제 1 디바이스(110)는 드라이버 회로(114) 및 I/O 버스를 통한 통신을 위한 수신기 및 디코더 회로(116)를 포함하는 I/O 인터페이스 회로(112)를 포함할 수 있다. 제 2 디바이스(120)는 드라이버 회로(124) 및 I/O 버스를 통한 통신을 위한 수신기 및 디코더 회로(126)를 포함하는 I/O 인터페이스 회로(122)를 포함할 수 있다. I/O 버스는 복수의 채널을 포함하는 멀티-레벨 통신 아키텍처를 지원할 수 있다. 일부 실시예들에서, 각 채널은 단일 종단 형일 수 있고 단일 신호 라인을 포함할 수 있다. 다른 실시예에서, 각 채널은 하나보다 많은 신호 라인을 포함할 수 있다. 일 실시예에서, 제 1 디바이스(110), 제 2 디바이스(120) 및 I/O 버스는 M개의 비트 스트림을 N개의 멀티-레벨 신호로 변환을 포함하는 채널을 지원할 수 있으며, M은 N보다 크다. 비트 스트림은 직렬로 제공되는 복수의 비트를 포함하며, 상기 비트 스트림의 각 비트는 일정 기간에 걸쳐 제공된다. 예를 들어, 제 1 비트는 제 1 기간에 제공되고, 제 2 비트는 제 1 기간에 후속하는 제 2 기간에 제공되고, 제 3 비트는 제 2 기간에 후속하는 제 3 기간에 제공된다. 이 직렬 방식으로 제공된 연속적인 비트는 비트 스트림을 나타낸다. N 개의 멀티-레벨 신호가 I/O 버스를 통해 전송될 수 있다. 일 예에서, 3 비트 스트림은 2 개의 3 레벨 신호로 변환될 수 있다. 다른 예에서, 펄스-진폭 변조(PAM)는 2, 3 또는 4개의 비트 스트림을 (예를 들어, 4, 8, 16 등의 레벨을 갖는) 단일 멀티-레벨 신호로 변환하는데 사용될 수 있다. 일부 예에서, 제 1 디바이스(110)는 메모리 제어기 또는 처리 시스템을 포함할 수 있고 및/또는 제 2 디바이스(120)는 휘발성 메모리 및/또는 비 휘발성 메모리를 포함하는 메모리를 포함할 수 있다. 일부 예에서, 제 2 디바이스(120)는 DDR(double-data-rate) DRAM 또는 저전력 DDR DRAM과 같은 동적 랜덤 액세스 메모리(DRAM)를 포함할 수 있다. 그러나, 메모리는 본 개시의 필수적인 구성 요소는 아니라는 점에 유의해야 한다. 오히려, 본 개시는 멀티-레벨 시그널링을 사용하여 서로 통신하는, 온-칩 또는 오프-칩 상태의, 임의의 둘 이상의 장치에 적용될 수 있다.
드라이버 회로(114)는 비트 스트림 변환을 한 세트 M개의 비트 스트림에 적용하여 N 개의 멀티-레벨 신호를 생성하고 N 개의 멀티-레벨 신호를 I/O 버스상의 채널로서 구동하는 회로를 포함할 수 있다. 유사하게, 드라이버 회로(124)는 비트 스트림 변환을 한 세트 M 개의 비트 스트림에 적용하여 N 개의 멀티-레벨 신호를 생성하고 N 개의 멀티-레벨 신호를 I/O 버스상의 채널로서 구동하는 회로를 포함할 수 있다. 몇몇 예에서, 드라이버 회로(114)는 I/O 버스의 채널 상으로 멀티-레벨 신호를 구동하기 위해 기존의 DDR 드라이버에 대한 변경을 포함할 수 있다.
각 채널에 대해, 수신기 및 디코더 회로(116)는 드라이버 회로(124)에 의해 제공되는 I/O 버스의 채널을 통해 수신된 N 개의 멀티-레벨 신호를 디코딩함으로써 한 세트 M개의 비트 스트림을 복구하도록 구성된 디코더를 포함할 수 있다. 더욱이, 수신기 및 디코더 회로(126)는 드라이버 회로(114)에 의해 제공되는 I/O 버스의 채널을 통해 수신된 N 개의 멀티-레벨 신호를 디코딩함으로써 한 세트 M개의 비트 스트림을 복구하도록 구성된 디코더를 포함할 수 있다. 일부 실시예에서, 수신기 및 디코더 회로(116) 및 수신기 및 디코더 회로(126)는 M 개의 비트 스트림들의 세트를 복구하기 위해 비교기 및 디코딩 로직을 포함할 수 있다.
동작 중에, 제 1 디바이스(110) 및 제 2 디바이스(120)는 데이터, 주소, 명령, 등과 같은 정보를 전송하기 위해 I/O 버스를 통해 통신할 수 있다. I/O 버스는 양방향으로 도시되어 있지만, I/O 버스가 단방향 버스 일 수도 있다. I/O 인터페이스 회로(112) 및 I/O 인터페이스 회로(122)는 멀티-레벨 통신 아키텍처를 구현할 수 있다. 멀티-레벨 통신 아키텍처에서, 심볼은 심볼 기간 동안 채널을 통해 전송된다. 심볼은 채널의 신호 라인 상의 단일 값일 수도 있고, 또는 채널의 복수의 신호 라인 상에 제공된 값들의 조합일 수도 있다. 심볼은 채널 상태를 나타낼 수 있다. 수신기는 채널의 신호 라인(들)상에서 전송된 값에 기초하여 출력 신호 값을 결정할 수 있다. 단일 종단 구조에서, 신호 라인 값은 하나 이상의 기준값과 비교되어 출력 신호 값을 결정할 수 있다. 수신기는 출력 신호가 현재 값으로 변하는 시간으로부터 출력 신호가 다음 값으로 변하는 시간까지의 출력 신호 값을 결정하고 래치하는 시간주기를 갖는다. 이러한 전이 시간은 클럭 신호에 기초하여 결정될 수 있고, 설정 및 홀드 시간은 하나의 값에서 다른 값으로의 전이에 기초하여 결정될 수 있다. 고정된 슬루율 또는 고정된 상승/하강 시간을 갖는 멀티-레벨 통신 아키텍처에서, 고유한 지터는 상이한 크기 이동(예: VH로부터 VL 대 VMID로부터 VH 또는 VL)으로 인해 발생할 수 있다. 지터의 양은 슬루율, 상승/하강 시간, 멀티-레벨 크기 값 또는 이들의 조합에 기초하여 변화될 수 있다. 일부 예에서, 전이 시간은 또한 프로세스, 전압 및 온도 변화에 의해 영향을 받을 수 있다.
일 예에서, 드라이버 회로(114)는 M 개의 비트 스트림 각각으로부터의 비트를 N 개의 멀티-레벨 신호로 변환함으로써 채널에 대한 심볼을 생성할 수 있다. 심볼은 I/O 버스의 N 개의 신호 라인을 통해 수신기 및 디코더 회로(126)로 전송될 수 있다. 수신기 및 디코더 회로(126)는 N 개의 신호 라인들 상의 레벨들을 검출하고 레벨들을 디코딩하여 각각의 M 개의 스트림들로부터 비트를 불러들일 수 있다. 멀티-레벨 신호 라인을 사용함으로써, 이진 신호 라인 레벨을 사용하는 것에 비해 심볼 기간 동안 더 많은 데이터가 전송될 수 있다. 예를 들어, M은 3이고 N은 2이며, I/O 버스의 신호 라인은 3 개의 독립적인 레벨로 구동될 수 있다. 다른 예에서, M은 2이고 N은 1이며, I/O 버스의 신호 라인은 4 개의 독립적인 레벨(예를 들어, PAM 구현에서)로 구동될 수 있다. 드라이버 회로(124)와 수신기 및 디코더 회로(116) 간의 통신 프로토콜은 인코더 및 드라이버 회로(114) 및 수신기 및 디코더 회로(126) 간의 통신 프로토콜과 유사할 수 있다. 드라이버 회로(114)는 신호 라인에서 여러 전압 레벨(예: 2 개보다 많음)을 구동하도록 분절화된 DRAM 드라이버를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 한 쌍의 신호 라인을 포함하는 멀티-레벨 통신 아키텍처를 위한 장치(200)의 블록도이다. 장치(200)는 I/O 버스를 통해 수신기(226)에 결합된 신호 드라이버(214)를 포함할 수 있다. 신호 드라이버(214)는 도 1의 드라이버 회로(114) 및/또는 드라이버 회로(124)에서 구현될 수 있고, 수신기(226)는 도 1의 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126)에서 구현될 수 있다.
신호 드라이버(214)는 드라이버(240) 및 드라이버(242)에 연결된 인코더(230)를 포함할 수 있다. 인코더(230)는 비트 스트림 ATX, BTX 및 CTX를 수신하도록 구성될 수 있다. 인코더(230)는 X1, X2, Y1 및 Y2 제어 신호를 제공하기 위해 ATX, BTX 및 CTX를 인코딩할 수 있다. 드라이버(240)는 X1 및 X2 제어 신호를 수신할 수 있으며, X1 및 X2 제어 신호에 기초하여 I/O 버스의 X 신호 라인 상의 전압을 구동할 수 있다. 드라이버(242)는 Y1 및 Y2 제어 신호를 수신하고, Y1 및 Y2 제어 신호에 기초하여 I/O 버스의 Y 신호 라인상의 전압을 구동할 수 있다. 따라서, 신호 드라이버(214)는 ATX, BTX 및 CTX 비트 스트림을 I/O 버스를 통해 구동되는 2 개의 멀티-레벨 신호로 변환할 수 있다.
수신기(226)는 디코더(260)에 연결된 비교기들(250, 252, 254 및 256)을 포함할 수 있다. 비교기들(250 및 252)은 I/O 버스의 X 신호 라인으로부터 신호를 수신하도록 구성될 수 있고 비교기들(254 및 256)은 I/O 버스의 Y 신호 라인으로부터 신호를 수신하도록 구성될 수 있다. 비교기(250)는 X 신호 라인의 신호를 높은 기준 신호 HIREF와 비교하여 Z1 신호를 디코더(260)에 제공할 수 있다. 비교기(252)는 X 신호 라인의 신호를 낮은 기준 신호 LOREF와 비교하여 Z2 신호를 디코더(260)에 제공할 수 있다. 비교기(254)는 Y 신호 라인의 신호를 HIREF 신호와 비교하여 Z3 신호를 디코더(260)에 제공할 수 있다. 비교기(254)는 Y 신호 라인의 신호를 LOREF 신호와 비교하여 Z4 신호를 디코더(260)에 제공한다. 디코더(260)는 각각 비교기들(250, 252, 254 및 256)로부터의 Z1, Z2, Z3 및 Z4 신호들에 기초하여 ARX, BRX 및 CRX 비트 스트림들을 생성하는 로직을 포함할 수 있다. ARX, BRX 및 CRX 신호는 ATX, BTX 및 CTX 신호에 의해 전송된 데이터의 논리적 등가물 일 수 있다.
동작시, ATX, BTX 및 CTX 신호는 I/O 버스를 통해 전송될 3 개의 비트 스트림 일 수 있다. 신호 드라이버(214)는 각 비트 스트림을 별개의 신호 라인 상에 보내지 않고, 멀티-레벨 신호를 사용하여 2 개의 신호 라인을 통해 전송되도록 ATX, BTX 및 CTX 신호를 인코딩할 수 있다. 예를 들어, 인코더(230)는 ATX, BTX 및 CTX 신호를 수신할 수 있고, 각각의 심볼 주기 동안, 각자의 전압으로 I/O 버스의 한 쌍의 신호 라인을 구동하고자 드라이버를 제어하도록 X1, X2, Y1 및 Y2 제어 신호의 형태로 심볼을 인코딩할 수 있다. 도 2에 도시된 실시예가 인코딩을 통해 병합되는 3 개의 비트 스트림 ATX, BTX 및 CTX를 제공하지만, 다른 실시예에서는 하나의 비트 스트림이 제공될 수 있으며 3 개의 순차 비트가 인코딩을 위한 3 비트 데이터로 제공될 수 있다. 예를 들어, 비트 스트림으로부터의 데이터의 모든 제 3 비트는 데이터의 제 1 비트로서 제공될 수 있고, 후속 비트의 데이터의 모든 제 3 비트는 데이터의 제 2 비트로서 제공될 수 있고, 또 다른 후속 비트의 모든 제 3 비트는 하나의 비트 스트림으로부터의 인코딩을 위해 3 비트의 데이터를 제공하기 위해 제 3 비트의 데이터로서 제공될 수 있다.
인코더(230)는 X1, X2, Y1 및 Y2 제어 신호들 각각을 제공하는 제어 로직을 포함할 수 있다. 도 3은 X1, X2, Y1 및 Y2 제어 신호를 제공하기 위해 인코더(230)에서 구현될 수 있는 예시적인 로직(300)을 나타낸다. 예를 들어, 로직(300)은 X1 제어 신호를 제공하기 위해 사용될 수 있는 X1 로직 회로(302)를 포함할 수 있다. X1 로직 회로(302)는 B 및 C 신호를 논리적으로 AND하도록 구성된 AND 게이트(310) 및 A 신호를 AND 게이트(310)의 출력과 논리적으로 OR하여 X1 제어 신호를 제공하도록 구성된 OR 게이트(312)를 포함할 수 있다.
또한, 로직(300)은 X2 제어 신호를 제공하기 위해 사용될 수 있는 X2 로직 회로(304)를 더 포함할 수 있다. X2 로직 회로(304)는 B 신호 및 C 신호를 논리적으로 OR하도록 구성된 OR 게이트(330) 및 A 신호를 OR 게이트(330)의 출력과 논리적으로 NAND 처리하여 X2 제어 신호를 제공하도록 구성된 NAND(332)를 포함할 수 있다.
로직(300)은 Y1 제어 신호를 제공하기 위해 사용될 수 있는 Y1 로직 회로(306)를 포함할 수 있다. Y1 로직 회로(306)는 A 신호 및 (인버터(322)를 통해) 반전된 C 신호를 논리적으로 AND하도록 구성된 AND 게이트(320) 및 B 및 C 신호를 논리적으로 OR하도록 구성된 OR 게이트(324)를 포함할 수 있다. Y1 로직 회로(306)는 Y1 제어 신호를 제공하기 위해 AND 게이트(320)의 출력을 OR 게이트(324)의 (예를 들어, 인버터(326)를 통해) 반전된 출력과 논리적으로 OR하도록 구성된 OR 게이트(328)를 더 포함할 수 있다.
로직(300)은 Y2 제어 신호를 제공하기 위해 사용될 수 있는 Y2 로직 회로(308)를 부가적으로 포함할 수 있다. Y2 로직 회로(308)는 A 신호를 반전된(예를 들어, 인버터(342)를 통해) B 신호와 논리적으로 AND하도록 구성되는 AND 게이트(340)와, Y2 제어 신호를 제공하기 위해 AND 게이트(340)의 출력을 (예를 들어, 인터버(344)를 통해) 반전된 C 신호와 논리적으로 OR하도록 구성된 OR 게이트(346)를 포함할 수 있다.
도 2로 되돌아가서, 드라이버(240)는 X 및 X2 제어 신호에 응답하여 I/O 버스의 X 신호 라인상의 전압을 구동할 수 있다. 드라이버(242)는 Y1 및 Y2 제어 신호에 응답하여 I/O 버스의 Y 신호 라인상의 전압을 구동할 수 있다. 드라이버(240) 및 드라이버(242)에 의해 구동되는 전압은 3 개의 레벨 중 하나 일 수 있다.
비교기들(250 및 252)은 X 신호 라인으로부터 전압을 수신할 수 있고, 비교기들(254 및 256)은 Y 신호 라인으로부터 전압을 수신할 수 있다. 비교기(250)는 X 신호 라인의 전압과 REFHI 전압 간의 비교에 기초하여 Z1 신호를 제공할 수 있다. 비교기(252)는 X 신호 라인의 전압과 REFLO 전압 간의 비교에 기초하여 Z2 신호를 제공할 수 있다. 비교기(254)는 Y 신호 라인의 전압과 REFHI 전압 간의 비교에 기초하여 Z3 신호를 제공할 수 있다. 비교기(256)는 X 신호 라인의 전압과 REFHI 전압 간의 비교에 기초하여 Z4 신호를 제공할 수 있다. 디코더(260)는 Z1, Z2, Z3 및 Z4 신호에 기초하여 ARX, BRX 및 CRX 신호를 생성하는 디코딩 로직을 포함할 수 있다. 도 4는 ARX, BRX 및 CRX 제어 신호를 제공하기 위해 디코더(260)에서 구현될 수 있는 예시적인 로직(400)을 나타낸다. 예를 들어, 로직(400)은 ARX 신호를 제공하도록 구성된 ARX 로직 회로(420)를 포함할 수 있다. ARX 로직 회로(420)는 병렬로 결합된 AND 게이트(426) 및 AND 게이트(428)를 포함할 수 있다. AND 게이트(426)는 Z2 신호, 반전된(인버터(422)를 통해) Z3 신호, 및 반전된(인버터(424)를 통해) Z4 신호를 논리적 AND하도록 구성될 수 있다. AND 게이트(428)는 Z1, Z2 및 Z4 신호를 논리적으로 AND하도록 구성될 수 있다. ARX 로직 회로(420)는 ARX 신호를 제공하기 위해 AND 게이트(428)의 출력과 AND 게이트(426)의 출력을 논리적 OR하도록 구성된 OR 게이트(430)를 더 포함할 수 있다.
로직(400)은 BRX 신호를 제공하도록 구성된 BRX 로직 회로(440)를 더 포함할 수 있다. BRX 로직 회로(440)는 병렬로 결합된 AND 게이트(448), AND 게이트(454) 및 OR 게이트(458)를 포함할 수 있다. AND 게이트(448)는 반전된(인버터(442)를 통해) Z1 신호, 반전된(인버터(444)를 통해) Z2 신호, 반전된(인버터(446)를 통해) Z3 신호, 및 Z4 신호를 논리적으로 AND하도록 구성될 수 있다. AND 게이트(454)는 Z1 신호, Z2 신호, 반전된(인버터(450)를 통해) Z3 신호 및 반전된(인버터(452)를 통해) Z4 신호를 논리적으로 AND하도록 구성될 수 있다. AND 게이트(456)는 Z2, Z3 및 Z4 신호를 논리적으로 AND하도록 구성될 수 있다. BRX 로직 회로(440)는 BRX 신호를 제공하기 위해 AND 게이트(448), AND 게이트(454) 및 AND 게이트(456)의 출력을 논리적으로 OR하도록 구성된 OR 게이트(458)를 더 포함할 수 있다.
로직(400)은 CRX 신호를 제공하도록 구성된 CRX 로직 회로(460)를 더 포함할 수 있다. CRX 로직 회로(460)는 병렬로 결합된 AND 게이트(464) 및 AND 게이트(466)를 포함할 수 있다. AND 게이트(464)는 반전된(인버터(462)를 통해) Z1 신호, Z3 신호 및 Z4 신호를 논리적 AND 결합하도록 구성될 수 있다. AND 게이트(466)는 Z1, Z2 및 Z4 신호를 논리적으로 AND하도록 구성될 수 있다. CRX 로직 회로(460)는 AND 게이트(464)의 출력을 AND 게이트(466)의 출력과 논리적 OR하여 CRX 신호를 제공하도록 구성된 OR 게이트(468)를 더 포함할 수 있다.
도 2로 돌아가서, ARX, BRX 및 CRX 신호는 메모리에 저장될 데이터로 또는 메모리로부터 불러들인 데이터로, 또는 디코딩되어 메모리 액세스 작동에 사용될 명령어 또는 어드레스로 처리되는 것과 같은, 처리를 위해 다운스트림 회로에 제공될 수 있다. 도 2가 I/O 버스의 2 개의 멀티-레벨 신호 라인을 통해 전송될 3 개의 비트 스트림을 인코딩하는 장치(200)를 도시하지만, 장치(200)는 추가 또는 더 적은 비트 스트림, 2 개보다 많거나 적은 신호 라인, 및 각 신호 라인에서 3 개보다 많은 전압 레벨을 구동하는 기능을 포함하도록 변경될 수 있다.
도 5는 본 개시의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 사용하여 구동되도록 구성된 2 개의 신호 라인상의 3 개의 비트 스트림을 인코딩하기 위한 인코딩 맵(500)이다. 인코딩 맵(500)은 도 2의 인코더(230)에 의해 ATX, BTX 및 CTX 비트 스트림을 각각 드라이버(240) 및 드라이버(242)를 통해 I/O 버스의 X 및 Y 신호 라인을 통해 구동되는 멀티-레벨 신호로 인코딩하도록 사용될 수 있다. 인코딩 맵(500)은 A, B 및 C 신호의 가능한 로직 조합을 포함하는 제 1 표(510) 및 A, B 및 C 신호의 각각의 로직 조합에 대한 X 및 Y 신호 라인의 예시적인 고유 멀티-레벨 인코딩을 포함하는 제 2 표(520)을 포함한다. 예를 들어, A, B 및 C 비트 스트림 각각이 0의 로직 값(예를 들어, 제 1 표(510)의 라인 1)을 가질 때, X 및 Y 신호는 저전압으로 구동될 수 있다. 다른 예에서, A 비트 스트림이 0의 로직 값을 갖고 B 및 C 비트 스트림이 1의 로직 값을 갖는다면, X 신호는 중간 전압으로 구동될 수 있고 Y 신호는 고전압으로 구동될 수 있다. A, B, 및 C 신호의 각각의 고유한 로직 조합이 X 및 Y 신호 상의 고유 전압 조합에 매핑되는 한, 상이한 매핑이 X 및 Y 신호 상의 A, B, C 신호를 인코딩하도록 구현될 수 있음을 이해할 것이다. 예를 들어, 0의 로직 값을 갖는 A, B 및 C 비트 스트림은 저전압보다는 높은 전압을 갖는 X 및 Y 신호에 매핑될 수 있고, 로직 값 1을 갖는 A, B 및 C 비트 스트림은 고전압보다는 저전압을 갖는 X 및 Y 신호로 매핑될 수 있다.
도 6은 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 드라이버(600)의 개략도이다. 드라이버(600)는 X1 및 X2 제어 신호에 기초하여 XOUT 신호를 X 신호 라인으로 구동하도록 구성된 X 신호 라인 드라이버(610)와, Y1 및 Y2 제어 신호에 기초하여 YOUT 신호를 Y 신호 라인으로 구동하도록 구성된 Y 신호 라인 드라이버(620)를 포함할 수 있다. X 신호 라인 드라이버(610)는 도 1의 114 및/또는 124 및/또는 도 2의 드라이버(240)에서 구현될 수 있다. Y 신호 라인 드라이버(620)는 도 1의(114 및/또는 124) 및/또는 도 2의 드라이버(242)에서 구현될 수 있다.
X 신호 라인 드라이버(610)는 높은 공급 전압과 낮은 공급 전압 사이에 병렬로 연결된 X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614)를 포함할 수 있다. X1 신호 라인 드라이버(612)는 X1 제어 신호에 응답하여 XOUT 신호상의 전압을 구동하도록 구성될 수 있다. 예를 들어, X1 신호 라인 드라이버(612)는 로우 로직 값을 갖는 X1 제어 신호에 응답하여 풀업(예를 들어, p-타입) 트랜지스터를 통해 XOUT 신호를 고 전압으로 구동할 수 있고, 높은 로직 값을 갖는 X1 제어 신호에 응답하여 풀다운(예를 들어, n-타입) 트랜지스터를 통해 저전압으로 XOUT 신호를 구동할 수 있다. 유사하게, X2 신호 라인 드라이버(614)는 X2 제어 신호에 응답하여 XOUT 신호상의 전압을 구동하도록 구성될 수 있다. 예를 들어, X2 신호 라인 드라이버(614)는 낮은 로직 값을 갖는 X2 제어 신호에 응답하여 풀업 트랜지스터를 통해 XOUT 신호를 고전압으로 구동할 수 있고, 높은 로직 값을 갖는 X2 제어 신호에 응답하여 풀 다운 트랜지스터를 통해 XOUT 신호를 낮은 전압으로 구동할 수 있다. X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614)의 조합은 XOUT 신호를 3 개의 로직 전압 값, 예컨대 로우, 중간 및 하이로 구동할 수 있다. 예를 들어, X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614) 모두가 XOUT을 고전압으로 구동할 때, XOUT 신호는 고전압을 가질 수 있다. X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614) 모두가 XOUT을 저전압으로 구동할 때, XOUT 신호는 저전압을 가질 수 있다. X1 신호 라인 드라이버(612) 또는 X2 신호 라인 드라이버(614) 중 하나가 XOUT을 고전압으로 구동하고, X1 신호 라인 드라이버(612) 또는 X2 신호 라인 드라이버(614) 중 다른 하나가 XOUT을 저전압으로 구동할 때, XOUT 신호는 중간 전압 레벨을 가질 수 있다.
Y 신호 라인 드라이버(620)는 높은 공급 전압과 낮은 공급 전압 사이에 병렬로 연결된 Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624)를 포함할 수 있다. Y1 신호 라인 드라이버(622)는 Y1 제어 신호에 응답하여 YOUT 신호상의 전압을 구동하도록 구성될 수 있다. 예를 들어, Y1 신호 라인 드라이버(622)는 로우 로직 값을 갖는 Y1 제어 신호에 응답하여 풀 업 트랜지스터를 통해 YOUT 신호를 고전압으로 구동할 수 있고, 하이 로직 값을 갖는 Y1 제어 신호에 응답하여 풀 다운 트랜지스터를 통해 YOUT 신호를 낮은 전압으로 구동할 수 있다. 마찬가지로, Y2 신호 라인 드라이버(624)는 Y2 제어 신호에 응답하여 YOUT 신호상의 전압을 구동하도록 구성될 수 있다. 예를 들어, Y2 신호 라인 드라이버(624)는 로우 로직 값을 갖는 Y2 제어 신호에 응답하여 풀 업 트랜지스터를 통해 YOUT 신호를 고전압으로 구동할 수 있고 하이 로직 값을 갖는 Y2 제어 신호에 응답하여 풀 다운 트랜지스터를 통해 YOUT 신호를 낮은 전압으로 구동할 수 있다. Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624)의 조합은 X 신호 라인 드라이버(610)의 동작과 유사하게, YOUT 신호를 3 개의 로직 전압 값, 예컨대 저, 중, 고로 구동할 수 있다.
동작시, X 신호 라인 드라이버(610) 및 Y 신호 라인 드라이버(620)는 각각 3 개의 전압 중 하나를 XOUT 및 YOUT 신호로 구동할 수 있다. X 신호 라인 드라이버(610)는 X1 및 X2 제어 신호에 응답하여 XOUT 신호를 구동하고, Y 신호 라인 드라이버(620)는 Y1 및 Y2 제어 신호에 응답하여 YOUT 신호를 구동할 수 있다. 일 예에서, X1 제어 신호가 로우 로직 값을 가질 때, X1 신호 라인 드라이버(612)의 풀 업 트랜지스터는 하이 공급 전압을 XOUT 신호에 결합하도록 인에이블되고 풀다운 트랜지스터는 디스에이블된다. X1 제어 신호가 높은 로직 값을 가질 때, X1 신호 라인 드라이버(612)의 풀 업 트랜지스터는 디스에이블되고 풀 다운 트랜지스터는 로우 공급 전압을 XOUT 신호에 결합하도록 인에이블된다. X2, Y1 및 Y2 제어 신호에 각각 대응하는 X2 신호 라인 드라이버(614), Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624)의 동작은 X1 제어 신호에 응답하는 X1 신호 라인 드라이버(612)와 유사할 수 있다. XOUT 신호는 X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614)에 의해 구동되는 전압의 조합일 수 있다. YOUT 신호는 Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624)에 의해 구동되는 전압의 조합일 수 있다. XOUT 및 YOUT 신호는 고전압 VH, 저전압 VL 또는 고 공급 전압과 저 공급 전압 사이의 중간 전압 VMID를 가질 수 있다. 중간 전압은 X1 신호 라인 드라이버(612)(또는 Y1 신호 라인 드라이버(622)) 및 X2 신호 라인 드라이버(614)(또는 Y2 신호 라인 드라이버(624))가 상이한 전압을 구동하는 경우(예를 들어, 하나는 하이 공급 전압을 구동하고 다른 하나는 로우 공급 전압을 구동함) 실현될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른, 도 6의 X 신호 라인 드라이버(610) 또는 Y 신호 라인 드라이버(620) 중 하나와 같은, 드라이버 회로의 예시적인 출력의 개략도를 도시한다. 예를 들어, 도 7a에 도시된 바와 같이, 저전압 신호 표현(710)은 VL 전압을 구동하는 것을 나타낼 수 있다(예를 들어, X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614) 모두가 낮은 공급 전압을 구동하는 경우 또는 Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624)가 낮은 공급 전압을 구동하는 경우). 이 경우, 신호 라인을 통해 수신된 출력 전압(VO)은 저전압 일 수 있다. RDRV는 풀다운 트랜지스터의 고유 저항을 나타낼 수 있다.
도 7b에 도시된 바와 같이, 중간 전압 신호 표현(720)은 중간 전압을 구동하는 것을 나타낼 수 있다(예를 들어, X1 신호 라인 드라이버(612) 또는 X2 신호 라인 드라이버(614) 중 하나가 낮은 공급 전압을 구동하고 다른 하나가 높은 공급 전압을 구동할 때, 또는, Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624) 중 하나가 낮은 공급 전압을 구동하고 다른 하나가 높은 공급 전압을 구동할 때). 이 경우, 신호 라인을 통해 수신된 VO 전압은 높은 공급 전압의 1/3 일 수 있다. RDRV는 풀업 및 풀다운 트랜지스터의 고유 저항을 나타낼 수 있다.
도 7C의 고전압 신호 표시(730)는 VH 전압을 구동하는 것을 나타낼 수 있다(예를 들어, X1 신호 라인 드라이버(612) 및 X2 신호 라인 드라이버(614) 모두가 높은 공급 전압을 구동하는 경우 또는 Y1 신호 라인 드라이버(622) 및 Y2 신호 라인 드라이버(624) 모두가 높은 공급 전압을 구동하는 경우). 이 경우, 신호 라인을 통해 수신된 VO 전압은 높은 공급 전압의 2/3 일 수 있다. RDRV는 풀 업 트랜지스터의 고유 저항을 나타낼 수 있다. 앞의 예에서 설명한 특정 전압 레벨은 풀업 및 풀다운 및 종단 저항이 동일한 경우에 적용할 수 있다. 종단 저항이 동일하지 않은 일부 실시예에서, 전체 스윙은 변화하지만, 다양한 전압 레벨의 상대적 위치는 유지될 것이다. 또한, 종단 저항이 높은 공급 전압에 결합된 경우, 신호 레벨은 상이한 전압 값이지만, 동일한 상대적 위치를 유지한다. 또한 종단 저항이 비활성화된 경우 VH는 높은 공급 전압과 같고 VL은 낮은 공급 전압과 같다.
도 8은 본 개시의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 7 레그 드라이버 회로(800)의 개략도이다. 7 레그 드라이버 회로(800)는 DDR(double data rate) DRAM 드라이버와 같은 DRAM의 드라이버 일 수 있다. 7 레그 드라이버 회로(800)는 7 개의 신호 라인 드라이버(예를 들어, "레그")를 포함할 수 있다. 일부 실시예에서, 신호 라인 드라이버 각각은 240 옴의 임피던스를 갖는다. 7 레그 드라이버 회로(800)는 X1 및 X2 제어 신호들에 기초하여 출력 신호(OUT)를 신호 라인으로 구동하도록 구성된 제 1 드라이버 섹션(810) 및 제 2 드라이버 섹션(820)을 포함할 수 있다. 7 레그 드라이버 회로(800)는 예를 들어, OUT 신호가 누설로 인해 하나의 전압 또는 다른 전압으로 바이어스될 때, OUT 신호의 전압을 조정하도록 구성된 조정 드라이버 섹션(830)을 더 포함할 수 있다. 조정 드라이버 섹션(830)은 선택적이며, 일부 실시예에서는 포함되지 않는다. 그러나, 다른 실시예들에서, 신호 라인 드라이버로서 구성된 제 7 레그(leg)가 포함되어 이하에서 더 상세히 설명되는 바와 같이 멀티-레벨 출력 신호에 대한 추가적인 신호 레벨을 제공할 수 있다. 7 레그 드라이버 회로(800)는 도 1의 인코더 및 드라이버 회로(114) 및/또는 인코더 및 드라이버 회로(124), 도 2의 드라이버(240) 및/또는 도 6의 X 신호 라인 드라이버(610) 및/또는 Y 신호 라인 드라이버(620)에서 구현될 수 있다.
제 1 드라이버 섹션(810)은 각각 X1 제어 신호에 응답하여 제어되는 3 개의 레그를 포함할 수 있다. 각각의 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대, n-타입) 트랜지스터를 포함할 수 있다. 유사하게, 제 2 드라이버 섹션(820)은 각각이 X2 제어 신호에 응답하여 제어되는 3 개의 레그를 포함할 수 있으며, 각 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대, n-타입) 트랜지스터를 포함할 수 있다. 조정 드라이버 섹션(830)은 조정 풀업 신호(APU)에 응답하여 제어되는 풀업 트랜지스터 및 조정 풀다운 신호(APD)에 응답하여 제어되는 풀다운 트랜지스터를 갖는 단일 레그를 포함할 수 있다. 각각의 레그가 240 옴의 임피던스를 갖는 실시예에서, 제 1 드라이버 섹션(810)은 80 옴의 유효 임피던스를 갖고, 제 2 드라이버 섹션(820)은 80 옴의 실효 임피던스를 갖는다. 3-레벨 시그널링 방식을 구현하기 위해 하나 이상의 PU 및 PD가 요구되지 않는다는 것을 이해해야 한다. 본 명세서에서 논의된 7-레그 실시예는 공통 JEDEC DDR 아키텍처와 함께 사용하기 위한 실시예를 제공하는 내용으로 설명된다. 그러나, 도 8을 참조하여 도시되고 기술된 것 이외의 드라이버 회로가 대안적인 실시예에서 사용될 수 있다.
동작시, 7 레그 드라이버 회로(800)는 X1 및 X2 제어 신호들에 응답하여 OUT 신호를 구동할 수 있다. 일 예에서, X1 제어 신호가 낮은 로직 값을 가질 때, 제 1 드라이버 섹션(810)의 풀업 트랜지스터는 하이 공급 전압을 XOUT 신호에 결합하도록 인에이블되고 풀다운 트랜지스터는 디스에이블된다. X1 제어 신호가 높은 로직 값을 가질 때, 제 1 드라이버 섹션(810)의 풀업 트랜지스터는 디스에이블되고 풀 다운 트랜지스터는 낮은 공급 전압을 OUT 신호에 결합하도록 인에이블된다. X2 제어 신호에 각각 응답하는 제 2 드라이버 섹션(820)의 동작은 X1 제어 신호에 응답하여 제 1 드라이버 섹션(810)과 유사하게 동작할 수 있다. OUT 신호는 제 1 드라이버 섹션(810) 및 제 2 드라이버 섹션(820)에 의해 구동되는 전압들의 조합 일 수 있다. OUT 신호는 VH 전압, VL 전압 또는 고 공급 전압과 저 공급 전압 사이의 중간 전압을 가질 수 있다. 중간 전압은 제 1 드라이버 섹션(810) 및 제 2 드라이버 섹션(820)이 상이한 전압을 구동할 때(예를 들어, 하나는 높은 공급 전압을 구동하고 다른 하나는 낮은 공급 전압을 구동) 달성될 수 있다.
조정 드라이버 섹션(830)은 제 1 드라이버 섹션(810)과 제 2 드라이버 섹션(820) 사이의 구동 강도 차이를 보상할 수 있다. 예를 들어, 제 1 드라이버 섹션(810) 및 제 2 드라이버 섹션(820)의 조합이 OUT 신호를 적절한 전압으로 구동할 수 없을 경우, 조정 드라이버 섹션(830)은 OUT 신호의 전압을 약간 위 또는 아래로 끌어당길 수 있다. APU 신호는 액티브 로우 값을 가질 때 OUT 신호를 약간 끌어올릴 수 있고 액티브 하이 값을 가질 때 APD 신호가 OUT 신호를 약간 아래로 끌어내릴 수 있다.
도 9는 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 장치(900)의 블록도이다. 장치(900)는 I/O 버스를 통해 수신기(926)에 결합된 신호 드라이버(914)를 포함할 수 있다. 신호 드라이버(914)는 도 1의 드라이버 회로(114) 및/또는 드라이버 회로(124)에서 구현될 수 있고, 수신기(926)는 도 1의 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126)에서 구현될 수 있다.
신호 드라이버(914)는 드라이버 회로(940) 및 드라이버 회로(942)를 포함할 수 있다. 일부 실시예에서, 드라이버 회로(940)는 드라이버 회로(942)의 임피던스의 2 배인 임피던스를 갖는다. 예를 들어, 일 실시예에서 드라이버 회로(940)는 120 옴의 임피던스를 가지며 드라이버(942)는 60 옴의 임피던스를 갖는다. 드라이버 회로(940)는 비트 스트림 ATX를 수신하고 그에 응답하여 출력 신호를 구동할 수 있고, 드라이버 회로(942)는 비트 스트림 BTX를 수신하고 그에 응답하여 출력 신호를 구동할 수 있다. 드라이버 회로(940)에 의해 구동되는 출력 신호는 드라이버 회로(942)에 의해 구동되는 출력 신호와 결합되어 ATX 및 BTX 비트 스트림에 기초하여 I/O 버스에 신호를 제공한다. 예를 들어, 신호는 ATX 및 BTX 비트 스트림의 데이터를 나타내는 멀티-레벨 신호일 수 있다. 일부 실시예에서, 드라이버 회로(940, 942)는 풀다운(예를 들어, n- 형) 트랜지스터와 직렬로 연결된 풀업(예를 들어, p- 형) 트랜지스터를 갖는 신호 라인 드라이버 일 수 있다. 풀업 트랜지스터의 소스는 높은 공급 전압에 연결되고 풀다운 트랜지스터의 소스는 낮은 공급 전압에 연결된다. 드라이버 회로(940)의 풀업 및 풀다운 트랜지스터의 게이트에는 ATX 비트 스트림이 제공되고, 드라이버 회로(942)의 풀업 및 풀다운 트랜지스터의 게이트에는 BTX 비트 스트림이 제공된다. 다른 실시예에서, 드라이버 회로(940 및 942)는 다른 구성을 이용하여 구현될 수 있다. 도 2의 신호 드라이버(214)와 달리, 신호 드라이버(914)는 인코더를 포함하지 않는다. ATX 및 BTX 신호는 I/O 버스에 신호를 제공하기 위해 인코딩없이 드라이버 회로(940 및 942)에 제공된다.
수신기(926)는 디코더(960)에 결합된 비교기 블록(950)을 포함할 수 있다. 비교기(950)는 I/O 버스로부터 신호를 수신하고 Z1-Zn 신호(n은 정수)를 디코더(960)에 제공하도록 구성될 수 있다. 비교기 블록(950)은 I/O 버스로부터의 신호를 기준 신호와 비교하여 Z1-Zn 신호를 제공하도록 구성된 회로(도 9에 미도시)를 포함할 수 있다. 예를 들어, 비교기 블록(950)은 I/O 버스로부터의 신호를 다양한 기준 신호들과 비교하여 Z1-Zn 신호들을 제공하는 비교기들을 포함할 수 있다. 디코더(260)는 비교기 블록(950)으로부터의 Z1-Zn 신호에 기초하여 비트 스트림 ARX 및 BRX를 생성하는 로직을 포함할 수 있다. ARX 및 BRX 신호는 ATX 및 BTX 신호에 의해 전송된 데이터의 로직 등가물 일 수 있다.
동작시, ATX 및 BTX 신호는 I/O 버스를 통해 전송될 비트 스트림일 수 있다. 신호 드라이버(914)는, 각각의 비트 스트림을 개별 신호 라인 상에서 전송하는 대신에, 멀티-레벨 신호를 사용하여 하나의 신호 라인을 통해 전송될 ATX 및 BTX 신호에 기초한 신호를 제공할 수 있다. 예를 들어, 신호 드라이버(914)는 ATX 및 BTX 신호를 수신할 수 있고, 각 심볼주기 동안, 드라이버 회로(940 및 942)는 수신기(926)에 의해 사용될 전압으로 I/O 버스의 신호 라인을 구동하여, ARX 및 BRX 신호를 제공할 수 있다. 드라이버 회로(940 및 942)의 상대 임피던스는 비트 스트림 당 하나의 신호 라인보다 적은 신호 라인을 사용하여 ATX 및 BTX 비트 스트림의 데이터를 나타내는 데 사용될 수 있는 결합 신호를 초래한다. 예를 들어, 도 9의 실시예에서와 같이, ATX 및 BTX 비트 스트림의 데이터는 2 개보다 적은 신호 라인(예를 들어, ATX 비트 스트림에 대해 하나의 신호 라인 및 BTX 비트 스트림에 대해 다른 하나의 신호 라인이 아니라, I/O 버스 상에서 하나의 신호) 상에서 수신기(926)에 제공된다. 도 9는 비트 스트림들(ARX 및 BRX)을 제공하기 위한 비트 스트림들 ATX 및 BTX 과의 동작을 도시하지만, 비트 스트림들의 개수는 본 발명의 다른 실시예들에서 상이할 수 있다. 예를 들어, 일부 실시예들에서, 비트 스트림 CTX가 ATX 및 BTX 비트 스트림들에 추가하여 신호 드라이버(914)에 또한 제공될 수 있고, ATX, BTX 및 CTX 비트스트림으로부터 데이터를 나타내는 멀티-레벨 신호가 I/O 버스를 통해 제공될 수 있다. 그러한 실시예는 본 발명의 범위 내에 있다.
도 10은 본 발명의 일 실시예에 따른 멀티-레벨 통신 아키텍처를 위한 장치(1000)의 블록도이다. 장치(1000)는 I/O 버스를 통해 수신기(1026)에 연결된 신호 드라이버(1014)를 포함할 수 있다. 신호 드라이버(1014)는 도 1의 드라이버 회로(114) 및/또는 드라이버 회로(124)에서 구현될 수 있고, 수신기(1026)는 도 1의 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126)에서 구현될 수 있다.
신호 드라이버(1014)는 드라이버 회로(1040) 및 스위치 회로(1042)를 포함할 수 있다. 스위치 회로(1042)는 비트 스트림 ATX 및 비트 스트림 BTX를 수신하고 ATX 및 BTX 비트 스트림을 드라이버 회로(1040)에 제공할 수 있다. 스위치 회로(1042)는 드라이버 회로(1040)의 회로로의 ATX 및 BTX 신호의 라우팅을 제어하는 제어 신호(SWCTL)를 생성한다. 일부 실시예에서, SWCTL 신호는 명령 디코더에 의해 제공될 수 있다. 다른 실시예들에서, SWCTL 신호는 드라이버 회로(1040)로의 ATX 및 BTX 신호들의 라우팅을 설정하도록 프로그램된 프로그램가능한 요소들에 의해 제공될 수 있다. 스위치 회로는 드라이버 회로(1040)에 ATX 및 BTX를 제공하도록 구성된 멀티플렉서 회로들을 몇몇 실시예들에서 포함할 수 있다. ATX 및 BTX 비트 스트림에 응답하여, 드라이버 회로(1040)는 ATX 및 BTX 비트 스트림에 기초한 출력 신호를 I/O 버스로 구동할 수 있다. 예를 들어, 신호는 ATX 및 BTX 비트 스트림의 데이터를 나타내는 멀티-레벨 신호일 수 있다. 일부 실시예에서, 드라이버 회로(1040)는 복수의 신호 라인 드라이버를 포함할 수 있다. 도 2의 신호 드라이버(214)와 달리, 신호 드라이버(1014)는 인코더를 포함하지 않는다. ATX 및 BTX 신호는 I/O 버스에 신호를 제공하기 위해 인코딩없이 (스위치 회로(1042)를 통해) 드라이버 회로(1040)에 제공된다.
수신기(1026)는 디코더(1060)에 결합된 비교기 블록(1050)을 포함할 수 있다. 비교기(1050)는 I/O 버스로부터 신호를 수신하고 Z1-Zn 신호를 디코더(1060)에 제공하도록 구성될 수 있다. 비교기 블록(1050)은 Z1-Zn 신호를 제공하기 위해 I/O 버스로부터의 신호를 기준 신호와 비교하도록 구성된 회로(도 10에 도시되지 않음)를 포함한다. 예를 들어, 비교기 블록(1050)은 I/O 버스로부터의 신호를 다양한 기준 신호들과 비교하여 Z1-Zn 신호들을 제공하는 비교기들을 포함할 수 있다. 디코더(1060)는 비교기 블록(1050)으로부터의 Z1-Zn 신호에 기초하여 비트 스트림 ARX 및 BRX를 생성하는 로직을 포함할 수 있다. ARX 및 BRX 신호는 ATX 및 BTX 신호에 의해 전송된 데이터의 논리적 등가물일 수 있다.
동작 중에, ATX 및 BTX 신호는 I/O 버스를 통해 전송될 비트 스트림일 수 있다. 신호 드라이버(1014)는, 각각의 비트 스트림을 개별적인 신호 라인 상에서 전송하는 대신에, 멀티-레벨 신호를 사용하여 하나의 신호 라인을 통해 전송될 ATX 및 BTX 신호에 기초한 신호를 제공할 수 있다. 예를 들어, 신호 드라이버(1014)는 ATX 및 BTX 신호를 수신할 수 있고, 각각의 심볼주기 동안, 드라이버 회로(1040)는 ARX 및 BRX 신호를 제공하기 위해 수신기(1026)에 의해 사용될 전압으로 I/O 버스의 신호 라인을 구동할 수 있다. 아래에서보다 상세히 설명되는 바와 같이, 신호 드라이버(1014)에 의해 제공된 신호는 비트 스트림 당 하나의 신호 라인보다 적은 신호 라인을 사용하여 ATX 및 BTX 비트 스트림의 데이터를 나타내기 위해 사용될 수 있다. 예를 들어, 도 10의 실시예에서와 같이, ATX 및 BTX 비트 스트림의 데이터는 2 개보다 적은 신호 라인(예를 들어, ATX 비트 스트림에 대해 하나의 신호 라인 및 BTX 비트 스트림에 대해 다른 하나의 신호 라인이 아니라, I/O 버스 상에서 하나의 신호 라인) 상에서 수신기(1026)에 제공된다. 도 10은 비트 스트림 ATX 및 BTX를 이용한 동작 및 비트 스트림 ARX 및 BRX를 제공하는 동작을 도시하지만, 비트 스트림의 수는 본 발명의 다른 실시예에서는 다를 수 있다. 예를 들어, 일부 실시예들에서, 비트 스트림 CTX는 또한 ATX 및 BTX 비트 스트림들에 추가하여 신호 드라이버(1014)에 제공될 수 있고, ATX, BTX 및 CTX 비트 스트림의 데이터를 나타내는 멀티레벨 신호가 I/O 버스를 통해 제공될 수 있다. 그러한 실시예는 본 발명의 범위 내에 있다.
도 11은 본 개시의 일 실시예에 따른 펄스 진폭 변조(PAM)를 구현하는 멀티-레벨 신호 아키텍처를 위한 7 레그 드라이버 회로(1100)의 개략도이다. 7 레그 드라이버 회로(1100)는 DDR(double data rate) DRAM 드라이버와 같은 DRAM의 드라이버일 수 있다. 7 레그 드라이버 회로(1100)는 7 개의 신호 라인 드라이버(예를 들어, "레그(leg)")를 포함할 수 있다. 일부 실시예에서, 신호 라인 드라이버 각각은 240 옴의 임피던스를 갖는다. 7 레그 드라이버 회로(1100)는 ATX 및 BTX 신호에 기초하여 신호 라인으로 출력 신호(OUT)를 구동하도록 구성된 제 1 드라이버 섹션(1120), 제 2 드라이버 섹션(1130) 및 제 3 드라이버 섹션(1140)을 포함할 수 있고, 이 신호는 스위치 회로(예를 들어, 스위치 회로(1042)(도 10))에 의해 드라이버 회로(1100)의 레그에 제공될 수 있다. 출력 신호(OUT)는 I/O 버스를 구동하는 ATX 및 BTX 비트 스트림의 데이터를 나타내는 멀티-레벨 신호일 수 있다. 7 레그 드라이버 회로(1100)는 도 10의 드라이버 회로(1040)에 구현될 수 있다.
제 1 드라이버 섹션(1120)은 X1 제어 신호에 응답하여 각각 제어되는 4 개의 레그를 포함할 수 있다. 각각의 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대, n-타입) 트랜지스터를 포함할 수 있다. 유사하게, 제 2 드라이버 섹션(1130)은 각각이 X2 제어 신호에 응답하여 제어되는 2 개의 레그를 포함할 수 있고, 각 레그는 풀업(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대, n-타입) 트랜지스터를 포함할 수 있다. 마지막으로, 제 3 드라이버 섹션(1140)은 X3 제어 신호에 응답하여 제어되는 하나의 레그를 포함할 수 있으며, 각 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(가령, n-타입) 트랜지스터를 포함할 수 있다. 각 레그가 240 옴의 임피던스를 갖는 실시예에서, 제 1 드라이버 섹션(1120)은 60 옴의 유효 임피던스를 가지며, 제 2 드라이버 섹션(1130)은 120 옴의 유효 임피던스를 가지며, 제 3 드라이버 섹션(1140)은 240 옴의 유효 임피던스를 가진다.
동작시, 7 레그 드라이버 회로(1100)는 ATX 및 BTX 비트 스트림에 응답하여 OUT 신호를 구동할 수 있다. ATX 및 BTX 비트 스트림은 드라이버 섹션(1120, 1130 및/또는 1140)의 레그에 제공되어, 예를 들어 PAM을 사용하여 복수의 비트 스트림을 멀티-레벨 신호로 변환하는 데 적합한, 멀티레벨 신호에 적합한 전압을 가진 출력 신호 OUT을 제공한다. 비트 스트림은 예를 들어 전술한 바와 같이 제어되거나 프로그래밍될 수 있는 스위치 회로에 의해, 드라이버 회로(1100)의 적절한 레그에 제공될 수 있다. 스위치 회로는 비트 스트림을 드라이버 회로(1100)의 적절한 레그에 제공함으로써 PAM 변환을 수행하도록 제어될 수 있다.
예를 들어, PAM4를 사용하여 2 개의 비트 스트림(예를 들어, ATX 및 BTX 비트 스트림)을 출력 신호로 변환하는 일부 실시예에서, ATX 신호는 X1 제어 신호로서 제 1 드라이버 섹션(1120)의 레그에 제공될 수 있고, BTX 신호는 X2 제어 신호로서 제 2 드라이버 섹션(1130)의 레그에 제공될 수 있다. 결과적 출력 신호는 ATX 및 BTX 비트 스트림의 데이터를 나타내는 전압을 가진다. 제 3 드라이버 섹션(1140)은 예시적인 PAM4 구성을 위해 필요하지 않으며 생략되거나 무시될 수 있다.
다른 예에서, PAM2를 사용하여 비트 스트림(예를 들어, ATX 비트 스트림 또는 BTX 비트 스트림)을 출력 신호로 변환하는 일부 실시예에서, 비트 스트림은 제 1, 2, 3 드라이버 섹션에 관계없이, 7 레그 드라이버 회로(1100)의 레그들의 상이한 조합들에 제공될 수 있다. 예를 들어, 비트 스트림은 하나의 레그에 제공될 수 있으며, 결과적으로 240 옴의 저항에 기반한 구동일 수 있다. 비트 스트림은 2 개의 레그에 제공될 수 있으며, 이는 120 옴의 저항에 기초한 구동을 초래한다. 다른 예에서, 비트 스트림은 3 개의 레그에 제공될 수 있으며, 이는 80 옴의 저항에 기초한 구동을 초래한다. 비트 스트림은 드라이버 회로(1100)의 7 개의 레그의 임의의 조합에 제공되어 결과적인 저항에 기초하여 구동을 제공할 수 있고, 각각의 추가 레그마다 저항이 감소한다. 비트 스트림이 드라이버 회로(1100)의 모든 7 개의 레그들에 제공되는 예에서, 구동은 34 옴 저항에 기초한다. 따라서, 비트 스트림이 제공되는 레그들의 수는 결과적인 저항에 기초하여 원하는 구동을 제공할 수 있다.
다른 실시예에서, 일부 실시예들에서, 7 레그 드라이버 회로(1100)는 3 개의 비트 스트림(예컨대, ATX 비트 스트림, BTX 비트 스트림 및 CTX 비트 스트림)의 PAM8 변환을 제공하는데 사용될 수 있다. 예를 들어, PAM8을 사용하여 3 개의 비트 스트림을 하나의 출력 신호로 변환하는 경우, ATX 신호는 X1 제어 신호로서 제 1 드라이버 섹션(1120)의 레그에 제공될 수 있고, BTX 신호는 제 2 드라이버 섹션(1130)의 레그에 X2 제어 신호로 제공될 수 있으며, CTX 신호는 X3 제어 신호로서 제 3 드라이버 섹션(1140)의 레그에 제공될 수 있다. 결과 출력 신호에는 ATX, BTX 및 CTX 비트 스트림의 데이터를 나타내는 전압이 있다. 수신기가 디코딩 프로세스를 알고 있은 한, 드라이버 섹션 연결에 대한 비트 스트림의 순서는 중요하지 않다.
도 12는 본 발명의 일 실시예에 따른 데이터 버스 반전(DBI) 시스템(1200)을 갖는 멀티-레벨 통신 아키텍처를 포함하는 시스템의 블록도이다. 시스템(1200)은 I/O 버스를 통해 멀티-레벨 신호 수신기(1206)에 송신하도록 구성된 멀티-레벨 신호 드라이버(1204)를 포함할 수 있다. 멀티-레벨 신호 드라이버(1204)는 도 1의 인코더 및 드라이버 회로(114) 및/또는 인코더 및 드라이버 회로(124)에서 구현될 수 있고, 멀티-레벨 신호 수신기(1206)는 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126)에 구현될 수 있다.
멀티-레벨 신호 드라이버(1204)는 직렬로 연결된 DBI 인코더(1210), 멀티-레벨 신호 인코더(1220) 및 드라이버(1230)를 포함할 수 있다. DBI 인코더(1210)는 멀티레벨 신호 수신기(1206)에 전송될 11 개의 데이터 비트에 대해 DBI 동작을 수행하도록 구성될 수 있다. DBI 동작은 전송 동안 전류 소모를 감소시킬 수 있다. 통상적으로, DBI 동작에서, 송신될 데이터 블록 내의 데이터 비트의 절반 이상이 제 1 로직 값을 갖는다면, DBI 데이터는 데이터 블록의 각 데이터 비트를 논리적으로 반전시킴으로써 인코딩될 수 있다. 예를 들어, 제 1 로직 값을 갖는 데이터 블록 내의 데이터 비트는 제 2 로직 값을 갖도록 반전되고(상대적으로 낮은 전압으로 표현됨), 제 2 로직 값을 갖는 데이터 블록 내 데이터 비트는, 제 1 로직 값을 갖도록 반전된다(상대적으로 높은 전압으로 표현됨). 결과적으로, DBI 데이터의 데이터 비트의 절반 이상이 상대적으로 낮은 전압에 의해 표현되는 제 2 로직 값을 가질 것이다. 데이터 블록 내의 데이터 비트의 절반 이하가 제 2 로직 값을 갖는다면, DBI 데이터는 데이터 블록을 원래 상태로 제공함으로써 인코딩될 수 있다. 그러나, 멀티-레벨 시그널링의 경우, DBI 동작은 전송된 신호를 생성하기 위한 인코딩 방식에 의존할 수 있다. 도 5의 표(510 및 520)에 사용된 인코딩 방식에서 알 수 있는 바와 같이, X 및 Y 신호 라인 모두가 상대적으로 중간 또는 높은 전압(가령, 그리고 따라서 보다 높은 전류)을 전송하는 유일한 시나리오는 C 비트 스트림 논리 값 1을 가질 때다. 따라서, 도 5에 도시된 동일한 인코딩 방식을 사용하는 멀티-레벨 신호 드라이버(1204)의 DBI 인코더(1210)는 C 비트 스트림의 절반 이상이 로직 1 값을 갖는다면 3 비트의 각 세트에 대해 C 비트 스트림을 반전시킬 수 있다. 도 12에 도시된 예에서, 이는 4 개의 C 비트 스트림 중 2 개 이상이 로직 1 값을 갖는다면, C 비트 스트림 값이 반전될 수 있음을 의미할 수 있다. 또한, 멀티-레벨 신호 드라이버(1204)는 C 비트 스트림이 반전되었는지 여부를 나타 내기 위해 DBI 플래그를 설정할 수 있다.
멀티-레벨 신호 인코더(1220)는 DBI 데이터 및 DBI 플래그를 수신하도록 구성될 수 있으며, DBI 데이터를 3 개의 비트 스트림의 세트로 분해할 수 있다. 멀티-레벨 신호 인코더(1220)는 멀티-레벨 신호 드라이버(1230)에 제공된 제어 신호를 사용하여 3 개의 비트 스트림의 각 세트를 2 개의 멀티-레벨 신호로 인코딩할 수 있다. 드라이버(1230)는 신호 라인의 각 쌍에 대한 제어 신호를 수신할 수 있고, 각자의 제어 신호에 기초하여 I/O 버스의 각 신호 라인 상에 전압을 구동할 수 있다. 따라서, 멀티-레벨 신호 인코더(1220) 및 드라이버(1230)는 3 개의 비트 스트림의 각 세트를 2 개의 멀티-레벨 신호로 변환하여 I/O 버스를 통해 구동될 수 있다.
멀티-레벨 신호 수신기(1206)는 수신기 및 래치(1240), 멀티-레벨 신호 디코더(1250) 및 DBI 디코더(1260)를 포함할 수 있다. 수신기 및 래치(1240)는 각 신호 라인의 신호 레벨을 결정하도록 구성된 비교기를 포함할 수 있다. 멀티-레벨 신호 디코더들(1250)은 수신기들 및 래치들(1240)로부터 비교기들의 출력에 기초하여 DBI 데이터의 3 개의 비트 스트림들의 각각의 세트를 복구하기 위한 로직을 포함할 수 있다. DBI 데이터 및 DBI 플래그의 3 개의 비트 스트림들의 복구된 세트 각각은 멀티-레벨 신호 인코더(1220)에 의해 인코딩된 3개의 비트스트림의 대응 세트의 논리적 등가물일 수 있다. DBI 디코더들(1260)은 데이터의 원래의 11 개의 비트 스트림들을 복원하기 위해 DBI 플래그에 기초하여 DBI 데이터의 3 개의 비트 스트림들의 복원된 세트들 각각을 디코딩할 수 있다.
동작시, 멀티-레벨 신호 드라이버(1204)는 멀티-레벨 신호 인코딩을 사용하여 8 개의 신호 라인을 통해 DBI 플래그 비트와 함께 11 비트 스트림의 데이터를 전송하도록 구성될 수 있고, 멀티-레벨 신호 수신기(1206)는 수신된 신호 레벨을 디코딩하고 DBI 플래그에 기초하여 DBI 데이터를 디코딩함으로써 8개의 신호 라인을 통해 멀티레벨 신호를 수신하고 11개의 비트스트림을 복원하도록 구성될 수 있다. 멀티-레벨 신호 드라이버(1204)는 멀티-레벨 신호를 사용하여 2 개의 신호 라인을 통해 3 개의 비트 스트림의 각 세트를 인코딩하는 것으로 설명되지만, 하나의 신호 라인을 통해 2 개의 비트 스트림을 전송하는 것과 같은, 다른 인코딩 방식이 구현될 수 있다. 따라서, 멀티-레벨 신호 드라이버(1204)는 11 개의 비트 스트림을 수신할 수 있으며, 각 심볼주기 동안, 멀티-레벨 신호 드라이버(1230)를 제어하는 제어 신호를 사용하여 8 개의 신호 라인의 쌍에서 구동될 3 개의 비트 스트림의 각 세트에 대한 심볼을 인코딩할 수 있다.
전술한 바와 같이, DBI 인코더(1210)는 11 비트 스트림에 대해 DBI 연산을 수행하여 DBI 데이터 및 DBI 플래그를 생성할 수 있다. 도 5에 도시된 인코딩 방식에 기초한 도 12에 도시된 예에서, DBI 동작은 11 개의 비트 스트림을 3 개의 세트(예를 들어, DBI 플래그를 포함하는 3 개의 세트 중 하나를 사용하여)로 나누고, 로직 "1"값을 갖는 각 세트의 제 3 비트 스트림의 카운트를 결정하는 과정을 포함할 수 있다. 상기 카운트가 2보다 크거나 같으면, 상기 DBI 인코더(1210)는 상기 제 3 비트 스트림 각각을 반전시켜 DBI 데이터를 생성하고 상기 DBI 플래그를 설정할 수 있다. 카운트가 2보다 작으면, DBI 인코더(1210)는 제 3 비트 스트림 각각을 DBI 데이터로서 원래의 상태로 남겨두고 DBI 플래그를 클리어할 수 있다. DBI 데이터 및 DBI 플래그는 멀티-레벨 신호 인코더(1220)에 제공될 수 있다.
멀티-레벨 신호 인코더(1220)는 한 쌍의 멀티-레벨 신호 라인을 통한 전송을 위해 DBI 데이터 및 DBI 플래그의 세 비트 스트림의 각 세트를 인코딩할 수 있다. 멀티-레벨 신호 인코더(1220)는 3 개의 비트 스트림에 기초하여 각 쌍의 신호 라인에 대한 각각의 제어 신호를 생성하는 로직을 포함할 수 있다. 멀티-레벨 신호 인코더(1220)의 로직은 3 개의 비트 스트림들의 각각의 세트에 대해 도 3a 내지 도 3d에 도시된 로직과 유사한 로직을 포함할 수 있다. 드라이버들(1230)은 멀티-레벨 신호 인코더(1220)에 의해 제공된 각각의 제어 신호들에 기초하여 8 개의 신호 라인들의 쌍 각각에서 멀티-레벨 신호를 구동하도록 구성된 드라이버들을 포함할 수 있다. 드라이버들(1230)은 하나 이상의 신호 라인에 대해 도 8의 7 레그 드라이버 회로(800)를 구현할 수 있다.
8개의 신호 라인들 각각 상에 구성되는 전압은 멀티-레벨 신호 수신기(1206)에 의해 캡처될 수 있다. 멀티-레벨 신호 수신기(1206)의 수신기들 및 래치들(1240)은 클럭 및 명령 신호 DQST 및 DQSC에 응답하여 8 개의 신호 라인들의 각 쌍의 심볼들을 캡처하도록 구성된 래치들을 포함할 수 있다. 멀티-레벨 신호 디코더들(1250)은 수신기들 및 래치들(1240)로부터 포착된 전압들을 수신하도록 구성될 수 있다. 멀티-레벨 신호 디코더들(1250)은 3 개의 비트 스트림들의 각각의 세트를 복원하도록 각 쌍의 신호 라인들을 디코딩함으로써 DBI 데이터 및 DBI 플래그를 수신하고 복구하기 위한 비교기 및 디코딩 로직을 포함할 수 있다. 비교기는 각각의 신호 라인의 전압과 기준 전압의 비교에 기초하여 각각의 출력 신호를 제공하도록 구성될 수 있다. 신호 라인의 각각의 쌍과 관련된 출력 신호는 멀티-레벨 신호 디코더(1250)의 디코딩 로직에 제공될 수 있다. 멀티-레벨 신호 디코더(1250)의 디코딩 로직은 각각의 신호 라인 쌍에 대한 출력 신호를 디코딩하여 DBI 데이터와 DBI 플래그의 3 개의 비트 스트림의 각 세트를 복원할 수 있다. 일 실시예에서, 디코딩 로직은 도 4a-4c에 도시된 로직을 포함할 수 있다.
복구된 DBI 데이터 및 DBI 플래그는 DBI 디코더들(1260)에 제공될 수 있다. DBI 디코더들(1260)은 DBI 인코더(1210)에 제공된 11 개의 비트 스트림들의 논리적 등가물들을 복구하기 위해 DBI 플래그에 기초하여 DBI 데이터를 디코딩할 수 있다.
DBI 인코더(1210) 및 멀티-레벨 신호 인코더(1220)에서 사용되는 인코딩 방식, 및 멀티-레벨 신호 디코더(1250) 및 멀티-레벨 신호 디코더(1250)에서 설명된 디코딩 방식은 멀티-레벨 아키텍처(예를 들어, I/O 버스를 통한 각 신호에 대해 가용한 독립 레벨의 수) 및 인코딩 및 디코딩 구현(예: 결합된 비트 스트림을 멀티-레벨 신호 값에 매핑)에 기초할 수 있다. 당업자는 다른 멀티-레벨 아키텍처(가령, PAM 또는 4 레벨 시그널링) 및 다른 인코딩 및 디코딩 구현예가 시스템(1200)에서 구현될 수 있음을 이해할 것이다. 따라서, 시스템(1200)이 3 개의 비트 스트림을 2 개의 멀티-레벨 신호로 변환하는 것을 포함하는 반면에, 다른 구현예들이 당업자에 의해 실현될 수도 있다.
도 13a 및 13b는 본 발명의 일 실시예에 따른 PAM을 구현하는 멀티-레벨 신호 아키텍처를 위한 인코딩 맵(1300) 및 멀티-레그 드라이버 회로(1301)의 개략도를 도시한다. 멀티-레그 드라이버 회로(1301)는 7 개의 레그를 포함하며, 본 명세서에서는 7 레그 드라이버 회로로 지칭될 수 있다. 표(1310)는 비트 스트림 값을 제어 신호 A1, A2 및 A3에 매핑한다. 제어 신호 A1, A2 및 A3는 도 12의 드라이버(1230) 및/또는 드라이버(1301)에 의해 신호 라인상의 전압을 구동하는데 사용될 수 있다. 인코딩 맵(1200)은 도 1의 출력 인코더 및 드라이버 회로(114 및/또는 124) 및/또는 도 12의 멀티-레벨 신호 인코더(1220)에 의해 사용될 수 있다. 표(1310)는 4개의 신호 값 중 하나로 신호 라인을 구동하기 위해 드라이버(1301)에 의해 사용되는 A1, A2, A3 제어 신호의 예시적인 고유 멀티-레벨 인코딩과 A 및 B 비트 스트림의 가능한 논리적 조합을 포함한다. 예를 들어, A 및 B 비트 스트림 각각이 0의 로직 값(예를 들어, 표(1310)의 라인 1)을 가질 때, A1, A2 및 A3 신호는 로직 값 1로 구동될 수 있다. 다른 예에서, A 비트 스트림이 0의 로직 값을 갖고 B 비트 스트림이 1의 로직 값을 갖는다면, A1 신호는 로직 값 0 일 수 있고, A2 및 A3 신호는 로직 값 1로 구동될 수 있다. A 및 B 신호의 각각의 고유한 로직 조합이 A1, A2 및 A3 제어 신호 상의 고유한 조합으로 매핑되는 한, 상이한 매핑이 A 및 B를 인코딩하기 위해 사용될 수 있다는 것을 이해할 것이다.
7 레그 드라이버 회로(1301)는 DDR(double data rate) DRAM 드라이버와 같은 DRAM의 드라이버일 수 있다. 7 레그 드라이버 회로(1301)는 7 개의 신호 라인 드라이버(예를 들어, "레그")를 포함할 수 있다. 일부 실시예에서, 신호 라인 드라이버 각각은 240 옴의 임피던스를 갖는다. 7 레그 드라이버 회로(1301)는 출력 신호(OUT)를 A1, A2 및 A3 제어 신호에 기초한 신호 라인으로 구동하도록 구성된 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340)을 포함할 수 있다. 7 레그 드라이버 회로(1301)는 예를 들어, OUT 신호가 누출로 인해 하나의 전압 또는 다른 전압으로 바이어스될 때, OUT 신호의 전압을 조정하도록 구성된 조정 드라이버 섹션(1350)을 더 포함할 수 있다. 7 레그 드라이버 회로(1301)는 도 1의 114 및/또는 124 및/또는 도 12의 드라이버들(1230)에서 구현될 수 있다.
제 1 드라이버 섹션(1320)은 각각 A1 제어 신호에 응답하여 제어되는 2 개의 레그(leg)를 포함할 수 있다. 각각의 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대, n-타입) 트랜지스터를 포함할 수 있다. 유사하게, 제 2 드라이버 섹션(1330)은 A2 제어 신호에 응답하여 각각 제어되는 2 개의 레그를 포함할 수 있으며, 각 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대 n-타입) 트랜지스터를 포함할 수 있다. 마지막으로, 제 3 드라이버 섹션(1340)은 각각 A3 제어 신호에 응답하여 제어되는 2 개의 레그를 포함할 수 있으며, 각 레그는 풀업(pull-up)(예를 들어, p-타입) 트랜지스터 및 풀다운(예컨대, n-타입) 트랜지스터를 포함할 수 있다. 조정 드라이버 섹션(1350)은 조정 풀업 신호(APU)에 응답하여 제어되는 풀업 트랜지스터 및 조정 풀다운 신호(APD)에 응답하여 제어되는 풀다운 트랜지스터를 갖는 단일 레그를 포함할 수 있다. 240 옴의 임피던스를 갖는 각 레그를 갖는 실시예에서, 제 1 드라이버 섹션(1320)은 120 옴의 유효 임피던스를 가지며, 제 2 드라이버 섹션(1330)은 120 옴의 유효 임피던스를 가지며, 제 3 드라이버 섹션(1340)은 120 옴의 유효 임피던스를 가진다.
작동시, (1301)은 A1, A2 및 A3 제어 신호에 응답하여 OUT 신호를 구동할 수 있다. 일 예에서, A1 제어 신호가 낮은 로직 값을 가질 때, 제 1 드라이버 섹션(1320)의 풀업 트랜지스터는 하이 공급 전압을 XOUT 신호에 결합하도록 인에이블되고 풀다운 트랜지스터는 디스에이블된다. A1 제어 신호가 높은 로직 값을 가질 때, 제 1 드라이버 섹션(1320)의 풀업 트랜지스터는 디스에이블되고 풀 다운 트랜지스터는 낮은 공급 전압을 OUT 신호에 결합하도록 인에이블된다. A2 제어 신호에 응답하여 제 2 드라이버 섹션(1330)의 동작과, A3 제어 신호에 응답하여 제 3 드라이버 섹션(1340)의 동작은, A1 제어 신호에 응답하는 제 3 드라이버 섹션(1340)의 동작과 유사할 수 있다. OUT 신호는 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340)에 의해 구동되는 전압들의 조합일 수 있다. OUT 신호는 VH 전압, VL 전압 또는 고 공급 전압과 저 공급 전압 사이의 고-중 전압과, 고-중 전압과 저 공급 전압 사이의 저-중 전압을 가질 수 있다. 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340) 중 2 개가 고 공급 전압을 구동하고 다른 하나가 저 공급 전압을 구동할 때, 고-중 전압이 달성될 수 있다. 저-중 전압은 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340) 중 2 개가 저 공급 전압을 구동하고 다른 하나가 고 공급 전압을 구동할 때 달성될 수 있다.
조정 드라이버 섹션(1350)은 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340) 간의 구동 강도 차이를 보상할 수 있다. 예를 들어, 조정 드라이버 섹션(1350)은 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340)의 조합이 OUT 신호를 적정 전압으로 구동할 수 없는 경우에 OUT 신호의 전압을 약간 위 또는 아래로 끌어당길 수 있다. APU 신호는 액티브 로우 값을 가질 때 OUT 신호를 약간 끌어올릴 수 있고 액티브 하이 값을 가질 때 APD 신호가 OUT 신호를 약간 아래로 끌어내릴 수 있다.
도 14a 내지 도 14d는 본 발명의 일 실시예에 따른 도 13b의 멀티-레그 드라이버 회로(1301)의 예시적인 출력의 개략도를 도시한다. 예를 들어, 저전압 신호 표현(1410)은 (예를 들어, 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340)이 저 공급 전압을 구동할 때) VL 전압을 구동하는 것을 나타낼 수 있다. 이 경우, 신호 라인을 통해 수신된 출력 전압(VO)은 저전압 일 수 있다. RDRV는 풀다운 트랜지스터의 고유 저항을 나타낼 수 있다.
저-중 전압 신호 표현(1420)은 저-중 전압을 구동하는 것을 나타낼 수 있다(예를 들어, 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340) 중 하나가 높은 공급 전압을 구동하고, 나머지는 낮은 공급 전압을 구동할 때). 이 경우, 신호 라인을 통해 수신된 VO 전압은 높은 공급 전압의 1/4 일 수 있다. RDRV는 풀업 트랜지스터 및 풀다운 트랜지스터의 고유 저항을 나타낼 수 있다.
고-중 전압 신호 표현(1430)은 상-중 전압의 구동을 나타낼 수 있다(예컨대, 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340) 중 하나가 낮은 공급 전압을 구동하고, 나머지는 높은 전원 전압을 구동할 때). 이 경우, 신호 라인을 통해 수신된 VO 전압은 높은 공급 전압의 1/2 일 수 있다. RDRV는 풀업 트랜지스터 및 풀다운 트랜지스터의 고유 저항을 나타낼 수 있다.
고전압 신호 표현(1440)은 VH 전압을 구동하는 것을 나타낼 수 있다(예를 들어, 제 1 드라이버 섹션(1320), 제 2 드라이버 섹션(1330) 및 제 3 드라이버 섹션(1340) 모두가 높은 공급 전압을 구동하는 경우). 이 경우, 신호 라인을 통해 수신된 VO 전압은 높은 공급 전압의 3/4 일 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리(1500)의 일부를 도시한다. 메모리(1500)는 예를 들어 휘발성 메모리 셀, 비 휘발성 메모리 셀, DRAM 메모리 셀, SRAM 메모리 셀, 플래시 메모리 셀 또는 일부 다른 유형의 메모리 셀일 수 있는, 메모리 셀의 어레이(1502)를 포함한다. 메모리(1500)는 ADDR/CMD 버스를 통해 메모리 명령 및 어드레스들을 수신하는 명령 디코더(1506)를 포함한다. 명령 디코더(1506)는 ADDR/CMD 버스를 통해 수신된 명령에 기초하여 제어 신호를 제공한다. 명령 디코더(1506)는 또한 어드레스 버스 및 어드레스 래치(1510)를 통해 로우 및 칼럼 어드레스를 메모리(1500)에 제공한다. 어드레스 래치는 그 후 개별 칼럼 어드레스 및 개별 로우 어드레스를 출력한다.
로우 및 칼럼 어드레스는 어드레스 래치(1510)에 의해 로우 어드레스 디코더(1522) 및 칼럼 어드레스 디코더(1528)에 각각 제공된다. 칼럼 어드레스 디코더(1528)는 각각의 칼럼 어드레스에 대응하는 어레이(1502)를 통해 연장되는 비트 라인을 선택한다. 로우 어드레스 디코더(1522)는 수신되는 로우 어드레스에 대응하는 어레이(1502) 내의 메모리 셀들의 각 로우를 활성화하는 워드 라인 드라이버(1524)에 접속된다. 수신된 칼럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입/출력 데이터 버스(1540)를 통해 판독 데이터를 데이터 출력 회로(1534)에 제공하기 위해 판독/기록 회로(1530)에 연결된다. 데이터 출력 회로(1534)는 출력 데이터 버스상의 신호 라인 상에 멀티-레벨 전압을 인코딩 및 구동하도록 구성된 멀티-레벨 신호 인코더 및 드라이버(1535)를 포함할 수 있다. 멀티-레벨 신호 인코더 및 드라이버(1535)는 도 1의 출력 인코더 및 드라이버 회로(114) 및/또는 출력 인코더 및 드라이버 회로(124), 도 2의 신호 드라이버(214), 도 3a-3d의 로직 회로(300), 도 6의 X 신호 라인 드라이버(610) 및 Y 신호 라인 드라이버(620), 도 8의 7 레그 드라이버 회로(800), 도 12의 멀티-레벨 신호 드라이버(1204), 도 13b의 7 레그 드라이버 회로(1301)를 포함할 수 있다. 멀티-레벨 신호 인코더들 및 드라이버들(1535)은 도 5에 기재된 인코딩 구현(500) 및/또는 도 13a에 도시된 인코딩 구현(1300)에 기초하여 신호들을 인코딩하도록 구성될 수 있다. 기록 데이터는 데이터 입력 회로(1544) 및 메모리 어레이 판독/기록 회로(1530)를 통해 어레이(1502)에 제공된다. 데이터 입력 회로(1544)는 입력 데이터 버스 상의 신호 라인 상의 멀티레벨 전압을 수신 및 디코딩하도록 구성된 멀티-레벨 신호 수신기 및 디코더(1545)를 포함할 수 있다. 멀티-레벨 신호 수신기 및 디코더들(1545)은 도 1의 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126), 도 2의 216, 도 4a 내지 4c의 로직 회로들(400), 도 12의 멀티-레벨 신호 수신기(1206), 또는 이들의 조합을 포함할 수 있다. 멀티-레벨 신호 인코더 및 드라이버(1535)는 도 5에 설명된 인코딩 구현(500) 및/또는 도 13a에 도시된 인코딩 구현(1300)에 기초하여 신호를 디코딩하도록 구성될 수 있다. 명령 디코더(1506)는 ADDR/CMD 버스에 제공된 메모리 명령 및 어드레스들에 응답하여 어레이(1502)에 대한 다양한 동작을 수행할 수 있다. 특히, 명령 디코더(1506)는 어레이(1502)로부터 데이터 판독 및 어레이에 데이터 기록을 위해 제어 신호를 제공하는데 사용된다.
전술한 내용으로부터, 본 개시의 특정 실시예가 설명의 목적으로 본원에 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 개시는 첨부된 청구 범위를 제외하고는 제한되지 않는다.

Claims (19)

  1. 장치로서,
    복수의 멀티-레벨 신호 중 제 1 및 제 2 멀티-레벨 신호를 각각 수신하도록 구성되고, 기준 전압들의 쌍에 기초하여 상기 제 1 및 제 2 멀티-레벨 신호를 디코딩하도록 구성된 비교기들의 제 1 및 제 2 쌍을 포함하는 복수의 비교기 - 상기 비교기들의 제 1 쌍은 상기 제 1 멀티-레벨 신호에 기초하여 하나 이상의 제 1 신호를 제공하도록 구성되고, 상기 비교기들의 제 2 쌍은 상기 제 2 멀티-레벨 신호에 기초하여 하나 이상의 제 2 신호를 제공하도록 구성됨 -; 및
    상기 제 1 멀티-레벨 신호에 기초하여 상기 하나 이상의 제 1 신호 및 상기 제 2 멀티-레벨 신호에 기초하여 상기 하나 이상의 제 2 신호를 수신하도록 구성된 디코더를 포함하고, 상기 디코더는 상기 수신된 상기 하나 이상의 제 1 신호 및 상기 하나 이상의 제 2 신호에 기초하여 상기 복수의 멀티-레벨 신호보다 수가 더 많은 복수의 비트스트림을 출력하도록 더 구성되고,
    상기 디코더는 상기 하나 이상의 제 1 신호 및 상기 하나 이상의 제 2 신호에 응답하여 상기 복수의 비트스트림의 각 비트스트림을 제공하도록 구성된, 장치.
  2. 장치로서,
    복수의 멀티-레벨 신호 중 제 1 및 제 2 멀티-레벨 신호를 각각 수신하도록 구성된 비교기들의 제 1 및 제 2 쌍을 포함하는 복수의 비교기 - 상기 복수의 비교기의 각 쌍은 기준 전압들의 쌍에 기초하여 각각의 멀티-레벨 신호를 디코딩하도록 구성되고, 상기 비교기들의 제 1 및 제 2 쌍의 각 비교기는 상기 디코딩에 기초하여 각각의 신호를 제공하도록 구성됨 -; 및
    상기 비교기들의 복수의 쌍의 각 비교기로부터 각각의 신호들을 수신하도록 구성된 디코더를 포함하고, 상기 디코더는 상기 수신된 신호들에 기초하여 상기 복수의 멀티-레벨 신호보다 수가 더 많은 복수의 비트스트림을 출력하도록 더 구성되고,
    상기 디코더는 상기 비교기들의 복수의 쌍의 각 비교기로부터의 각각의 신호에 응답하여 상기 복수의 비트스트림의 각 비트스트림을 제공하도록 구성되고,
    상기 비교기들의 제 1 쌍은,
    상기 제 1 멀티-레벨 신호 및 제 1 기준 전압을 갖는 제 1 기준 신호를 수신하도록 구성되고, 상기 제 1 멀티-레벨 신호를 상기 제 1 기준 신호에 비교하도록 구성되고, 제 1 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 1 비교기; 및
    상기 제 1 멀티-레벨 신호 및 제 2 기준 신호를 수신하도록 구성되고, 상기 제 1 멀티-레벨 신호를 상기 제 1 기준 전압보다 더 낮은 제 2 기준 전압을 갖는 상기 제 2 기준 신호에 비교하도록 구성되고, 제 2 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 2 비교기를 포함하고,
    상기 비교기들의 제 2 쌍은,
    상기 제 2 멀티-레벨 신호 및 상기 제 1 기준 신호를 수신하도록 구성되고, 상기 제 2 멀티-레벨 신호를 상기 제 1 기준 신호에 비교하도록 구성되고, 제 3 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 3 비교기; 및
    상기 제 2 멀티-레벨 신호 및 상기 제 2 기준 신호를 수신하도록 구성되고, 상기 제 2 멀티-레벨 신호를 상기 제 2 기준 신호에 비교하도록 구성되고, 제 4 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 4 비교기를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 디코더는,
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 상기 복수의 비트스트림 중 제 1 비트스트림을 제공하도록 구성된 제 1 로직 회로;
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 상기 복수의 비트스트림 중 제 2 비트스트림을 제공하도록 구성된 제 2 로직 회로; 및
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 상기 복수의 비트스트림 중 제 3 비트스트림을 제공하도록 구성된 제 3 로직 회로를 포함하는, 장치.
  4. 장치로서,
    복수의 비트스트림을 수신하도록 구성되고, 복수의 멀티-레벨 신호를 제공하도록 더 구성된 드라이버 회로;
    복수의 멀티-레벨 신호 중 제 1 및 제 2 멀티-레벨 신호를 각각 수신하도록 구성된 비교기들의 제 1 및 제 2 쌍을 포함하는 복수의 비교기 - 상기 복수의 비교기의 각 쌍은 기준 전압들의 쌍에 기초하여 각각의 멀티-레벨 신호를 디코딩하도록 구성되고, 상기 비교기들의 제 1 및 제 2 쌍의 각 비교기는 상기 디코딩에 기초하여 각각의 신호를 제공하도록 구성됨 -; 및
    상기 비교기들의 복수의 쌍의 각 비교기로부터 각각의 신호들을 수신하도록 구성된 디코더를 포함하고, 상기 디코더는 상기 수신된 신호들에 기초하여 상기 복수의 멀티-레벨 신호보다 수가 더 많은 복수의 비트스트림을 출력하도록 더 구성되고,
    상기 디코더는 상기 비교기들의 복수의 쌍의 각 비교기로부터의 각각의 신호에 응답하여 상기 복수의 비트스트림의 각 비트스트림을 제공하도록 구성된, 장치.
  5. 제 4 항에 있어서,
    상기 드라이버 회로는 상기 복수의 비트스트림에 기초하여 복수의 제어 신호를 제공받는 복수의 개별 드라이버를 포함하고,
    상기 복수의 개별 드라이버는 상기 복수의 제어 신호에 응답하여 상기 복수의 멀티-레벨 신호를 복수의 신호 라인에 구동하도록 구성된, 장치.
  6. 장치로서,
    제 1 및 제 2 멀티-레벨 신호를 포함하는 복수의 멀티-레벨 신호를 수신하도록 구성된 수신기를 포함하고, 상기 수신기는,
    비교기들의 제 1 및 제 2 쌍을 포함하는 비교기들의 복수의 쌍 - 상기 비교기들의 복수의 쌍 중 비교기들의 임의의 쌍은 상기 복수의 멀티-레벨 신호 중 각각의 멀티-레벨 신호들을 각각 수신하도록 구성되고, 비교기들의 각 쌍은 각각 제 1 기준 전압 및 제 2 기준 전압에 응답하여 제 1 출력 신호 및 제 2 출력 신호를 제공하도록 구성됨 -; 및
    상기 비교기들의 복수의 쌍의 비교기들의 각 쌍으로부터 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 수신하도록 구성된 디코더를 포함하고, 상기 디코더는 상기 비교기들의 복수의 쌍의 비교기들의 각 쌍으로부터의 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 응답하여 제 1 비트스트림을 제공하고, 상기 비교기들의 복수의 쌍의 비교기들의 각 쌍으로부터의 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 응답하여 제 2 비트스트림을 제공하고, 상기 비교기들의 복수의 쌍의 비교기들의 각 쌍으로부터의 상기 제 1 출력 신호 및 상기 제 2 출력 신호에 응답하여 제 3 비트스트림을 제공하도록 더 구성된, 장치.
  7. 제 6 항에 있어서,
    상기 비교기들의 제 1 쌍은,
    상기 제 1 멀티-레벨 신호 및 제 1 기준 전압을 갖는 제 1 기준 신호를 수신하도록 구성되고, 상기 제 1 멀티-레벨 신호를 상기 제 1 기준 신호에 비교하도록 구성되고, 상기 제 1 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 1 비교기; 및
    상기 제 1 멀티-레벨 신호 및 제 2 기준 신호를 수신하도록 구성되고, 상기 제 1 멀티-레벨 신호를 제 2 기준 전압을 갖는 상기 제 2 기준 신호에 비교하도록 구성되고, 상기 제 2 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 2 비교기를 포함하고,
    상기 비교기들의 제 2 쌍은,
    상기 제 2 멀티-레벨 신호 및 상기 제 1 기준 신호를 수신하도록 구성되고, 상기 제 2 멀티-레벨 신호를 상기 제 1 기준 신호에 비교하도록 구성되고, 제 3 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 3 비교기; 및
    상기 제 2 멀티-레벨 신호 및 상기 제 2 기준 신호를 수신하도록 구성되고, 상기 제 2 멀티-레벨 신호를 상기 제 2 기준 신호에 비교하도록 구성되고, 제 4 출력 신호를 상기 디코더에 제공하도록 더 구성된 제 4 비교기를 포함하는, 장치.
  8. 제 7 항에 있어서,
    상기 디코더는,
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 상기 제 1 비트스트림을 제공하도록 구성된 제 1 로직 회로;
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 상기 제 2 비트스트림을 제공하도록 구성된 제 2 로직 회로; 및
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 상기 제 3 비트스트림을 제공하도록 구성된 제 3 로직 회로를 포함하는, 장치.
  9. 제 8 항에 있어서,
    상기 제 1 로직 회로는,
    상기 제 2, 제 3, 및 제 4 출력 신호를 수신하도록 구성되고, 제 1 중간 신호를 제공하도록 더 구성된 제 1 회로;
    상기 제 1, 제 2, 및 제 4 출력 신호를 수신하도록 구성되고, 제 2 중간 신호를 제공하도록 더 구성된 제 2 회로; 및
    상기 제 1 및 제 2 중간 신호를 수신하도록 구성되고, 상기 제 1 비트스트림을 제공하도록 더 구성된 제 3 회로를 포함하는, 장치.
  10. 제 9 항에 있어서,
    상기 제 2 로직 회로는,
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호를 수신하도록 구성되고, 제 3 중간 신호를 제공하도록 더 구성된 제 4 회로;
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호를 수신하도록 구성되고, 제 4 중간 신호를 제공하도록 더 구성된 제 5 회로;
    상기 제 2, 제 3, 및 제 4 출력 신호를 수신하도록 구성되고, 제 5 중간 신호를 제공하도록 더 구성된 제 6 회로; 및
    상기 제 3, 제 4, 및 제 5 중간 신호를 수신하도록 구성되고, 상기 제 2 비트스트림을 제공하도록 더 구성된 제 7 회로를 포함하는, 장치.
  11. 제 6 항에 있어서,
    복수의 비트스트림을 수신하도록 구성되고, 상기 복수의 멀티-레벨 신호를 제공하도록 더 구성된 드라이버 회로를 더 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 복수의 비트스트림의 수는 상기 복수의 멀티-레벨 신호의 수보다 더 큰, 장치.
  13. 제 12 항에 있어서,
    상기 드라이버 회로는 상기 복수의 멀티-레벨 신호를 상기 수신기에 결합된 복수의 신호 라인에 구동하도록 구성된 복수의 개별 드라이버를 더 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 복수의 개별 드라이버는 상기 복수의 비트스트림에 기초하여 복수의 제어 신호를 제공받고,
    상기 복수의 개별 드라이버는 상기 복수의 제어 신호에 응답하여 상기 복수의 멀티-레벨 신호를 상기 복수의 신호 라인에 구동하도록 구성된, 장치.
  15. 방법으로서,
    복수의 비트스트림을 수신하는 단계;
    상기 복수의 비트스트림에 기초하여 복수의 제어 신호를 드라이버에 제공하는 단계;
    상기 복수의 제어 신호에 응답하여, 상기 복수의 비트스트림보다 수가 더 적은 복수의 멀티-레벨 신호를 제공하는 단계;
    제 1 멀티-레벨 신호 및 제 2 멀티-레벨 신호를 포함하는 상기 복수의 멀티-레벨 신호를 수신하는 단계; 및
    상기 복수의 멀티-레벨 신호의 임의의 멀티-레벨 신호에 응답하여 제 1 기준 전압 및 제 2 기준 전압에 기초하여 복수의 출력 신호를 제공하는 단계를 포함하고, 상기 복수의 출력 신호를 제공하는 단계는,
    제 1 회로에 의해 상기 제 1 멀티-레벨 신호에 응답하여, 각각 제 1 기준 전압 및 제 2 기준 전압에 기초하여 제 1 출력 신호 및 제 2 출력 신호를 제공하는 단계;
    제 2 회로에 의해 상기 제 2 멀티-레벨 신호에 응답하여, 각각 상기 제 1 기준 전압 및 상기 제 2 기준 전압에 기초하여 제 3 출력 신호 및 제 4 출력 신호를 제공하는 단계; 및
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 복수의 비트스트림을 제공하는 단계를 포함하고,
    상기 복수의 비트스트림을 제공하는 단계는 상기 제 1, 제 2, 제 3, 및 제 4 출력 신호의 각 출력 신호에 응답하여 상기 복수의 비트스트림의 각 비트스트림을 제공하는 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    각각 상기 제 1 기준 전압 및 상기 제 2 기준 전압에 기초하여 상기 제 1 출력 신호 및 상기 제 2 출력 신호를 제공하는 단계는,
    상기 제 1 멀티-레벨 신호를 제 1 기준 신호에 비교하는 단계; 및
    상기 제 1 멀티-레벨 신호를 제 2 기준 신호에 비교하는 단계를 포함하고,
    각각 상기 제 1 기준 전압 및 상기 제 2 기준 전압에 기초하여 상기 제 3 출력 신호 및 상기 제 4 출력 신호를 제공하는 단계는,
    상기 제 2 멀티-레벨 신호를 상기 제 1 기준 신호에 비교하는 단계; 및
    상기 제 2 멀티-레벨 신호를 상기 제 2 기준 신호에 비교하는 단계를 포함하는, 방법.
  17. 제 16 항에 있어서,
    상기 제 1 회로로부터 상기 제 1 및 제 2 출력 신호를 수신하는 단계;
    상기 제 2 회로로부터 상기 제 3 및 제 4 출력 신호를 수신하는 단계; 및
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 제 1 비트스트림, 제 2 비트스트림, 및 제 3 비트스트림을 제공하는 단계를 더 포함하는, 방법.
  18. 제 17 항에 있어서,
    상기 제 2, 제 3, 및 제 4 출력 신호를 수신하는 단계;
    상기 제 2, 제 3, 및 제 4 출력 신호에 응답하여 제 1 중간 신호를 제공하는 단계;
    상기 제 1, 제 2, 및 제 4 출력 신호를 수신하는 단계;
    상기 제 1, 제 2, 및 제 4 출력 신호에 응답하여 제 2 중간 신호를 제공하는 단계;
    상기 제 1 및 제 2 중간 신호를 수신하는 단계; 및
    상기 제 1 및 제 2 중간 신호에 응답하여 상기 제 1 비트스트림을 제공하는 단계를 더 포함하는, 방법.
  19. 제 18 항에 있어서,
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호를 수신하는 단계;
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 제 3 중간 신호를 제공하는 단계;
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호를 수신하는 단계;
    상기 제 1, 제 2, 제 3, 및 제 4 출력 신호에 응답하여 제 4 중간 신호를 제공하는 단계;
    상기 제 2, 제 3, 및 제 4 출력 신호를 수신하는 단계;
    상기 제 2, 제 3, 및 제 4 출력 신호에 응답하여 제 5 중간 신호를 제공하는 단계;
    상기 제 3, 제 4, 및 제 5 중간 신호를 수신하는 단계; 및
    상기 제 3, 제 4, 및 제 5 중간 신호에 응답하여 상기 제 2 비트스트림을 제공하는 단계를 더 포함하는, 방법.
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