KR20220028694A - 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템 - Google Patents

멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템 Download PDF

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최영돈
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Abstract

본 발명의 실시예들에 따른 멀티 레벨 신호 수신기는 데이터 샘플러 및 기준 전압 생성기를 포함한다. 상기 데이터 샘플러는 채널로부터 수신한, 서로 다른 M(M은 3 이상의 자연수) 개의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 (M-1) 개의 기준 전압들과 비교하는 (M-1) 개의 감지 증폭기들을 구비하여 N(N은 2 이상의 자연수) 비트들을 포함하는 타겟 데이터 신호를 생성한다. 상기 기준 전압 생성기는 상기 (M-1) 개의 기준 전압들을 생성한다. 상기 (M-1) 개의 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함한다.

Description

멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템{MULTI-LEVEL SIGNAL RECEVIVER AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.
최근에는 반도체 메모리 장치의 성능이 향상됨에 따라, 메모리 컨트롤러와 반도체 메모리 장치 사이에서 높은 통신 속도(또는 인터페이스 속도)가 요구되고 있으며, 이에 따라 하나의 단위 구간(unit interval, UI) 동안에 복수의 비트들을 전송할 수 있는 멀티 레벨 시그널링(multi-level signaling) 방식이 연구되고 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling)을 이용하며 감지 특성을 향상시킬 수 있는 멀티 레벨 신호 수신기를 제공하는데 있다.
본 발명의 일 목적은 멀티 레벨 시그널링(multi-level signaling)을 이용하며 감지 특성을 향상시킬 수 있는 멀티 레벨 신호 수신기를 포함하는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 멀티 레벨 신호 수신기는 데이터 샘플러 및 기준 전압 생성기를 포함한다. 상기 데이터 샘플러는 채널로부터 수신한, 서로 다른 M(M은 3 이상의 자연수) 개의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 (M-1) 개의 기준 전압들과 비교하는 (M-1) 개의 감지 증폭기들을 구비하여, N(N은 2 이상의 자연수) 비트들을 포함하는 타겟 데이터 신호를 생성한다. 상기 기준 전압 생성기는 상기 (M-1) 개의 기준 전압들을 생성한다. 상기 (M-1) 개의 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 M(M은 3 이상의 자연수) 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다. 상기 메모리 컨트롤러는 입력 데이터에 기초하여 상기 멀티 레벨 신호를 생성하는 송신기를 포함한다. 상기 반도체 메모리 장치는 상기 메모리 시스템과 채널을 통하여 연결되며, 상기 채널로부터 수신한 상기 멀티 레벨 신호를 (M-1)개의 기준 전압들과 비교하여 N(N은 2 이상의 자연수) 비트들을 포함하는 타겟 데이터 신호를 생성하는 수신기를 구비한다. 상기 수신기는 데이터 샘플러 및 기준 전압 생성기를 포함한다. 상기 데이터 샘플러는 상기 멀티 레벨 신호를 상기 (M-1)개의 기준 전압들과 비교하여 상기N 비트들을 포함하는 타겟 데이터 신호를 생성하는 (M-1) 감지 증폭기들을 구비한다. 상기 기준 전압 생성기는 상기 (M-1) 기준 전압들을 생성한다. 상기 상기 (M-1) 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 멀티 레벨 신호 수신기는 데이터 샘플러 및 기준 전압 생성기를 포함한다. 상기 데이터 샘플러는 채널로부터 수신한, 서로 다른 제1 내지 제4 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 제1 내지 제3 기준 전압들과 비교하는 제1 내지 제3 감지 증폭기들을 구비하여 2 비트들을 포함하는 타겟 데이터 신호를 생성한다. 상기 기준 전압 생성기는 상기 제1 내지 제3 기준 전압들을 생성한다. 상기 제1 감지 증폭기는 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제1 기준 전압을 비교하고 제1 비교 신호를 출력한다. 상기 제2 감지 증폭기는 상기 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제2 기준 전압을 비교하고 제2 비교 신호를 출력한다. 상기 제3 감지 증폭기는 상기 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제3 기준 전압을 비교하여 제3 비교 신호를 출력한다. 상기 제1 내지 제3 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함하고, 상기 제2 기준 전압은 상기 제1 기준 전압보다 높은 레벨을 가지고, 상기 제3 기준 전압은 상기 제2 기준 전압보다 높은 레벨을 가진다.
상기와 같은 본 발명의 실시예들에 따른 멀티 레벨 수신기에서는 기준 전압의 레벨에 따라 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함하여 멀티 레벨 신호의 복수의 전압 레벨들과 복수의 기준 전압들에 대한 감지 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2 및 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 예를 나타내는 블록도들이다.
도 4는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 5a는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에 포함되는 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 5b는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에 포함되는 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 6 및 7은 본 발명의 실시예들에 따른 멀티 레벨 데이터 신호를 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 송신기를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 멀티 레벨을 갖는 데이터 신호를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 12a는 본 발명의 실시예들에 따른 도 11의 수신기에서 데이터 샘플러의 구성을 나타내는 블록도이다.
도 12b는 본 발명의 실시예들에 따른 도 11의 수신기에서 데이터 샘플러의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 멀티 레벨 신호와 기준 전압 신호들을 나타낸다.
도 14는 본 발명의 실시예들에 따른 제1 감지 증폭기의 구성을 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 16은 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 17은 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 18은 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 19는 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 도 2의 메모리 시스템의 예를 나타내는 블록도이다.
도 21a, 21b 및 21c는 도 20의 송신기에 포함되는 구동 회로의 예들을 나타내는 도면들이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 레벨 신호 수신 방법을 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 24는 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 k(k는 3이상의 자연수) 개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 24개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 M(M는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(M) 방식에도 적용될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(100)는 호스트(미도시)의 요청에 기초하여 반도체 메모리 장치(200)에 데이터를 기입하거나 반도체 메모리 장치(200)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 커맨드 라인, 어드레스 라인, 데이터 라인 및/또는 전원 라인을 포함할 수 있다. 메모리 컨트롤러(100)는 상기 커맨드 라인 및 상기 어드레스 라인을 통해 반도체 메모리 장치(100)에 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 상기 데이터 라인을 통해 반도체 메모리 장치(100)와 데이터 신호(MLDAT)를 주고 받으며, 상기 전원 라인을 통해 반도체 메모리 장치(200)에 파워(PWR)를 제공할 수 있다.
예를 들어, 데이터 신호(MLDAT)는 본 발명의 실시예들에 따라 생성/전송되는 멀티 레벨 신호일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(30)은 데이터 스트로브 신호를 전송하는 DQS 라인을 더 포함할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터 신호(MLDAT)가 전송되는 상기 데이터 라인을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 2 및 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 예를 나타내는 블록도들이다.
도 2 및 3을 참조하면, 메모리 시스템(11)은 메모리 컨트롤러(101), 반도체 메모리 장치(201) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(101)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 반도체 메모리 장치(201)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 멀티 레벨 신호를 수신할 수 있다. 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c)은 복수의 채널들(31a, 31b, 31c)을 통해 멀티 레벨 데이터 신호를 전송할 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 메모리 컨트롤러(101)와 반도체 메모리 장치(201)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 2는 메모리 컨트롤러(101)로부터 반도체 메모리 장치(201)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성하고, 출력 데이터 신호(DS11)는 채널(31a)을 통해 메모리 컨트롤러(101)로부터 반도체 메모리 장치(201)로 전송되며, 수신기(47a)는 출력 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 타겟 데이터(ODAT11)를 획득할 수 있다.
이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS21)를 생성하고, 출력 데이터 신호(DS21)는 채널(31b)을 통해 반도체 메모리 장치(201)로 전송되며, 수신기(47b)는 출력 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 타겟 데이터(ODAT21)를 획득할 수 있다.
송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN1)를 생성하고, 출력 데이터 신호(DSN1)는 채널(31c)을 통해 반도체 메모리 장치(201)로 전송되며, 수신기(47c)는 출력 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 타겟 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 반도체 메모리 장치(201)에 기입되는 기입 데이터일 수 있다.
도 3은 반도체 메모리 장치(201)로부터 메모리 컨트롤러(101)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS12)를 생성하고, 출력 데이터 신호(DS12)는 채널(31a)을 통해 반도체 메모리 장치(201)로부터 메모리 컨트롤러(101)로 전송되며, 수신기(27a)는 출력 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 타겟 데이터(ODAT12)를 획득할 수 있다.
이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS22)를 생성하고, 출력 데이터 신호(DS22)는 채널(31b)을 통해 메모리 컨트롤러(101)로 전송되며, 수신기(27b)는 출력 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 타겟 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN2)를 생성하고, 출력 데이터 신호(DSN2)는 채널(31c)을 통해 메모리 컨트롤러(101)로 전송되며, 수신기(27c)는 출력 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 반도체 메모리 장치(201)로부터 독출되는 독출 데이터일 수 있다.
도 4는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(100)는 버스(160)를 통하여 서로 연결되는 적어도 하나의 프로세서(110), 버퍼 메모리(120), 호스트 인터페이스(130), ECC(Error Correction Code) 엔진(140) 및 메모리 인터페이스(150)를 포함할 수 있다.
프로세서(110)는 외부의 호스트(미도시)로부터 호스트 인터페이스(130)를 통하여 수신된 커맨드 및/또는 요청에 응답하여 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 예를 들어, 프로세서(110)는 펌웨어(Firmware)를 채용하여 각각의 구성들을 제어할 수 있다.
버퍼 메모리(120)는 프로세서(110)에 의해 실행 및 처리되는 명령어 및 데이터를 저장할 수 있다. 예를 들어, 버퍼 메모리(120)는 SRAM 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 인터페이스(130)는 상기 호스트와 메모리 컨트롤러(100) 사이의 물리적 연결을 제공할 수 있다. 즉, 호스트 인터페이스(130)는 상기 호스트의 버스 포맷(bus format)에 대응하여 메모리 컨트롤러(100)와의 인터페이싱을 제공할 수 있다.
에러 정정을 위한 ECC 엔진은(140)은 다양한 에러 정정 코드를 이용하여 ECC 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(150)는 반도체 메모리 장치(예를 들어, 도 1의 200)와 신호 및 데이터를 교환할 수 있다. 메모리 인터페이스(150)는 커맨드 및 어드레스를 상기 반도체 메모리 장치에 전송할 수 있고, 상기 반도체 메모리 장치에 데이터를 전송하거나 상기 반도체 메모리 장치로부터 독출된 데이터를 수신할 수 있다. 본 발명의 실시예들에 따른 상기 멀티 레벨 신호를 생성하는 송신기(예를 들어, 도 2의 25a) 및 상기 멀티 레벨 신호를 수신하는 수신기(예를 들어, 도 2의 27a)는 메모리 인터페이스(150)에 포함될 수 있다.
도 5a는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에 포함되는 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 5a를 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레시 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(390), 데이터 입출력 버퍼(295) 및 온-다이 터미네이션(on-die termination, ODT) 회로(297)를 포함할 수 있다.
예를 들어, 반도체 메모리 장치(200)는 휘발성 메모리 장치일 수 있고, 특히 DRAM일 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 센스 앰프들(285a~285h), 제1 내지 제8 칼럼 디코더들(270a~270h) 및 제1 내지 제8 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제8 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 디코더들(260a~260h)에 각각 인가될 수 있다.
리프레쉬 카운터(245)는 제어 로직 회로(210)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가 또는 감소시킬 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(390)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 ECC 엔진(390)에 제공되고, ECC 엔진(390)은 데이터(DQ)에 기초하여 패리티 비트들을 생성하고, 상기 데이터(DQ)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 타겟 데이터(DQ)를 ECC 엔진(390)에 제공하고, 독출 동작에서는 ECC 엔진(390)으로부터 제공되는 타겟 데이터(DQ)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진(390)은 제어 로직 회로(210)의 제어에 따라 타겟 데이터(DQ)에 대한 ECC 인코딩과 ECC 디코딩을 수행할 수 있다
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
ODT 회로(297)는 데이터 입출력 패드(299) 및 데이터 입출력 버퍼(295)와 연결될 수 있다. ODT 회로(297)가 활성화되는 경우에 ODT를 수행할 수 있다. 상기 ODT가 수행되는 경우에, 임피던스 매칭에 의해 신호의 반사를 억제함으로써, 송수신되는 신호의 충실도를 향상시킬 수 있다.
한편, DRAM에 기초하여 본 발명의 실시예들에 따른 메모리 시스템에 포함되는 반도체 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 반도체 메모리 장치는 임의의 다른 휘발성 반도체 메모리 장치일 수도 있고, 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 임의의 비휘발성 반도체 메모리 장치일 수도 있다.
도 5b는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에 포함되는 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 5b를 참조하면, 반도체 메모리 장치(200b)는 비휘발성 메모리 장치로 구현될 수 있으며, 메모리 셀 어레이(630), 어드레스 디코더(660), 페이지 버퍼 회로(610), 데이터 입출력 회로(620), 제어 회로(650) 및 전압 생성기(670)를 포함할 수 있다.
메모리 셀 어레이(630)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(660)와 연결될 수 있다. 또한, 메모리 셀 어레이(630)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(610)와 연결될 수 있다. 메모리 셀 어레이(630)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다.
제어 회로(650)는 메모리 컨트롤러(100)로부터 커맨드(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(200ba)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(650)는 커맨드 신호(CMD)에 기초하여 전압 생성기(670)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(650)는 로우 어드레스(R_ADDR)를 어드레스 디코더(660)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(620)에 제공할 수 있다.
어드레스 디코더(660)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(630)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(460)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(670)는 제어 회로(650)로부터 제공되는 제어 신호들(CTLs)에 기초하여 파워(PWR)를 이용하여 반도체 메모리 장치(200b)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(670)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(660)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(670)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(670)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(670)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(670)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성기(670)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(610)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(630)와 연결될 수 있다. 페이지 버퍼 회로(610)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(610)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(620)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(610)와 연결될 수 있고 데이터 입출력 핀(680)에 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(620)는 멀티 레벨 데이터(MLDAT)를 수신할 수 있다. 데이터 입출력 회로(620)는 본 발명의 실시예들에 따른 멀티 레벨 신호 수신기를 포함하여 멀티 레벨 데이터(MLDAT)를 타겟 데이터로 디코딩하고, 제어 회로(650)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 타겟 데이터를 페이지 버퍼 회로(610)에 제공할 수 있다.
독출 동작 시, 데이터 입출력 회로(620)는 제어 회로(650)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(610)에 저장된 타겟 데이터를 멀티 레벨 데이터로 변화하고, 멀티 레벨 데이터를 메모리 컨트롤러(100)에 제공할 수 있다.
페이지 버퍼 회로(610)와 데이터 입출력 회로(620)는 제어 회로(650)에 의하여 제어될 수 있다. 제어 회로(650)는 페이지 버퍼 회로(620)에 제어 신호(PCTL)를 인가하여 페이지 버퍼 회로(610)를 제어할 수 있다.
이하에서는 멀티 레벨 시그널링 방식(즉, PAM 방식)의 다양한 예들 및 그에 따른 송신기의 다양한 구현 예들에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
도 6 및 7은 본 발명의 실시예들에 따른 멀티 레벨 데이터 신호를 설명하기 위한 도면들이다.
도 6은 4-레벨 방식(즉, PAM4 방식)으로 생성된 데이터 신호, 즉 PAM4 신호에 대한 이상적인 아이 다이어그램(eye diagram)을 나타내고, 도 7은 도 6의 아이 다이어그램을 단순하게 나타낸 도면이다.
도 6을 참조하면, 아이 다이어그램은 고속 전송에서 신호의 품질을 나타내는데 사용될 수 있다. 예를 들어, 아이 다이어그램은 신호의 4개의 심볼들(예를 들어, '00', '01', '10', '11')을 나타낼 수 있고, 상기 4개의 심볼들 각각은 상이한 전압 레벨들(또는 전압 진폭들)(VL11, VL21, VL31, VL41)로 표현될 수 있다. 아이 다이어그램은 신호 무결성을 시각적으로 나타내기 위해 사용될 수 있고, 데이터 신호의 잡음 마진을 나타낼 수 있다.
아이 다이어그램을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP)(예를 들어, 단위 간격 또는 비트주기)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 주기(SP)는 측정된 신호의 전송과 관련된 클럭(clock)에 의해 정의될 수 있다. 상기 오실로스코프 또는 다른 컴퓨팅 장치는 샘플 주기(SP) 동안 신호의 전압 레벨을 측정하여 트레이스들(traces)(TRC)을 형성할 수 있다. 복수의 트레이스들(TRC)을 중첩함으로써, 측정된 신호에 대한 다양한 특성이 결정될 수 있다.
아이 다이어그램은 지터(jitter), 크로스토크(crosstalk), EMI, 신호 손실(signal loss), SNR(signal-to-noise ratio), 기타 특성과 같은 통신 신호의 다수의 특성을 식별하는데 사용될 수 있다.
예를 들어, 아이 폭(width)(W)은 측정된 신호의 타이밍 동기화 또는 측정된 신호의 지터 효과를 나타내는데 사용될 수 있다. 아이 오프닝(opening)(OP)은 다양한 전압 레벨들(VL11, VL21, VL31, VL41) 사이의 피크 대 피크(peak-to-peak) 전압 차이를 나타내고, 측정된 신호의 전압 레벨들(VL11, VL21, VL31, VL41)을 구별하기 위한 전압 마진과 관련되며, 도 1 등을 참조하여 상술한 상기 전압 간격에 대응할 수 있다. 상승 시간(rise time)(RT) 또는 하강 시간(fall time)(FT)은 하나의 전압 레벨에서 다른 하나의 전압 레벨로 천이하는데 소요되는 시간을 나타내고, 각각 상승 에지 및 하강 에지와 관련될 수 있다. 지터(JT)는 상승 및 하강 시간의 오정렬(misalignment)로 인한 타이밍 에러를 나타내고, 이상적인 시간과 다른 시간에 상승 에지 또는 하강 에지가 일어날 때 발생할 수 있다.
도 7을 참조하면, PAM4 방식의 데이터 신호의 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41), 제1, 제2 및 제3 전압 간격들(VOH11, VOH21, VOH31) 및 전압 스윙 폭(VSW1)을 예시하고 있다.
가장 낮은 제1 전압 레벨(VL11)은 제2 전압 레벨(VL21)보다 낮고, 제2 전압 레벨(VL21)은 제3 전압 레벨(VL31)보다 낮으며, 제3 전압 레벨(VL31)은 가장 높은 제4 전압 레벨(VL41)보다 낮을 수 있다. 또한, 제1 전압 간격(VOH11)은 제1 및 제2 전압 레벨들(VL11, VL21) 사이의 차이를 나타내고, 제2 전압 간격(VOH21)은 제2 및 제3 전압 레벨들(VL21, VL31) 사이의 차이를 나타내고, 제3 전압 간격(VOH31)은 제3 및 제4 전압 레벨들(VL31, VL41) 사이의 차이를 나타내며, 전압 스윙 폭(VSW1)은 제1 및 제4 전압 레벨들(VL11, VL41) 사이의 차이를 나타낼 수 있다.
도 8은 본 발명의 실시예들에 따른 송신기를 나타내는 회로도이다.
도 8을 참조하면, 송신기(400)는 멀티플렉서(410), 제1 드라이버(420) 및 제2 드라이버(440)를 포함할 수 있다. 송신기(400)는 데이터 입출력 패드(450)와 접지 전압(VDD) 사이에 연결되는 종단 저항(RZQ)를 더 포함할 수 있다.
멀티플렉서(410)는 4-위상 클럭 신호(CK_4P)에 기초하여 입력 데이터(DAT1)를 제1 비트(D0) 및 제2 비트(D1)로 분리할 수 있다. 제1 비트(D0)는 입력 데이터(DAT1)의 LSB(least significant bit)이고, 제2 비트(D1)는 입력 데이터(DAT1)의 MSB(most significant bit)일 수 있다. 멀티플렉서(410)는 제2 비트(D1)를 제1 드라이버(420)에 제공하고, 제1 비트(D0)를 제2 드라이버(440)에 제공할 수 있다.
제1 드라이버(420)는 전원 전압(VDDQ)와 노드(N1) 사이에 병렬로 연결되는 복수의 피모스 트랜지스터들(421~42t, t는 2 이상의 자연수)과 노드(N1)와 접지 전압(VSS) 사이에 병렬로 연결되는 복수의 엔모스 트랜지스터들(431~43t)를 포함할 수 있다. 피모스 트랜지스터들(421~42t) 각각의 게이트와 엔모스 트랜지스터들(431~43t) 각각의 게이트에는 제2 비트(D1)가 인가된다.
제2 드라이버(440)는 노드(N1)와 데이터 입출력 패드(450) 사이에 연결되고, 전원 전압(VDDQ)과 노드(N1) 사이에 연결되는 피모스 트랜지스터(441) 및 노드(N11)와 접지 전압(VSS) 사이에 연결되는 엔모스 트랜지스터(443)를 포함할 수 있다. 피모스 트랜지스터(441)의 게이트와 엔모스 트랜지스터(443)의 게이트는 서로 연결되어 제1 비트(D0)를 수신할 수 있다.
따라서 제1 드라이버(420)는 복수의 인버터들을 포함하여 제2 비트(D1)를 데이터 입출력 패드(450)에 구동하고, 제2 드라이버(440)는 제1 비트(D0)를 데이터 입출력 패드(450)에 구동하여 멀티 레벨 신호인 출력 데이터 신호(DS1)를 생성한다. 데이터 입출력 패드(450)는 출력 데이터 신호(DS1)를 출력할 수 있다. 출력 데이터 신호(DS1)는 4 개의 전압 레벨들 중 하나를 가진다. 출력 데이터 신호(DS1)는 도 6 및 7의 데이터 신호에 대응하며, 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가질 수 있다.
도 9는 본 발명의 실시예들에 따른 멀티 레벨을 갖는 데이터 신호를 설명하기 위한 도면이다. 이하 도 7과 중복되는 설명은 생략한다.
도 9를 참조하면, 8-레벨 방식(즉, PAM8 방식)으로 생성된 데이터 신호의 서로 다른 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 전압 레벨들(VL12, VL22, VL32, VL42, VL52, VL62, VL72, VL82), 제1, 제2, 제3, 제4, 제5, 제6 및 제7 전압 간격들(VOH12, VOH22, VOH32, VOH42, VOH52, VOH62, VOH72) 및 전압 스윙 폭(VSW2)을 예시하고 있다.
도 10은 본 발명의 실시예들에 따른 송신기를 나타내는 블록도이다.
도 10을 참조하면, 송신기(460)는 멀티플렉서(465), 제1 드라이버(470), 제2 드라이버(475) 및 제3 드라이버(480)를 포함할 수 있다. 송신기(460)는 데이터 입출력 패드(490)와 접지 전압(VDD) 사이에 연결되는 종단 저항(RZQ)를 더 포함할 수 있다.
멀티플렉서(465)는 8-위상 클럭 신호(CK_8P)에 기초하여 입력 데이터(DAT2)를 제1 비트(D0), 제2 비트(D1) 및 제3 비트(D2)로 분리할 수 있다. 제1 비트(D0)는 입력 데이터(DAT2)의 LSB(least significant bit)이고, 제2 비트(D1)는 입력 데이터(DAT2)의 CSB(central significant bit)이며 제3 비트(D1)는 입력 데이터(DAT2)의 MSB(most significant bit)일 수 있다. 멀티플렉서(465)는 제3 비트(D2)를 제1 드라이버(470)에 제공하고, 제2 비트(D1)를 제2 드라이버(475)에 제공하고, 제1 비트(D0)를 제3 드라이버(480)에 제공할 수 있다.
제1 드라이버(470)는 제3 비트(D2)를 구동하여 데이터 입출력 패드(490)에 제공하고, 제2 드라이버(475)는 제2 비트(D1)를 구동하여 데이터 입출력 패드(490)에 제공하고, 제3 드라이버(480)는 제3 비트(D0)를 구동하여 데이터 입출력 패드(490)에 제공할 수 있다. 데이터 입출력 패드(490)는 출력 데이터 신호(DS2)를 출력할 수 있다. 출력 데이터 신호(DS2)는 도 14의 데이터 신호에 대응하며, 서로 다른 제1 내지 제8 전압 레벨들(VL12~ VL82) 중 하나를 가질 수 있다.
도 11은 본 발명의 실시예들에 따른 수신기를 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 수신기(500)는 데이터 샘플러(505) 및 기준 전압 생성기(580)를 포함할 수 있다.
데이터 샘플러(505)는 M 개의 전압 레벨을 가지는 멀티 레벨 (데이터) 신호(MLDAT)를 수신하고, 멀티 레벨 신호(MLDAT)를 (M-1) 개의 기준 전압들(VREF1~VREF(M-1))와 비교하고, 상기 비교의 결과에 기초하여 N(n은 2 이상의 자연수) 비트들을 포함하는 타겟 데이터 신호(DQ)를 생성할 수 있다. 실시예에 있어서, 데이터 샘플러(505)는 (M-1) 개의 감지 증폭기들을 포함할 수 있고, (M-1) 개의 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함할 수 있다.
기준 전압 생성기(580)는 (M-1) 개의 기준 전압들(VREFa~VREF(M-1))을 생성하고, (M-1) 개의 기준 전압들(VREF1~VREF(M-1))을 데이터 샘플러(510)에 제공할 수 있다.
도 12a는 본 발명의 실시예들에 따른 도 11의 수신기에서 데이터 샘플러의 구성을 나타내는 블록도이다.
도 12a에서는 M이 4이고 N이 2인 경우를 가정한다.
도 12a를 참조하면, 데이터 샘플러(505a)는 제1 감지 증폭기(SA1, 510), 제2 감지 증폭기(SA2, 520), 제3 감지 증폭기(SA3, 530), 클럭 생성기(540) 및 출력 디코더(550)를 포함할 수 있다.
클럭 생성기(540)는 클럭 신호(CP)를 생성하고, 클럭 신호(CK)를 제1 감지 증폭기(510), 제2 감지 증폭기(520) 및 제3 감지 증폭기(530)에 제공할 수 있다. 실시예에 있어서, 클럭 생성기(540)는 DDR(double data rate) 클럭 신호, 4-위상 클럭 신호또는 8-위상 클럭 신호를 생성할 수 있다.
제1 감지 증폭기(510)는 클럭 신호(CK)에 기초하여 제1 기준 전압(VREF1)과 멀티 레벨 신호(MLDAT)를 비교하고, 비교의 결과를 나타내는 제1 비교 신호(CS1)를 출력 디코더(550)에 제공할 수 있다. 제2 감지 증폭기(520)는 클럭 신호(CK)에 기초하여 제2 기준 전압(VREF2)과 멀티 레벨 신호(MLDAT)를 비교하고, 비교의 결과를 나타내는 제2 비교 신호(CS2)를 출력 디코더(550)에 제공할 수 있다. 제2 감지 증폭기(530)는 클럭 신호(CK)에 기초하여 제3 기준 전압(VREF3)과 멀티 레벨 신호(MLDAT)를 비교하고, 비교의 결과를 나타내는 제3 비교 신호(CS3)를 출력 디코더(550)에 제공할 수 있다.
도 7을 참조하여 설명한 바와 같이, M이 4인 경우, 멀티 레벨 신호(MLDAT)는 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가질 수 있고, 제1 기준 전압(VREF1)은 제1 전압 레벨(VL11)과 제2 전압 레벨(VL12) 사이의 값을 가지도록 설정될 수 있고, 제2 기준 전압(VREF2)은 제2 전압 레벨(VL12)과 제3 전압 레벨(VL13) 사이의 값을 가지도록 설정될 수 있고, 제3 기준 전압(VREF3)은 제3 전압 레벨(VL13)과 제4 전압 레벨(VL14) 사이의 값을 가지도록 설정될 수 있다. 따라서 제2 기준 전압(VREF2)은 제1 기준 전압(VREF1)보다 높은 전압 레벨을 갖고, 제3 기준 전압(VREF3)은 제2 기준 전압(VREF2)보다 높은 전압 레벨을 가질 수 있다.
출력 디코더(550)는 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 제3 비교 신호(CS3)의 논리 레벨들에 기초하여 멀티 레벨 신호(MLDAT)에 상응하는 데이터 비트들을 판정하고, 판정된 데이터 비트들을 나타내는 타겟 데이터 신호(DQ)를 출력할 수 있다.
예를 들어, 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 제3 비교 신호(CS3)가 멀티 레벨 신호(MLDAT)의 전압 레벨이 제3 기준 전압(VREF3)보다 큼을 나타내는 경우에, 출력 디코더(550)는 '11'의 비트들을 가지는 타겟 데이터 신호(DQ)를 출력할 수 있다. 예를 들어, 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 제3 비교 신호(CS3)가 멀티 레벨 신호(MLDAT)의 전압 레벨이 제3 기준 전압(VREF3)보다 작고, 제2 기준 전압(VREF2)보다 큼을 나타내는 경우에, 출력 디코더(550)는 '10'의 비트들을 가지는 타겟 데이터 신호(DQ)를 출력할 수 있다.
예를 들어, 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 제3 비교 신호(CS3)가 멀티 레벨 신호(MLDAT)의 전압 레벨이 제2 기준 전압(VREF2)보다 작고, 제1 기준 전압(VREF1)보다 큼을 나타내는 경우에, 출력 디코더(550)는 '01'의 비트들을 가지는 타겟 데이터 신호(DQ)를 출력할 수 있다. 예를 들어, 제1 비교 신호(CS1), 제2 비교 신호(CS2) 및 제3 비교 신호(CS3)가 멀티 레벨 신호(MLDAT)의 전압 레벨이 제21기준 전압(VREF2)보다 작음을 나타내는 경우에, 출력 디코더(550)는 '00'의 비트들을 가지는 타겟 데이터 신호(DQ)를 출력할 수 있다.
도 12b는 본 발명의 실시예들에 따른 도 11의 수신기에서 데이터 샘플러의 구성을 나타내는 블록도이다.
도 12b에서는 M이 4이고 N이 2인 경우를 가정한다.
도 12b를 참조하면, 데이터 샘플러(5050b)는 제1 감지 증폭기(570), 제2 감지 증폭기(575), 제3 감지 증폭기(580), 클럭 생성기(540a), 래치 회로(590) 및 출력 디코더(595)를 포함할 수 있다. 클럭 생성기(540a)는 4-위상 클럭 신호(CK_4P)를 생성하고, 클럭 신호(CK_4P)를 제1 감지 증폭기(570), 제2 감지 증폭기(575), 제3 감지 증폭기(580) 및 래치 회로(590)에 제공할 수 있다.
제1 감지 증폭기(570)는 제1 내지 제4 서브 감지 증폭기들(SSA11~SSA14)을 포함할 수 있고, 제2 감지 증폭기(575)는 제1 내지 제4 서브 감지 증폭기들(SSA21~SSA24)을 포함할 수 있고, 제3 감지 증폭기(580)는 제1 내지 제4 서브 감지 증폭기들(SSA31~SSA34)을 포함할 수 있다. 래치 회로(590)는 제1 내지 제4 서브 감지 증폭기들(SSA11~SSA14)에 대응되는 래치들(LAT11~LAT14), 제1 내지 제4 서브 감지 증폭기들(SSA21~SSA24)에 대응되는 래치들(LAT21~LAT24) 및 제1 내지 제4 서브 감지 증폭기들(SSA31~SSA34)에 대응되는 래치들(LAT31~LAT34)을 포함할 수 있다.
제1 내지 제4 서브 감지 증폭기들(SSA11~SSA14)은 각각 클럭 신호(CK_4P)의 각 위상에서 제1 기준 전압(VREF1)과 멀티 레벨 신호(MLDAT)를 비교하고, 비교의 결과를 나타내는 제1 비교 신호들(CS11~CS14)과 제1 반전 비교 신호들(CS11B~CS14B)을 래치들(LAT11~LAT14) 각각에 제공할 수 있다. 래치들(LAT11~LAT14) 각각은 제1 비교 신호들(CS11~CS14) 각각과 제1 반전 비교 신호들(CS11B~CS14B) 각각을 래치하여 래치 신호들(LS11~LS14)를 출력 디코더(595)에 제공할 수 있다. 래치들(LAT11~LAT14) 각각의 내부 신호들은 차동 타입으로 서브 감지 증폭기들(SSA12, SSA13, SSA14, SSA11) 각각에 피드백 될 수 있다.
제1 내지 제4 서브 감지 증폭기들(SSA21~SSA24)은 각각 클럭 신호(CK_4P)의 각 위상에서 제2 기준 전압(VREF2)과 멀티 레벨 신호(MLDAT)를 비교하고, 비교의 결과를 나타내는 제2 비교 신호들(CS21~CS24)과 제2 반전 비교 신호들(CS21B~CS24B)을 래치들(LAT21~LAT24) 각각에 제공할 수 있다. 래치들(LAT21~LAT24) 각각은 제2 비교 신호들(CS21~CS24) 각각과 제2 반전 비교 신호들(CS21B~CS24B) 각각을 래치하여 래치 신호들(LS21~LS24)를 출력 디코더(595)에 제공할 수 있다. 래치들(LAT21~LAT24) 각각의 내부 신호들은 차동 타입으로 서브 감지 증폭기들(SSA22, SSA23, SSA24, SSA21) 각각에 피드백 될 수 있다.
제1 내지 제4 서브 감지 증폭기들(SSA31~SSA34)은 각각 클럭 신호(CK_4P)의 각 위상에서 제3 기준 전압(VREF3)과 멀티 레벨 신호(MLDAT)를 비교하고, 비교의 결과를 나타내는 제3 비교 신호들(CS31~CS34) 각각과 제3 반전 비교 신호들(CS31B~CS34B)을 래치들(LAT31~LAT34) 각각에 제공할 수 있다. 래치들(LAT31~LAT34) 각각은 제3 비교 신호들(CS31~CS34) 각각과 제3 반전 비교 신호들(CS31B~CS34B) 각각을 래치하여 래치 신호들(LS31~LS34)를 출력 디코더(595)에 제공할 수 있다. 래치들(LAT21~LAT24) 각각의 내부 신호들은 차동 타입으로 서브 감지 증폭기들(SSA32, SSA33, SSA34, SSA31) 각각에 피드백 될 수 있다.
출력 디코더(595)는 래치 신호들(LS11~LS14), 래치 신호들(LS21~LS24) 및 래치 신호들(LS31~LS34)을 디코딩하여 타겟 데이터 신호(DQ)를 출력할 수 있다.
도 13은 본 발명의 실시예들에 따른 멀티 레벨 신호와 기준 전압 신호들을 나타낸다.
도 13을 참조하면, 멀티 레벨 신호(MLDAT)는 서로 다른 제1, 제2, 제3 및 제4 전압 레벨들(VL11, VL21, VL31, VL41) 중 하나를 가질 수 있고, 제1 기준 전압(VREF1)은 제1 전압 레벨(VL11)과 제2 전압 레벨(VL12) 사이의 값을 가지도록 설정될 수 있고, 제2 기준 전압(VREF2)은 제2 전압 레벨(VL12)과 제3 전압 레벨(VL13) 사이의 값을 가지도록 설정될 수 있고, 제3 기준 전압(VREF3)은 제3 전압 레벨(VL13)과 제4 전압 레벨(VL14) 사이의 값을 가지도록 설정될 수 있다.
도 14는 본 발명의 실시예들에 따른 제1 감지 증폭기의 구성을 나타내는 회로도이다.
도 14를 참조하면, 제1 감지 증폭기(510)는 전원 전압(VDDQ)와 제1 내부 노드(N11) 사이에 연결되고 클럭 신호(CK)를 수신하는 제1 디폴트 피모스 트랜지스터(511), 제1 내부 노드(N11)와 제2 내부 노드(N12) 사이에 연결되고 멀티 레벨 신호(MLDAT)를 수신하는 게이트를 구비하는 제2 디폴트 피모스 트랜지스터(512), 제1 내부 노드(N11)와 제3 내부 노드(N13) 사이에 연결되고 제1 기준 전압 신호(VREF1)를 수신하는 제3 디폴트 피모스 트랜지스터(513), 제2 내부 노드(N12)와 제3 내부 노드(N13) 사이에 연결되고 접지 전압(VSS)과 전원 전압(VDDQ)에 연결되는 디폴트 전송 게이트(516), 제2 내부 노드(N12)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 제1 디폴트 엔모스 트랜지스터(514) 및 제3 내부 노드(N13)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 제2 디폴트 엔모스 트랜지스터(515)를 포함할 수 있다. 디폴트 전송 게이트(516)는 접지 전압(VSS)에 연결되는 피모스 트랜지스터 및 전원 전압(VDDQ)에 연결되는 엔모스 트랜지스터를 포함할 수 있고, 디폴트 전송 게이트(516)는 접지 전압(VSS)에 연결되는 피모스 트랜지스터 또는 전원 전압(VDDQ)에 연결되는 엔모스 트랜지스터로 대체될 수 있다.
클럭 신호(CK)에 응답하여 제1 피모스 트랜지스터(511)가 턴-온되면, 제1 엔모스 트랜지스터(514)와 제2 엔모스 트랜지스터(525)는 턴-오프된다. 멀티 레벨 신호(MLDAT)와 제1 기준 전압(VREF1)의 전압 레벨 차이에 따른 전류들이 내부 노드들(N12, N13)에 제공된다. 디폴트 전송 게이트(516)는 항상 턴-온되므로, 내부 노드들(N12, N13)에 전위들의 차이에 따른 제1 비교 신호(CS1)가 디폴트 노드(N13)에서 제공될 수 있다. 클럭 신호(CK)에 응답하여 제1 엔모스 트랜지스터(514)와 제2 엔모스 트랜지스터(525)는 턴-온되면, 내부 노드들(N12, N23)은 접지 전압(VSS) 레벨로 디스차지된다. 이러한 설명은 도 15 내지 도 19의 제3 감지 증폭기들(530a~530e)에도 유사하게 적용될 수 있다.
따라서 제1 감지 증폭기(510)는 멀티 레벨 신호(MLDAT)와 제1 기준 전압(VREF1)을 비교하고 제3 내부 노드(N13)에서 제1 비교 신호(CS1)를 출력하고 제2 내부 노드(N12)에서 제1 반전 비교 신호(CS1B)를 출력할 수 있다.
도 15는 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 15를 참조하면, 제3 감지 증폭기(530a)는 전원 전압(VDDQ)와 제1 노드(N21) 사이에 연결되고 클럭 신호(CK)를 수신하는 제1 피모스 트랜지스터(531), 제1 노드(N21)와 제2 노드(N22) 사이에 연결되고 멀티 레벨 신호(MLDAT)를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터(532), 제1 노드(N21)와 제3 노드(N23) 사이에 연결되고 제3 기준 전압 신호(VREF3)를 수신하는 게이트를 구비하는 제3 피모스 트랜지스터(534), 제2 노드(N22)와 제3 노드(N23) 사이에 연결되고 접지 전압(VSS)과 전원 전압(VDDQ)에 연결되는 전송 게이트(539), 제2 노드(N22)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터(537) 및 제3 노드(N23)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터(538)를 포함할 수 있다. 전송 게이트(539)는 접지 전압(VS에 연결되는 피모스 트랜지스터 및 전원 전압(VDDQ)에 연결되는 엔모스 트랜지스터를 포함할 수 있다.
따라서 제3 감지 증폭기(530a)는 멀티 레벨 신호(MLDAT)와 제3 기준 전압(VREF3)를 비교하고 제3 노드(N23)에서 제3 비교 신호(CS3)를 출력하고 제2 노드(N22)에서 제3 반전 비교 신호(CS3B)를 출력할 수 있다.
제2 및 제3 피모스 트랜지스터들(532, 534) 각각의 문턱 전압은 도 14의 제2 및 제3 디폴트 피모스 트랜지스터들(512, 513) 각각의 문턱 전압보다 낮을 수 있다. 따라서, 제1 타입의 감지 증폭기인 제1 감지 증폭기와 제2 타입의 감지 증폭기인 제3 감지 증폭기(530a)는 서로 다른 감지 특성을 가질 수 있다.
제3 피모스 트랜지스터(534)의 게이트에는 제3 기준 전압(VREF3)가 인가되고 제3 디폴트 피모스 트랜지스터(513)의 게이트에는 제3 기준 전압(VREF3)보다 낮은 레벨의 제1 기준 전압(VREF1)이 인가된다. 만일, 제3 피모스 트랜지스터(534)와 제3 디폴트 피모스 트랜지스터(513)의 문턱 전압이 동일한 경우에는 제3 감지 증폭기(530a)의 감지 특성은 제1 감지증폭기(510)의 감지 특성보다 나쁠 수 있다. 하지만, 제3 피모스 트랜지스터(534)의 문턱 전압이 제3 디폴트 피모스 트랜지스터(513)보다 낮으므로, 제3 피모스 트랜지스터(534)는 제3 디폴트 피모스 트랜지스터(513)보다 높은 전압 레벨에서 턴-온되어 제3 감지 증폭기(530a)의 감지 특성이 향상될 수 있다. 이러한 설명은 도 16 내지 도 19의 제3 감지 증폭기들(530b, 530c, 530d, 530e) 각각에도 동일하거나 유사하게 적용될 수 있다.
도 16은 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 16을 참조하면, 제3 감지 증폭기(530b)는 전원 전압(VDDQ)와 제1 노드(N21) 사이에 연결되고 클럭 신호(CK)를 수신하는 제1 피모스 트랜지스터(531), 제1 노드(N21)와 제2 노드(N22) 사이에 병렬로 연결되고 멀티 레벨 신호(MLDAT)를 수신하는 게이트를 각각 구비하는 제2 및 제3 피모스 트랜지스터들(532b, 533b), 제1 노드(N21)와 제3 노드(N23) 사이에 병렬로 연결되고 제3 기준 전압 신호(VREF3)를 각각 수신하는 게이트를 구비하는 제4 및 제5 피모스 트랜지스터(534b, 535b), 제2 노드(N22)와 제3 노드(N23) 사이에 연결되고 접지 전압(VSS)과 전원 전압(VDDQ)에 연결되는 전송 게이트(539), 제2 노드(N22)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터(537) 및 제3 노드(N23)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터(538)를 포함할 수 있다.
따라서 제3 감지 증폭기(530b)는 멀티 레벨 신호(MLDAT)와 제3 기준 전압(VREF3)를 비교하고 제3 노드(N23)에서 제3 비교 신호(CS3)를 출력하고 제2 노드(N22)에서 제3 반전 비교 신호(CS3B)를 출력할 수 있다.
제 2 내지 제5 피모스 트랜지스터들(532b, 533b, 534b, 535b) 각각의 문턱 전압은 도 14의 제2 및 제3 디폴트 피모스 트랜지스터들(512, 513) 각각의 문턱 전압보다 낮을 수 있다. 따라서, 제1 타입의 감지 증폭기인 제1 감지 증폭기와 제2 타입의 감지 증폭기인 제3 감지 증폭기(530b)는 서로 다른 감지 특성을 가질 수 있다.
도 16에서는 멀티 레벨 신호(MLDAT)를 수신하는 피모스 트랜지스터들(532b, 533b)를 병렬로 배치하고, 제3 기준 전압(VREF3)을 수신하는 피모스 트랜지스터들(534b, 535b)를 병렬로 배치하여, 제3 기준 전압(VREF3)을 수신하는 피모스 트랜지스터의 채널 폭/채널 길이의 비를 증가시키는 효과를 나타낼 수 있다.
도 17은 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 17을 참조하면, 제3 감지 증폭기(530c)는 전원 전압(VDDQ)와 제1 노드(N21) 사이에 연결되고 클럭 신호(CK)를 수신하는 제1 피모스 트랜지스터(531), 제1 노드(N21)에 연결되는 소스, 제2 노드(N22) 사이에 연결되는 드레인, 소스에 연결되는 바디 및 멀티 레벨 신호(MLDAT)를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터(532c), 제1 노드(N21)에 연결되는 소스, 제3 노드(N23)에 연결되는 드레인, 소스에 연결되는 바디 및 제3 기준 전압 신호(VREF3)를 수신하는 게이트를 구비하는 제3 피모스 트랜지스터(534c), 제2 노드(N22)와 제3 노드(N23) 사이에 연결되고 과 전원 전압(VDDQ)에 연결되는 전송 게이트(539), 제2 노드(N22)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터(537) 및 제3 노드(N23)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터(538)를 포함할 수 있다.
따라서 제3 감지 증폭기(530c)는 멀티 레벨 신호(MLDAT)와 제3 기준 전압(VREF3)를 비교하고 제3 노드(N23)에서 제3 비교 신호(CS3)를 출력하고 제2 노드(N22)에서 제3 반전 비교 신호(CS3B)를 출력할 수 있다.
제2 및 제3 피모스 트랜지스터들(532c, 534c) 각각의 바디는 각각의 소스에 연결된다. 따라서 제2 및 제3 피모스 트랜지스터들(532c, 534c) 각각의 문턱 전압은 도 14의 제2 및 제3 디폴트 피모스 트랜지스터들(512, 513) 각각의 문턱 전압보다 낮을 수 있다. 따라서, 제1 타입의 감지 증폭기인 제1 감지 증폭기와 제2 타입의 감지 증폭기인 제3 감지 증폭기(530a)는 서로 다른 감지 특성을 가질 수 있다.
도 17에서는 제2 및 제3 피모스 트랜지스터들(532c, 534c) 각각의 바디는 각각의 소스에 연결함으로써, 제2 및 제3 피모스 트랜지스터들(532c, 534c) 각각의 문턱 전압을 낮추는 효과를 나타낼 수 있다. 따라서 제3 피모스 트랜지스터(534c)는 제3 디폴트 피모스 트랜지스터(513)보다 높은 전압 레벨에서 턴-온되어, 감지 특성을 향상시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 18을 참조하면, 제3 감지 증폭기(530d)는 전원 전압(VDDQ)와 제1 노드(N21) 사이에 연결되고 클럭 신호(CK)를 수신하는 제1 피모스 트랜지스터(531), 제1 노드(N21)에 연결되는 소스, 제2 노드(N22) 사이에 연결되는 드레인, 바이어스 전압(VB)을 수신하는 바디 및 멀티 레벨 신호(MLDAT)를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터(532d), 제1 노드(N21)에 연결되는 소스, 제3 노드(N23)에 연결되는 드레인, 바이어스 전압(VB)을 수신하는 바디 및 제3 기준 전압 신호(VREF3)를 수신하는 게이트를 구비하는 제3 피모스 트랜지스터(534d), 제2 노드(N22)와 제3 노드(N23) 사이에 연결되고 과 전원 전압(VDDQ)에 연결되는 전송 게이트(539), 제2 노드(N22)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터(537) 및 제3 노드(N23)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK_4P)를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터(538)를 포함할 수 있다.
따라서 제3 감지 증폭기(530d)는 멀티 레벨 신호(MLDAT)와 제3 기준 전압(VREF3)를 비교하고 제3 노드(N23)에서 제3 비교 신호(CS3)를 출력하고 제2 노드(N22)에서 제3 반전 비교 신호(CS3B)를 출력할 수 있다.
제2 및 제3 피모스 트랜지스터들(532d, 534d) 각각의 바디는 바이어스 전압(VB)을 수신한다. 따라서 제2 및 제3 피모스 트랜지스터들(532d, 534d) 각각의 문턱 전압은 도 14의 제2 및 제3 디폴트 피모스 트랜지스터들(512, 513) 각각의 문턱 전압보다 낮을 수 있다. 따라서, 제1 타입의 감지 증폭기인 제1 감지 증폭기와 제2 타입의 감지 증폭기인 제3 감지 증폭기(530a)는 서로 다른 감지 특성을 가질 수 있다.
도 18에서는 제2 및 제3 피모스 트랜지스터들(532d, 534d) 각각의 바디에 바이어스 전압(VB)를 인가함으로써, 제2 및 제3 피모스 트랜지스터들(532d, 534d) 각각의 문턱 전압을 낮추는 효과를 나타낼 수 있다. 따라서 제3 피모스 트랜지스터(534d)는 제3 디폴트 피모스 트랜지스터(513)보다 높은 전압 레벨에서 턴-온되어, 감지 특성을 향상시킬 수 있다.
도 19는 본 발명의 실시예들에 따른 제3 감지 증폭기의 구성을 나타내는 회로도이다.
도 19를 참조하면, 제3 감지 증폭기(530e)는 전원 전압(VDDQ)에 연결되는 제1 노드(N31)와 제2 노드(N32) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터(561), 제1 노드(N31)와 제3 노드(N33) 사이에 연결되고 클럭 신호(CK_4P)를 수신하는 게이트를 제2 피모스 트랜지스터(562), 제2 노드(N32)와 제3 노드(N33) 사이에 연결되고 전원 전압(VDDQ)과 접지 전압(VSS)에 연결되는 전송 게이트(563), 제2 노드(N32)와 제4 노드(N34) 사이에 연결되고, 멀티 레벨 신호(MLDAT)를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터(564), 제3 노드(N33)와 제4 노드(344) 사이에 연결되고 제3 기준 전압 신호(VREF3)를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터(565), 제4 노드(N34)와 접지 전압(VSS) 사이에 연결되고 클럭 신호(CK)를 수신하는 게이트를 구비하는 제3 엔모스 트랜지스터(566)를 포함할 수 있다.
따라서 제3 감지 증폭기(530e)는 멀티 레벨 신호(MLDAT)와 제3 기준 전압(VREF3)를 비교하고 제3 노드(N33)에서 제3 비교 신호(CS3)를 출력하고 제2 노드(N32)에서 제3 반전 비교 신호(CS3B)를 출력할 수 있다.
제2 및 제3 엔모스 트랜지스터들(564, 565) 각각의 문턱 전압은 도 14의 제2 및 제3 디폴트 피모스 트랜지스터들(512, 513) 각각의 문턱 전압과 다를 수 있다. 따라서, 제1 타입의 감지 증폭기인 제1 감지 증폭기(510)와 제2 타입의 감지 증폭기인 제3 감지 증폭기(530e)는 서로 다른 감지 특성을 가질 수 있다.
도 19에서는 제2 및 제3 엔모스 트랜지스터들(564, 565)은 피모스 트랜지스터가 아닌 엔모스 트랜지스터로 구성되므로 게이트에 인가되는 전압 레벨이 증가할수록 더 쉽게 턴-온된다. 따라서 제3 엔모스 트랜지스터(565d)는 제3 디폴트 피모스 트랜지스터(513)보다 높은 전압 레벨에서 턴-온되어, 감지 특성을 향상시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 도 2의 메모리 시스템의 예를 나타내는 블록도이다.
이하 도 3 및 도 4와 중복되는 설명은 생략한다.
도 20을 참조하면, 메모리 시스템(12)은 메모리 컨트롤러(102) 및 반도체 메모리 장치(202)를 포함한다. 메모리 컨트롤러(102) 및 반도체 메모리 장치(202)는 채널(31a)을 통하여 연결된다.
메모리 컨트롤러(102)의 송신기(400a)는 풀업/풀다운 제어 회로(420), 전압 설정 회로(430) 및 구동 회로(440)를 포함한다. 송신기(400a)는 멀티플렉서(410) 및 데이터 입출력 패드(49a)를 더 포함할 수 있다.
멀티플렉서(410)는 2개 이상의 비트들(D0, D1)을 포함하는 입력 데이터(DAT1)를 수신하고, 입력 데이터(DAT1)를 2개 이상의 비트들(D0, D1)로 분리할 수 있다. 풀업/풀다운 제어 회로(420)는 입력 데이터(DAT1), 즉 2개 이상의 비트들(D0, D1)에 기초하여, 2개 이상의 풀업(pull-up) 제어 신호들(PUS1, PUS2) 및 2개 이상의 풀다운(pull-down) 제어 신호들(PDS1, PDS2)을 생성한다. 구동 회로(440)는 2개 이상의 풀업 제어 신호들(PUS1, PUS2) 및 2개 이상의 풀다운 제어 신호들(PDS1, PDS2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성한다. 데이터 입출력 패드(49a)는 출력 데이터 신호(DS11)를 출력할 수 있다.
반도체 메모리 장치(202)는 전원 전압(VDDQ)과 입출력 패드(49a)사이에 연결되는 제1 온-다이 종단 회로(297a) 와 및 입출력 패드(49a)와 접지 전압(VSS) 사이에 연결되는 제2 온-다이 종단 회로(297b) 중 적어도 하나를 포함할 수 있다. 제1 온-다이 터미네이션 회로(297a)는 제1 종단 저항(RTa)을 포함할 수 있고, 제1 온-다이 터미네이션 회로(297a)는 제2 종단 저항(RTb)을 포함할 수 있다.
구동 회로(440)의 구성과 제1 온-다이 종단 회로(297a)와 제2 온-다이 종단 회로(297b)의 구성에 따라, 반도체 메모리 장치(202)의 수신기(47a)는 제1 종류의 인터페이스에 해당하는 저전압 스윙 터미네이티드 논리(Low Voltage Swing Terminated Logic: LVSTL) 인터페이스에 의하여 멀티 레벨 신호를 수신하거나 제2 종류의 인터페이스에 해당하는 슈도-오픈 드레인(pseudo-open drain) 인터페이스에 의하여 멀티 레벨 신호를 수신하거나 제3 종류의 인터페이스에 해당하는 센터-탭 인터페이스에 의하여 멀티 레벨 신호를 수신할 수 있다.수신기(47a)가 제1 종류의 인터페이스에 의하여 멀티 레벨 신호를 수신하는 경우, 도 12a의 제1 감지 증폭기(510)와 제2 감지 증폭기(520) 각각은 제1 타입의 감지 증폭기에 해당하는 도 14의 감지 증폭기(510)를 채용할 수 있고, 제3 감지 증폭기(530)는 제2 타입의 감지 증폭기에 해당하는 도 15 내지 도 19의 감지 증폭기들(530a~530e) 중 하나를 채용할 수 있다. 수신기(47a)가 제2 종류 또는 제3 종류의 인터페이스에 의하여 멀티 레벨 신호를 수신하는 경우, 도 12a의 제1 감지 증폭기(510)는 제1 타입의 감지 증폭기에 해당하는 도 14의 감지 증폭기(510)를 채용할 수 있고, 제2 감지 증폭기(520)와 제3 감지 증폭기(530) 각각은 제2 타입의 감지 증폭기에 해당하는 도 15 내지 도 19의 감지 증폭기들(530a~530e) 중 하나를 채용할 수 있다.
도 21a, 21b 및 21c는 도 20의 송신기에 포함되는 구동 회로의 예들을 나타내는 도면들이다.
도 21a를 참조하면, 구동 회로(440)는 제1 풀업 회로(441), 제2 풀업 회로(443), 제1 풀다운 회로(445) 및 제2 풀다운 회로(447)를 포함할 수 있다.
제1 풀업 회로(441)는 제1 풀업 제어 신호(PUS1)에 기초하여 데이터 입출력 패드(49a)를 풀업시킬 수 있다. 제2 풀업 회로(443)는 제2 풀업 제어 신호(PUS2)에 기초하여 데이터 입출력 패드(49a)를 풀업시킬 수 있다.
제1 풀다운 회로(445)는 제1 풀다운 제어 신호(PDS1)에 기초하여 데이터 입출력 패드(49a)를 풀다운시킬 수 있다. 제2 풀다운 회로(447)는 제2 풀다운 제어 신호(PDS2)에 기초하여 데이터 입출력 패드(49a)를 풀다운시킬 수 있다.
일 실시예에서, 제1 풀업 제어 신호(PUS1) 및 제1 전압 설정 제어 신호(VSU1)는 LSB용 제어 신호들이고, 제2 풀업 제어 신호(PUS2) 및 제2 전압 설정 제어 신호(VSU2)는 MSB용 제어 신호들이며, 따라서 제2 풀업 회로(443)가 데이터 입출력 패드(49a)를 풀업시키는 구동 능력은 제1 풀업 회로(441)가 데이터 입출력 패드(49a)를 풀업시키는 구동 능력보다 클 수 있다 이와 유사하게, 제2 풀다운 회로(447)의 풀다운 구동 능력은 제1 풀다운 회로(445)의 풀다운 구동 능력보다 클 수 있다.
도 21b를 참조하면, 구동 회로(440a)는 제1 풀업 회로(441a), 제2 풀업 회로(443a), 제1 풀다운 회로(445a) 및 제2 풀다운 회로(447a)를 포함할 수 있다.
제1 풀업 회로(441a)는 전원 전압과 데이터 입출력 패드(49a) 사이에 서로 병렬 연결되는 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)을 포함할 수 있다. 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)은 제1 풀업 제어 신호(PUS1)에 기초하여 선택적으로 턴온될 수 있다.
제2 풀업 회로(443a)는 상기 전원 전압과 데이터 입출력 패드(49a) 사이에 서로 병렬 연결되는 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)을 포함할 수 있다. 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)은 제2 풀업 제어 신호(PUS2)에 기초하여 선택적으로 턴온될 수 있다.
출력 데이터 신호(DS1)를 제2 전압 레벨(VL21)로 풀업하고자 하는 경우에, 제1 풀업 제어 신호(PUS1)를 기초로 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)을 턴온하여 제1 풀업 회로(441a)를 활성화시킬 수 있다. 이 때 복수의 제1 풀업 트랜지스터들(T11, ..., T1X)이 턴온되는 개수를 제어하여 제2 전압 레벨(VL21)을 조절할 수 있다. 이와 유사하게, 출력 데이터 신호(DS1)를 제3 전압 레벨(VL31)로 풀업하고자 하는 경우에, 제2 풀업 제어 신호(PUS2)에 기초하여 제2 풀업 회로(443a)를 활성화시키고, 이 때 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)이 턴온되는 개수를 제어하여 제3 전압 레벨(VL31)을 조절할 수 있다. 출력 데이터 신호(DS1)를 제4 전압 레벨(VL41)로 풀업하고자 하는 경우에, 제1 및 제2 풀업 제어 신호들(PUS1, PUS2)에 기초하여 제1 및 제2 풀업 회로들(441a, 443a)을 동시에 활성화시키고, 이 때 복수의 제1 풀업 트랜지스터들(T11, ..., T1X) 및 복수의 제2 풀업 트랜지스터들(T21, T22, ..., T2Y)이 턴온되는 개수를 제어하여 제4 전압 레벨(VL41)을 조절할 수 있다.
제1 풀다운 회로(445a)는 데이터 입출력 패드(49a)와 접지 전압 사이에 서로 병렬 연결되는 복수의 제1 풀다운 트랜지스터들(T31, ..., T3X)을 포함할 수 있다. 복수의 제1 풀다운 트랜지스터들(T31, ..., T3X)은 제1 풀다운 제어 신호(PDS1)에 기초하여 선택적으로 턴온될 수 있다.
제2 풀다운 회로(447a)는 데이터 입출력 패드(49a)와 상기 접지 전압 사이에 서로 병렬 연결되는 복수의 제2 풀다운 트랜지스터들(T41, T42, ..., T4Y)을 포함할 수 있다. 복수의 제2 풀다운 트랜지스터들(T41, T42, ..., T4Y)은 제2 풀다운 제어 신호(PDS2)에 기초하여 선택적으로 턴온될 수 있다.
제1 및 제2 풀다운 회로들(445a, 447a)의 동작은 제1 및 제2 풀업 회로들(441a, 443a)의 동작과 유사할 수 있다.
일 실시예에서, 트랜지스터들(T11, T1X, T21, T22, T2Y)은 PMOS 트랜지스터이고, 트랜지스터들(T31, T3X, T41, T42, T4Y)은 NMOS 트랜지스터일 수 있다. 실시예에 따라서, 풀업 회로들(441a, 443a)의 구동 능력 및 풀다운 회로들(445a, 445b)의 구동 능력이 서로 다르도록, 트랜지스터들의 개수 및/또는 크기를 변경할 수 있다.
도 21c를 참조하면, 구동 회로(440b)는 제1 풀업 회로들(441a, 441b), 제2 풀업 회로들(443a, 443b), 제1 풀다운 회로들(445a, 445b) 및 제2 풀다운 회로들(447a, 447b)를 포함할 수 있다. 이하 도 21b와 중복되는 설명은 생략한다.
도 21b와 비교하였을 때, 구동 회로(440b)는 풀업 회로들(441b, 443b) 및 풀다운 회로들(445b, 447b)을 더 포함할 수 있다. 풀업 회로들(441b, 443b) 및 풀다운 회로들(445b, 447b)은 풀업 회로들(441a, 443a) 및 풀다운 회로들(445a, 447a)과 유사하며, 풀업 제어 신호들(PUS1b, PUS2b)에 기초하여 선택적으로 턴온되는 풀업 트랜지스터들(T11b, ..., T1Xb, T21b, T22b, ..., T2Yb) 및 풀다운 제어 신호들(PDS1b, PDS2b)에 기초하여 선택적으로 턴온되는 풀다운 트랜지스터들(T31b, ..., T3Xb, T41b, T42b, ..., T4Yb)을 포함할 수 있다.
도 21a에서 풀업 회로들(441, 443)과 풀다운 회로들(445, 447)이 엔모스 트랜지스터들로 구성되고, 도 20에서 반도체 메모리 장치(202)가 제2 온-다이 종단 회로(297b)를 포함하는 경우에(또는, 반도체 메모리 장치(202)에서 제2 온-다이 종단 회로(297b)가 활성화되는 경우), 반도체 메모리 장치(202)는 LVSTL 인터페이스를 통하여 멀티 레벨 신호를 수신할 수 있다.
도 21a에서 풀업 회로들(441, 443)이 피모스 트랜지스터들로 구성되고 풀다운 회로들(445, 447)이 엔모스 트랜지스터들로 구성되고, 도 20에서 반도체 메모리 장치(202)가 제1 온-다이 종단 회로(297a)를 포함하는 경우에(또는, 반도체 메모리 장치(202)가 제1 온-다이 종단 회로(297a)가 활성화되는 경우에), 반도체 메모리 장치(202)는 슈도-오픈 드레인 인터페이스를 통하여 멀티 레벨 신호를 수신할 수 있다.
도 21a에서 풀업 회로들(441, 443)이 피모스 트랜지스터들로 구성되고 풀다운 회로들(445, 447)이 엔모스 트랜지스터들로 구성되고, 도 20에서 반도체 메모리 장치(202)가 제1 온-다이 종단 회로(297a)와 제2 온-다이 종단 회로(297b)를 포함하는 경우에(또는, 반도체 메모리 장치(202)에서 제1 온-다이 종단 회로(297a)와 제2 온-다이 종단 회로(297b)가 활성화되는 경우에), 반도체 메모리 장치(202)는 센터-탭 인터페이스를 통하여 멀티 레벨 신호를 수신할 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 레벨 신호 수신 방법을 나타내는 흐름도이다.
도 1 내지 도 22를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 멀티 레벨 신호 수신 방법에서는, 반도체 메모리 장치(200)의 수신기(400)가 채널을 통하여 서로 다른 M(M은 3 이상의 자연수) 개의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호(MLDAT)를 수신한다(S100). 수신기(400)의 (M-1) 개의 감지 증폭기들 각각에서 멀티 레벨 신호(MLDAT)를 (M-1) 개의 기준 전압들 중 대응하는 하나와 비교하여 (M-1) 개의 비교 신호들을 생성한다(S200). 수신기(400)의 출력 디코더(550)에서 (M-1) 개의 비교 신호들에 기초하여 멀티 레벨 신호(MLDAT)의 전압 레벨을 판정하고 타겟 데이터 신호(DQ)를 출력한다(S300).
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 23을 참조하면, 반도체 메모리 장치(700)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(710) 및 복수의 메모리 다이들(720-1,720-2,...,720-p, p는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(720-1,720-2,...,720-p)은 버퍼 다이(710) 사상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(720-1,720-2,...,720-p) 중 적어도 하나는 데이터를 저장하는 셀 코어(721) 및 버퍼 다이(710)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 셀 코어 ECC 엔진(723)을 포함할 수 있다. 셀 코어(721)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다.
버퍼 다이(710)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비아 ECC 엔진(712)을 포함할 수 있다.
버퍼 다이(710)는 또한 송신 회로(714) 및 수신 회로(713)를 포함할 수 있다. 수신 회로(713)는 도 11의 수신 회로(500)를 포함할 수 있다. 따라서 수신 회로(713)는 서로 다른 M(M은 3 이상의 자연수) 개의 전압 레벨들을 가지는 멀티 레벨 신호를 수신하고, M-1 개의 감지 증폭기들을 이용하여 멀티 레벨 신호의 전압 레벨을 판정할 수 있다. M-1 개의 감지 증폭기들 중 적어도 두 개의 감지 증폭기는 서로 다른 감지 특성을 가지는 제1 타입의 감지 증폭기 및 제2 타입의 감지 증폭기를 포함할 수 있다.
반도체 메모리 장치(700)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(722)은 전송 데이터가 전송되기 이전에 메모리 다이(720-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
하나의 메모리 다이(720-p)에 형성되는 데이터 TSV 라인 그룹(732)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(734)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(732)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(734)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(720-1~720-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(700)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(710)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진(723)는 데이터 TSV 라인 그룹(732)을 통해 전송 데이터를 출력한다. 또한, 셀 코어 ECC 엔진(723)은 패리티 TSV 라인 그룹(734)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(732)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 엔진(712)는 데이터 TSV 라인 그룹(732)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(734)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 비아 ECC 엔진(712)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 비아 ECC 엔진(712)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 24는 본 발명의 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 24를 참조하면, 통신 시스템(800)은 제1 통신 장치(810), 제2 통신 장치(820) 및 채널(850)을 포함한다.
제1 통신 장치(810)는 제1 송신기(811) 및 제1 수신기(812)를 포함한다. 제2 통신 장치(830)는 제2 송신기(831) 및 제2 수신기(832)를 포함한다. 제1 송신기(811) 및 제1 수신기(812)와 제2 송신기(831) 및 제2 수신기(832)는 채널(850)을 통해 연결된다. 실시예에 따라서, 제1 및 제2 통신 장치들(810, 830) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
수신기들(831, 832)은 본 발명의 실시예들에 따른 수신기이며, 본 발명의 실시예들에 따라 서로 다른 M 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 M-1 개의 감지 증폭기들을 이용하여 판별할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC, 서버 컴퓨터, 데이터 센터, 워크스테이션, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기, 드론 등의 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 채널로부터 수신한, 서로 다른 M(M은 3 이상의 자연수) 개의 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 (M-1) 개의 기준 전압들과 비교하는 (M-1) 개의 감지 증폭기들을 구비하여, N(N은 2 이상의 자연수) 비트들을 포함하는 타겟 데이터 신호를 생성하는 데이터 샘플러; 및
    상기 (M-1) 개의 기준 전압들을 생성하는 기준 전압 생성기를 포함하고,
    상기 (M-1) 개의 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함하는 멀티 레벨 신호 수신기.
  2. 제1항에 있어서,
    상기 M 전압 레벨들은 제1 전압 레벨 상기 제1 전압 레벨보다 높은 제2 전압 레벨, 상기 제2 전압 레벨보다 높은 제3 전압 레벨 및 상기 제3 전압 레벨보다 높은 제4 전압 레벨을 포함하고,
    상기 M-1 기준 전압들은 제1 기준 전압, 상기 제1 기준 전압보다 높은 레벨을 갖는 제2 기준 전압 및 상기 제2 기준 전압보다 높은 레벨을 갖는 제3 기준 전압을 포함하고,
    상기 N 비트들은 제1 비트 및 제2 비트를 포함하는 멀티 레벨 신호 수신기.
  3. 제2항에 있어서, 상기 (M-1) 감지 증폭기들은
    클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제1 기준 전압을 비교하고 제1 비교 신호를 출력하는 제1 감지 증폭기;
    상기 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제2 기준 전압을 비교하고 제2 비교 신호를 출력하는 제2 감지 증폭기; 및
    상기 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제3 기준 전압을 비교하여 제3 비교 신호를 출력하는 제3 감지 증폭기를 포함하고,
    상기 데이터 샘플러는
    상기 클럭 신호를 생성하는 클럭 생성기; 및
    상기 제1 비교 신호, 상기 제2 비교 신호 및 상기 제3 비교 신호를 디코딩하여 상기 데이터 신호를 출력하는 출력 디코더를 더 포함하는 멀티 레벨 신호 수신기.
  4. 제3항에 있어서,
    상기 멀티 레벨 신호가 제1 종류의 인터페이스에 의하여 수신되는 경우,
    상기 제1 감지 증폭기와 상기 제2 감지 증폭기 각각은 제1 타입의 감지 증폭기를 포함하고, 상기 제3 감지 증폭기는 상기 제1 타입의 감지 증폭기와는 다른 감지 특성을 가지는 제2 타입의 감지 증폭기를 포함하는 멀티 레벨 신호 수신기.
  5. 제4항에 있어서, 상기 제1 타입의 감지 증폭기는
    전원 전압과 제1 내부 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 디폴트 피모스 트랜지스터;
    상기 제1 내부 노드와 제2 내부 노드 사이에 연결되고 상기 멀티 레벨 신호를 수신하는 게이트를 구비하는 제2 디폴트 피모스 트랜지스터;
    상기 제1 내부 노드와 제3 내부 노드 사이에 병렬로 연결되고 상기 제1 기준 전압 신호 및 상기 제2 기준 전압 신호 중 하나인 기준 전압 신호를 수신하는 게이트를 구비하는 제3 디폴트 피모스 트랜지스터;
    상기 제2 내부 노드와 상기 제3 내부 노드 사이에 연결되고 접지 전압과 전원 전압에 연결되는 디폴트 전송 게이트;
    상기 제2 내부 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 디폴트 엔모스 트랜지스터; 및
    상기 제3 내부 노드와 상기 접지 전압 사이에 상기 제1 디폴트 엔모스 트랜지스터와 병렬로 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 디폴트 엔모스 트랜지스터를 구비하고,
    상기 제3 내부 노드에서 상기 제1 비교 신호 및 상기 제3 비교 신호 중 하나를 출력하는 멀티 레벨 신호 수신기.
  6. 제5항에 있어서, 상기 제2 타입의 감지 증폭기는
    상기 전원 전압과 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되고 상기 멀티 레벨 신호를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 연결되고 상기 제3 기준 전압을 수신하는 제3 피모스 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 상기 접지 전압과 상기 전원 전압에 연결되는 저전송 게이트;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터; 및
    상기 제3 노드와 상기 접지 전압 사이에 상기 제1 엔모스 트랜지스터와 병렬로 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터를 구비하고,
    상기 제3 노드에서 상기 제3 비교 신호를 출력하는 멀티 레벨 신호 수신기.
  7. 제6항에 있어서,
    상기 제2 피모스 트랜지스터와 상기 제3 피모스 트랜지스터 각각의 문턱 전압은 상기 제2 디폴트 피모스 트랜지스터와 상기 제3 디폴트 피모스 트랜지스터 각각의 문턱 전압보다 작고,
    상기 문턱 전압들의 차이에 기초하여 상기 제1 타입의 감지 증폭기와 상기 제2 타입의 감지 증폭기가 상기 기준 전압과 상기 제3 기준 전압에 대하여 서로 다른 감지 특성을 가지는 멀티 레벨 신호 수신기.
  8. 제5항에 있어서, 상기 제2 타입의 감지 증폭기는
    상기 전원 전압과 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 병렬로 연결되고 상기 멀티 레벨 신호를 수신하는 게이트를 각각 구비하는 제2 및 제3 피모스 트랜지스터들;
    상기 제1 노드와 제3 노드 사이에 병렬로 연결되고 상기 제3 기준 전압을 수신하는 게이트를 각각 구비하는 제4 및 제5 피모스 트랜지스터들;
    상기 제2 노드와 상기 3 노드 사이에 연결되고 상기 접지 전압과 상기 전원 전압에 연결되는 전송 게이트;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터; 및
    상기 제3 노드와 상기 접지 전압 사이에 상기 제1 엔모스 트랜지스터와 병렬로 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터를 구비하고,
    상기 제3 노드에서 상기 제3 비교 신호를 출력하는 멀티 레벨 신호 수신기.
  9. 제8항에 있어서,
    상기 제2 내지 제5 피모스 트랜지스터들 각각의 문턱 전압은 상기 제2 디폴트 피모스 트랜지스터 및 제3 디폴트 피모스 트랜지스터 각각의 문턱 전압보다 작고,
    상기 문턱 전압들의 차이에 기초하여 상기 제1 타입의 감지 증폭기와 상기 제2 타입의 감지 증폭기가 상기 기준 전압과 상기 제3 기준 전압 각각에 대하여 서로 다른 감지 특성을 가지는 멀티 레벨 신호 수신기.
  10. 제5항에 있어서, 상기 제2 타입의 감지 증폭기는
    상기 전원 전압과 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
    상기 제1 노드에 연결되는 소스, 제2 노드에 연결되는 드레인, 상기 소스에 연결되는 바디 및 상기 멀티 레벨 신호를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터;
    상기 제1 노드에 연결되는 소스, 제3 노드에 연결되는 드레인, 상기 소스에 연결되는 바디 및 상기 제3 기준 전압을 수신하는 게이트를 구비하는 제3 피모스 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 상기 접지 전압과 상기 전원 전압에 연결되는 전송 게이트;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터; 및
    상기 제3 내부 노드와 상기 접지 전압 사이에 상기 제1 엔모스 트랜지스터와 병렬로 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터를 구비하고,
    상기 제3 노드에서 상기 제3 비교 신호를 출력하고, 상기 제2 피모스 트랜지스터와 상기 제3 피모스 트랜지스터 각각의 문턱 전압은 상기 제2 디폴트 피모스 트랜지스터와 상기 제3 디폴트 피모스 트랜지스터 각각의 문턱 전압보다 작은 멀티 레벨 신호 수신기.
  11. 제5항에 있어서, 상기 제2 타입의 감지 증폭기는
    상기 전원 전압과 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
    상기 제1 노드에 연결되는 소스, 제2 노드에 연결되는 드레인, 바이어스 전압에 연결되는 바디 및 상기 멀티 레벨 신호를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터;
    상기 제1 노드에 연결되는 소스, 제3 노드에 연결되는 드레인, 상기바이어스 전압에 연결되는 바디 및 상기 제3 기준 전압을 수신하는 게이트를 구비하는 제3 피모스 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 상기 접지 전압과 상기 전원 전압에 연결되는 전송 게이트;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터; 및
    상기 제3 내부 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터를 구비하고,
    상기 제3 노드에서 상기 제3 비교 신호를 출력하고,
    상기 제2 피모스 트랜지스터와 상기 제3 피모스 트랜지스터 각각의 문턱 전압은 상기 제2 디폴트 피모스 트랜지스터와 상기 제3 디폴트 피모스 트랜지스터 각각의 문턱 전압보다 작은 멀티 레벨 신호 수신기.
  12. 제5항에 있어서,
    상기 제2 타입의 감지 증폭기는
    상기 전원 전압과 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
    상기 전원 전압과 제2 노드 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 연결되고 상기 전원 전압과 상기 접지 전압에 연결되는 전송 게이트;
    상기 제1 노드와 제3 노드 사이에 연결되고 상기 멀티 레벨 신호를 수신하는 제1 엔모스 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 상기 제3 기준 전압을 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터;
    상기 제3 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제3 엔모스 트랜지스터를 구비하고
    상기 제2 노드에서 상기 제3 비교 신호를 출력하고,
    상기 제2 엔모스 트랜지스터와 상기 제3 엔모스 트랜지스터 각각의 문턱 전압과 상기 제2 디폴트 피모스 트랜지스터와 상기 제3 디폴트 피모스 트랜지스터 각각의 문턱 전압 차이에 기초하여 상기 제1 타입의 감지 증폭기와 상기 제2 타입의 감지 증폭기가 상기 기준 전압과 상기 제3 기준 전압 각각에 대하여 서로 다른 감지 특성을 가지는 멀티 레벨 신호 수신기.
  13. 제3항에 있어서,
    상기 멀티 레벨 신호가 제1 종류의 인터페이스와는 다른 제2 종류의 인터페이스에 의하여 수신되는 경우,
    상기 제1 감지 증폭기는 제1 타입의 감지 증폭기를 포함하고, 상기 제2 감지 증폭기와 상기 제3 감지 증폭기 각각은 상기 제1 타입의 감지 증폭기와는 다른 감지 특성을 가지는 제2 타입의 감지 증폭기를 포함하는 멀티 레벨 신호 수신기.
  14. 제13항에 있어서, 상기 제1 타입의 감지 증폭기는
    전원 전압과 제1 내부 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 디폴트 피모스 트랜지스터;
    상기 제1 내부 노드와 제2 내부 노드 사이에 연결되고 상기 멀티 레벨 신호를 수신하는 게이트를 구비하는 제2 디폴트 피모스 트랜지스터;
    상기 제1 내부 노드와 제3 내부 노드 사이에 상기 제2 디폴트 피모스 트랜지스터와 병렬로 연결되고 상기 제1 기준 전압을 수신하는 제3 디폴트 피모스 트랜지스터;
    상기 제1 내부 노드와 상기 제2 내부 노드 사이에 연결되고 접지 전압과 전원 전압에 연결되는 디폴트 전송 게이트;
    상기 제2 내부 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 디폴트 엔모스 트랜지스터; 및
    상기 제3 내부 노드와 상기 접지 전압 사이에 상기 제1 디폴트 엔모스 트랜지스터와 병렬로 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 디폴트 엔모스 트랜지스터를 구비하고,
    상기 제3 내부 노드에서 상기 제1 비교 신호를 출력하는 멀티 레벨 신호 수신기.
  15. 제14항에 있어서, 상기 제2 타입의 감지 증폭기는
    상기 전원 전압과 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 피모스 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되고 상기 멀티 레벨 신호를 수신하는 게이트를 구비하는 제2 피모스 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 연결되고 상기 제2 기준 전압 및 상기 제3 기준 전압 중 하나인 기준 전압을 수신하는 제3 피모스 트랜지스터;
    상기 제2 노드와 상기 제3 노드 사이에 연결되고 상기 접지 전압과 상기 전원 전압에 연결되는 전송 게이트;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제1 엔모스 트랜지스터; 및
    상기 제3 노드와 상기 접지 전압 사이에 상기 제1 엔모스 트랜지스터와 병렬로 연결되고 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터를 구비하고,
    상기 제3 노드에서 상기 제2 비교 신호 및 제3 비교 신호 중 하나를 출력하고,
    상기 제2 피모스 트랜지스터와 상기 제3 피모스 트랜지스터 각각의 문턱 전압은 상기 제2 디폴트 피모스 트랜지스터와 상기 제3 디폴트 피모스 트랜지스터 각각의 문턱 전압보다 작고,
    상기 문턱 전압들의 차이에 기초하여 상기 제1 타입의 감지 증폭기와 상기 제2 타입의 감지 증폭기가 상기 제1 기준 전압과 상기 기준 전압에 대하여 서로 다른 감지 특성을 가지는 멀티 레벨 신호 수신기.
  16. 제3항에 있어서,
    상기 멀티 레벨 신호가 상기 제3 기준 전압 보다 큰 경우, 상기 출력디코더는 상기 제1 비교 신호, 상기 제2 비교 신호 및 상기 제3 비교 신호에 초하여 '11'의 상기 데이터 신호를 출력하고,
    상기 멀티 레벨 신호가 상기 제3 기준 전압 보다 작고, 상기 제2 기준 전압 보다 큰 경우 상기 출력 디코더는 상기 제1 비교 신호, 상기 제2 비교 신호 및 상기 제3 비교 신호에 초하여 '10'의 상기 데이터 신호를 출력하고,
    상기 멀티 레벨 신호가 상기 제2 기준 전압 보다 작고, 상기 제1 기준 전압 보다 큰 경우 상기 출력 디코더는 상기 제1 비교 신호, 상기 제2 비교 신호 및 상기 제3 비교 신호에 초하여 '01'의 상기 데이터 신호를 출력하고,
    상기 멀티 레벨 신호가 상기 제1 기준 전압 보다 작은 경우 상기 출력 디코더는 상기 제1 비교 신호, 상기 제2 비교 신호 및 상기 제3 비교 신호에 초하여 '00'의 상기 데이터 신호를 출력하는 멀티 레벨 신호 수신기.
  17. 서로 다른 M(M은 3 이상의 자연수) 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 이용하여 데이터를 전송하는 메모리 시스템으로서,
    입력 데이터에 기초하여 상기 멀티 레벨 신호를 생성하는 송신기를 포함하는 메모리 컨트롤러;
    상기 메모리 시스템과 채널을 통하여 연결되며, 상기 채널로부터 수신한 상기 멀티 레벨 신호를 (M-1)개의 기준 전압들과 비교하여 N(N은 2 이상의 자연수) 비트들을 포함하는 타겟 데이터 신호를 생성하는 수신기를 구비하는 반도체 메모리 장치를 포함하고,
    상기 수신기는
    상기 멀티 레벨 신호를 상기 (M-1)개의 기준 전압들과 비교하여 상기타겟 데이터 신호를 생성하는 (M-1) 감지 증폭기들을 구비하는 데이터 샘플러; 및
    상기 (M-1) 기준 전압들을 생성하는 기준 전압 생성기를 포함하고,
    상기 (M-1) 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 반도체 메모리 장치는 복수의 워드라인들과 복수의 비트라인들에 연결된 메모리 셀들을 포함하여 상기 타겟 데이터 신호를 저장하는 메모리 셀 어레이를 더 포함하고,
    상기 메모리 셀들 각각은 DRAM 셀 구조를 가지는 메모리 시스템.
  19. 제17항에 있어서,
    상기 반도체 메모리 장치는 복수의 워드라인들과 복수의 비트라인들에 연결된 비휘발성 메모리 셀들을 포함하여 상기 타겟 데이터 신호를 저장하는 메모리 셀 어레이를 더 포함하는 메모리 시스템.
  20. 채널로부터 수신한, 서로 다른 제1 내지 제4 전압 레벨들 중 하나를 가지는 멀티 레벨 신호를 제1 내지 제3 기준 전압들과 비교하는 제1 내지 제3 감지 증폭기들을 구비하여 2 비트들을 포함하는 타겟 데이터 신호를 생성하는 데이터 샘플러; 및
    상기 제1 내지 제3 기준 전압들을 생성하는 기준 전압 생성기를 포함하고,
    상기 제1 감지 증폭기는 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제1 기준 전압을 비교하고 제1 비교 신호를 출력하고,
    상기 제2 감지 증폭기는 상기 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제2 기준 전압을 비교하고 제2 비교 신호를 출력하고,
    상기 제3 감지 증폭기는 상기 클럭 신호에 기초하여 상기 멀티 레벨 신호와 상기 제3 기준 전압을 비교하여 제3 비교 신호를 출력하고,
    상기 제1 내지 제3 감지 증폭기들 중 적어도 두 개는 서로 다른 감지 특성을 가지는 서로 다른 타입의 감지 증폭기들을 포함하고,
    상기 제2 기준 전압은 상기 제1 기준 전압보다 높은 레벨을 가지고, 상기 제3 기준 전압은 상기 제2 기준 전압보다 높은 레벨을 가지는 멀티 레벨 신호 수신기.
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