CN117393009A - 数据接收电路、数据接收系统以及存储装置 - Google Patents

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Abstract

本公开实施例提供一种数据接收电路、数据接收系统以及存储装置，数据接收电路包括：第一放大模块，其中，第一放大模块包括：放大单元，具有第一节点、第二节点、第三节点和第四节点；一端连接第一节点且另一端连接第二NMOS管的一端的第一NMOS管，另一端连接第二节点的第二NMOS管，第一NMOS管与第二NMOS管中一者的栅极接收第一互补反馈信号，另一者的栅极接收使能信号；一端连接第三节点且另一端与第四NMOS管的一端连接的第三NMOS管，另一端连接第四节点的第四NMOS管，第三NMOS管与第四NMOS管中一者的栅极接收第二互补反馈信号，另一者的栅极接收使能信号；第二放大模块。本公开实施例至少有利于在提高数据接收电路的接收性能的同时提高其对数据信号的处理速度。

Description

数据接收电路、数据接收系统以及存储装置
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种数据接收电路、数据接收系统以及存储装置。
背景技术
在存储器应用中，随着信号传输速率越来越快，信道损耗对信号质量的影响越来越大，容易导致码间干扰，此外，存储器中的数据接收电路接收的数据信号与参考信号之间电平值的差异会影响数据接收电路对数据信号的判断，从而影响数据接收电路输出的信号的准确性。
目前通常利用均衡电路对信道进行补偿，均衡电路可以选择CTLE(ContinuousTime Linear Equalizer，连续线性均衡电路)或DFE(Decision Feedback Equalizer，判决反馈均衡电路)。然而，目前采用的均衡电路输出的信号的准确性有待提高，均衡电路的接收性能有待提高，且均衡电路的对数据信号的处理速度有待提高。
发明内容
本公开实施例提供一种数据接收电路、数据接收系统以及存储装置，至少有利于在提高数据接收电路的接收性能的同时提高其对数据信号的处理速度。
根据本公开一些实施例，本公开实施例一方面提供一种数据接收电路，包括：第一放大模块，被配置为，接收使能信号、第一反馈信号、第二反馈信号、数据信号、第一参考信号和第二参考信号，在所述使能信号具有第一电平值期间，响应于采样时钟信号并基于所述第一反馈信号，选择所述数据信号与所述第一参考信号进行第一比较并输出第一信号对作为所述第一比较的结果，或者，响应于所述采样时钟信号并基于所述第二反馈信号，选择所述数据信号与所述第二参考信号进行第二比较并输出第二信号对作为所述第二比较的结果；在所述使能信号具有第二电平值期间，响应于所述采样时钟信号进行所述第一比较并输出所述第一信号对；所述第一反馈信号与所述第二反馈信号的电平相反，所述第一信号对包括第一信号以及第二信号，所述第二信号对包括第三信号以及第四信号；其中，所述第一放大模块包括：放大单元，具有第一节点、第二节点、第三节点以及第四节点，所述第一节点输出所述第一信号，所述第二节点输出所述第二信号，所述第三节点输出所述第三信号，所述第四节点输出所述第四信号，被配置为，接收所述数据信号、所述第一参考信号以及所述第二参考信号；第一NMOS管以及第二NMOS管，所述第一NMOS管的一端连接所述第一节点，所述第一NMOS管的另一端连接所述第二NMOS管的一端，所述第二NMOS管的另一端连接所述第二节点，所述第一NMOS管与所述第二NMOS管中一者的栅极接收第一互补反馈信号，另一者的栅极接收所述使能信号，所述第一互补反馈信号与所述第一反馈信号的电平相反；第三NMOS管以及第四NMOS管，所述第三NMOS管的一端连接所述第三节点，所述第三NMOS管的另一端与所述第四NMOS管的一端连接，所述第四NMOS管的另一端连接所述第四节点，所述第三NMOS管与所述第四NMOS管中一者的栅极接收第二互补反馈信号，另一者的栅极接收所述使能信号，所述第二互补反馈信号与所述第二反馈信号的电平相反；第二放大模块，被配置为，接收所述第一放大模块的输出信号作为输入信号对，对所述输入信号对的电压差进行放大处理，并输出第一输出信号和第二输出信号作为所述放大处理的结果。
在一些实施例中，所述第一放大模块还包括：第五NMOS管以及第六NMOS管，所述第五NMOS管的一端连接所述第一节点，所述第五NMOS管的另一端连接所述第六NMOS管的一端，所述第六NMOS管的另一端连接所述第二节点，所述第五NMOS管与所述第六NMOS管中一者的栅极接收所述第一互补反馈信号，另一者的栅极接收所述使能信号。
在一些实施例中，所述第一NMOS管的栅极接收所述使能信号，所述第二NMOS管的栅极接收所述第一互补反馈信号，其中，所述第一NMOS管的沟道宽度大于所述第二NMOS管的沟道宽度；所述第五NMOS管的栅极接收所述第一互补反馈信号，所述第六NMOS管的栅极接收所述使能信号，其中，所述第五NMOS管的沟道宽度小于所述第六NMOS管的沟道宽度。
在一些实施例中，所述第五NMOS管的沟道宽度等于所述第二NMOS管的沟道宽度；所述第六NMOS管的沟道宽度等于所述第一NMOS管的沟道宽度；所述第一NMOS管的沟道长度、所述第二NMOS管的沟道长度、所述第五NMOS管的沟道长度和所述第六NMOS管的沟道长度均相等。
在一些实施例中，所述第一放大模块还包括：第七NMOS管以及第八NMOS管，所述第七NMOS管的一端连接所述第三节点，所述第七NMOS管的另一端连接所述第八NMOS管的一端，所述第八NMOS管的另一端连接所述第四节点，所述第七NMOS管与所述第八NMOS管中一者的栅极接收所述第二互补反馈信号，另一者的栅极接收所述使能信号。
在一些实施例中，所述第三NMOS管的栅极接收所述使能信号，所述第四NMOS管的栅极接收所述第二互补反馈信号，其中，所述第三NMOS管的沟道宽度大于所述第四NMOS管的沟道宽度；所述第七NMOS管的栅极接收所述第二互补反馈信号，所述第八NMOS管的栅极接收所述使能信号，其中，所述第七NMOS管的沟道宽度小于所述第八NMOS管的沟道宽度。
在一些实施例中，所述第七NMOS管的沟道宽度等于所述第四NMOS管的沟道宽度；所述第八NMOS管的沟道宽度等于所述第三NMOS管的沟道宽度；所述第三NMOS管的沟道长度、所述第四NMOS管的沟道长度、所述第七NMOS管的沟道长度和所述第八NMOS管的沟道长度均相等。
在一些实施例中，所述采样时钟信号包括第一采样时钟信号和第二采样时钟信号；所述放大单元包括：第一比较电路，具有所述第一节点和所述第二节点，被配置为，接收所述数据信号以及所述第一参考信号并响应于所述第一采样时钟信号进行所述第一比较；时钟产生电路，被配置为，接收所述使能信号以及原始采样时钟信号，并输出所述第二采样时钟信号，其中，在所述使能信号具有所述第一电平值期间，所述第二采样时钟信号的相位与所述原始采样时钟信号的相位相反，在所述使能信号具有所述第二电平值期间，所述第二采样时钟信号为逻辑高电平信号；第二比较电路，具有所述第三节点和所述第四节点，被配置为，接收所述数据信号以及所述第二参考信号，并在所述使能信号具有所述第一电平值期间，响应于所述第二采样时钟信号进行所述第二比较；在所述使能信号具有所述第二电平值期间导通所述第三节点与地端之间的连接路径，并导通所述第四节点与地端之间的连接路径。
在一些实施例中，所述第一比较电路包括：第一电流源，被配置为，连接在电源节点与第五节点之间，响应于所述第一采样时钟信号向所述第五节点提供电流；第一比较单元，连接所述第一节点、所述第二节点以及所述第五节点，被配置为，接收所述数据信号以及所述第一参考信号，当所述第一电流源向所述第五节点提供电流时进行所述第一比较，并输出所述第一信号和所述第二信号；第一复位单元，连接所述第一节点以及所述第二节点，被配置为，响应于所述第一采样时钟信号对所述第一节点和所述第二节点进行复位；所述第二比较电路包括：第二电流源，被配置为，连接在电源节点与第六节点之间，响应于所述第二采样时钟信号向所述第六节点提供电流；第二比较单元，连接所述第三节点、所述第四节点以及所述第六节点，被配置为，接收所述数据信号以及所述第二参考信号，当所述第二电流源向所述第六节点提供电流时进行所述第二比较，并输出所述第三信号和所述第四信号；第二复位单元，连接在所述第三节点与所述第四节点之间，被配置为，响应于所述第二采样时钟信号对所述第三节点和所述第四节点进行复位。
在一些实施例中，所述第一电流源包括：第一PMOS管，连接在所述电源节点与所述第五节点之间，所述第一PMOS管的栅极接收所述第一采样时钟信号；所述第二电流源包括：第二PMOS管，连接在所述电源节点与所述第六节点之间，所述第二PMOS管的栅极接收所述第二采样时钟信号。
在一些实施例中，所述第一比较单元包括：第三PMOS管，连接在所述第一节点与所述第五节点之间，所述第三PMOS管的栅极接收所述数据信号；第四PMOS管，连接在所述第二节点与所述第五节点之间，所述第四PMOS管的栅极接收所述第一参考信号；所述第二比较单元包括：第五PMOS管，连接在所述第三节点与所述第六节点之间，所述第五PMOS管的栅极接收所述数据信号；第六PMOS管，连接在所述第四节点与所述第六节点之间，所述第六PMOS管的栅极接收所述第二参考信号。
在一些实施例中，所述第一复位单元包括：第九NMOS管，连接在所述第一节点与地端之间，栅极接收所述第一采样时钟信号；第十NMOS管，连接在所述第二节点与所述地端之间，栅极接收所述第一采样时钟信号；所述第二复位单元包括：第十一NMOS管，连接在所述第三节点与地端之间，栅极接收所述第二采样时钟信号；第十二NMOS管，连接在所述第四节点与地端之间，栅极接收所述第二采样时钟信号。
在一些实施例中，所述时钟产生电路包括：第一与非门电路，所述第一与非门电路的一输入端接收所述原始采样时钟信号，另一输入端连接电源节点，输出端输出所述第一采样时钟信号。
在一些实施例中，所述时钟产生电路包括：第二与非门电路，所述第二与非门电路的一输入端接收所述原始采样时钟信号，另一输入端接收所述使能信号，输出端输出所述第二采样时钟信号。
在一些实施例中，所述第二放大模块包括：第一输入单元，连接第七节点和第八节点，被配置为，接收所述第一信号对并进行第三比较，并分别向所述第七节点和所述第八节点提供信号作为所述第三比较的结果；第二输入单元，连接所述第七节点和所述第八节点，被配置为，接收所述第二信号对并进行第四比较，并分别向所述第七节点和所述第八节点提供信号作为所述第四比较的结果；锁存单元，连接所述第七节点和所述第八节点，被配置为，对所述第七节点的信号以及所述第八节点的信号进行放大并锁存，并分别通过第一输出节点和第二输出节点输出所述第一输出信号和所述第二输出信号。
在一些实施例中，所述第一输入单元包括：第十三NMOS管，所述第十三NMOS管的漏极连接所述第七节点，源极连接地端，栅极接收所述第一信号；第十四NMOS管，所述第十四NMOS管的漏极连接所述第八节点，源极连接地端，栅极接收所述第二信号；所述第二输入单元包括：第十五NMOS管，所述第十五NMOS管的漏极连接所述第七节点，源极连接地端，栅极接收所述第三信号；第十六NMOS管，所述第十六NMOS管的漏极连接所述第八节点，源极连接地端，栅极接收所述第四信号。
在一些实施例中，所述锁存单元包括：第十七NMOS管以及第七PMOS管，所述第十七NMOS管的栅极以及所述第七PMOS管的栅极均连接所述第二输出节点，所述第十七NMOS管的源极连接所述第七节点，所述第十七NMOS管的漏极以及所述第七PMOS管的漏极均连接所述第一输出节点，所述第七PMOS管的源极连接电源节点；第十八NMOS管以及第八PMOS管，所述第十八NMOS管的栅极以及所述第八PMOS管的栅极均连接所述第一输出节点，所述第十八NMOS管的源极连接所述第八节点，所述第十八NMOS管的漏极以及所述第八PMOS管的漏极均连接所述第二输出节点，所述第八PMOS管的源极连接所述电源节点。
在一些实施例中，所述第二放大模块还包括：第三复位单元，连接在电源节点与所述锁存单元的输出端之间，被配置为，对所述锁存单元的输出端进行复位。
在一些实施例中，所述第三复位单元包括：第十三九PMOS管，连接在所述第一输出节点与电源节点之间，所述第九十三PMOS管的栅极接收原始采样时钟信号；第十四PMOS管，连接在所述第二输出节点与所述电源节点之间，所述第十四PMOS管的栅极接收所述原始采样时钟信号。
在一些实施例中，所述数据接收电路还包括：第一反相电路，被配置为，接收所述第一反馈信号，并输出所述第一互补反馈信号；第二反相电路，被配置为，接收所述第二反馈信号，并输出所述第二互补反馈信号。
在一些实施例中，所述第一反相电路包括第一反相器；所述第二反相电路包括第二反相器。
在一些实施例中，所述第一反相电路包括第三与非门，所述第三与非门的两个输入端分别接收所述第一反馈信号以及所述使能信号，输出端输出所述第一互补反馈信号；所述第二反相电路包括第四与非门，所述第四与非门的两个输入端分别接收所述第二反馈信号以及所述使能信号，输出端输出所述第二互补反馈信号。
根据本公开一些实施例，本公开实施例另一方面还提供一种数据接收系统，包括：多个级联的数据传输电路，每一所述数据传输电路包括如前述任一项所述的数据接收电路以及与所述数据接收电路连接的锁存电路；上一级所述数据传输电路的输出信号作为下一级所述数据传输电路的所述反馈信号；最后一级所述数据传输电路的输出信号作为第一级所述数据传输电路的所述反馈信号。
在一些实施例中，所述数据接收电路响应于采样时钟信号接收数据；且所述数据接收系统包括4个级联的所述数据传输电路，相邻级的所述数据接收电路的所述采样时钟信号的相位差为90°。
在一些实施例中，前一级的所述数据接收电路的所述第二放大模块输出的所述第一输出信号和所述第二输出信号作为后一级所述数据接收电路的所述反馈信号；或者，前一级的所述锁存电路输出的信号作为后一级所述数据接收电路的所述反馈信号。
根据本公开一些实施例，本公开实施例又一方面还提供一种存储装置，包括：多个数据端口；多个如前述任一项所述的数据接收系统，每一所述数据接收系统与一所述数据端口相对应。
本公开实施例提供的技术方案至少具有以下优点：
第一放大模块在接收数据信号、第一参考信号和第二参考信号的同时，还可以利用第一NMOS管和第二NMOS管接收使能信号和第一互补反馈信号以控制第一节点和第二节点的电位，以及利用第三NMOS管和第四NMOS管接收使能信号和第二互补反馈信号以控制第三节点和第四节点的电位。具体的，在使能信号处于第一电平值期间时，第一NMOS管和第二NMOS管中的一者以及第三NMOS管和第四NMOS管中的一者基于使能信号导通，第一NMOS管和第二NMOS管中的另一者响应于第一互补反馈信号导通或关断，第三NMOS管和第四NMOS管中的另一者响应于第二互补反馈信号导通或关断。由于第一反馈信号与第二反馈信号的电平相反，第一互补反馈信号与第一反馈信号的电平相反，第二互补反馈信号与第二反馈信号的电平相反，则第一互补反馈信号与第二互补反馈信号的电平相反，则在使能信号处于第一电平值期间时，上述第一NMOS管和第二NMOS管中的另一者以及第三NMOS管和第四NMOS管中的另一者择一导通，另一者关断，使得第一放大模块响应于采样时钟信号可以选择性进行第一比较还是第二比较，以使输出的第一信号对和第二信号对中的一者有效，另一者无效，以降低接收的数据信号的码间干扰对数据接收电路的影响，而且第一放大模块中只是进行第一比较的电路和进行第二比较的电路中的一者处于工作状态，另一者可以处于非工作状态，有利于降低数据接收电路的功耗。而且，由于NMOS管的导通电阻远小于相同条件下的PMOS管的导通电阻，则相较于PMOS管，第一放大模块中的第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管响应于各自栅极接收的信号导通或关断的速度更快，更容易使得第一放大模块在同一时刻只进行第一比较和第二比较中的一者，以提高第一放大模块对数据信号的处理效果和处理速度。如此，有利于在提高数据接收电路的接收性能的同时提高其对数据信号的处理速度。
此外，在使能信号处于第二电平值期间时，第一放大模块响应于采样时钟信号仅进行第一比较，固定输出有效的第一信号对，此时第一放大模块中用于输出第二信号对的电路可以处于非工作状态，有利于进一步降低数据接收电路的功耗。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的数据接收电路的一种功能框图；
图2为本公开一实施例提供的数据接收电路的另一种功能框图；
图3为本公开一实施例提供的数据接收电路中第一放大模块的一种功能框图；
图4为本公开一实施例提供的数据接收电路的又一种功能框图；
图5和图6为本公开一实施例提供的数据接收电路中第一放大模块、第一反相电路和第二反相电路的两种电路结构示意图；
图7为本公开一实施例提供的数据接收电路中第二放大模块的一种电路结构示意图；
图8为本公开一实施例提供的数据接收电路中第二放大模块、第一反相电路和第二反相电路的另一种电路结构示意图；
图9为本公开另一实施例提供的数据接收系统的功能框图。
具体实施方式
由背景技术可知，均衡电路对信号的调整能力有待提高，均衡电路的功耗有待降低。
本公开实施提供一种数据接收电路、数据接收系统以及存储装置，数据接收电路中，可以利用使能信号、第一反馈信号和第二反馈信号对第一放大模块实现进一步的控制，以选择是否考虑数据接收电路接收的数据的码间干扰对数据接收电路的影响。譬如，在需要降低码间干扰对数据接收电路的影响时，即使能信号处于第一电平值期间，第一放大模块响应于采样时钟信号，并利用第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管以选择进行第一比较和第二比较中的一者，使得输出的第一信号对和第二信号对中的一者有效，另一者无效，且有效的信号对中信号电平值差异更大，以保证第二放大模块接收到信号电平值差异更大的一对差分信号，此外，还利用NMOS管的低导通电阻以避免第一放大模块同时进行第一比较和第二比较，以及提高第一放大模块对数据信号的处理效果和处理速度；在无需考虑码间干扰对数据接收电路的影响的情况下，使能信号处于第二电平值期间，第一放大模块响应于采样时钟信号仅进行第一比较，固定输出有效的第一信号对，以降低数据接收电路的功耗。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本公开一实施例提供一种数据接收电路，以下将结合附图对本公开一实施例提供的数据接收电路进行详细说明。图1为本公开一实施例提供的数据接收电路的一种功能框图；图2为本公开一实施例提供的数据接收电路的另一种功能框图；图3为本公开一实施例提供的数据接收电路中第一放大模块的一种功能框图；图4为本公开一实施例提供的数据接收电路的又一种功能框图；图5和图6为本公开一实施例提供的数据接收电路中第一放大模块、第一反相电路和第二反相电路的两种电路结构示意图；图7为本公开一实施例提供的数据接收电路中第二放大模块的一种电路结构示意图；图8为本公开一实施例提供的数据接收电路中第二放大模块、第一反相电路和第二反相电路的另一种电路结构示意图。
参考图1，数据接收电路100可以包括：第一放大模块101，被配置为，接收使能信号EnDfe、第一反馈信号fbp、第二反馈信号fbn、数据信号DQ、第一参考信号VR+和第二参考信号VR-，在使能信号EnDfe具有第一电平值期间，响应于采样时钟信号clkN并基于第一反馈信号fbp，选择数据信号DQ与第一参考信号VR+进行第一比较并输出第一信号对作为第一比较的结果，或者，响应于采样时钟信号clkN并基于第二反馈信号fbn，选择所述数据信号DQ与第二参考信号VR-进行第二比较并输出第二信号对作为第二比较的结果；在使能信号EnDfe具有第二电平值期间，响应于采样时钟信号clkN进行第一比较并输出第一信号对；第一反馈信号fbp与第二反馈信号fbn的电平相反，第一信号对包括第一信号Sn+和第二信号Sp+，第二信号对包括第三信号Sn-和第四信号Sp-。
其中，继续参考图1，第一放大模块101包括：放大单元131，具有第一节点net1、第二节点net2、第三节点net3以及第四节点net4，第一节点net1输出第一信号Sn+，第二节点net2输出第二信号Sp+，第三节点net3输出第三信号Sn-，第四节点net4输出第四信号Sp-，被配置为，接收数据信号DQ、第一参考信号VR+以及第二参考信号VR-；第一NMOS管MN1以及第二NMOS管MN2，第一NMOS管MN1的一端连接第一节点net1，第一NMOS管MN1的另一端连接第二NMOS管MN2的一端，第二NMOS管MN2的另一端连接第二节点net2，第一NMOS管MN1与第二NMOS管MN2中一者的栅极接收第一互补反馈信号fbpN，另一者的栅极接收使能信号EnDfe，第一互补反馈信号fbpN与第一反馈信号fbp的电平相反；第三NMOS管MN3以及第四NMOS管MN4，第三NMOS管MN3的一端连接第三节点net3，第三NMOS管MN3的另一端与第四NMOS管MN4的一端连接，第四NMOS管MN4的另一端连接第四节点net4，第三节点net3与第四NMOS管MN4中一者的栅极接收第二互补反馈信号fbnN，另一者的栅极接收使能信号EnDfe，第二互补反馈信号fbnN与第二反馈信号fbn的电平相反；第二放大模块102，被配置为，接收第一放大模块101的输出信号作为输入信号对，对输入信号对的电压差进行放大处理，并输出第一输出信号Vout和第二输出信号VoutN作为放大处理的结果。
需要说明的是，使能信号EnDfe的第一电平值期间指的是：使得第一放大模块101判断使能信号EnDfe为逻辑电平1的电平值范围，即高电平；使能信号EnDfe的第二电平值期间指的是：使得第一放大模块101判断使能信号EnDfe为逻辑电平0的电平值范围，即低电平。此外，第一反馈信号fbp与第二反馈信号fbn的电平相反指的是：第一反馈信号fbp与第二反馈信号fbn中的一者为高电平时，另一者为低电平。第一互补反馈信号fbpN与第一反馈信号fbp的电平相反指的是：第一互补反馈信号fbpN和第一反馈信号fbp中的一者为高电平时，另一者为低电平。第二互补反馈信号fbnN与第二反馈信号fbn的电平相反指的是：第二互补反馈信号fbnN与第二反馈信号fbn中的一者为高电平时，另一者为低电平。如此，第一互补反馈信号fbpN与第二互补反馈信号fbnN的电平相反。
如此，在需要降低码间干扰对数据接收电路100的影响，使能信号EnDfe处于第一电平值期间，即使能信号EnDfe为逻辑电平1时，第一NMOS管MN1和第二NMOS管MN2中的一者以及第三NMOS管MN3和第四NMOS管MN4中的一者基于使能信号EnDfe导通，第一NMOS管MN1和第二NMOS管MN2中的另一者响应于第一互补反馈信号fbpN导通或关断，第三NMOS管MN3和第四NMOS管MN4中的另一者响应于第二互补反馈信号fbnN导通或关断。由于第一互补反馈信号fbpN与第二互补反馈信号fbnN中的一者为高电平时，另一者为低电平，则上述第一NMOS管MN1和第二NMOS管MN2中的另一者以及第三NMOS管MN3和第四NMOS管MN4中的另一者择一导通，另一者关断，使得第一放大模块101响应于采样时钟信号clkN可以选择性进行第一比较还是第二比较，以使输出的第一信号对和第二信号对中的一者有效，另一者无效，以降低接收的数据信号的码间干扰对数据接收电路100的影响，而且第一放大模块101中只是进行第一比较的电路和进行第二比较的电路中的一者处于工作状态，另一者可以处于非工作状态，有利于降低数据接收电路100的功耗。需要说明的是，基于此时的使能信号EnDfe、第一反馈信号fbp和第二反馈信号fbn，第一NMOS管MN1和第二NMOS管MN2导通第一节点net1与第二节点net2之间的连接路径，或者第三NMOS管MN3和第四NMOS管MN4导通第三节点net3与第四节点net4之间的连接路径，其中导通路径的两个节点无法输出有效的信号对，从而使得放大单元131选择性进行第一比较或者第二比较。
而且，由于NMOS管的导通电阻远小于相同条件下的PMOS管的导通电阻，则相较于PMOS管，第一放大模块101中的第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4响应于各自栅极接收的信号导通或关断的速度更快，更容易使得第一放大模块101在同一时刻只进行第一比较和第二比较中的一者，以提高第一放大模块101对数据信号DQ的处理效果和处理速度。如此，有利于在提高数据接收电路100的接收性能的同时提高其对数据信号DQ的处理速度。
可以理解的是，在使能信号EnDfe处于第一电平值期间，第一放大模块101选择性进行第一比较或者第二比较，使得第一放大模块101输出有效的第一信号对或者有效的第二信号对，且此时另一者为无效的信号对。需要说明的是，第一信号对有效指的是：第一信号对中的第一信号Sn+的电平值和第二信号Sp+的电平值具有较大的差异；第二信号对有效指的是：第二信号对中的第三信号Sn-的电平值和第四信号Sp-的电平值具有较大的差异。如此，以保证第二放大模块102接收的是信号电平值差异较大的一对差分信号，以降低接收的数据信号DQ的码间干扰对数据接收电路100的影响。
此外，在无需考虑码间干扰对数据接收电路100的影响，使能信号EnDfe处于第二电平值期间，即使能信号EnDfe为逻辑电平0时，基于此时的使能信号EnDfe，第一NMOS管MN1与第二NMOS管MN2中的一者关断，断开第一节点net1与第二节点net2之间的连接路径，且第三节点net3与第四NMOS管MN4中的一者关断，断开第三节点net3与第四节点net4之间的连接路径，放大单元131通过自身的控制只进行第一比较。此外，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4均集成在第一放大模块101中，有利于进一步降低数据接收电路100整体的布局面积。
需要说明的是，需要考虑码间干扰的情况一般是数据接收电路100接收的数据信号DQ是高速数据的情况，即数据传输速率很快的情况；无需考虑码间干扰的情况是数据接收电路100接收的数据信号DQ一般是低速数据的情况，即数据传输速率较慢的情况。
在一些实施例中，第一参考信号VR+的电平值与第二参考信号VR-的电平值不同，则针对不同电平值的数据信号DQ，可以满足数据信号DQ与第一参考信号VR+或第二参考信号VR-中的一者的电平值差异更大，若第一放大模块101可以同时进行第一比较和第二比较，则第一放大模块101能够输出电平值差异更大的一组信号对。本公开一实施例中，在数据接收电路100接收的数据信号DQ存在码间干扰现象时，第一放大模块101可以基于第一反馈信号fbp和第二反馈信号fbn选择性进行第一比较或者第二比较，且输出的第一信号对和第二信号对中的一者有效，另一者无效，有效的那一组信号对指的是：若同时可以进行第一比较和第二比较时电平值差异更大的一组信号对，以降低接收的数据信号DQ的码间干扰对数据接收电路100的影响。可以理解的是，在使能信号EnDfe处于第一电平值期间，第一放大模块101可以基于接收的第一反馈信号fbp和第二反馈信号fbn选择进行对数据信号DQ处理更优的一种比较，即选择性进行第一比较或者第二比较，以获得更优的一组信号对。如此，在使能信号EnDfe处于第一电平值期间，第一放大模块101只会进行第一比较和第二比较中处理更优的一者，另一者处于非工作状态，有利于降低数据接收电路的功耗。
此外，在使能信号EnDfe处于第二电平值期间，无论基于先前接收到的数据得到的第一反馈信号fbp和第二反馈信号fbn的电平值如何变化，第一放大模块101基于此时的使能信号EnDfe固定进行第一比较，即此时第一放大模块101固定输出有效的第一信号对，此时第一放大模块101不会进行第二比较，即第一放大模块101中用于输出第二信号对的电路可以处于非工作状态，有利于进一步降低数据接收电路的功耗。
关于数据接收电路100如何降低接收的数据信号DQ的码间干扰对数据接收电路100的影响，以下结合一个具体的例子对其进行详细说明。
在一些实施例中，第一参考信号VR+的电平值高于第二参考信号VR-的电平值，若数据信号DQ为低电平，且数据接收电路100接收的数据信号DQ存在码间干扰现象时，使能信号EnDfe处于第一电平值期间，第一放大模块101基于此时的使能信号EnDfe、第一反馈信号fbp和第二反馈信号fbn进行的是第一比较，即输出的是有效的第一信号对，此时数据信号DQ与第一参考信号VR+之间的电平值差异大于数据信号DQ与第二参考信号VR-之间的电平值差异，则此时进行第一比较会比进行第二比较产生电平值差异更大的输出信号对，因而第二放大模块102接收有效的第一信号对有利于提高输出的第一输出信号Vout和第二输出信号VoutN的准确性，从而有利于降低接收的数据信号DQ的码间干扰对数据接收电路100的影响。
此外，若数据信号DQ为高电平，且数据接收电路100接收的数据信号DQ存在码间干扰现象时，使能信号EnDfe处于第一电平值期间，第一放大模块101基于此时的使能信号EnDfe、第一反馈信号fbp和第二反馈信号fbn进行的是第二比较，即输出的是有效的第二信号对，此时数据信号DQ与第一参考信号VR+之间的电平值差异小于数据信号DQ与第二参考信号VR-之间的电平值差异，则此时进行第二比较会比进行第一比较产生电平值差异更大的输出信号对，因而第二放大模块102接收有效的第二信号对有利于提高输出的第一输出信号Vout和第二输出信号VoutN的准确性，从而有利于降低接收的数据信号DQ的码间干扰对数据接收电路100的影响。
可以理解的是，在实际应用中，第一参考信号VR+的电平值也可以低于第二参考信号VR-的电平值。
需要说明的是，图1中以第一NMOS管MN1的栅极和第三NMOS管MN3的栅极接收使能信号EnDfe，第二NMOS管MN2的栅极接收第一互补反馈信fbpN，以及第四NMOS管MN4的栅极接收第二互补反馈信号fbnN为示例。在实际应用中，第一NMOS管MN1的栅极也可以接收第一互补反馈信fbpN，和第三NMOS管MN3的栅极也可以接收第二互补反馈信号fbnN，第二NMOS管MN2的栅极和第四NMOS管MN4的栅极也可以接收使能信号EnDfe。
在一些实施例中，参考图2，在第一放大模块101包括第一NMOS管MN1和第二NMOS管MN2的基础上，第一放大模块101还可以包括：第五NMOS管MN5以及第六NMOS管MN6，第五NMOS管MN5的一端连接第一节点net1，第五NMOS管MN5的另一端连接第六NMOS管MN6的一端，第六NMOS管MN6的另一端连接第二节点net2，第五NMOS管MN5与第六NMOS管MN6中一者的栅极接收第一互补反馈信号fbpN，另一者的栅极接收使能信号EnDfe。
可以理解的是，第五NMOS管MN5和第六NMOS管MN6构成的支路与第一NMOS管MN1和第二NMOS管MN2构成的支路并联，如此在第一节点net1和第二节点net2之间的连接路径导通时，有利于降低第一节点net1和第二节点net2之间的连接路径的总通路电阻，以提高第一节点net1和第二节点net2之间的连接路径响应于使能信号EnDfe和第一互补反馈信号fbpN的导通速度。
在一些实施例中，第一NMOS管MN1和第二NMOS管MN2中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比，且第五NMOS管MN5和第六NMOS管MN6中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比。
可以理解的是，在NMOS管的栅极接收的信号的电平值频繁变化时，NMOS管的沟道宽度越大，其栅极电容越大，反过来使得栅极感测到的信号的电平值的变化的灵敏度降低，因而，对于栅极接收电平值频繁变化的NMOS管，降低该NMOS管的沟道宽度有利于降低其栅极电容对NMOS管的影响。如此，使能信号EnDfe处于第一电平值期间时，使能信号EnDfe的电平值固定，对于第一NMOS管MN1、第二NMOS管MN2、第五NMOS管MN5和第六NMOS管MN6而言，接收使能信号EnDfe的两个NMOS管中栅极电容对数据接收电路100的影响不大，此时第一互补反馈信号fbpN的电平值一直频繁变化，使得接收第一互补反馈信号fbpN的两个NMOS管的沟道宽度更小有利于降低其栅极电容对NMOS管的影响。
此外，NMOS管的沟道宽长比越大，其导通电阻越小，且其导通或关断的切换速度越快，在保证接收第一互补反馈信号fbpN的两个NMOS管的沟道宽度较小的前提下，使得接收使能信号EnDfe的两个NMOS管的沟道宽长比较大，有利于降低第一节点net1和第二节点net2之间连接路径的总导通电阻。因此，综合考虑NMOS管中栅极电容和导通电阻两个因素，在使能信号EnDfe处于第一电平值期间时，有利于使得接收第一互补反馈信号fbpN的两个NMOS管能灵敏的感测到第一互补反馈信号fbpN的电平值的变化，且提高第一节点net1和第二节点net2之间连接路径的导通或断开的速度。
在一个例子中，继续参考图2，第一NMOS管MN1的栅极接收使能信号EnDfe，第二NMOS管MN2的栅极接收第一互补反馈信fbpN。其中，第一NMOS管MN1的沟道宽度大于第二NMOS管MN2的沟道宽度，如此，有利于实现接收使能信号EnDfe的第一NMOS管MN1的沟道宽长比大于接收第一互补反馈信fbpN的第二NMOS管MN2的沟道宽长比。而且，第五NMOS管MN5的栅极接收第一互补反馈信号fbpN，第六NMOS管MN6的栅极接收使能信号EnDfe，其中，第五NMOS管MN5的沟道宽度小于第六NMOS管MN6的沟道宽度，如此，有利于实现接收使能信号EnDfe的第六NMOS管MN6的沟道宽长比大于接收第一互补反馈信fbpN的第五NMOS管MN5的沟道宽长比。
需要说明的是，图2中以第一NMOS管MN1的栅极和第六NMOS管MN6的栅极接收使能信号EnDfe，第二NMOS管MN2的栅极和第五NMOS管MN5的栅极接收第一互补反馈信fbpN为示例。在实际应用中，第一NMOS管MN1的栅极和第六NMOS管MN6的栅极也可以接收第一互补反馈信fbpN，第二NMOS管MN2的栅极和第五NMOS管MN5的栅极也可以接收使能信号EnDfe。
在一些实施例中，第五NMOS管MN5的沟道宽度等于第二NMOS管MN2的沟道宽度；第六NMOS管MN6的沟道宽度等于第一NMOS管MN1的沟道宽度；第一NMOS管MN1的沟道长度、第二NMOS管MN2的沟道长度、第五NMOS管MN5的沟道长度和第六NMOS管MN6的沟道长度均相等。如此，有利于使得第一NMOS管MN1和第五NMOS管MN5在第一节点net1处的总等效电容，相较于第二NMOS管MN2和第六NMOS管MN6在第二节点net2处的总等效电容无差别，以使得第一节点net1处的负载和第二节点net2处的负载一致。
在一些实施例中，参考图2，在第一放大模块101包括第三NMOS管MN3和第四NMOS管MN4的基础上，第一放大模块101还可以包括：第七NMOS管MN7以及第八NMOS管MN8，第七NMOS管MN7的一端连接第三节点net3，第七NMOS管MN7的另一端连接第八NMOS管MN8的一端，第八NMOS管MN8的另一端连接第四节点net4，第七NMOS管MN7与第八NMOS管MN8中一者的栅极接收第二互补反馈信号fbnN，另一者的栅极接收使能信号EnDfe。
可以理解的是，第七NMOS管MN7和第八NMOS管MN8构成的支路与第三NMOS管MN3和第四NMOS管MN4构成的支路并联，如此在第三节点net3和第四节点net4之间的连接路径导通时，有利于降低第三节点net3和第四节点net4之间的连接路径的总通路电阻，以提高第三节点net3和第四节点net4之间的连接路径响应于使能信号EnDfe和第二互补反馈信号fbnN的导通速度。
在一些实施例中，第三NMOS管MN3和第四NMOS管MN4中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比，且第七NMOS管MN7和第八NMOS管MN8中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比。
由前述描述可知，在NMOS管的栅极接收的信号的电平值频繁变化时，NMOS管的沟道宽度越大，其栅极电容越大，反过来使得栅极感测到的信号的电平值的变化的灵敏度降低，因而，对于栅极接收电平值频繁变化的NMOS管，降低该NMOS管的沟道宽度有利于降低其栅极电容对NMOS管的影响。如此，使能信号EnDfe处于第一电平值期间时，使能信号EnDfe的电平值固定，对于第三NMOS管MN3、第四NMOS管MN4、第七NMOS管MN7和第八NMOS管MN8而言，接收使能信号EnDfe的两个NMOS管中栅极电容对数据接收电路100的影响不大，此时第二互补反馈信号fbnN的电平值一直频繁变化，使得接收第二互补反馈信号fbnN的两个NMOS管的沟道宽度更小有利于降低其栅极电容对NMOS管的影响。
此外，NMOS管的沟道宽长比越大，其导通电阻越小，且其导通或关断的切换速度越快，在保证接收第二互补反馈信号fbnN的两个NMOS管的沟道宽度较小的前提下，使得接收使能信号EnDfe的两个NMOS管的沟道宽长比较大，有利于降低第三节点net3和第四节点net4之间连接路径的总导通电阻。因此，综合考虑NMOS管中栅极电容和导通电阻两个因素，在使能信号EnDfe处于第一电平值期间时，有利于使得接收第二互补反馈信号fbnN的两个NMOS管能灵敏的感测到第二互补反馈信号fbnN的电平值的变化，且提高第三节点net3和第四节点net4之间连接路径的导通或断开的速度。
可以理解的是，第一NMOS管MN1和第二NMOS管MN2中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比，第五NMOS管MN5和第六NMOS管MN6中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比，第三NMOS管MN3和第四NMOS管MN4中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比，且第七NMOS管MN7和第八NMOS管MN8中接收使能信号EnDfe的一者的沟道宽长比大于另一者的沟道宽长比，如此，在提高第一节点net1和第二节点net2之间连接路径的导通或关断的速度的同时，提高第三节点net3和第四节点net4之间连接路径的导通或关断的速度，从而有利于使得第一节点net1和第二节点net2之间连接路径和第三节点net3和第四节点net4之间连接路径中的一者迅速导通时，另一者迅速关断，以避免第一放大模块101同时进行第一比较和第二比较。
在一个例子中，继续参考图2，第三NMOS管MN3的栅极接收使能信号EnDfe，第四NMOS管MN4的栅极接收第二互补反馈信号fbnN，在实际应用中，其中，第三NMOS管MN3的沟道宽度大于第四NMOS管MN4的沟道宽度，如此，有利于实现接收使能信号EnDfe的第三NMOS管MN3的沟道宽长比大于接收第二互补反馈信号fbnN的第四NMOS管MN4的沟道宽长比。而且，第七NMOS管MN7的栅极接收第二互补反馈信号fbnN，第八NMOS管MN8的栅极接收使能信号EnDfe，其中，第七NMOS管MN7的沟道宽度小于第八NMOS管MN8的沟道宽度，如此，有利于实现接收使能信号EnDfe的第八NMOS管MN8的沟道宽长比大于接收第二互补反馈信号fbnN的第七NMOS管MN7的沟道宽长比。
需要说明的是，图2中以第三NMOS管MN3的栅极和第八NMOS管MN8的栅极接收使能信号EnDfe，第四NMOS管MN4的栅极和第七NMOS管MN7的栅极接收第二互补反馈信号fbnN为示例。在实际应用中，第三NMOS管MN3的栅极和第八NMOS管MN8的栅极也可以接收第二互补反馈信号fbnN，第四NMOS管MN4的栅极和第七NMOS管MN7的栅极也可以接收使能信号EnDfe。
在一些实施例中，第七NMOS管MN7的沟道宽度等于第四NMOS管MN4的沟道宽度；第八NMOS管MN8的沟道宽度等于第三NMOS管MN3的沟道宽度；第三NMOS管MN3的沟道长度、第四NMOS管MN4的沟道长度、第七NMOS管MN7的沟道长度和第八NMOS管MN8的沟道长度均相等。如此，有利于使得第三NMOS管MN3和第七NMOS管MN7在第三节点net3处的总等效电容，相较于第四NMOS管MN4和第八NMOS管MN8在第四节点net4处的总等效电容无差别，以使得第三节点net3处的负载和第四节点net4处的负载一致。
可以理解的是，以图2为示例，接收使能信号EnDfe的第一NMOS管MN1和第六NMOS管MN6的沟道宽长比，相较于接收第一互补反馈信号fbpN的第二NMOS管MN2和第五NMOS管MN5沟道宽长比更大，且接收使能信号EnDfe的第三NMOS管MN3和第八NMOS管MN8的沟道宽长比，相较于接收的第二互补反馈信号fbnN的第四NMOS管MN4和第七NMOS管MN7的沟道宽长比更大，则在使能信号EnDfe处于第一电平值期间，第一NMOS管MN1、第六NMOS管MN6、第三NMOS管MN3和第八NMOS管MN8均基于使能信号EnDfe固定导通，第二NMOS管MN2和第五NMOS管MN5能够灵敏感测第一互补反馈信号fbpN的电平值变化，且第四NMOS管MN4和第七NMOS管MN7能够灵敏感测第二互补反馈信号fbnN的电平值变化，则在第二NMOS管MN2和第五NMOS管MN5响应于第一互补反馈信号fbpN迅速导通时，第四NMOS管MN4和第七NMOS管MN7响应于第二互补反馈信号fbnN可以迅速关断，或者，在第二NMOS管MN2和第五NMOS管MN5响应于第一互补反馈信号fbpN迅速关断时，第四NMOS管MN4和第七NMOS管MN7响应于第二互补反馈信号fbnN可以迅速导通。如此，在使能信号EnDfe处于第一电平值期间，有利于保证第一放大模块101只进行第一比较和第二比较中的一者。
需要说明的是，后续描述均以图2中示意的示例为基础进行说明。
在一些实施例中，参考图3和图4，采样时钟信号clkN包括第一采样时钟信号clkN1和第二采样时钟信号clkN2；放大单元131包括：第一比较电路111，具有第一节点net1和第二节点net2，被配置为，接收数据信号DQ以及第一参考信号VR+并响应于第一采样时钟信号clkN1进行第一比较；时钟产生电路151，被配置为，接收使能信号EnDfe以及原始采样时钟信号clk，并输出第二采样时钟信号clkN2，其中，在使能信号EnDfe具有第一电平值期间，第二采样时钟信号clkN2的相位与原始采样时钟信号clk的相位相反，在使能信号EnDfe具有第二电平值期间，第二采样时钟信号clkN2为逻辑高电平信号；第二比较电路121，具有第三节点net3和第四节点net4，被配置为，接收数据信号DQ以及第二参考信号VR-，并在使能信号EnDfe具有第一电平值期间，响应于第二采样时钟信号clkN2进行第二比较；在使能信号EnDfe具有第二电平值期间导通第三节点net3与地端之间的连接路径，并导通第四节点net4与地端之间的连接路径。
可以理解的是，在使能信号EnDfe处于第一电平值期间，且第二NMOS管MN2和第五NMOS管MN5响应于第一互补反馈信号fbpN断开第一节点net1与第二节点net2之间的连接路径时，第一比较电路111可以响应于第一采样时钟信号clkN1进行第一比较；使能信号EnDfe处于第二电平值期间，第一NMOS管MN1和第六NMOS管MN6基于此时的使能信号EnDfe断开第一节点net1与第二节点net2之间的连接路径，第一比较电路111也可以响应于第一采样时钟信号clkN1进行第一比较。可见，无论使能信号EnDfe处于第一电平值期间还是第二电平值期间，即无论是否需要考虑码间干扰对数据接收电路100的影响，第一比较电路111均可能响应于第一采样时钟信号clkN1进行第一比较。然而，只有在使能信号EnDfe处于第一电平值期间，且第四NMOS管MN4和第七NMOS管MN7响应于第二互补反馈信号fbnN断开第三节点net3与第四节点net4之间的连接路径时，第二比较电路121才可以响应于电平值变化的第二采样时钟信号clkN2进行第二比较，在使能信号EnDfe处于第二电平值期间，第二采样时钟信号clkN2为逻辑高电平信号，第二比较电路121导通第三节点net3与地端之间的连接路径以及第四节点net4与地端之间的连接路径，将第三节点net3输出的第三信号Sn-的电平值以及第四节点net4输出的第四信号Sp-的电平值均下拉为0，即第二比较电路121没有进行第二比较，无法输出有效的第二信号对。
在一些实施例中，第一采样时钟信号clkN1的相位与原始采样时钟信号clk的相位相反，在使能信号EnDfe处于第一电平值期间，第二采样时钟信号clkN2的相位与原始采样时钟信号clk的相位相反，则第一采样时钟信号clkN1的相位与此时的第二采样时钟信号clkN2的相位同步，以使得此时的第一比较电路111可以响应于第一采样时钟信号clkN1进行第一比较，或者，第二比较电路121可以响应于第二采样时钟信号clkN2进行第二比较。与此同时，基于使能信号EnDfe、第一互补反馈信号fbpN以及第二互补反馈信号fbnN，第一NMOS管MN1、第二NMOS管MN2、第五NMOS管MN5和第六NMOS管MN6进一步控制第一节点net1和第二节点net2处的电位，第三NMOS管MN3、第四NMOS管MN4、第七NMOS管MN7和第八NMOS管MN8进一步控制第三节点net3和第四节点net4处的电位，例如，使得第一节点net1处的电位和第二节点net2处的电位相同，以使得放大单元131实际没有进行第一比较，无法输出有效的第一信号对，或者使得第三节点net3处的电位和第四节点net4处的电位相同，以使得放大单元131实际没有进行第二比较，无法输出有效的第二信号对，如此，有利于使得放大单元131选择性进行第一比较或者第二比较。
在一些实施例中，继续参考图3和图4，第一比较电路111可以包括：第一电流源1111，被配置为，连接在电源节点Vcc(参考图5)与第五节点net5之间，响应于第一采样时钟信号clkN1向第五节点net5提供电流；第一比较单元1112，连接第一节点net1、第二节点net2以及第五节点net5，被配置为，接收数据信号DQ以及第一参考信号VR+，当第一电流源1111向第五节点net5提供电流时进行第一比较，并输出第一信号Sn+和第二信号Sp+；第一复位单元1113，连接第一节点net1以及第二节点net2，被配置为，响应于第一采样时钟信号clkN1对第一节点net1和第二节点net2进行复位。
第二比较电路121可以包括：第二电流源1211，被配置为，连接在电源节点Vcc与第六节点net6之间，响应于第二采样时钟信号clkN2向第六节点net6提供电流；第二比较单元1212，连接第三节点net3、第四节点net4以及第六节点net6，被配置为，接收数据信号DQ以及第二参考信号VR-，当第二电流源1211向第六节点net6提供电流时进行第二比较，并输出第三信号Sn-和第四信号Sp-；第二复位单元1213，连接在第三节点net3与第四节点net4之间，被配置为，响应于第二采样时钟信号clkN2对第三节点net3和第四节点net4进行复位。
可以理解的是，第一比较单元1112可以基于数据信号DQ和第一参考信号VR+之间的电压差，控制提供给第一节点net1处的电流与提供给第二节点net2处的电流的差异，以输出第一信号Sn+和第二信号Sp+；第二比较单元1212可以基于数据信号DQ和第二参考信号VR-之间的电压差，控制提供给第三节点net3处的电流与提供给第四节点net4处的电流的差异，以输出第三信号Sn-和第四信号Sp-。此外，在数据接收电路100完成一次数据信号DQ、第一参考信号VR+和第二参考信号VR-的接收以及第一输出信号Vout和第二输出信号VoutN的输出之后，可以通过第一复位单元1113将第一节点net1和第二节点net2处的电平值恢复为初始值，并通过第二复位单元1213将第三节点net3和第四节点net4处的电平值恢复为初始值，以便于后续数据接收电路100进行下一次数据接收以及处理。
在一些实施例中，第一电流源1111的电路结构与第二电流源1211的电路结构相同；第一比较单元1112的电路结构与第二比较单元1212的电路结构相同。如此，有利于使得第一比较电路111输出的第一信号对主要受第一参考信号VR+的影响，或者，使得第二比较电路121输出的第二信号对的差异主要受第二参考信号VR-的影响，进一步有利于数据接收电路100基于第一参考信号VR+和第二参考信号VR-降低接收的数据信号DQ的码间干扰对数据接收电路100的影响，以进一步提高第二放大模块102输出的第一输出信号Vout和第二输出信号VoutN的准确性。
在一些实施例中，参考图5和图6，第一电流源1111可以包括：第一PMOS管MP1，连接在电源节点Vcc与第五节点net5之间，第一PMOS管MP1的栅极接收第一采样时钟信号clkN1；第二电流源1112可以包括：第二PMOS管MP2，连接在电源节点Vcc与第六节点net6之间，第二PMOS管MP2的栅极接收第二采样时钟信号clkN2。
如此，在第一采样时钟信号clkN1为低电平时，第一PMOS管MP1的栅极接收第一采样时钟信号clkN1以导通，向第五节点net5提供电流，使得第一比较单元1112处于工作状态，即对接收的数据信号DQ和第一参考信号VR+进行第一比较，与此同时，使能信号EnDfe为高电平，第一互补反馈信号fbpN为低电平，第二NMOS管MN2和第五NMOS管MN5均关断，第一节点net1和第二节点net2之间的连接路径断开；在第二采样时钟信号clkN2为低电平时，第二PMOS管MP2的栅极接收第二采样时钟信号clkN2以导通，向第六节点net6提供电流，使得第二比较单元1212处于工作状态，对接收的数据信号DQ和第二参考信号VR-进行第二比较，与此同时，使能信号EnDfe为高电平，第二互补反馈信号fbnN为低电平，第四NMOS管MN4和第七NMOS管MN7均关断，第三节点net3和第四节点net4之间的连接路径断开。
在一个例子中，第一采样时钟信号clkN1的相位与原始采样时钟信号clk的相位相反，在需要降低码间干扰对数据接收电路100的影响时，使能信号EnDfe处于第一电平值期间，即高电平，第二采样时钟信号clkN2的相位与原始采样时钟信号clk的相位也相反，则此时第一采样时钟信号clkN1的相位与第二采样时钟信号clkN2的相位同步，使得第一电流源1111可以向第五节点net5提供电流以为第一比较单元121进行第一比较做准备的同时，第二电流源1211可以向第六节点net6提供电流以为第二比较单元122进行第二比较做准备。此时，使能信号EnDfe为高电平，若第一互补反馈信号fbpN为低电平，则第一节点net1和第二节点net2之间的连接路径断开，第一比较单元121进行第一比较，此时第二互补反馈信号fbnN为高电平，则第三节点net3和第四节点net4之间的连接路径导通，第二比较单元122无法进行第二比较；若第一互补反馈信号fbpN为高电平，则第一节点net1和第二节点net2之间的连接路径导通，第一比较单元121无法进行第一比较，此时第二互补反馈信号fbnN为低电平，则第三节点net3和第四节点net4之间的连接路径断开，第二比较单元122进行第二比较。
此外，在无需考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe处于第二电平值期间，即低电平，第二采样时钟信号clkN2为逻辑高电平信号，第二PMOS管MP2始终关断，使得第二比较单元1212中的电流几乎为0，以降低数据接收电路100的功耗，而且此时的第二比较单元1212无法进行第二比较，无法输出有效的第二信号对，此时第一采样时钟信号clkN1为时钟信号，第一PMOS管MP1可以响应于该时钟信号导通，以使得第一比较单元1112进行第一比较，以输出有效的第一信号对，使得数据接收电路100整体可以正常工作。
在一些实施例中，继续参考图5和图6，第一比较单元1112可以包括：第三PMOS管MP3，连接在第一节点net1与第五节点net5之间，第三PMOS管MP3的栅极接收数据信号DQ；第四PMOS管，连接在MP4，连接在第二节点net2与第五节点net5之间，第四PMOS管MP4的栅极接收第一参考信号VR+；第二比较单元1212可以包括：第五PMOS管MP5，连接在第三节点net3与第六节点net6之间，第五PMOS管MP5的栅极接收数据信号DQ；第六PMOS管MP6，连接在第四节点net4与第六节点net6之间，第六PMOS管MP6的栅极接收第二参考信号VR-。
需要说明的是，对于第一比较单元1112而言，数据信号DQ和第一参考信号VR+的电平值变化不同步，使得接收数据信号DQ的第三PMOS管MP3的导通时刻不同于接收第一参考信号VR+的第四PMOS管MP4的导通时刻，且同一时刻下，第三PMOS管MP3的导通程度不同于第四PMOS管MP4的导通程度。可以理解的是，基于第三PMOS管MP3的导通程度不同于第四PMOS管MP4的导通程度，第三PMOS管MP3与第四PMOS管MP4对第五节点net5处的电流的分流能力也不同，使得第一节点net1处的电压与第二节点net2处的电压不同，有利于输出第一信号Sn+和第二信号Sp+为信号电平值差异较大的第一信号对。
对于第二比较单元1212而言，数据信号DQ和第二参考信号VR-的电平值变化不同步，使得接收数据信号DQ的第五PMOS管MP5的导通时刻不同于接收第二参考信号VR-的第六PMOS管MP6的导通时刻，且同一时刻下，第五PMOS管MP5的导通程度不同于第六PMOS管MP6的导通程度。可以理解的是，基于第五PMOS管MP5的导通程度不同于第六PMOS管MP6的导通程度，第五PMOS管MP5与第六PMOS管MP6对第六节点net6处的电流的分流能力也不同，使得第三节点net3处的电压与第四节点net4处的电压不同，有利于输出第三信号Sn-和第四信号Sp-为信号电平值差异较大的第二信号对。
在一个例子中，第一放大模块101进行的是第一比较，数据信号DQ的电平值低于第一参考信号VR+的电平值时，第三PMOS管MP3的导通程度大于第四PMOS管MP4的导通程度，使得第五节点net5处的电流更多的流入第三PMOS管MP3所在的通路，使得第一节点net1处的电流大于第二节点net2处的电流，从而进一步使得第一节点net1输出的第一信号Sn+的电平值高，第二节点net2输出的第二信号Sp+的电平值低；在另一个例子中，第一放大模块101进行的是第二比较，数据信号DQ的电平值低于第二参考信号VR-的电平值时，第五PMOS管MP5的导通程度大于第六PMOS管MP6的导通程度，使得第六节点net6处的电流更多的流入第五PMOS管MP5所在的通路，使得第三节点net3处的电流大于第四节点net4处的电流，从而进一步使得第三节点net3输出的第三信号Sn-的电平值高，第四节点net4输出的第四信号Sp-的电平值低。
同理，数据信号DQ的电平值高于第一参考信号VR+的电平值时，第三PMOS管MP3的导通程度小于第四PMOS管MP4的导通程度，第一节点net1输出的第一信号Sn+的电平值低，第二节点net2输出的第二信号Sp+的电平值高；数据信号DQ的电平值高于第二参考信号VR-的电平值时，第五PMOS管MP5的导通程度小于第六PMOS管MP6的导通程度，第三节点net3输出的第三信号Sn-的电平值低，第四节点net4输出的第四信号Sp-的电平值高。
在一些实施例中，继续参考图5和图6，第一复位单元1113可以包括：第九NMOS管MN9，连接在第一节点net1与地端之间，栅极接收第一采样时钟信号clkN1；第十NMOS管MN10，连接在第二节点net2与地端之间，栅极接收第一采样时钟信号clkN1；第二复位单元1213可以包括：第十一NMOS管MN11，连接在第三节点net3与地端之间，栅极接收第二采样时钟信号clkN2；第十二NMOS管MN12，连接在第四节点net4与地端之间，栅极接收第二采样时钟信号clkN2。
在一个例子中，第一采样时钟信号clkN1的相位与原始采样时钟信号clk的相位相反，在需要降低码间干扰对数据接收电路的影响时，使能信号EnDfe处于第一电平值期间，第二采样时钟信号clkN2的相位与原始采样时钟信号clk的相位也相反，此时第一采样时钟信号clkN1的相位与第二采样时钟信号clkN2的相位同步，若第一采样时钟信号clkN1和第二采样时钟信号clkN2均为低电平，第一PMOS管MP1和第二PMOS管MP2均导通，此时第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11以及第十二NMOS管MN12均关断，此时基于第一互补反馈信fbp和第二互补反馈信号fbnN控制第一节点ne1和第二节点net2之间的连接路径和第三节点ne3和第四节点net4之间的连接路径中的一者导通，以实现第一放大模块101选择性进行第一比较或第二比较，同时，第九NMOS管MN9和第十NMOS管MN10可以作为第一比较单元1112的负载，以增加第一比较单元1112的放大增益，第十一NMOS管MN11和第十二NMOS管MN12可以作为第二比较单元1212的负载，以增加第二比较单元1212的放大增益。
若第一采样时钟信号clkN1和第二采样时钟信号clkN2均为高电平，第一PMOS管MP1和第二PMOS管MP2均关断，第一比较单元1112和第二比较单元1212中均没有电流通过，此时第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11以及第十二NMOS管MN12均导通，以下拉第一节点net1处的电压、第二节点net2处的电压、第三节点net3处的电压以及第四节点net4处的电压，实现对第一节点net1、第二节点net2、第三节点net3以及第四节点net4的复位，以便于后续数据接收电路100进行下一次的数据接收以及处理。
此外，在无需考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe处于第二电平值期间，第二采样时钟信号clkN2为逻辑高电平信号，第二PMOS管MP2始终关断，此时第十一NMOS管MN11以及第十二NMOS管MN12均导通，以导通第三节点net3与地端之间的连接路径，并导通第四节点net4与地端之间的连接路径，实现对第三节点net3以及第四节点net4的复位，此时第二比较单元1212中的电流几乎为0，有利于降低数据接收电路100的功耗。此时，若第一采样时钟信号clkN1为低电平，第一PMOS管MP1导通，第九NMOS管MN9和第十NMOS管MN10均关断，以保证第一比较电路111进行第一比较，输出有效的第一信号对，使得后续第二放大模块102可以固定接收第一信号对；或者，若第一采样时钟信号clkN1为高电平，第一PMOS管MP1断开，第九NMOS管MN9和第十NMOS管MN10均导通，以下拉第一节点net1处的电压以及第二节点net2处的电压，实现对第一节点net1以及第二节点net2的复位，以便于后续数据接收电路100进行下一次的数据接收以及处理。
在一些实施例中，继续参考图5和图6，时钟产生电路151可以包括：第一与非门电路1511，第一与非门电路1511的一输入端接收原始采样时钟信号clk，另一输入端连接电源节点Vcc，输出端输出第一采样时钟信号clkN1。
可以理解的是，第一与非门电路1511连接电源节点Vcc的输入端接收的是高电平。此时，若第一与非门电路1511的另一个输入端接收的原始采样时钟信号clk为高电平，则第一采样时钟信号clkN1为低电平；若第一与非门电路1511的另一个输入端接收的原始采样时钟信号clk为低电平，则第一采样时钟信号clkN1为高电平，如此，使得第一采样时钟信号clkN1的相位与原始采样时钟信号clk的相位相反，因而，在需要降低码间干扰对数据接收电路的影响时，使得第一采样时钟信号clkN1的相位与第二采样时钟信号clkN2的相位同步，第一放大模块101可以选择性进行第一比较或第二比较。
在一些实施例中，继续参考图5和图6，时钟产生电路151可以包括：第二与非门电路1512，第二与非门电路1512的一输入端接收原始采样时钟信号clk，另一输入端接收使能信号EnDfe，输出端输出第二采样时钟信号clkN2。
可以理解的是，第一采样时钟信号clkN1的相位与原始采样时钟信号clk的相位相反，在需要降低码间干扰对数据接收电路100的影响时，使能信号EnDfe为高电平，若原始采样时钟信号clk为高电平，则第二与非门电路1512输出的第二采样时钟信号clkN2为低电平，此时第一采样时钟信号clkN1也为低电平，第一放大模块101基于第一互补反馈信fbpN和第二互补反馈信号fbnN选择性进行第一比较或第二比较中处理更优的一者，后续第二放大模块102接收有效的第一信号对或者有效的第二信号对，且另一组信号对无效，以降低接收的数据信号DQ的码间干扰对数据接收电路100的影响；若原始采样时钟信号clk为低电平，则第二与非门电路1512输出的第二采样时钟信号clkN2为高电平，此时第一采样时钟信号clkN1也为高电平，则此时第一比较单元1112和第二比较单元1212均处于非工作状态，可以通过第一复位单元1113将第一节点net1和第二节点net2处的电平值恢复为初始值，并通过第二复位单元1213将第三节点net3和第四节点net4处的电平值恢复为初始值，以便于后续数据接收电路100进行下一次数据接收以及处理。
在无需考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe为低电平，此时无论原始采样时钟信号clk为高电平还是低电平，第二与非门电路1512输出的第二采样时钟信号clkN2均为高电平，因而，无论第一采样时钟信号clkN1为高电平还是低电平，即无论第一比较单元1112是否进行第一比较，第二比较电路121中第三节点net3与地端之间的连接路径以及第四节点net4与地端之间的连接路径均会导通，使得此时第二比较电路121中的电流几乎为0，均不会进行第二比较。
在一些实施例中，参考图4，第二放大模块102包括：第一输入单元112，连接第七节点net7和第八节点net8，被配置为，接收第一信号对并进行第三比较，并分别向第七节点net7和第八节点net8提供信号作为第三比较的结果；第二输入单元122，连接第七节点net7和第八节点net8，被配置为，接收第二信号对并进行第四比较，并分别向第七节点net7和第八节点net8提供信号作为第四比较的结果；锁存单元132，连接第七节点net7和第八节点net8，被配置为，对第七节点net7的信号以及第八节点net8的信号进行放大并锁存，并分别通过第一输出节点net9和第二输出节点net10输出第一输出信号Vout和第二输出信号VoutN。
可以理解的是，在需要降低码间干扰对数据接收电路的影响时，使能信号EnDfe处于第一电平值期间，第一放大模块101基于第一互补反馈信fbpN和第二互补反馈信号fbnN选择性进行第一比较和第二比较，输出的第一信号对和第二信号对中的一者有效，另一者无效，而且，此时可以导通的输入单元接收的是有效的信号对，且有效的信号对指的是：若同时可以进行第一比较和第二比较，能输出的电平值差异更大的一组信号对，以提高第二放大模块102输出的第一输出信号Vout和第二输出信号VoutN的准确性。在无需考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe处于第二电平值期间，第一放大模块101固定输出有效的第一信号对，第一输入单元112响应于有效的第一信号对导通或关断，第二输入单元122接收的信号对无效，处于断开状态，以降低数据接收电路的功耗。
其中，锁存单元132用于根据第七节点net7的信号以及第八节点net8的信号向第一输出节点net9输出高电平信号、向第二输出节点net10输出低电平信号，或者向第一输出节点net9输出低电平信号、向第二输出节点net10输出高电平信号。
在一些实施例中，参考图7和图8，第一输入单元112可以包括：第十三NMOS管MN13，第十三NMOS管MN13的漏极连接第七节点net7，源极连接地端，栅极接收第一信号Sn+；第十四NMOS管MN14，第十四NMOS管MN14的漏极连接第八节点net8，源极连接地端，栅极接收第二信号Sp+；第二输入单元122可以包括：第十五NMOS管MN15，第十五NMOS管MN15的漏极连接第七节点net7，源极连接地端，栅极接收第三信号Sn-；第十六NMOS管MN16，所述第十六NMOS管MN16的漏极连接第八节点net8，源极连接地端，栅极接收第四信号Sp-。
在一个例子中，第一放大模块101进行第一比较时，若数据信号DQ的电平值高于第一参考信号VR+的电平值，则第一信号Sn+的电平值低，第二信号Sp+的电平值高，则第十四NMOS管MN14的导通程度大于第十三NMOS管MN13的导通程度，使得第八节点net8处的电压小于第七节点net7处的电压。同理，若数据信号DQ的电平值低于第一参考信号VR+的电平值，则第一信号Sn+的电平值高，第二信号Sp+的电平值低，第十三NMOS管MN13的导通程度大于第十四NMOS管MN14的导通程度，使得第七节点net7处的电压小于第八节点net8处的电压。
在另一个例子中，第一放大模块101进行第二比较时，若数据信号DQ的电平值高于第二参考信号VR-的电平值，则第三信号Sn-的电平值低，第四信号Sp-的电平值高，则第十六NMOS管MN16的导通程度大于第十五NMOS管MN15的导通程度，使得第八节点net8处的电压小于第七节点net7处的电压。同理，若数据信号DQ的电平值低于第二参考信号VR-的电平值，则第三信号Sn-的电平值高，第四信号Sp-的电平值低，第十五NMOS管MN15的导通程度大于第十六NMOS管MN16的导通程度，使得第七节点net7处的电压小于第八节点net8处的电压。
在一些实施例中，继续参考图7和图8，锁存单元132可以包括：第十七NMOS管MN17以及第七PMOS管MP7，第十七NMOS管MP7的栅极以及第七PMOS管MP7的栅极均连接第二输出节点net10，第十七NMOS管MN17的源极连接第七节点net7，第十七NMOS管MN17的漏极以及第七PMOS管MP7的漏极均连接第一输出节点net9，第七PMOS管MP7的源极连接电源节点Vcc；第十八NMOS管MN18以及第八PMOS管MP8，第十八NMOS管MN18的栅极以及第八PMOS管MP8的栅极均连接第一输出节点net9，第十八NMOS管MN18的源极连接第八节点net8，第十八NMOS管MN18的漏极以及第八PMOS管MP8的漏极均连接第二输出节点net10，第八PMOS管MP8的源极连接电源节点Vcc。
在一个例子中，第一放大模块101进行第一比较时，若数据信号DQ的电平值高于第一参考信号VR+的电平值，第一信号Sn+的电平值低，第二信号Sp+的电平值高，则第八节点net8处的电压小于第七节点net7处的电压，从而使得第十八NMOS管MN18的导通程度大于第十七NMOS管MN17的导通程度，第二输出节点net10处的电压小于第一输出节点net9处的电压，则第八PMOS管MP8的导通程度小于第七PMOS管MP7的导通程度，锁存单元132形成正反馈放大，进一步使得第一输出节点net9输出的第一输出信号Vout为高电平，第二输出节点net10输出的第二输出信号VoutN为低电平。同理，若数据信号DQ的电平值低于第一参考信号VR+的电平值，则第七节点net7处的电压小于第八节点net8处的电压，第一输出节点net9输出的第一输出信号Vout为低电平，第二输出节点net10输出的第二输出信号VoutN为高电平。
在另一个例子中，第一放大模块101进行第二比较时，数据信号DQ的电平值高于第二参考信号VR-的电平值时，第三信号Sn-的电平值低，第四信号Sp-的电平值高，则第十六NMOS管MN16的导通程度大于第十五NMOS管MN15的导通程度，使得第八节点net8处的电压小于第七节点net7处的电压，从而使得第一输出节点net9输出的第一输出信号Vout为高电平，第二输出节点net10输出的第二输出信号VoutN为低电平。同理，数据信号DQ的电平值低于第二参考信号VR-的电平值时，第三信号Sn-的电平值高，第四信号Sp-的电平值低，此时第一输出节点net9输出的第一输出信号Vout为低电平，第二输出节点net10输出的第二输出信号VoutN为高电平。
在一些实施例中，参考图4，第二放大模块102还可以包括：第三复位单元142，连接在电源节点Vcc与锁存单元132的输出端之间，被配置为，对锁存单元132的输出端进行复位。如此，在数据接收电路100完成一次数据信号DQ、第一参考信号VR+和第二参考信号VR-的接收以及第一输出信号Vout和第二输出信号VoutN的输出之后，可以通过第三复位单元142将第一输出节点net9和第二输出节点net10处的电平值恢复为初始值，以便于后续数据接收电路100进行下一次数据的接收以及处理。
在一些实施例中，参考图7和图8，第三复位单元142可以包括：第九PMOS管MP9，连接在第一输出节点net9与电源节点Vcc之间，第九PMOS管MP9的栅极接收原始采样时钟信号clk；第十PMOS管MP10，连接在第二输出节点net10与电源节点Vcc之间，第十PMOS管MP10的栅极接收原始采样时钟信号clk。
在一个例子中，第一采样时钟信号clkN1的相位与原始采样时钟信号clk的相位相反，在需要降低码间干扰对数据接收电路100的影响时，使能信号EnDfe为逻辑电平1，第二采样时钟信号clkN2的相位与原始采样时钟信号clk的相位相反，在原始采样时钟信号clk为高电平时，第一采样时钟信号clkN1和第二采样时钟信号clkN2均为低电平，则第一PMOS管MP1和第二PMOS管MP2均导通，此时第一放大模块101基于第一互补反馈信fbpN和第二互补反馈信号fbnN选择性进行第一比较或第二比较中的一者，使得第一放大模块101只能输出有效的第一信号对和有效的第二信号对中的一者，例如，在第一互补反馈信fbpN为低电平，且第二互补反馈信号fbnN为高电平时，第一比较单元121进行第一比较，第二比较单元122无法进行第二比较。此时，第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第九PMOS管MP9和第十PMOS管MP10均关断。
在原始采样时钟信号clk为低电平时，第一采样时钟信号clkN1和第二采样时钟信号clkN2均为高电平，则第一PMOS管MP1和第二PMOS管MP2均关断，此时第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11以及第十二NMOS管MN12均导通，以下拉第一节点net1处的电压、第二节点net2处的电压、第三节点net3处的电压以及第四节点net4处的电压，实现对第一节点net1、第二节点net2、第三节点net3以及第四节点net4的复位，第九PMOS管MP9和第十PMOS管MP10也导通，以上拉第一输出节点net9处的电压以及第二输出节点net10处的电压，实现对第一输出节点net9以及第二输出节点net10的复位。
在无需考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe为逻辑电平0，此时无论原始采样时钟信号clk为高电平还是低电平，第二采样时钟信号clkN2始终为高电平，则第二PMOS管MP2始终关断，以降低第二比较电路121中的电流，从而降低数据接收电路100的功耗。
在一些实施例中，参考图4，数据接收电路100还可以包括：第一反相电路114，被配置为，接收第一反馈信号fbp，并输出第一互补反馈信号fbpN；第二反相电路124，被配置为，接收第二反馈信号fbn，并输出第二互补反馈信号fbnN。如此，通过第一反相电路114将第一反馈信号fbp转换为第一互补反馈信号fbpN并提供给第二NMOS管MN2的栅极和第五NMOS管MN5的栅极，通过第二反相电路124将第二反馈信号fbn转换为第二互补反馈信号fbnN并提供给第四NMOS管MN4的栅极和第七NMOS管MN7的栅极。
在一些实施例中，参考图4至图6，第一反相电路114可以包括第一反相器1141；第二反相电路124包括第二反相器1241。
需要说明的是，参考图9，数据接收电路100以及与数据接收电路100连接的锁存电路110可以构成多个数据传输电路120，多个级联的数据传输电路120构成数据接收系统；上一级数据传输电路120的输出信号作为下一级数据传输电路120的反馈信号fb；最后一级数据传输电路120的输出信号作为第一级数据传输电路120的反馈信号fb。其中，反馈信号fb包括第一反馈信号fbp和第二反馈信号fbn。
可以理解的是，多个数据接收电路100级联时，上一级的数据接收电路100输出的第一输出信号Vout和第二输出信号VoutN分别作为下一级的数据接收电路100的第一反馈信号fbp和第二反馈信号fbn，下一级的数据接收电路100基于接收的第一反馈信号fbp和第二反馈信号fbn选择性进行第一比较或者第二比较；最后一级数据接收电路100输出的第一输出信号Vout和第二输出信号VoutN分别作为第一级数据接收电路100的第一反馈信号fbp和第二反馈信号fbn，第一级数据接收电路100基于接收的第一反馈信号fbp和第二反馈信号fbn选择性进行第一比较或者第二比较。
具体的，上一级数据接收电路100的第一输出节点net9输出的第一输出信号Vout作为下一级数据接收电路100的第一反馈信号fbp，上一级的数据接收电路100的第二输出节点net10输出的第二输出信号VoutN作为下一级数据接收电路100的第二反馈信号fbn。然后，下一级数据接收电路100中的第一反相器1141将第一反馈信号fbp转换为第一互补反馈信号fbpN并提供给本级的第二NMOS管MN2的栅极和第五NMOS管MN5的栅极，下一级数据接收电路100中的第二反相器1241将第二反馈信号fbn转换为第二互补反馈信号fbnN并提供给本级的第四NMOS管MN4的栅极和第七NMOS管MN7的栅极。
可以理解的是，若前一级数据接收电路100的第一输出节点net9输出的第一输出信号Vout为高电平，第二输出节点net10输出的第二输出信号VoutN为低电平，则下一级数据接收电路100接收的第一反馈信号fbp为高电平，第二反馈信号fbn为低电平，则第一互补反馈信号fbpN为低电平，第二互补反馈信号fbnN为高电平。
在一些实施例中，参考图4和图8，第一反相电路114可以包括第三与非门1142，第三与非门1142的两个输入端分别接收第一反馈信号fbp以及使能信号EnDfe，输出端输出第一互补反馈信号fbpN；第二反相电路124可以包括第四与非门1242，第四与非门1242的两个输入端分别接收第二反馈信号fbn以及使能信号EnDfe，输出端输出第二互补反馈信号fbnN。
其中，在使能信号EnDfe处于第一电平值期间，即逻辑电平1时，第三与非门1142接收的第一反馈信号fbp的电平值变化与输出的第一互补反馈信号fbpN的电平值变化相反，即满足第一互补反馈信号fbpN与第一反馈信号fbp的电平相反，而且，第四与非门1242接收的第二反馈信号fbn的电平值变化与输出的第二互补反馈信号fbnN的电平值变化相反，即满足第二互补反馈信号fbnN与第二反馈信号fbn的电平相反。
需要说明的是，在一个例子中，参考图4和图8，多个数据接收电路100级联时，上一级数据接收电路100的第一输出节点net9输出的第一输出信号Vout作为第一反馈信号fbp，且上一级数据接收电路100中的第三与非门1142接收该第一反馈信号fbp以及使能信号EnDfe，并向下一级数据接收电路100输出第一互补反馈信号fbpN；上一级的数据接收电路100的第二输出节点net10输出的第二输出信号VoutN作为第二反馈信号fbn，且上一级数据接收电路100中的第四与非门1242接收该第二反馈信号fbn以及使能信号EnDfe，并向下一级数据接收电路100输出第二互补反馈信号fbnN。然后，下一级数据接收电路100基于接收的第一互补反馈信号fbpN和第二互补反馈信号fbnN选择性进行第一比较或者第二比较。可以理解的是，第一互补反馈信号fbpN是经过第三与非门1142处理得到的，有利于利用第三与非门1142增强第一互补反馈信号fbpN的驱动能力，第二互补反馈信号fbnN是经过第四与非门1242处理得到的，有利于利用第四与非门1242增强第二互补反馈信号fbnN的驱动能力，如此，在第一互补反馈信号fbpN和第二互补反馈信号fbnN从上一级传输至下一级，传输路径较长时，有利于通过第三与非门1142和第四与非门1242增强第一互补反馈信号fbpN和第二互补反馈信号fbnN对下一级数据传输电路100的驱动能力。
在另一个例子中，多个数据接收电路100级联时，上一级的数据接收电路100输出的第一输出信号Vout和第二输出信号VoutN分别作为下一级的数据接收电路100的第一反馈信号fbp和第二反馈信号fbn，下一级数据接收电路100中的第三与非门1142将第一反馈信号fbp转换为第一互补反馈信号fbpN并提供给本级的第二NMOS管MN2的栅极和第五NMOS管MN5的栅极，下一级数据接收电路100中的第四与非门1242将第二反馈信号fbn转换为第二互补反馈信号fbnN并提供给本级的第四NMOS管MN4的栅极和第七NMOS管MN7的栅极。而且，第三与非门1142可以设置在靠近第二NMOS管MN2的栅极和第五NMOS管MN5的栅极处，第四与非门1242可以设置在靠近第四NMOS管MN4的栅极和第七NMOS管MN7的栅极处。
以下结合图5、图7和表1对本公开一实施例提供的数据接收电路100的具体工作原理进行详细说明。
在一个例子中，多个数据接收电路100级联时，上一级的数据接收电路100的第一输出节点net9输出的第一输出信号Vout作为下一级数据接收电路100的第一反馈信号fbp，上一级的数据接收电路100的第二输出节点net10输出的第二输出信号VoutN作为下一级数据接收电路100的第二反馈信号fbn。
以下以接收的第一参考信号VR+的电平值大于第二参考信号VR-的电平值为示例进行说明。数据信号DQ为逻辑电平1时表征数据信号DQ的电平值大于第一参考信号VR+的电平值，数据信号DQ为逻辑电平0时表征数据信号DQ的电平值小于第二参考信号VR-的电平值。需要说明的是，表1中用1表示高电平，0表示低电平。
在需要考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe为高电平，此时，第一NMOS管MN1和第三NMOS管MN3导通，第二NMOS管MN2响应于第一互补反馈信号fbpN导通或关断，第四NMOS管MN4响应于第二互补反馈信号fbnN导通或关断。
参考表1，若上一级数据接收电路100接收的数据信号DQ1为逻辑电平1，上一级数据接收电路100输出的第一输出信号Vout，即下一级数据接收电路100的第一反馈信号fbp为高电平，上一级数据接收电路100输出的第二输出信号VoutN，即下一级数据接收电路100的第二反馈信号fbn为低电平，此时，第一互补反馈信号fbpN为低电平，第二互补反馈信号fbnN为高电平，第二NMOS管MN2关断，第四NMOS管MN4导通，第一放大模块101进行第一比较，通过第一节点net1和第二节点net2输出第一信号Sn+和第二信号Sp+，第一输入单元112用于对第一信号Sn+和第二信号Sp+进行第三比较，以向第七节点net7和第八节点net8提供信号，第二输入单元122中没有电流流过。
当上一级数据接收电路100接收的数据信号DQ1为逻辑电平1时，下一级数据接收电路100接收的数据信号DQ2分别为以下两种情形：
情形一：参考表1，下一级数据接收电路100接收的数据信号DQ2为逻辑电平0时，与上一级数据接收电路100接收的数据信号DQ1的电平值差异较大，存在较大的码间干扰，此时，下一级数据接收电路100中的第一放大模块101进行第一比较，输出第一信号Sn+和第二信号Sp+，使得第一输入单元112导通，即下一级数据接收电路100中的第二放大模块102接收的是第一信号Sn+和第二信号Sp+。此时，下一级数据接收电路100中，数据信号DQ2为逻辑电平0，数据信号DQ2与第一参考信号VR+之间的电压差大于数据信号DQ2与第二参考信号VR-之间的电压差，若此时可以进行第二比较，则进行第一比较得到的有效的第一信号对中信号的电平值差异，相较于进行第二比较得到的有效的第二信号对中信号的电平值差异更大，此时第二放大模块102接收有效的第一信号对更有利于输出准确性更高的第一输出信号Vout和第二输出信号VoutN，以达到降低接收的数据信号DQ的码间干扰对数据接收电路100的影响的目的，且此时不进行第二比较有利于降低数据接收电路100的功耗。
情形二：参考表1，下一级数据接收电路100接收的数据信号DQ2为逻辑电平1时，与上一级数据接收电路100接收的数据信号DQ1的电平值差异较小，存在较小或者不存在码间干扰，此时，下一级数据接收电路100中的第一放大模块101进行第一比较，输出第一信号Sn+和第二信号Sp+，使得第一输入单元112导通，即下一级数据接收电路100中的第二放大模块102接收的是第一信号Sn+和第二信号Sp+。
参考表1，若上一级数据接收电路100接收的数据信号DQ1为逻辑电平0，上一级数据接收电路100输出的第一输出信号Vout，即下一级数据接收电路100的第一反馈信号fbp为低电平，上一级数据接收电路100输出的第二输出信号VoutN，即下一级数据接收电路100的第二反馈信号fbn为高电平，此时，第一互补反馈信号fbpN为高电平，第二互补反馈信号fbnN为低电平，第二NMOS管MN2导通，第四NMOS管MN4关断，第一放大模块101进行第二比较，通过第三节点net3和第四节点net4输出第三信号Sn-和第四信号Sp-，第二输入单元122用于对第三信号Sn-和第四信号Sp-进行第四比较，以向第七节点net7和第八节点net8提供信号，第一输入单元112中没有电流流过。
当上一级数据接收电路100接收的数据信号DQ1为逻辑电平0时，下一级数据接收电路100接收的数据信号DQ2分别为以下两种情形：
情形三：参考表1，下一级数据接收电路100接收的数据信号DQ2为逻辑电平0时，与上一级数据接收电路100接收的数据信号DQ1的电平值差异较小，存在较小或者不存在码间干扰，此时，下一级数据接收电路100中的第一放大模块101进行第二比较，输出第三信号Sn-和第四信号Sp-，使得第二输入单元122导通，即下一级数据接收电路100中的第二放大模块102接收的是第三信号Sn-和第四信号Sp-。
情形四：参考表1，下一级数据接收电路100接收的数据信号DQ2为逻辑电平1时，与上一级数据接收电路100接收的数据信号DQ1的电平值差异较大，存在较大的码间干扰，此时，下一级数据接收电路100中第一放大模块101进行第二比较，输出第三信号Sn-和第四信号Sp-，使得第二输入单元122导通，即下一级数据接收电路100中的第二放大模块102接收的是第三信号Sn-和第四信号Sp-。此时，下一级数据接收电路100中，数据信号DQ2为逻辑电平1，数据信号DQ2与第二参考信号VR-之间的电压差大于数据信号DQ2与第一参考信号VR+之间的电压差，若此时可以进行第一比较，则进行第二比较得到的有效的第二信号对中信号的电平值差异，相较于进行第一比较得到的有效的第一信号对中信号的电平值差异更大，此时第二放大模块102接收有效的第二信号对更有利于输出准确性更高的第一输出信号Vout和第二输出信号VoutN，以达到降低接收的数据信号DQ的码间干扰对数据接收电路100的影响的目的，且此时不进行第一比较有利于降低数据接收电路100的功耗。
表一
在无需考虑码间干扰对数据接收电路100的影响时，使能信号EnDfe为低电平，此时，第一NMOS管MN1和第三NMOS管MN3均关断，第一放大模块101固定进行第一比较，输出第一信号Sn+和第二信号Sp+，第一输入单元112响应于第一信号对导通或关断，此时第二比较电路121输出的第三信号Sn-和第四信号Sp-均为逻辑低电平信号，使得响应于第三信号Sn-和第四信号Sp-的第二输入单元122关断。
需要说明的是，上述关于高电平以及低电平的描述中，高电平可以为大于或等于电源电压的电平值，低电平可以为小于或等于接地电压的电平值。而且，高电平和低电平是相对而言的，高电平和低电平所包含的具体电平值范围可以根据具体器件确定，例如，对于NMOS管而言，高电平指的是能够使该NMOS管导通的栅极电压的电平值范围，低电平指的是能够使该NMOS管关断的栅极电压的电平值范围；对于PMOS管而言，低电平指的是能够使该PMOS管导通的栅极电压的电平值范围，高电平指的是能够使该PMOS管关断的栅极电压的电平值范围。此外，高电平可以是前述描述中的逻辑电平1，低电平可以是前述描述中的逻辑电平0。
综上所述，利用使能信号EnDfe、第一反馈信号fbp和第二反馈信号fbn对第一放大模块101实现进一步的控制，以选择是否考虑数据接收电路100接收的数据的码间干扰对数据接收电路100的影响。譬如，在需要降低码间干扰对数据接收电路100的影响时，即使能信号EnDfe处于第一电平值期间，第一放大模块101响应于采样时钟信号clkN，并利用第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4以选择进行第一比较和第二比较中的一者，使得输出的第一信号对和第二信号对中的一者有效，另一者无效，且有效的信号对中信号电平值差异更大，以保证第二放大模块102接收到信号电平值差异更大的一对差分信号，此外，还利用NMOS管的低导通电阻以避免第一放大模块101同时进行第一比较和第二比较，以及提高第一放大模块101对数据信号DQ的处理效果和处理速度；在无需考虑码间干扰对数据接收电路100的影响的情况下，使能信号EnDfe处于第二电平值期间，第一放大模块101响应于采样时钟信号clkN仅进行第一比较，固定输出有效的第一信号对，以降低数据接收电路100的功耗。
本公开另一实施例还提供一种数据接收系统，以下将结合附图对本公开另一实施例提供的数据接收系统进行详细说明。图9为本公开另一实施例提供的数据接收系统的功能框图。
参考图9，数据接收系统包括：多个级联的数据传输电路120，每一数据传输电路120包括如本公开一实施例的数据接收电路100以及与数据接收电路100连接的锁存电路110；上一级数据传输电路120的输出信号作为下一级数据传输电路120的反馈信号fb；最后一级数据传输电路120的输出信号作为第一级数据传输电路120的反馈信号fb。
其中，锁存电路110与数据接收电路100一一对应设置，锁存电路110用于将与该锁存电路110对应的数据接收电路100输出的信号锁存并输出。
在一些实施例中，数据接收电路100响应于采样时钟信号接收数据；且数据接收系统包括4个级联的数据接收电路100，相邻级的数据接收电路100的采样时钟信号clkN的相位差为90°。如此采样时钟信号clkN的周期为数据端口接收的数据信号DQ的周期的2倍，有利于时钟布线并节省功耗。
需要说明的是，图9中以数据接收系统包括4个级联的数据接收电路100，相邻级的数据接收电路100的采样时钟信号的相位差为90°为示例，在实际应用中，对数据接收系统中包括的级联的数据接收电路100的数量不做限制，相邻级的数据接收电路100的采样时钟信号的相位差可以基于级联的数据接收电路100的数量来合理设置。
在一些实施例中，前一级的数据接收电路100的第二放大模块102输出的第一输出信号Vout和第二输出信号VoutN作为后一级数据接收电路100的反馈信号fb，如此，数据接收电路100的输出直接传输给下一级数据传输电路120，无需经过锁存电路110，有利于降低数据的传输延迟；或者，前一级的锁存电路110输出的信号作为后一级数据接收电路100的所述反馈信号fb。
综上所述，本公开另一实施例提供的数据接收系统可以利用使能信号EnDfe、第一反馈信号fbp和第二反馈信号fbn对第一放大模块101实现进一步的控制，以选择是否考虑数据接收电路100接收的数据的码间干扰对数据接收电路100的影响。譬如，在需要降低码间干扰对数据接收电路100的影响时，即使能信号EnDfe处于第一电平值期间，第一放大模块101响应于采样时钟信号clkN并基于第一反馈信号fbp和第二反馈信号fbn选择进行第一比较还是第二比较，使得输出的第一信号对和第二信号对中的一者有效，另一者无效，且有效的信号对中信号电平值差异更大，以保证第二放大模块102接收到信号电平值差异更大的一对差分信号，此外，还利用NMOS管的低导通电阻以避免第一放大模块101同时进行第一比较和第二比较，以及提高第一放大模块101对数据信号DQ的处理效果和处理速度；在无需考虑码间干扰对数据接收电路100的影响的情况下，使能信号EnDfe处于第二电平值期间，第一放大模块101响应于采样时钟信号clkN仅进行第一比较，固定输出有效的第一信号对，以降低数据接收电路100的功耗。
本公开又一实施例还提供一种存储装置，包括：多个数据端口；多个如前述任一项所述的数据接收系统，每一所述数据接收系统与一所述数据端口相对应。如此，在需要降低码间干扰对存储装置的影响时，存储装置中的每一个数据端口均可以通过数据接收系统对接收的数据信号DQ进行灵活调整，以及提高对第一输出信号Vout以及第二输出信号VoutN的调整能力，从而提高存储装置的接收性能；在无需考虑码间干扰对存储装置的影响时，使能信号EnDfe处于第二电平值期间，第一放大模块101响应于采样时钟信号clkN仅进行第一比较，固定输出有效的第一信号对，以降低存储装置的功耗。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (26)

1.一种数据接收电路，其特征在于，包括：
第一放大模块，被配置为，接收使能信号、第一反馈信号、第二反馈信号、数据信号、第一参考信号和第二参考信号，在所述使能信号具有第一电平值期间，响应于采样时钟信号并基于所述第一反馈信号，选择所述数据信号与所述第一参考信号进行第一比较并输出第一信号对作为所述第一比较的结果，或者，响应于所述采样时钟信号并基于所述第二反馈信号，选择所述数据信号与所述第二参考信号进行第二比较并输出第二信号对作为所述第二比较的结果；在所述使能信号具有第二电平值期间，响应于所述采样时钟信号进行所述第一比较并输出所述第一信号对；所述第一反馈信号与所述第二反馈信号的电平相反，所述第一信号对包括第一信号以及第二信号，所述第二信号对包括第三信号以及第四信号；
其中，所述第一放大模块包括：放大单元，具有第一节点、第二节点、第三节点以及第四节点，所述第一节点输出所述第一信号，所述第二节点输出所述第二信号，所述第三节点输出所述第三信号，所述第四节点输出所述第四信号，被配置为，接收所述数据信号、所述第一参考信号以及所述第二参考信号；第一NMOS管以及第二NMOS管，所述第一NMOS管的一端连接所述第一节点，所述第一NMOS管的另一端连接所述第二NMOS管的一端，所述第二NMOS管的另一端连接所述第二节点，所述第一NMOS管与所述第二NMOS管中一者的栅极接收第一互补反馈信号，另一者的栅极接收所述使能信号，所述第一互补反馈信号与所述第一反馈信号的电平相反；第三NMOS管以及第四NMOS管，所述第三NMOS管的一端连接所述第三节点，所述第三NMOS管的另一端与所述第四NMOS管的一端连接，所述第四NMOS管的另一端连接所述第四节点，所述第三NMOS管与所述第四NMOS管中一者的栅极接收第二互补反馈信号，另一者的栅极接收所述使能信号，所述第二互补反馈信号与所述第二反馈信号的电平相反；
第二放大模块，被配置为，接收所述第一放大模块的输出信号作为输入信号对，对所述输入信号对的电压差进行放大处理，并输出第一输出信号和第二输出信号作为所述放大处理的结果。
2.如权利要求1所述的数据接收电路，其特征在于，所述第一放大模块还包括：
第五NMOS管以及第六NMOS管，所述第五NMOS管的一端连接所述第一节点，所述第五NMOS管的另一端连接所述第六NMOS管的一端，所述第六NMOS管的另一端连接所述第二节点，所述第五NMOS管与所述第六NMOS管中一者的栅极接收所述第一互补反馈信号，另一者的栅极接收所述使能信号。
3.如权利要求2所述的数据接收电路，其特征在于，所述第一NMOS管的栅极接收所述使能信号，所述第二NMOS管的栅极接收所述第一互补反馈信号，其中，所述第一NMOS管的沟道宽度大于所述第二NMOS管的沟道宽度；所述第五NMOS管的栅极接收所述第一互补反馈信号，所述第六NMOS管的栅极接收所述使能信号，其中，所述第五NMOS管的沟道宽度小于所述第六NMOS管的沟道宽度。
4.如权利要求2所述的数据接收电路，其特征在于，所述第五NMOS管的沟道宽度等于所述第二NMOS管的沟道宽度；所述第六NMOS管的沟道宽度等于所述第一NMOS管的沟道宽度；所述第一NMOS管的沟道长度、所述第二NMOS管的沟道长度、所述第五NMOS管的沟道长度和所述第六NMOS管的沟道长度均相等。
5.如权利要求1所述的数据接收电路，其特征在于，所述第一放大模块还包括：
第七NMOS管以及第八NMOS管，所述第七NMOS管的一端连接所述第三节点，所述第七NMOS管的另一端连接所述第八NMOS管的一端，所述第八NMOS管的另一端连接所述第四节点，所述第七NMOS管与所述第八NMOS管中一者的栅极接收所述第二互补反馈信号，另一者的栅极接收所述使能信号。
6.如权利要求5所述的数据接收电路，其特征在于，所述第三NMOS管的栅极接收所述使能信号，所述第四NMOS管的栅极接收所述第二互补反馈信号，其中，所述第三NMOS管的沟道宽度大于所述第四NMOS管的沟道宽度；所述第七NMOS管的栅极接收所述第二互补反馈信号，所述第八NMOS管的栅极接收所述使能信号，其中，所述第七NMOS管的沟道宽度小于所述第八NMOS管的沟道宽度。
7.如权利要求5所述的数据接收电路，其特征在于，所述第七NMOS管的沟道宽度等于所述第四NMOS管的沟道宽度；所述第八NMOS管的沟道宽度等于所述第三NMOS管的沟道宽度；所述第三NMOS管的沟道长度、所述第四NMOS管的沟道长度、所述第七NMOS管的沟道长度和所述第八NMOS管的沟道长度均相等。
8.如权利要求1所述的数据接收电路，其特征在于，所述采样时钟信号包括第一采样时钟信号和第二采样时钟信号；所述放大单元包括：
第一比较电路，具有所述第一节点和所述第二节点，被配置为，接收所述数据信号以及所述第一参考信号并响应于所述第一采样时钟信号进行所述第一比较；
时钟产生电路，被配置为，接收所述使能信号以及原始采样时钟信号，并输出所述第二采样时钟信号，其中，在所述使能信号具有所述第一电平值期间，所述第二采样时钟信号的相位与所述原始采样时钟信号的相位相反，在所述使能信号具有所述第二电平值期间，所述第二采样时钟信号为逻辑高电平信号；
第二比较电路，具有所述第三节点和所述第四节点，被配置为，接收所述数据信号以及所述第二参考信号，并在所述使能信号具有所述第一电平值期间，响应于所述第二采样时钟信号进行所述第二比较；在所述使能信号具有所述第二电平值期间导通所述第三节点与地端之间的连接路径，并导通所述第四节点与地端之间的连接路径。
9.如权利要求8所述的数据接收电路，其特征在于，所述第一比较电路包括：
第一电流源，被配置为，连接在电源节点与第五节点之间，响应于所述第一采样时钟信号向所述第五节点提供电流；
第一比较单元，连接所述第一节点、所述第二节点以及所述第五节点，被配置为，接收所述数据信号以及所述第一参考信号，当所述第一电流源向所述第五节点提供电流时进行所述第一比较，并输出所述第一信号和所述第二信号；
第一复位单元，连接所述第一节点以及所述第二节点，被配置为，响应于所述第一采样时钟信号对所述第一节点和所述第二节点进行复位；
所述第二比较电路包括：
第二电流源，被配置为，连接在电源节点与第六节点之间，响应于所述第二采样时钟信号向所述第六节点提供电流；
第二比较单元，连接所述第三节点、所述第四节点以及所述第六节点，被配置为，接收所述数据信号以及所述第二参考信号，当所述第二电流源向所述第六节点提供电流时进行所述第二比较，并输出所述第三信号和所述第四信号；
第二复位单元，连接在所述第三节点与所述第四节点之间，被配置为，响应于所述第二采样时钟信号对所述第三节点和所述第四节点进行复位。
10.如权利要求9所述的数据接收电路，其特征在于，所述第一电流源包括：
第一PMOS管，连接在所述电源节点与所述第五节点之间，所述第一PMOS管的栅极接收所述第一采样时钟信号；
所述第二电流源包括：
第二PMOS管，连接在所述电源节点与所述第六节点之间，所述第二PMOS管的栅极接收所述第二采样时钟信号。
11.如权利要求9所述的数据接收电路，其特征在于，所述第一比较单元包括：
第三PMOS管，连接在所述第一节点与所述第五节点之间，所述第三PMOS管的栅极接收所述数据信号；
第四PMOS管，连接在所述第二节点与所述第五节点之间，所述第四PMOS管的栅极接收所述第一参考信号；
所述第二比较单元包括：
第五PMOS管，连接在所述第三节点与所述第六节点之间，所述第五PMOS管的栅极接收所述数据信号；
第六PMOS管，连接在所述第四节点与所述第六节点之间，所述第六PMOS管的栅极接收所述第二参考信号。
12.如权利要求9所述的数据接收电路，其特征在于，所述第一复位单元包括：
第九NMOS管，连接在所述第一节点与地端之间，栅极接收所述第一采样时钟信号；
第十NMOS管，连接在所述第二节点与所述地端之间，栅极接收所述第一采样时钟信号；
所述第二复位单元包括：
第十一NMOS管，连接在所述第三节点与地端之间，栅极接收所述第二采样时钟信号；
第十二NMOS管，连接在所述第四节点与地端之间，栅极接收所述第二采样时钟信号。
13.如权利要求8所述的数据接收电路，其特征在于，所述时钟产生电路包括：
第一与非门电路，所述第一与非门电路的一输入端接收所述原始采样时钟信号，另一输入端连接电源节点，输出端输出所述第一采样时钟信号。
14.如权利要求8所述的数据接收电路，其特征在于，所述时钟产生电路包括：
第二与非门电路，所述第二与非门电路的一输入端接收所述原始采样时钟信号，另一输入端接收所述使能信号，输出端输出所述第二采样时钟信号。
15.如权利要求1所述的数据接收电路，其特征在于，所述第二放大模块包括：
第一输入单元，连接第七节点和第八节点，被配置为，接收所述第一信号对并进行第三比较，并分别向所述第七节点和所述第八节点提供信号作为所述第三比较的结果；
第二输入单元，连接所述第七节点和所述第八节点，被配置为，接收所述第二信号对并进行第四比较，并分别向所述第七节点和所述第八节点提供信号作为所述第四比较的结果；
锁存单元，连接所述第七节点和所述第八节点，被配置为，对所述第七节点的信号以及所述第八节点的信号进行放大并锁存，并分别通过第一输出节点和第二输出节点输出所述第一输出信号和所述第二输出信号。
16.如权利要求15所述的数据接收电路，其特征在于，所述第一输入单元包括：
第十三NMOS管，所述第十三NMOS管的漏极连接所述第七节点，源极连接地端，栅极接收所述第一信号；
第十四NMOS管，所述第十四NMOS管的漏极连接所述第八节点，源极连接地端，栅极接收所述第二信号；
所述第二输入单元包括：
第十五NMOS管，所述第十五NMOS管的漏极连接所述第七节点，源极连接地端，栅极接收所述第三信号；
第十六NMOS管，所述第十六NMOS管的漏极连接所述第八节点，源极连接地端，栅极接收所述第四信号。
17.如权利要求15所述的数据接收电路，其特征在于，所述锁存单元包括：
第十七NMOS管以及第七PMOS管，所述第十七NMOS管的栅极以及所述第七PMOS管的栅极均连接所述第二输出节点，所述第十七NMOS管的源极连接所述第七节点，所述第十七NMOS管的漏极以及所述第七PMOS管的漏极均连接所述第一输出节点，所述第七PMOS管的源极连接电源节点；
第十八NMOS管以及第八PMOS管，所述第十八NMOS管的栅极以及所述第八PMOS管的栅极均连接所述第一输出节点，所述第十八NMOS管的源极连接所述第八节点，所述第十八NMOS管的漏极以及所述第八PMOS管的漏极均连接所述第二输出节点，所述第八PMOS管的源极连接所述电源节点。
18.如权利要求17所述的数据接收电路，其特征在于，所述第二放大模块还包括：
第三复位单元，连接在电源节点与所述锁存单元的输出端之间，被配置为，对所述锁存单元的输出端进行复位。
19.如权利要求18所述的数据接收电路，其特征在于，所述第三复位单元包括：
第九PMOS管，连接在所述第一输出节点与电源节点之间，所述第九PMOS管的栅极接收原始采样时钟信号；
第十PMOS管，连接在所述第二输出节点与所述电源节点之间，所述第十PMOS管的栅极接收所述原始采样时钟信号。
20.如权利要求1所述的数据接收电路，其特征在于，还包括：
第一反相电路，被配置为，接收所述第一反馈信号，并输出所述第一互补反馈信号；
第二反相电路，被配置为，接收所述第二反馈信号，并输出所述第二互补反馈信号。
21.如权利要求20所述的数据接收电路，其特征在于，所述第一反相电路包括第一反相器；所述第二反相电路包括第二反相器。
22.如权利要求20所述的数据接收电路，其特征在于，所述第一反相电路包括第三与非门，所述第三与非门的两个输入端分别接收所述第一反馈信号以及所述使能信号，输出端输出所述第一互补反馈信号；所述第二反相电路包括第四与非门，所述第四与非门的两个输入端分别接收所述第二反馈信号以及所述使能信号，输出端输出所述第二互补反馈信号。
23.一种数据接收系统，其特征在于，包括：
多个级联的数据传输电路，每一所述数据传输电路包括如权利要求1-22任一项所述的数据接收电路以及与所述数据接收电路连接的锁存电路；
上一级所述数据传输电路的输出信号作为下一级所述数据传输电路的所述反馈信号；
最后一级所述数据传输电路的输出信号作为第一级所述数据传输电路的所述反馈信号。
24.如权利要求23所述的数据接收系统，其特征在于，所述数据接收电路响应于采样时钟信号接收数据；且所述数据接收系统包括4个级联的所述数据传输电路，相邻级的所述数据接收电路的所述采样时钟信号的相位差为90°。
25.如权利要求23所述的数据接收系统，其特征在于，前一级的所述数据接收电路的所述第二放大模块输出的所述第一输出信号和所述第二输出信号作为后一级所述数据接收电路的所述反馈信号；或者，前一级的所述锁存电路输出的信号作为后一级所述数据接收电路的所述反馈信号。
26.一种存储装置，其特征在于，包括：
多个数据端口；
多个如权利要求23至25任一项所述的数据接收系统，每一所述数据接收系统与一所述数据端口相对应。
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