KR20200104114A - 수신 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 - Google Patents
수신 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 Download PDFInfo
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Abstract
수신 회로는 제 1 증폭 회로 및 오프셋 보상 회로를 포함할 수 있다. 상기 제 1 증폭 회로는 입력 신호 및 기준전압을 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성할 수 있다. 상기 오프셋 보상 회로는 상기 입력 신호의 직류 레벨과 상기 기준전압의 전압 레벨 사이의 오프셋에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 조절할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신 회로를 구비하여 외부 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로 사이에서 전송된 신호를 수신할 수 있다. 상기 수신 회로는 차동 증폭 동작을 수행하여 전송된 신호를 수신할 수 있다. 상기 수신 회로는 차동 신호 또는 싱글 엔디드 (single ended) 신호를 수신할 수 있다. 상기 수신 회로는 싱글 엔디드 신호를 수신하기 위해서 기준 전압을 사용한다. 상기 수신 회로가 차동 신호를 수신할 때, 하나의 입력 신호는 다른 입력 신호의 상보적인 레벨을 갖기 때문에, 상기 증폭 회로는 채널의 고주파수 손실, 리플렉션 및 크로스 토크로 인한 심볼간 간섭(Inter Symbol Interference, ISI)을 보상하고 교류 이득 (AC gain)을 증가시켜 정확한 신호를 증폭할 수 있다. 하지만, 상기 수신 회로가 싱글 엔디드 신호를 수신할 때, 하나의 입력 신호인 싱글 엔디드 신호는 전압 레벨이 스윙하는데 비해 다른 입력 신호인 기준 전압은 소정의 전압 레벨을 유지하기 때문에, 상기 증폭 회로의 커먼 모드(common mode)가 드리프트(drift)되거나 교류 이득이 감소되는 문제가 발생할 수 있다. 또한, 상기 싱글 엔디드 신호와 기준 전압 사이의 오프셋이 커지는 경우, 상기 수신 회로가 상기 싱글 엔디드 신호에 대응하는 출력 신호를 생성하지 못할 수 있다.
본 발명의 실시예는 입력 신호의 직류 레벨과 기준 전압 사이의 오프셋을 감지하고, 상기 오프셋에 기초하여 증폭된 신호의 전압 레벨을 보상할 수 있는 수신 회로, 이를 포함하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 회로는 입력 신호와 기준 전압을 증폭하여 제 1 증폭 노드를 통해 제 1 증폭 신호를 출력하고 제 2 증폭 노드를 통해 제 2 증폭 신호를 출력하는 제 1 증폭 회로; 상기 제 2 증폭 신호 및 제 1 바이어스 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고, 상기 제 1 증폭 신호 및 제 2 바이어스 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 전압 조절 회로; 및 입력 신호의 직류 레벨과 기준전압을 비교하여 제 1 바이어스 신호 및 제 2 바이어스 신호를 생성하는 바이어스 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 입력 신호와 기준 전압을 증폭하여 제 1 증폭 노드를 통해 제 1 증폭 신호를 생성하고 제 2 증폭 노드를 통해 제 2 증폭 신호를 생성하는 제 1 증폭 회로; 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭 회로; 입력 신호의 직류 레벨과 기준전압을 비교하여 제 1 바이어스 신호 및 제 2 바이어스 신호를 생성하는 바이어스 신호 생성 회로; 및 상기 제 1 증폭 신호, 상기 제 2 증폭 신호, 상기 제 1 바이어스 신호 및 제 2 바이어스 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 변화시키는 전압 조절 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 입력 신호 및 기준전압을 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로; 상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭 회로; 및 상기 입력 신호의 직류 레벨과 상기 기준전압의 전압 레벨 사이의 오프셋에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 조절하는 오프셋 보상 회로를 포함할 수 있다.
본 발명의 실시예는 증폭기가 차동 신호뿐만 아니라 싱글 엔디드 신호도 정확하게 수신할 수 있도록 하여 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 2는 도 1에 도시된 바이어스 신호 생성 회로의 하나의 구성을 보여주는 도면,
도 3은 도 2에 도시된 바이어스 전압 생성기의 구성을 보여주는 도면,
도 4는 도 1에 도시된 바이어스 신호 생성 회로의 하나의 구성을 보여주는 도면,
도 5는 도 4에 도시된 전압 선택기의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 바이어스 신호 생성 회로의 동작을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 오프셋 보상 회로의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 바이어스 신호 생성 회로의 하나의 구성을 보여주는 도면,
도 3은 도 2에 도시된 바이어스 전압 생성기의 구성을 보여주는 도면,
도 4는 도 1에 도시된 바이어스 신호 생성 회로의 하나의 구성을 보여주는 도면,
도 5는 도 4에 도시된 전압 선택기의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 바이어스 신호 생성 회로의 동작을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 수신 회로의 동작을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 오프셋 보상 회로의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 수신 회로(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 수신 회로(100)는 입력 신호(VIN)를 수신하여 제 1 증폭 신호(AOUT) 및 제 2 증폭 신호(AOUTB)를 생성할 수 있다. 상기 입력 신호(VIN)는 싱글 엔디드 (single-ended) 신호로서 상기 수신 회로(100)로 입력될 수 있다. 상기 수신 회로(100)는 상기 입력 신호(VIN)를 수신하기 위해 기준 전압(VREF)을 사용할 수 있다. 상기 기준 전압(VREF)은 상기 입력 신호(VIN)가 스윙할 수 있는 최고 전압 레벨과 최소 전압 레벨의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(100)는 상기 입력 신호(VIN)와 상기 기준 전압(VREF)을 차동 증폭하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 제 2 증폭 신호(AOUTB)는 상기 제 1 증폭 신호(AOUT)의 상보 신호일 수 있다. 일 실시예에서, 상기 수신 회로(100)는 차동 (differential) 신호를 증폭하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 생성할 수 있다. 상기 수신 회로(100)는 상기 입력 신호(VIN)와 함께 상기 입력 신호(VIN)의 상보 신호를 차동 신호로서 수신할 수 있고, 상기 입력 신호(VIN)와 상기 입력 신호(VIN)의 상보 신호를 증폭하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 생성할 수 있다.
상기 수신 회로(100)는 제 1 증폭 회로(110) 및 오프셋 보상 회로(120)를 포함할 수 있다. 상기 제 1 증폭 회로(110)는 상기 입력 신호(VIN) 및 상기 기준 전압(VREF)을 수신하고, 상기 입력 신호(VIN) 및 상기 기준 전압(VREF)을 증폭하여 상기 제 1 증폭 신호(AOUT) 및 제 2 증폭 신호(AOUTB)를 생성할 수 있다. 상기 제 1 증폭 회로(110)는 제 1 전원전압 단자와 제 2 전원전압 단자 사이에 연결되어 상기 입력 신호(VIN) 및 상기 기준 전압(VREF)을 차동 증폭하는 차동 증폭기를 포함할 수 있다. 상기 제 1 전원전압 단자는 제 1 전원전압(VH)을 수신하고, 상기 제 2 전원전압 단자는 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 1 전원전압(VH)은 상기 제 2 전원전압(VL)보다 높은 전압 레벨을 가질 수 있다. 상기 제 1 전원전압(VH)은 상기 수신 회로(100)를 포함하는 반도체 장치의 동작 전원전압일 수 있다. 상기 제 2 전원전압(VL)은, 예를 들어, 접지전압일 수 있다. 상기 제 1 증폭 회로(110)는 제 1 증폭 노드(AN1)를 통해 상기 제 1 증폭 신호(AOUT)를 출력하고, 제 2 증폭 노드(AN2)를 통해 상기 제 2 증폭 신호(AOUT)를 출력할 수 있다.
상기 오프셋 보상 회로(120)는 상기 입력 신호(VIN) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 조절할 수 있다. 상기 오프셋 보상 회로(120)는 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VREF)의 전압 레벨 사이의 오프셋에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 조절할 수 있다. 상기 입력 신호(VIN)의 직류 레벨은 상기 입력 신호(VIN)가 전송되는 신호 전송 라인, 채널 또는 버스의 특성에 따라 변화될 수 있다. 상기 기준 전압(VREF)은 상기 입력 신호(VIN)가 스윙할 수 있는 범위의 중간에 대응하는 레벨을 갖도록 설정되기 때문에, 이상적으로 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VIN)의 전압 레벨은 동일할 수 있다. 하지만, 상기 입력 신호(VIN)가 전송되는 신호 전송 라인, 채널 또는 버스의 특성에 따라 상기 입력 신호(VIN)의 스윙 범위가 변화될 수 있고 상기 기준 전압의 레벨도 변화될 수 있으므로, 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VREF)의 전압 레벨 사이에는 오프셋이 발생할 수 있다. 상기 오프셋은 상기 입력 신호(VIN)를 증폭할 수 있는 마진을 감소시킬 수 있고, 상기 입력 신호(VIN)에 대응하는 증폭 신호를 정확하게 생성하지 못하는 문제점을 발생시킬 수 있다. 또한, 증폭 신호의 듀티 비를 악화시킬 수 있다. 상기 오프셋 보상 회로(120)는 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VREF)의 전압 레벨 사이의 오프셋에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 보상하여 상기 제 1 증폭 신호(AOUT)가 상기 입력 신호(VIN)에 대응하는 로직 레벨로 생성될 수 있도록 하고, 상기 제 1 증폭 신호(AOUT)의 듀티 비를 개선할 수 있다.
상기 수신 회로(100)는 제 2 증폭 회로(130)를 더 포함할 수 있다. 상기 제 2 증폭 회로(130)는 상기 제 1 증폭 노드(AN1) 및 상기 제 2 증폭 노드(AN2)와 연결되고, 상기 제 1 증폭 신호(AOUT) 및 상기 제 2 증폭 신호(AOUTB)를 수신할 수 있다. 상기 제 2 증폭 회로(130)는 상기 제 1 증폭 신호(AOUT) 및 상기 제 2 증폭 신호(AOUTB)를 증폭하여 제 1 출력 신호(VOUT) 및 제 2 출력 신호(VOUTB)를 생성할 수 있다. 상기 제 2 출력 신호(VOUTB)는 상기 제 1 출력 신호(VOUT)의 상보 신호일 수 있다. 상기 제 2 증폭 회로(130)는 상기 제 1 전원전압(VH)을 수신하는 상기 제 1 전원전압 단자 및 상기 제 2 전원전압(VL)을 수신하는 상기 제 2 전원전압 단자 사이에 연결되어 상기 제 1 증폭 신호(AOUT) 및 상기 제 2 증폭 신호(AOUTB)를 차동 증폭하는 차동 증폭기를 포함할 수 있다.
도 1에서, 상기 오프셋 보상 회로(120)는 바이어스 신호 생성 회로(121) 및 전압 조절 회로(122)를 포함할 수 있다. 상기 바이어스 신호 생성 회로(121)는 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VREF)의 전압 레벨 사이의 오프셋에 기초하여 제 1 바이어스 신호(VBO) 및 제 2 바이어스 신호(VBOB)를 생성할 수 있다. 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)는 상기 오프셋에 따라 변화되는 전압 레벨을 갖는 아날로그 신호일 수 있다. 상기 바이어스 신호 생성 회로(121)는 상기 입력 신호(VIN) 및 상기 기준 전압(VREF)을 수신하고, 상기 입력 신호(VIN)와 상기 기준 전압(VREF)에 기초하여 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 생성할 수 있다. 상기 바이어스 신호 생성 회로(121)는 상기 입력 신호(VIN)의 직류 레벨을 감지하여 직류 레벨 신호(VINDC)를 생성하고, 상기 직류 레벨 신호(VINDC)와 상기 기준 전압(VREF)의 전압 레벨을 비교하여 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 생성할 수 있다.
대안적으로, 상기 바이어스 신호 생성 회로(121)는 상기 입력 신호(VIN) 대신에 선택 신호(SEL)를 수신하고, 상기 선택 신호(SEL) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 생성할 수 있다. 상기 선택 신호(SEL)는 임의의 전압을 상기 입력 신호(VIN)의 직류 레벨 신호(VINDC)로 생성할 수 있다. 상기 선택 신호(SEL)는 상기 입력 신호(VIN)가 전송되는 신호 전송 라인, 채널 또는 버스의 특성을 고려하여 생성될 수 있는 임의의 제어 신호일 수 있다. 상기 선택 신호(SEL)는 상기 신호 전송 라인, 채널 또는 버스의 환경에 따라 상기 입력 신호(VIN)의 직류 레벨 변화를 예측하고, 예측된 직류 레벨을 선택할 수 있는 정보를 포함할 수 있다. 상기 바이어스 신호 생성 회로(121)는 상기 선택 신호(SEL)에 기초하여 생성된 직류 레벨 신호(VINDC)와 상기 기준 전압(VREF)을 비교하여 상기 제 1 및 제 2 바이어스 전압(VBO, VBOB)을 생성할 수 있다.
상기 전압 조절 회로(122)는 상기 제 1 증폭 노드(AN1), 상기 제 2 증폭 노드(AN2)와 상기 제 2 전원전압(VL)을 수신하는 상기 제 2 전원전압 단자 사이에 연결될 수 있다. 상기 전압 조절 회로(122)는 상기 제 1 및 제 2 증폭 노드(AN1, AN2)를 통해 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)를 수신할 수 있다. 상기 전압 조절 회로(122)는 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 수신할 수 있다. 상기 전압 조절 회로(122)는 상기 제 1 증폭 신호(AOUT), 상기 제 2 증폭 신호(AOUTB), 상기 제 1 바이어스 신호(VBO) 및 상기 제 2 바이어스 신호(VBOB)에 기초하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 조절할 수 있다. 상기 전압 조절 회로(122)는 상기 제 1 증폭 신호(AOUT) 및 상기 제 2 바이어스 신호(VBOB)에 기초하여 상기 제 2 증폭 신호(AOUTB)의 전압 레벨을 변화시킬 수 있다. 상기 전압 조절 회로(122)는 상기 제 2 증폭 신호(AOUTB) 및 상기 제 1 바이어스 신호(VBO)에 기초하여 상기 제 1 증폭 신호(AOUT)의 전압 레벨을 변화시킬 수 있다.
상기 전압 조절 회로(122)는 크로스 커플링 회로(123), 제 1 전류 회로(124) 및 제 2 전류 회로(125)를 포함할 수 있다. 상기 크로스 커플링 회로(123)는 상기 제 1 증폭 노드(AN1), 상기 제 2 증폭 노드(AN2), 제 1 디스차지 노드(DN1) 및 제 2 디스차지 노드(DN2) 사이에 연결될 수 있다. 상기 크로스 커플링 회로(123)는 상기 제 1 증폭 신호(AOUT)에 기초하여 상기 제 2 증폭 노드(AN2)를 상기 제 1 디스차지 노드(DN1)와 연결할 수 있다. 상기 크로스 커플링 회로(123)는 상기 제 2 증폭 신호(AOUTB)에 기초하여 상기 제 1 증폭 노드(AN1)를 상기 제 2 디스차지 노드(DN1)와 연결할 수 있다. 상기 크로스 커플링 회로(123)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 상기 제 2 증폭 노드(AN2)와 상기 제 1 디스차지 노드(DN1) 사이에 연결되고, 게이트가 상기 제 1 증폭 노드(AN1)와 연결되어 상기 제 1 증폭 신호(AOUT)를 수신할 수 있다. 상기 제 2 트랜지스터(T2)는 상기 제 1 증폭 노드(AN1)와 상기 제 2 디스차지 노드(DN2) 사이에 연결되고, 게이트가 상기 제 2 증폭 노드(AN2)와 연결되어 상기 제 2 증폭 신호(AOUTB)를 수신할 수 있다.
상기 제 1 전류 회로(124)는 상기 제 1 디스차지 노드(DN1)와 상기 제 2 전원전압 단자 사이에 연결될 수 있다. 상기 제 1 전류 회로(124)는 상기 제 2 바이어스 신호(VBOB)를 수신하고, 상기 제 2 바이어스 신호(VBOB)에 기초하여 상기 제 1 디스차지 노드(DN1)로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 변화시킬 수 있다. 상기 제 2 전류 회로(125)는 상기 제 2 디스차지 노드(DN2)와 상기 제 2 전원전압 단자 사이에 연결될 수 있다. 상기 제 2 전류 회로(125)는 상기 제 1 바이어스 신호(VBO)를 수신하고, 상기 제 1 바이어스 신호(VBO)에 기초하여 상기 제 2 디스차지 노드(DN2)로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 변화시킬 수 있다.
상기 제 1 전류 회로(124)는 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 상기 제 1 디스차지 노드(DN1)와 상기 제 2 전원전압 단자 사이에 연결되고, 게이트로 상기 제 2 바이어스 신호(VBOB)를 수신할 수 있다. 상기 제 2 전류 회로(125)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)는 상기 제 2 디스차지 노드(DN2)와 상기 제 2 전원전압 단자 사이에 연결되고, 게이트로 상기 제 1 바이어스 신호(VBO)를 수신할 수 있다.
도 2는 도 1에 도시된 바이어스 신호 생성 회로(121)의 하나의 구성을 보여주는 도면이다. 도 2에서, 상기 바이어스 신호 생성 회로(121)는 직류 레벨 감지기(210, DC 레벨 감지기) 및 바이어스 전압 생성기(220)를 포함할 수 있다. 상기 직류 레벨 감지기(210)는 상기 입력 신호(vin)를 수신하여 상기 입력 신호(VIN)의 직류 레벨 신호(VINDC)를 생성할 수 있다. 상기 직류 레벨 감지기(210)는 상기 입력 신호(VIN)의 직류 레벨을 감지하여 상기 직류 레벨 신호(VINDC)를 생성할 수 있다. 예를 들어, 상기 직류 레벨 감지기(210)는 수신되는 입력 신호(VIN)의 최대 전압과 최소 전압의 중간에 대응하는 전압 레벨을 갖는 상기 직류 레벨 신호(VINDC)를 생성할 수 있다.
상기 바이어스 전압 생성기(220)는 상기 직류 레벨 신호(VINDC) 및 상기 기준 전압(VREF)을 수신할 수 있다. 상기 바이어스 전압 생성기(220)는 상기 직류 레벨 신호(VINDC) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 바이어스 신호(VBO) 및 상기 제 2 바이어스 신호(VBOB)를 생성할 수 있다. 상기 바이어스 전압 생성기(220)는 상기 직류 레벨 신호(VINDC)의 전압 레벨과 상기 기준 전압(VREF)의 전압 레벨 사이의 극성 및 레벨 차이에 따라 다양한 전압 레벨을 갖는 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 생성할 수 있다.
도 3은 도 2에 도시된 바이어스 전압 생성기(220)의 구성을 보여주는 도면이다. 도 3에서, 상기 바이어스 전압 생성기(220)는 제 1 내지 제 6 엔모스 트랜지스터(N1, N2, N3, N4, N5, N6), 제 1 내지 제 6 피모스 트랜지스터(P1, P2, P3, P4, P5, P6)를 포함할 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 제 1 노드(ND1)와 공통 노드(CN) 사이에 연결되고, 게이트로 상기 직류 레벨 신호(VINDC)를 수신할 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 제 2 노드(ND2)와 상기 공통 노드(CN) 사이에 연결되고, 게이트로 상기 기준 전압(VREF)을 수신할 수 있다. 상기 공통 노드(CN)는 전류원을 통해 상기 제 2 전원전압(VL)을 수신하는 상기 제 2 전원전압 단자와 연결될 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 상기 제 1 전원전압(VH)를 수신하는 상기 제 1 전원전압 단자와 상기 제 1 노드(ND1) 사이에 연결되고, 게이트가 상기 제 1 노드(ND1)와 연결될 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 상기 제 1 전원전압 단자와 상기 제 2 노드(ND2) 사이에 연결되고, 게이트가 상기 제 2 노드(ND2)와 연결될 수 있다. 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)와, 상기 제 1 및 제 2 피모스 트랜지스터(P1, P2)는 차동 증폭기를 형성하여, 상기 제 1 노드(ND1)로 상기 기준 전압(VREF)의 전압 레벨에 대응하는 신호를 출력하고, 상기 제 2 노드(ND2)로 상기 직류 레벨 신호(VINDC)의 전압 레벨에 대응하는 신호를 출력할 수 있다.
제 3 피모스 트랜지스터(P3)는 상기 제 1 전원전압 단자와 제 3 노드(ND3) 사이에 연결되고, 게이트가 상기 제 1 노드(ND1)와 연결될 수 있다. 상기 제 4 피모스 트랜지스터(P4)는 상기 제 1 전원전압 단자와 제 4 노드(ND4) 사이에 연결되고, 게이트가 상기 제 2 노드(ND2)와 연결될 수 있다. 상기 제 3 피모스 트랜지스터(P3)는 상기 제 1 피모스 트랜지스터(P1)와 함께 상기 제 1 노드(ND1)에 공통 연결되어, 상기 제 1 노드(ND1)를 통해 흐르는 전류에 대응하는 전류가 상기 제 3 노드(ND3)를 통해 흐를 수 있도록 한다. 상기 제 4 피모스 트랜지스터(P4)는 상기 제 2 피모스 트랜지스터(P2)와 함께 상기 제 2 노드(ND2)에 공통 연결되어, 상기 제 2 노드(ND2)를 통해 흐르는 전류에 대응하는 전류가 상기 제 4 노드(ND4)를 통해 흐를 수 있도록 한다. 상기 제 3 엔모스 트랜지스터(N3)는 상기 제 3 노드(ND3)와 상기 제 2 전원전압 단자 사이에 연결되고, 게이트가 상기 제 3 노드(ND3)와 연결될 수 있다. 상기 제 4 엔모스 트랜지스터(N4)는 상기 제 4 노드(ND4)와 상기 제 2 전원전압 단자 사이에 연결되고, 게이트가 상기 제 3 노드(ND3)와 연결될 수 있다. 상기 제 4 엔모스 트랜지스터(N4)는 상기 제 3 노드(ND3)의 전압 레벨 변화에 따라 상기 제 4 노드(ND4)의 전압 레벨을 변화시킬 수 있고, 상기 제 4 노드(ND4)를 통해 상기 제 2 바이어스 신호(VBOB)를 생성할 수 있다. 상기 제 4 노드(ND4)와 제 2 전원전압 단자 사이에는 상기 제 2 바이어스 신호(VBOB)의 전압 레벨을 안정화시키기 위한 제 1 캐패시터(C1)가 연결될 수 있다.
제 5 피모스 트랜지스터(P5)는 상기 제 1 전원전압 단자와 제 5 노드(ND5) 사이에 연결되고, 게이트가 상기 제 2 노드(ND2)와 연결될 수 있다. 상기 제 6 피모스 트랜지스터(P6)는 상기 제 1 전원전압 단자와 제 6 노드(ND6) 사이에 연결되고, 게이트가 상기 제 1 노드(ND1)와 연결될 수 있다. 상기 제 5 피모스 트랜지스터(P5)는 상기 제 2 피모스 트랜지스터(P2)와 함께 상기 제 2 노드(ND2)에 공통 연결되어, 상기 제 2 노드(ND2)를 통해 흐르는 전류에 대응하는 전류가 상기 제 5 노드(ND5)를 통해 흐를 수 있도록 한다. 상기 제 6 피모스 트랜지스터(P6)는 상기 제 1 피모스 트랜지스터(P1)와 함께 상기 제 1 노드(ND1)에 공통 연결되어, 상기 제 1 노드(ND1)를 통해 흐르는 전류에 대응하는 전류가 상기 제 6 노드(ND6)를 통해 흐를 수 있도록 한다. 상기 제 5 엔모스 트랜지스터(N5)는 상기 제 5 노드(ND5)와 상기 제 2 전원전압 단자 사이에 연결되고, 게이트가 상기 제 5 노드(ND5)와 연결될 수 있다. 상기 제 6 엔모스 트랜지스터(N6)는 상기 제 6 노드(ND6)와 상기 제 2 전원전압 단자 사이에 연결되고, 게이트가 상기 제 5 노드(ND5)와 연결될 수 있다. 상기 제 6 엔모스 트랜지스터(N6)는 상기 제 5 노드(ND5)의 전압 레벨 변화에 따라 상기 제 6 노드(ND6)의 전압 레벨을 변화시킬 수 있고, 상기 제 6 노드(ND6)를 통해 상기 제 1 바이어스 신호(VBO)를 생성할 수 있다. 상기 제 6 노드(ND6)와 제 2 전원전압 단자 사이에는 상기 제 1 바이어스 신호(VBO)의 전압 레벨을 안정화시키기 위한 제 2 캐패시터(C2)가 연결될 수 있다.
도 4는 도 2에 도시된 바이어스 신호 생성 회로(121)의 하나의 구성을 보여주는 도면이다. 도 4에서, 상기 바이어스 신호 생성 회로(121)는 직류 레벨 선택기(410, DC 레벨 선택기) 및 바이어스 전압 생성기(420)를 포함할 수 있다. 상기 직류 레벨 선택기(410)는 상기 선택 신호(SEL)를 수신하여 상기 직류 레벨 신호(VINDC)를 생성할 수 있다. 상기 직류 레벨 선택기(410)는 제 1 전원전압(VH)과 제 2 전원전압(VL) 사이에서 전압을 분배하여 복수의 분배 전압을 생성하고, 상기 복수의 분배 전압 중 특정 레벨을 갖는 분배 전압을 선택할 수 있다. 선택된 분배 전압은 상기 직류 레벨 신호(VINDC)로 출력될 수 있다. 상기 바이어스 전압 생성기(420)는 도 2 및 도 3에 도시된 구성과 실질적으로 동일할 수 있다.
도 5는 도 4에 도시된 직류 레벨 선택기(410)의 구성을 보여주는 도면이다. 도 5에서, 상기 직류 레벨 선택기(410)는 저항 래더(510) 및 멀티플렉서(520, MUX)를 포함할 수 있다. 상기 저항 래더(510)는 상기 제 1 전원전압(VH)을 수신하는 제 1 전원전압 단자와 상기 제 2 전원전압(VL)을 수신하는 상기 제 2 전원전압 단자 사이에 직렬로 연결되는 복수의 저항(R)을 포함할 수 있다. 상기 복수의 저항(R)은 각각 동일한 저항 값을 가질 수도 있고, 일부 또는 전부가 다른 저항 값을 가질 수도 있다. 상기 저항 래더(510)는 각각의 저항(R)으로부터 복수의 분배 전압(VD1, VD2, VD3, VDn)을 출력할 수 있다. 상기 멀티플렉서(520)는 상기 저항 래더(510)로부터 상기 복수의 분배 전압(VD1, VD2, VD3, VDn)을 수신할 수 있다. 상기 멀티플렉서(520)는 상기 선택 신호(SEL)에 기초하여 상기 복수의 분배 전압(VD1, VD2, VD3, VDn) 중 적어도 하나를 상기 직류 레벨 신호(VINDC)로 출력할 수 있다.
도 6은 본 발명의 실시예에 바이어스 신호 생성 회로(121)의 동작을 보여주는 도면이고, 도 7은 본 발명의 실시예에 따른 수신 회로(100)의 동작을 보여주는 도면이다. 도 1 내지 도 7을 참조하여 본 발명의 실시예에 따른 수신 회로(100)의 동작을 설명하면 다음과 같다. 도 6을 참조하면, 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VREF)의 전압 레벨 사이에 오프셋(Offset)이 존재하는 경우, 상기 바이어스 신호 생성 회로(121)는 상기 오프셋을 보상할 수 있도록 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 생성할 수 있다. 예를 들어, 상기 바이어스 신호 생성 회로(121)는 상기 직류 레벨 신호(VINDC)와 상기 기준 전압(VREF) 사이의 전압 레벨 차이가 클수록, 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB) 사이의 전압 레벨 차이를 증가시킬 수 있다. 반대로, 상기 바이어스 신호 생성 회로(121)는 상기 직류 레벨 신호(VINDC)와 상기 기준 전압(VREF) 사이의 전압 레벨 차이가 작을수록, 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB) 사이의 전압 레벨 차이를 감소시킬 수 있다. 상기 바이어스 신호 생성 회로(121)는 상기 직류 레벨 신호(VINDC)가 상기 기준 전압(VREF)보다 높은 전압 레벨을 가질 때, 상기 제 2 바이어스 신호(VBOB)보다 높은 레벨을 갖는 상기 제 1 바이어스 신호(VBO)를 생성할 수 있다. 상기 바이어스 신호 생성 회로(121)는 상기 직류 레벨 신호(VINDC)가 상기 기준 전압(VREF)보다 낮은 레벨을 가질 때, 상기 제 2 바이어스 신호(VBOB)보다 낮은 레벨을 갖는 상기 제 1 바이어스 신호(VBO)를 생성할 수 있다.
도 7을 참조하면, 상기 입력 신호(VIN)의 직류 레벨과 상기 기준 전압(VREF) 사이에 오프셋이 존재하여, 상기 입력 신호(VIN)의 직류 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 낮은 경우를 예시하였다. 상기 기준 전압(VREF)의 레벨이 상기 입력 신호(VIN)의 직류 레벨보다 높은 경우, <A>에 도시된 것과 같이 상기 수신 회로(100)로부터 출력되는 상기 제 1 출력 신호(VOUT)는 상대적으로 낮은 전압 레벨 범위에서 생성되는데 비해, 상기 제 2 출력 신호(VOUTB)는 상대적으로 높은 전압 레벨 범위에서 생성될 수 있다. 따라서, <C>에 도시된 것과 같이 상기 제 1 출력 신호(VOUT)의 하이 레벨 구간의 유효 듀레이션은 감소되고, 듀티 비도 악화될 수 있다. 상기 기준 전압(VREF)의 레벨이 상기 입력 신호(VIN)의 직류 레벨보다 높은 경우, 상기 바이어스 신호 생성 회로(121)는 상기 제 2 바이어스 신호(VBOB))가 상기 제 1 바이어스 신호(VBO)보다 높은 레벨을 갖도록 상기 제 1 및 제 2 바이어스 신호(VBO, VBOB)를 생성할 수 있다. 상기 입력 신호(VIN)가 하이 레벨일 때, 상기 제 1 증폭 회로(110)로부터 하이 레벨을 갖는 제 1 증폭 신호(AOUT)와 로우 레벨을 갖는 제 2 증폭 신호(AOUTB)를 출력할 수 있다. 상기 전압 조절 회로(122)는 상기 제 1 증폭 신호(AOUT) 및 상기 제 2 바이어스 신호(VBOB)에 기초하여 상기 제 2 증폭 신호(AOUTB)의 전압 레벨을 상대적으로 감소시킬 수 있다. 또한, 상기 전압 조절 회로(122)는 상기 제 2 증폭 신호(AOUTB) 및 상기 제 1 바이어스 신호(VBO)에 기초하여 상기 제 1 증폭 신호(AOUT)의 전압 레벨을 상대적으로 높일 수 있다. 따라서, <B>에 도시된 것과 같이 상기 오프셋 보상 회로(120)에 의해 보상된 제 1 증폭 신호(AOUT)의 하이 레벨 구간의 전압 레벨과 상기 제 2 증폭 신호(AOUTB)의 로우 레벨 구간의 전압 레벨의 차이가 커질 수 있다.
상기 입력 신호(VIN)가 로우 레벨일 때, 상기 제 1 증폭 회로(110)로부터 로우 레벨을 갖는 제 1 증폭 신호(AOUT)와 하이 레벨을 갖는 제 2 증폭 신호(AOUTB)를 출력할 수 있다. 상기 전압 조절 회로(122)는 상기 제 1 증폭 신호(AOUT) 및 상기 제 2 바이어스 신호(VBOB)에 기초하여 상기 제 2 증폭 신호(AOUTB)의 전압 레벨을 상대적으로 감소시킬 수 있다. 또한, 상기 전압 조절 회로(122)는 상기 제 2 증폭 신호(AOUTB) 및 상기 제 1 바이어스 신호(VBO)에 기초하여 상기 제 1 증폭 신호(AOUT)의 전압 레벨을 상대적으로 높일 수 있다. 따라서, <B>에 도시된 것과 같이 상기 오프셋 보상 회로(120)에 의해 보상된 제 1 증폭 신호(AOUT))의 로우 레벨 구간의 전압 레벨과 상기 제 2 증폭 신호(AOUTB)의 하이 레벨 구간의 전압 레벨의 차이가 감소될 수 있다.
상기 제 1 증폭 신호(AOUT)의 하이 레벨 구간의 전압 레벨과 상기 제 2 증폭 신호(AOUTB)의 로우 레벨 구간의 전압 레벨 차이가 커지고, 상기 제 1 증폭 신호(AOUT)의 로우 레벨 구간의 전압 레벨과 상기 제 2 증폭 신호(AOUTB)의 하이 레벨 구간의 전압 레벨 차이가 감소되면, <D>에 도시된 것과 같이 상기 제 2 증폭 회로(130)로부터 생성되는 상기 제 1 출력 신호(VOUT)의 하이 레벨 구간의 유효 듀레이션을 증가시키고, 듀티 비를 개선할 수 있다.
도 8은 본 발명의 실시예에 따른 오프셋 보상 회로(820)의 구성을 보여주는 도면이다. 도 8에서, 상기 오프셋 보상 회로(820)는 바이어스 신호 생성 회로(821) 및 전압 조절 회로(822)를 포함할 수 있다. 상기 오프셋 보상 회로(820)는 도 1에 도시된 오프셋 보상 회로(120)를 대체하여 상기 수신 회로(100)로 적용될 수 있다. 상기 바이어스 신호 생성 회로(821)는 입력 신호(VIN) 및 선택 신호(SEL) 중 적어도 하나에 기초하여 상기 제 1 바이어스 신호(VBO) 및 제 2 바이어스 신호(VBOB)를 생성할 수 있다. 또한, 상기 바이어스 신호 생성 회로(821)는 전류 코드 신호(C<1:n>)를 더 생성할 수 있다. 상기 전류 코드 신호(C<1:n>)는 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 보다 세밀하게 조절하기 위해 생성될 수 있다.
상기 전압 조절 회로(822)는 크로스 커플링 회로(823), 제 1 가변 전류 회로(824) 및 제 2 가변 전류 회로(825)를 포함할 수 있다. 상기 전압 조절 회로(822)는 도 1에 도시된 제 1 및 제 2 전류원(124, 125)이 상기 제 1 및 제 2 가변 전류원(824, 825)으로 대체된 것을 제외하고는 상기 전압 조절 회로(122)와 실질적으로 동일한 구성을 갖고 실질적으로 동일한 동작을 수행할 수 있다. 상기 크로스 커플링 회로(823)는 상기 제 1 증폭 노드(AN1)를 통해 상기 제 1 증폭 신호(AOUT)를 수신하고, 상기 제 2 증폭 노드(AN2)를 통해 상기 제 2 증폭 신호(AOUTB)를 수신할 수 있다. 상기 크로스 커플링 회로(823)는 상기 제 1 증폭 신호(AOUT)에 기초하여 상기 제 2 증폭 노드(AN2)를 상기 제 1 디스차지 노드(DN1)와 연결하고, 상기 제 2 증폭 신호(AOUTB)에 기초하여 상기 제 1 증폭 노드(AN1)를 상기 제 2 디스차지 노드(DN2)와 연결할 수 있다.
상기 제 1 가변 전류 회로(824)는 상기 제 1 디스차지 노드(DN1)와 상기 제 2 전원전압(VL)을 수신하는 제 2 전원전압 단자 사이에 연결될 수 있다. 상기 제 1 가변 전류 회로(824)는 상기 제 1 디스차지 노드(DN1)와 상기 제 2 전원전압 단자 사이에 병렬로 연결되는 복수의 전류 회로(824-1, 824-2, 824-n)를 포함할 수 있다. 상기 복수의 전류 회로(824-1, 824-2, 824-n)는 각각 할당된 전류 코드 신호(C<1:n>)를 수신하고, 상기 제 2 바이어스 신호(VBOB)에 기초하여 제 1 디스차지 노드(DN1)로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 조절할 수 있다. 상기 제 2 가변 전류 회로(825)는 상기 제 2 디스차지 노드(DN2)와 상기 제 2 전원전압 단자 사이에 연결될 수 있다. 상기 제 2 가변 전류 회로(825)는 상기 제 2 디스차지 노드(DN2)와 상기 제 2 전원전압 단자 사이에 병렬로 연결되는 복수의 전류 회로(825-1, 825-2, 825-n)를 포함할 수 있다. 상기 복수의 전류 회로(825-1, 825-2, 825-n)는 각각 할당된 전류 코드 신호(C<1:n>)를 수신하고, 상기 제 1 바이어스 신호(VBO)에 기초하여 제 2 디스차지 노드(DN2)로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 조절할 수 있다. 상기 전압 조절 회로(822)는 상기 전류 코드 신호(C<1:n>)를 더 수신하여 상기 제 1 및 제 2 증폭 신호(AOUT, AOUTB)의 전압 레벨을 보다 세밀하게 조절할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 시스템(900)의 구성을 보여주는 도면이다. 도 9에서, 상기 반도체 시스템(900)은 제 1 반도체 장치(910) 및 제 2 반도체 장치(920)를 포함할 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 2 반도체 장치(920)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(910)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(910)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(920)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(920)는 제 1 버스(901) 및 제 2 버스(902)를 통해 상기 제 1 반도체 장치(910)와 연결될 수 있다. 상기 제 1 및 제 2 버스(901, 902)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(901)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 1 버스(901)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(920)로 전송할 수 있고, 상기 제 2 반도체 장치(920)는 상기 제 1 버스(901)와 연결되어 상기 제 1 반도체 장치(910)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(902)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 2 버스(902)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(920)로 전송하거나 상기 제 2 버스(902)를 통해 상기 제 2 반도체 장치(920)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(920)는 상기 제 2 버스(902)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(910)로 전송하거나 상기 제 2 버스(902)를 통해 상기 제 1 반도체 장치(910)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 상보 신호(TS1B, TS2B)와 함께 차동 신호 쌍으로서 상기 제 1 및 제 2 버스(901, 902)를 통해 각각 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 싱글 엔디드(single-ended) 신호로서 상기 제 1 및 제 2 버스(901, 902)를 통해 각각 전송될 수 있다.
상기 제 1 반도체 장치(910)는 제 1 전송 회로(911, TX), 제 2 전송 회로(913, TX) 및 수신 회로(914, RX)를 포함할 수 있다. 상기 제 1 전송 회로(911)는 상기 제 1 버스(901)와 연결되고, 상기 제 1 반도체 장치(910)의 내부 신호에 기초하여 상기 제 1 버스(901)를 구동하여 상기 제 2 반도체 장치(920)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(913)는 상기 제 2 버스(902)와 연결되고, 상기 제 1 반도체 장치(910)의 내부 신호에 기초하여 상기 제 2 버스(902)를 구동하여 상기 제 2 반도체 장치(920)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(914)는 상기 제 2 버스(902)와 연결되고, 상기 제 2 버스(902)를 통해 상기 제 2 반도체 장치(920)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(914)는 상기 제 2 버스(902)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(910)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 차동 신호 쌍이 전송될 때, 상기 수신 회로(914)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(914)는 상기 제 2 신호(TS2)와 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 기준전압(VREF1)은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 도 1에 도시된 수신 회로(100)는 상기 수신 회로(814)로 적용될 수 있다.
상기 제 2 반도체 장치(920)는 제 1 수신 회로(922, RX), 전송 회로(923, TX) 및 제 2 수신 회로(924, RX)를 포함할 수 있다. 상기 제 1 수신 회로(922)는 상기 제 1 버스(901)와 연결되고, 상기 제 1 버스(901)를 통해 상기 제 1 반도체 장치(910)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(922)는 상기 제 1 버스(901)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(920)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 1 버스(901)를 통해 차동 신호 쌍이 전송될 때, 상기 제 1 수신 회로(922)는 상기 제 1 신호(TS1)와 상기 제 1 신호의 상보 신호(TS1B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 버스(901)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(922)는 상기 제 1 신호(TS1)와 제 2 기준전압(VREF2)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 기준전압(VREF2)은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(923)는 상기 제 2 버스(902)와 연결되고, 상기 제 2 반도체 장치(920)의 내부 신호에 기초하여 상기 제 2 버스(902)를 구동하여 상기 제 1 반도체 장치(910)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(924)는 상기 제 2 버스(902)와 연결되고, 상기 제 2 버스(902)를 통해 상기 제 1 반도체 장치(920)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(924)는 상기 제 2 버스(902)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(920)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(924)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(902)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(924)는 상기 제 2 신호(TS2)와 상기 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 도 1에 도시된 수신 회로(100)는 상기 제 1 및 제 2 수신 회로(822, 824)로 각각 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (22)
- 입력 신호와 기준 전압을 증폭하여 제 1 증폭 노드를 통해 제 1 증폭 신호를 출력하고 제 2 증폭 노드를 통해 제 2 증폭 신호를 출력하는 제 1 증폭 회로;
상기 제 2 증폭 신호 및 제 1 바이어스 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고, 상기 제 1 증폭 신호 및 제 2 바이어스 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 전압 조절 회로; 및
입력 신호의 직류 레벨과 기준전압을 비교하여 제 1 바이어스 신호 및 제 2 바이어스 신호를 생성하는 바이어스 신호 생성 회로를 포함하는 수신 회로. - 제 1 항에 있어서,
상기 전압 조절 회로는 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 노드와 제 1 디스차지 노드를 연결하고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 노드와 제 2 디스차지 노드를 연결하는 크로스 커플링 회로;
상기 제 2 바이어스 신호에 기초하여 상기 제 1 디스차지 노드로부터 전원전압 단자로 흐르는 전류량을 조절하는 제 1 전류 회로; 및
상기 제 1 바이어스 신호에 기초하여 상기 제 2 디스차지 노드로부터 상기 전원전압 단자로 흐르는 전류량을 조절하는 제 2 전류 회로를 포함하는 수신 회로. - 제 1 항에 있어서,
상기 전압 조절 회로는 상기 제 2 증폭 노드 및 제 1 디스차지 노드 사이에 연결되고, 게이트가 상기 제 1 증폭 노드와 연결되는 제 1 트랜지스터;
상기 제 1 증폭 노드 및 제 2 디스차지 노드 사이에 연결되고, 게이트가 상기 제 2 증폭 노드와 연결되는 제 2 트랜지스터;
상기 1 디스차지 노드 및 전원전압 단자 사이에 연결되고, 게이트가 상기 제 2 바이어스 신호를 수신하는 제 3 트랜지스터; 및
상기 제 2 디스차지 노드 및 상기 전원전압 단자 사이에 연결되고, 게이트가 상기 제 1 바이어스 신호를 수신하는 제 4 트랜지스터를 포함하는 수신 회로. - 제 1 항에 있어서,
상기 바이어스 신호 생성 회로는 상기 입력 신호의 직류 레벨을 감지하여 직류 레벨 신호를 생성하는 직류 레벨 감지기; 및
상기 직류 레벨 신호 및 상기 기준 전압을 비교하여 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호를 생성하는 바이어스 전압 생성기를 포함하는 수신 회로. - 제 1 항에 있어서,
상기 바이어스 신호 생성 회로는 복수의 분배 전압을 생성하고, 상기 입력 신호가 전송되는 채널의 특성에 기초하여 생성된 선택 신호에 기초하여 상기 복수의 분배 전압 중 적어도 하나를 직류 레벨 신호로서 출력하는 직류 레벨 선택기; 및
상기 직류 레벨 신호 및 상기 기준 전압을 비교하여 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호를 생성하는 바이어스 전압 생성기를 포함하는 수신 회로. - 제 1 항에 있어서,
상기 바이어스 신호 생성 회로는 전류 코드 신호를 더 생성하고,
상기 전압 조절 회로는 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 노드와 제 1 디스차지 노드를 연결하고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 노드와 제 2 디스차지 노드를 연결하는 크로스 커플링 회로;
상기 전류 코드 신호 및 상기 제 2 바이어스 신호에 기초하여 상기 제 1 디스차지 노드로부터 전원전압 단자로 흐르는 전류량을 조절하는 제 1 가변 전류 회로; 및
상기 전류 코드 신호 상기 제 1 바이어스 신호에 기초하여 상기 제 2 디스차지 노드로부터 상기 전원전압 단자로 흐르는 전류량을 조절하는 제 2 가변 전류 회로를 포함하는 수신 회로. - 제 1 항에 있어서,
상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭 회로를 더 포함하는 수신 회로. - 입력 신호와 기준 전압을 증폭하여 제 1 증폭 노드를 통해 제 1 증폭 신호를 생성하고 제 2 증폭 노드를 통해 제 2 증폭 신호를 생성하는 제 1 증폭 회로;
상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭 회로;
입력 신호의 직류 레벨과 기준전압을 비교하여 제 1 바이어스 신호 및 제 2 바이어스 신호를 생성하는 바이어스 신호 생성 회로; 및
상기 제 1 증폭 신호, 상기 제 2 증폭 신호, 상기 제 1 바이어스 신호 및 제 2 바이어스 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 변화시키는 전압 조절 회로를 포함하는 수신 회로. - 제 8 항에 있어서,
상기 바이어스 신호 생성 회로는 상기 입력 신호의 직류 레벨을 감지하여 직류 레벨 신호를 생성하는 직류 레벨 감지기; 및
상기 직류 레벨 신호 및 상기 기준 전압을 비교하여 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호를 생성하는 바이어스 전압 생성기를 포함하는 수신 회로. - 제 8 항에 있어서,
상기 바이어스 신호 생성 회로는 복수의 분배 전압을 생성하고, 상기 입력 신호가 전송되는 채널의 특성에 기초하여 생성된 선택 신호에 기초하여 상기 복수의 분배 전압 중 적어도 하나를 직류 레벨 신호로서 출력하는 직류 레벨 선택기; 및
상기 직류 레벨 신호 및 상기 기준 전압을 비교하여 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호를 생성하는 바이어스 전압 생성기를 포함하는 수신 회로. - 제 8 항에 있어서,
상기 전압 조절 회로는 상기 제 1 바이어스 신호 및 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고, 상기 제 2 바이어스 신호 및 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 수신 회로. - 제 8 항에 있어서,
상기 전압 조절 회로는 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 노드와 제 1 디스차지 노드를 연결하고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 노드와 제 2 디스차지 노드를 연결하는 크로스 커플링 회로;
상기 제 2 바이어스 신호에 기초하여 상기 제 1 디스차지 노드로부터 접지전압 단자로 흐르는 전류량을 조절하는 제 1 전류 회로; 및
상기 제 1 바이어스 신호에 기초하여 상기 제 2 디스차지 노드로부터 상기 접지전압 단자로 흐를 전류량을 조절하는 제 2 전류 회로를 포함하는 수신 회로. - 제 8 항에 있어서,
상기 전압 조절 회로는 상기 제 2 증폭 노드 및 제 1 디스차지 노드 사이에 연결되고, 게이트가 상기 제 1 증폭 노드와 연결되는 제 1 트랜지스터;
상기 제 1 증폭 노드 및 제 2 디스차지 노드 사이에 연결되고, 게이트가 상기 제 2 증폭 노드와 연결되는 제 2 트랜지스터;
상기 1 디스차지 노드 및 접지전압 단자 사이에 연결되고, 게이트가 상기 제 2 바이어스 신호를 수신하는 제 3 트랜지스터; 및
상기 제 2 디스차지 노드 및 상기 접지전압 단자 사이에 연결되고, 게이트가 상기 제 1 바이어스 신호를 수신하는 제 4 트랜지스터를 포함하는 수신 회로. - 제 8 항에 있어서,
상기 바이어스 신호 생성 회로는 전류 코드 신호를 더 생성하고,
상기 전압 조절 회로는 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 노드와 제 1 디스차지 노드를 연결하고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 노드와 제 2 디스차지 노드를 연결하는 크로스 커플링 회로;
상기 전류 코드 신호 및 상기 제 2 바이어스 신호에 기초하여 상기 제 1 디스차지 노드로부터 전원전압 단자로 흐르는 전류량을 조절하는 제 1 가변 전류 회로; 및
상기 전류 코드 신호 상기 제 1 바이어스 신호에 기초하여 상기 제 2 디스차지 노드로부터 상기 전원전압 단자로 흐르는 전류량을 조절하는 제 2 가변 전류 회로를 포함하는 수신 회로. - 입력 신호 및 기준전압을 증폭하여 제 1 증폭 신호 및 제 2 증폭 신호를 생성하는 제 1 증폭 회로;
상기 제 1 증폭 신호 및 상기 제 2 증폭 신호를 증폭하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 제 2 증폭 회로; 및
상기 입력 신호의 직류 레벨과 상기 기준전압의 전압 레벨 사이의 오프셋에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 조절하는 오프셋 보상 회로를 포함하는 수신 회로. - 제 15 항에 있어서,
상기 오프셋 보상 회로는 상기 입력 신호의 직류 레벨 및 상기 기준전압을 비교하여 제 1 바이어스 신호 및 제 2 바이어스 신호를 생성하는 바이어스 신호 생성 회로; 및
상기 제 1 증폭 신호, 상기 제 2 증폭 신호, 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호에 기초하여 상기 제 1 및 제 2 증폭 신호의 전압 레벨을 변화시키는 전압 조절 회로를 포함하는 수신 회로. - 제 16 항에 있어서,
상기 바이어스 신호 생성 회로는 상기 입력 신호의 직류 레벨을 감지하여 직류 레벨 신호를 생성하는 직류 레벨 감지기; 및
상기 직류 레벨 신호 및 상기 기준 전압을 비교하여 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호를 생성하는 바이어스 전압 생성기를 포함하는 수신 회로. - 제 16 항에 있어서,
상기 바이어스 신호 생성 회로는 전압을 분배하여 복수의 분배 전압을 생성하고, 상기 입력 신호가 전송되는 채널의 특성에 기초하여 생성된 선택 신호에 기초하여 상기 복수의 분배 전압 중 적어도 하나를 직류 레벨 신호로서 출력하는 직류 레벨 선택기; 및
상기 직류 레벨 신호 및 상기 기준 전압을 비교하여 상기 제 1 바이어스 신호 및 상기 제 2 바이어스 신호를 생성하는 바이어스 전압 생성기를 포함하는 수신 회로. - 제 16 항에 있어서,
상기 전압 조절 회로는 상기 제 1 바이어스 신호 및 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 신호의 전압 레벨을 변화시키고, 상기 제 2 바이어스 신호 및 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 신호의 전압 레벨을 변화시키는 수신 회로. - 제 16 항에 있어서,
상기 전압 조절 회로는 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 노드와 제 1 디스차지 노드를 연결하고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 노드와 제 2 디스차지 노드를 연결하는 크로스 커플링 회로;
상기 제 2 바이어스 신호에 기초하여 상기 제 1 디스차지 노드로부터 접지전압 단자로 흐르는 전류량을 조절하는 제 1 전류 회로; 및
상기 제 1 바이어스 신호에 기초하여 상기 제 2 디스차지 노드로부터 상기 접지전압 단자로 흐를 전류량을 조절하는 제 2 전류 회로를 포함하는 수신 회로. - 제 16 항에 있어서,
상기 전압 조절 회로는 상기 제 2 증폭 노드 및 제 1 디스차지 노드 사이에 연결되고, 게이트가 상기 제 1 증폭 노드와 연결되는 제 1 트랜지스터;
상기 제 1 증폭 노드 및 제 2 디스차지 노드 사이에 연결되고, 게이트가 상기 제 2 증폭 노드와 연결되는 제 2 트랜지스터;
상기 1 디스차지 노드 및 접지전압 단자 사이에 연결되고, 게이트가 상기 제 2 바이어스 신호를 수신하는 제 3 트랜지스터; 및
상기 제 2 디스차지 노드 및 상기 접지전압 단자 사이에 연결되고, 게이트가 상기 제 1 바이어스 신호를 수신하는 제 4 트랜지스터를 포함하는 수신 회로. - 제 16 항에 있어서,
상기 바이어스 신호 생성 회로는 전류 코드 신호를 더 생성하고,
상기 전압 조절 회로는 상기 제 1 증폭 신호에 기초하여 상기 제 2 증폭 노드와 제 1 디스차지 노드를 연결하고, 상기 제 2 증폭 신호에 기초하여 상기 제 1 증폭 노드와 제 2 디스차지 노드를 연결하는 크로스 커플링 회로;
상기 전류 코드 신호 및 상기 제 2 바이어스 신호에 기초하여 상기 제 1 디스차지 노드로부터 전원전압 단자로 흐르는 전류량을 조절하는 제 1 가변 전류 회로; 및
상기 전류 코드 신호 상기 제 1 바이어스 신호에 기초하여 상기 제 2 디스차지 노드로부터 상기 전원전압 단자로 흐르는 전류량을 조절하는 제 2 가변 전류 회로를 포함하는 수신 회로.
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