KR102555449B1 - 증폭 회로, 이를 이용하는 수신 회로, 반도체 장치, 및 반도체 시스템 - Google Patents
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Abstract
증폭 회로는 제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하여 출력 신호를 생성할 수 있다. 상기 제 1 및 제 2 입력 신호는 차동 신호 쌍일 수 있다. 또는 상기 제 1 입력 신호는 싱글 엔디드 신호일 수 있고, 상기 제 2 입력 신호는 기준전압을 수 있다. 상기 증폭 회로는 상기 제 1 입력 신호에 기초하여 출력 신호를 생성하기 위한 이득을 증가시켜 차동 증폭 동작을 수행할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신 회로를 구비하여 외부 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로 사이에서 전송된 신호를 수신할 수 있다. 상기 수신 회로는 차동 증폭 동작을 수행하는 증폭 회로를 포함할 수 있다. 상기 증폭 회로는 차동 신호 또는 싱글 엔디드 (single ended) 신호를 수신할 수 있다. 상기 증폭 회로는 싱글 엔디드 신호를 수신하기 위해서 기준전압을 사용한다. 상기 증폭 회로가 차동 신호를 수신할 때, 하나의 입력 신호는 다른 입력 신호의 상보적인 레벨을 갖기 때문에, 상기 증폭 회로는 채널의 고주파수 손실, 리플렉션 및 크로스 토크로 인한 심볼간 간섭(Inter Symbol Interference, ISI)을 보상하고 교류 이득 (AC gain)을 증가시켜 정확한 신호를 증폭할 수 있다. 하지만, 상기 증폭 회로가 싱글 엔디드 신호를 수신할 때, 하나의 입력 신호인 싱글 엔디드 신호는 전압 레벨이 스윙하는데 비해 다른 입력 신호인 기준전압은 소정의 전압 레벨을 유지하기 때문에, 상기 증폭 회로의 커먼 모드(common mode)가 드리프트(drift)되거나 교류 이득이 감소되는 문제가 발생할 수 있다. 따라서, 입력 신호의 종류에 무관하게 일정한 이득으로 출력 신호를 생성할 수 있는 증폭 회로가 필요하다.
본 발명의 실시예는 입력 신호에 기초하여 공통 노드의 전압 레벨을 변화시킴으로써, 입력 신호의 종류에 무관하게 이득을 증가시킬 수 있는 증폭 회로 및 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 증폭 회로는 고전압 레일과 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되는 로드부; 상기 제 1 출력 노드와 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 상기 제 2 출력 노드와 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키고, 상기 제 2 출력 노드를 통해 출력 신호가 출력되는 제 2 입력부; 상기 제 1 공통 노드와 제 2 공통 노드 사이에 연결되는 소스 저항; 상기 제 1 공통 노드와 저전압 레일 사이에 연결되는 제 1 캐패시터; 상기 제 2 공통 노드와 상기 저전압 레일 사이에 연결되는 제 2 캐패시터; 및 상기 제 1 입력 신호를 수신하여 상기 제 2 공통 노드의 전압 레벨을 변화시키는 게인 부스터를 포함할 수 있다.
본 발명의 실시예에 따른 증폭 회로는 고전압 레일과 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되는 로드부; 상기 제 1 출력 노드와 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 상기 제 2 출력 노드와 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키고, 상기 제 2 출력 노드를 통해 출력 신호가 출력되는 제 2 입력부; 상기 제 1 공통 노드와 제 2 공통 노드 사이에 연결되는 소스 저항; 상기 제 1 공통 노드와 저전압 레일 사이에 연결되는 제 1 프로그램 가능한 캐패시터; 상기 제 2 공통 노드와 상기 저전압 레일 사이에 연결되는 제 2 프로그램 가능한 캐패시터; 및 상기 제 1 입력 신호를 수신하여 상기 제 2 공통 노드의 전압 레벨을 변화시키는 게인 부스터를 포함할 수 있다.
본 발명의 실시예에 따른 증폭 회로는 고전압 레일과 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되는 로드부; 상기 제 1 출력 노드와 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 상기 제 2 출력 노드와 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키고, 상기 제 2 출력 노드로부터 출력 신호가 출력되는 제 2 입력부; 상기 제 1 공통 노드와 제 2 공통 노드 사이에 연결되는 소스 저항; 상기 제 1 공통 노드와 저전압 레일 사이에 연결되는 캐패시터; 및 상기 제 1 입력 신호를 수신하여 상기 제 2 공통 노드의 전압 레벨을 변화시키는 게인 부스터를 포함할 수 있다.
본 발명의 실시예는 차동 신호뿐만 아니라 싱글 엔디드 신호의 정확한 증폭을 가능하게 하여 반도체 장치 및 반도체 시스템의 초고속 통신을 가능하게 할 수 있다.
도 1은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 4a 및 4b는 본 발명의 실시예에 따른 증폭 회로의 주파수에 대한 이득을 보여주는 그래프,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 4a 및 4b는 본 발명의 실시예에 따른 증폭 회로의 주파수에 대한 이득을 보여주는 그래프,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 증폭 회로(100)의 구성을 보여주는 도면이다. 상기 증폭 회로(100)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하여 출력 신호(OUT)를 생성할 수 있다. 상기 증폭 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 증폭 회로(100)는 상기 출력 신호(OUT)와 함께 상기 출력 신호의 상보 신호(OUTB)를 생성할 수 있다. 일 실시예에서, 상기 제 1 및 제 2 입력 신호(IN1, IN2)는 차동 신호 쌍일 수 있다. 예를 들어, 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)와 반대되는 레벨을 갖는 상보 신호일 수 있다. 일 실시예에서, 상기 제 1 입력 신호(IN1)는 싱글 엔디드(single-ended) 신호일 수 있고, 상기 제 2 입력 신호(IN2)는 기준전압일 수 있다. 상기 기준전압은 상기 제 1 입력 신호(IN1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 증폭 회로(100)는 상기 차동 신호 쌍 또는 상기 싱글 엔디드 신호 및 기준전압을 차동 증폭하여 상기 출력 신호(OUT)를 생성할 수 있다. 특히, 상기 증폭 회로(100)는 상기 싱글 엔디드 신호를 기준전압과 차동 증폭할 때 출력 신호(OUT)를 생성하기 위한 이득을 증가시켜 차동 증폭 동작을 수행할 수 있다.
도 1에서, 상기 증폭 회로(100)는 로드부(110), 제 1 입력부(121), 제 2 입력부(122), 소스 저항(130), 제 1 캐패시터(141), 제 2 캐패시터(142) 및 게인 부스터(150)를 포함할 수 있다. 상기 로드부(110)는 고전압 레일과 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 고전압 레일(rail)을 통해 상기 증폭 회로(100)로 고전압(VDDH)이 인가될 수 있고, 상기 고전압(VDDH)은 상기 증폭 회로(100)를 포함하는 반도체 장치의 전원전압일 수 있다. 상기 로드부(110)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 상기 고전압(VDDH)을 인가할 수 있다.
상기 제 1 입력부(121)는 상기 제 1 출력 노드(ON1) 및 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 1 공통 노드(CN1)는 저전압 레일과 연결될 수 있다. 상기 저전압 레일을 통해 상기 증폭 회로(100)로 저전압(VDDL)이 인가될 수 있고, 상기 저전압(VDDL)은 상기 고전압(VDDH)보다 낮은 전압 레벨을 가질 수 있다. 예를 들어, 상기 저전압(VDDL)은 접지전압에 대응하는 전압 레벨을 가질 수 있다. 상기 제 1 입력부(121)는 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 입력부(121)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 제 1 입력부(121)는 하이 레벨의 제 1 입력 신호(IN1)를 수신했을 때 상기 제 1 출력 노드(ON1)를 로우 레벨로 변화시킬 수 있고, 로우 레벨의 제 1 입력 신호(IN1)를 수신했을 때 상기 제 1 출력 노드(ON1)를 하이 레벨로 변화시킬 수 있다. 상기 제 1 출력 노드(ON1)를 통해 상기 출력 신호의 상보 신호(OUTB)가 출력될 수 있다.
상기 제 2 입력부(122)는 상기 제 2 출력 노드(ON2) 및 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 2 공통 노드(CN2)는 상기 저전압 레일과 연결될 수 있다. 상기 제 2 입력부(122)는 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 입력부(122)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 출력 노드(ON2)는 상기 제 2 입력부(122)에 의해 상기 제 1 출력 노드(ON1)와 반대되는 레벨로 변화될 수 있다. 상기 제 2 출력 노드(ON2)를 통해 상기 출력 신호(OUT)가 출력될 수 있다.
상기 소스 저항(130)은 상기 제 1 공통 노드(CN1) 및 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 소스 저항(130)은 상기 제 1 및 제 2 공통 노드(CN1, CN2) 사이의 전류 경로를 형성할 수 있다. 상기 소스 저항(130)은 상기 제 1 공통 노드(CN1)로부터 상기 제 2 공통 노드(CN2)로 전류가 흐르게 하거나 상기 제 2 공통 노드(CN2)로부터 상기 제 1 공통 노드(CN1)로 전류가 흐르게 하는 가상 접지(virtual ground)로서 기능할 수 있다. 상기 소스 저항(130)은 상기 증폭 회로(100)의 이득(DC gain)을 조절할 수 있다. 예를 들어, 상기 저항 소자(130)는 상기 증폭 회로(100)의 직류 이득(DC gain)을 감소시키고 상대적으로 상기 증폭 회로(100)의 교류 이득(AC gain)을 증가시킬 수 있다. 상기 직류 이득은 상기 제 1 입력 신호(IN1)가 정상 상태(steady state) 전압 레벨을 유지할 때의 상기 증폭 회로(100)의 이득을 의미할 수 있고, 상기 교류 이득은 상기 제 1 입력 신호(IN1)의 전압 레벨이 천이할 때 상기 증폭 회로(100)의 이득을 의미할 수 있다.
상기 제 1 캐패시터(141)는 상기 제 1 공통 노드(CN1)와 상기 저전압 레일 사이에 연결될 수 있다. 상기 제 2 캐패시터(142)는 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에 연결될 수 있다. 상기 제 2 캐패시터(142)는 상기 제 1 캐패시터(141)와 동일한 캐패시턴스를 가질 수 있다. 상기 제 1 및 제 2 캐패시터(141, 142)는 상기 증폭 회로(100)의 교류 이득을 조절하기 위해 구비될 수 있다. 일 실시예에서, 상기 제 2 캐패시터(142)는 상기 제 1 캐패시터(141)와 다른 캐패시턴스를 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 캐패시터(141, 142)는 상기 증폭 회로(100)의 교류 이득의 크기 및/또는 대역폭을 조절하기 위해 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다. 상기 교류 이득의 대역폭은 증폭 회로가 일정 크기 이상의 이득을 얻을 수 있는 주파수 범위일 수 있다.
상기 증폭 회로(100)는 제 1 전류원(161) 및 제 2 전류원(162)을 더 포함할 수 있다. 상기 제 1 전류원(161)은 상기 제 1 공통 노드(CN1)와 상기 저전압 레일 사이에서 상기 제 1 캐패시터(141)와 병렬로 연결될 수 있다. 상기 제 2 전류원(162)은 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에서 상기 제 2 캐패시터(142)와 병렬로 연결될 수 있다. 상기 제 1 및 제 2 전류원(161, 162)은 상기 제 1 입력 신호(IN1)가 정상 상태 전압 레벨을 가질 때 상기 제 1 및 제 2 공통 노드(CN1, CN2)로부터 상기 저전압 레일까지의 전류 경로를 각각 제공할 수 있다.
상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킬 수 있다. 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)의 레벨이 천이할 때 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시켜 상기 증폭 회로(100)의 교류 이득을 증가시킬 수 있다. 예를 들어, 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 2 공통 노드(CN2)의 전압 레벨을 상승시킬 수 있다. 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)가 하이 레벨에서 로우 레벨로 천이할 때, 상기 제 2 공통 노드(CN2)의 전압 레벨을 하강시킬 수 있다.
도 1에서, 상기 로드부(110)는 제 1 로드 저항(RL1) 및 제 2 로드 저항(RL2))을 포함할 수 있다. 상기 제 1 로드 저항(RL1)은 상기 고전압 레일과 상기 제 1 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 2 로드 저항(RL2)은 상기 고전압 레일과 상기 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 1 로드 저항(RL1)은 일 단이 상기 고전압 레일과 연결되어 상기 고전압(VDDH)을 수신하고, 타 단이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 로드 저항(RL2)은 일 단이 상기 고전압 레일과 연결되어 상기 고전압(VDDH)을 수신하고, 타 단이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 1 로드 저항(RL1)과 제 2 로드 저항(RL2)은 서로 동일한 저항 값을 가질 수 있다. 상기 제 1 및 제 2 로드 저항(RL1, RL2)은 상기 증폭 회로(100)의 교류 이득의 대역폭을 조절할 수 있도록 가변 저항 값을 갖는 프로그램 가능한 저항 소자로 구현될 수 있다.
상기 제 1 입력부(121)는 제 1 트랜지스터(T1)를 포함할 수 있다. 예를 들어, 상기 제 1 트랜지스터(T1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 제 1 입력 신호(IN1)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 입력부(122)는 제 2 트랜지스터(T2)를 포함할 수 있다. 예를 들어, 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 제 2 입력 신호(IN2)를 수신하고, 드레인이 상기 제 2 출력 노드(ON2)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다.
상기 게인 부스터(150)는 부스팅 캐패시터(BC)를 포함할 수 있다. 상기 부스팅 캐패시터(BC)는 상기 제 1 입력 신호(IN1)가 입력되는 노드, 즉, 상기 제 1 트랜지스터(T1)의 게이트와 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 부스팅 캐패시터(BC)는 일 단으로 상기 제 1 입력 신호(IN1)를 수신하고, 타 단이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 부스팅 캐패시터(BC)는 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다.
상기 증폭 회로(100)는 제 1 로드 캐패시터(171) 및 제 2 로드 캐패시터(172)를 더 포함할 수 있다. 상기 제 1 로드 캐패시터(171)는 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 로드 캐패시터(172)는 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 1 및 제 2 로드 캐패시터(171, 172)는 동일한 캐패시턴스를 가질 수 있다. 일 실시예에서, 상기 제 1 및 제 2 출력 캐패시터(171, 172)는 상기 증폭 회로(100)의 교류 이득의 대역폭을 조절할 수 있도록 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다.
상기 증폭 회로(100)가 차동 신호 쌍을 수신할 때, 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)의 상보 신호이므로, 상기 증폭 회로(100)는 채널의 고주파수 손실을 보상하여 정확한 증폭 동작을 수행할 수 있다. 이에 비해, 상기 증폭 회로(100)가 싱글 엔디드 신호를 수신할 때 상기 제 2 입력 신호(IN2)는 레벨이 변화되지 않는 기준전압이므로, 상기 증폭 회로(100)는 교류 이득이 감소되어 채널의 고주파수 손실을 보상하기 어려울 수 있다. 따라서, 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)의 레벨이 변화할 때 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킴으로써 상기 출력 신호(OUT)의 피크를 형성하여 상기 증폭 회로(100)의 교류 이득을 증가시킬 수 있다.
상기 제 1 입력 신호(IN1)가 정상 상태 전압 레벨을 유지할 때 상기 소스 저항(130)을 통해 일정한 전류가 흐를 수 있고, 상기 제 1 및 제 2 전압원(161, 162)을 통해 상기 제 1 및 제 2 공통 노드(CN1, CN2)로부터 상기 저전압 레일로 일정한 전류가 흐르기 때문에, 상기 출력 신호(OUT) 및 상기 출력 신호의 상보 신호(OUTB)를 일정한 전압 레벨을 유지할 수 있다. 상기 제 1 입력 신호(IN1)가 로우 레벨에서 하이 레벨로 천이하면, 상기 제 1 트랜지스터(T1)가 턴온되어 상기 제 1 출력 노드(ON1)의 전압 레벨은 하강하고, 상기 제 1 공통 노드(CN1) 및 상기 제 1 캐패시터(141)로 유입되는 전류가 증가하여 상기 제 1 공통 노드(CN1)의 전압 레벨은 상승할 수 있다. 이 때, 상기 제 2 입력 신호(IN2)가 기준전압인 경우, 상기 제 2 공통 노드(CN2) 및 제 2 캐패시터(142)로 유입되는 전류의 양은 변화되지 않을 수 있고, 상기 제 2 공통 노드(CN2)는 일정한 전압 레벨을 유지할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)는 상기 저전압(VDDL)의 레벨로 충분히 낮아지는 반면, 상기 제 2 출력 노드(ON2)는 상기 고전압(VDDH)의 레벨로 충분히 높아지지 않을 수 있고, 상기 출력 신호의 상보 신호(OUTB)에 피크가 형성되는 반면, 상기 출력 신호(OUT)에 피크가 형성되지 않을 수 있다. 본 발명의 실시예에서, 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킬 수 있다. 상기 부스팅 캐패시터(BC)는 상기 제 1 입력 신호(IN1)가 하이 레벨로 천이하면, 상기 제 2 공통 노드(CN2)의 전압 레벨을 상승시킬 수 있다. 상기 제 2 공통 노드(CN2)의 전압 레벨이 상승되면, 상기 제 2 트랜지스터(T2)의 게이트 및 소스 사이의 전압 차이가 감소할 수 있고, 상기 제 2 트랜지스터(T2)를 통해 흐르는 전류의 양이 감소될 수 있다. 따라서, 상기 제 2 출력 노드(ON2)의 전압 레벨은 상기 고전압(VDDH)의 레벨로 충분히 상승될 수 있고, 상기 제 2 출력 노드(ON2)로부터 생성되는 상기 출력 신호(OUT)에 피크가 형성될 수 있다. 상기 증폭 회로(100)는 상기 게인 부스터(150)를 구비하여 상기 출력 신호(OUT)의 교류 이득을 증가시킴으로써, 상기 출력 신호의 상보 신호(OUTB)의 교류 이득과 상기 출력 신호(OUT)의 교류 이득이 균형을 이룰 수 있게 한다.
상기 제 1 입력 신호(IN1)가 하이 레벨에서 로우 레벨로 천이하면, 상기 제 1 트랜지스터(T1)가 턴오프되어 상기 제 1 출력 노드(ON1)의 전압 레벨은 상승하고, 상기 제 1 공통 노드(CN1) 및 상기 제 1 캐패시터(141)로 유입되는 전류가 감소하여 상기 제 1 공통 노드(CN1)의 전압 레벨은 하강할 수 있다. 이 때, 상기 제 2 입력 신호(IN2)가 기준전압인 경우, 상기 제 2 공통 노드(CN2) 및 제 2 캐패시터(142)로 유입되는 전류의 양은 변화되지 않을 수 있고, 상기 제 2 공통 노드(CN2)는 일정한 전압 레벨을 유지할 수 있다. 따라서, 상기 제 1 출력 노드(ON1)는 상기 고전압(VDDH)의 레벨로 충분히 상승하는 반면, 상기 제 2 출력 노드(ON2)는 상기 저전압(VDDL)의 레벨로 충분히 하강하지 않을 수 있고, 상기 출력 신호의 상보 신호(OUTB)에 피크가 형성되는 반면, 상기 출력 신호(OUT)에 피크가 형성되지 않을 수 있다. 본 발명의 실시예에서, 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킬 수 있다. 상기 부스팅 캐패시터(BC)는 상기 제 1 입력 신호(IN1)가 로우 레벨로 천이하면, 상기 제 2 공통 노드(CN2)의 전압 레벨을 하강시킬 수 있다. 상기 제 2 공통 노드(CN2)의 전압 레벨이 하강하면, 상기 제 2 트랜지스터(T2)의 게이트 및 소스 사이의 전압 차이가 증가할 수 있고, 상기 제 2 트랜지스터(T2)를 통해 흐르는 전류의 양이 증가될 수 있다. 따라서, 상기 제 2 출력 노드(ON2)의 전압 레벨은 상기 저전압(VDDL)의 레벨로 충분히 하강될 수 있고, 상기 제 2 출력 노드(ON2)로부터 생성되는 상기 출력 신호(OUT)에 피크가 형성될 수 있다. 상기 증폭 회로(100)는 상기 게인 부스터(150)를 구비하여 상기 출력 신호(OUT)의 교류 이득을 증가시킴으로써, 상기 출력 신호의 상보 신호(OUTB)의 교류 이득과 상기 출력 신호(OUT)의 교류 이득이 균형을 이룰 수 있게 한다.
도 2는 본 발명의 실시예에 따른 증폭 회로(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 증폭 회로(200)는 고전압 레일을 통해 고전압(VDDH)을 인가받고, 저전압 레일을 통해 저전압(VDDL)을 인가받아 차동 증폭 동작을 수행할 수 있다. 상기 증폭 회로(200)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 차동 증폭하여 출력 신호(OUT) 및 상기 출력 신호의 상보 신호(OUTB)를 출력할 수 있다. 상기 증폭 회로(200)는 로드부(210), 제 1 입력부(221), 제 2 입력부(222), 소스 저항(230), 제 1 프로그램 가능한 캐패시터(241), 제 2 프로그램 가능한 캐패시터(242) 및 게인 부스터(250)를 포함할 수 있다. 상기 증폭 회로(200)는 제 1 전류원(261), 제 2 전류원(262), 제 1 로드 캐패시터(271) 및 제 2 로드 캐패시터(272)를 더 포함할 수 있다. 도 2에서, 도 1에 도시된 구성요소와 동일 또는 유사한 구성요소에 대해서는 유사한 도면 부호를 부여하였고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다.
도 2에서, 상기 제 1 프로그램 가능한 캐패시터(241)는 상기 제 1 공통 노드(CN1)와 상기 저전압 레일 사이에 연결될 수 있다. 상기 제 2 프로그램 가능한 캐패시터(242)는 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에 연결될 수 있다. 상기 제 1 및 제 2 프로그램 가능한 캐패시터(241, 242)는 가변 캐패시턴스를 가질 수 있다. 상기 제 2 프로그램 가능한 캐패시터(242)는 상기 제 1 프로그램 가능한 캐패시터(241)와 동일한 캐패시턴스를 갖거나 다른 캐패시턴스를 가질 수 있다. 예를 들어, 상기 증폭 회로(200)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)로서 차동 신호를 수신할 때, 상기 제 1 및 제 2 프로그램 가능한 캐패시터(241, 242)는 서로 동일한 캐패시턴스를 갖도록 조절될 수 있다. 상기 증폭 회로(200)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)로서 싱글 엔디드 신호와 기준전압을 수신할 때, 상기 제 1 및 제 2 프로그램 가능한 캐패시터(241, 242)는 서로 다른 캐패시턴스를 갖도록 조절될 수 있다. 예를 들어, 상기 제 1 프로그램 가능한 캐패시터(241)의 캐패시턴스가 증가할수록 상기 제 2 프로그램 가능한 캐패시터(242)의 캐패시턴스는 감소될 수 있다. 상기 제 1 프로그램 가능한 캐패시터(241)의 캐패시턴스를 증가시키고 상기 제 2 프로그램 가능한 캐패시터(242)의 캐패시턴스를 감소시킴으로써, 상기 증폭 회로(200)의 교류 이득의 크기 및 대역폭이 증가될 수 있다.
도 3은 본 발명의 실시예에 따른 증폭 회로(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 증폭 회로(300)는 고전압 레일을 통해 고전압(VDDH)을 인가받고, 저전압 레일을 통해 저전압(VDDL)을 인가받아 차동 증폭 동작을 수행할 수 있다. 상기 증폭 회로(300)는 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 차동 증폭하여 출력 신호(OUT) 및 상기 출력 신호의 상보 신호(OUTB)를 출력할 수 있다. 상기 증폭 회로(300)는 로드부(310), 제 1 입력부(321), 제 2 입력부(322), 소스 저항(330), 제 1 캐패시터(341) 및 게인 부스터(350)를 포함할 수 있다. 상기 증폭 회로(300)는 제 1 전류원(361), 제 2 전류원(362), 제 1 로드 캐패시터(371) 및 제 2 로드 캐패시터(372)를 더 포함할 수 있다. 도 3에서, 도 1에 도시된 구성요소와 동일 또는 유사한 구성요소에 대해서는 유사한 도면 부호를 부여하였고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다.
도 3에서, 상기 증폭 회로(300)는 도 1에 도시된 증폭 회로(100)와 마찬가지로 상기 제 1 공통 노드(CN1)와 상기 저전압 레일 사이에 연결되는 제 1 캐패시터(341)는 구비하는 반면, 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에 연결되는 제 2 캐패시터(142)에 대응되는 구성요소를 포함하지 않을 수 있다. 상기 제 1 캐패시터(341)는 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터로 구현될 수 있다. 상기 증폭 회로(300)는 상기 제 2 공통 노드(CN2)와 상기 저전압 레일 사이에 연결되는 캐패시터를 구비하지 않음으로써, 상기 증폭 회로(300)의 교류 이득의 크기 및 대역폭을 증가시킬 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 증폭 회로의 주파수에 대한 이득을 보여주는 그래프이다. 도 4a 및 도 4b에서, 가로 축은 주파수를 가리키고, 세로 축은 교류 이득의 크기를 가리킬 수 있다. 교류 이득의 크기는 데시벨(db)로 표현될 수 있다. 도 4a 및 4b에 도시된 것과 같이 상기 증폭 회로는(100, 200, 300)는 비교적 낮은 주파수에서 일정한 교류 이득을 갖는 반면, 비교적 높은 주파수에서 변화되는 교류 이득을 가질 수 있다.
도 1과 도 4a를 참조하면, 상기 증폭 회로(100)가 싱글 엔디드 신호를 수신하고 상기 게인 부스터(150)를 구비하지 않는 경우, 상기 제 1 출력 노드(ON1)로부터 출력되는 상기 출력 신호의 상보 신호(OUTB)의 교류 이득은 비교적 높은 주파수에서 증가할 수 있는 반면, 상기 제 2 출력 노드(ON2)로부터 출력되는 상기 출력 신호의 교류 이득은 비교적 높은 주파수에서 감소할 수 있다. 따라서, 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 1 출력 노드(ON1)로부터 출력되는 상기 출력 신호의 상보 신호(OUTB)에는 피크가 형성될 수 있다. 하지만, 기준전압에 해당하는 제 2 입력 신호(IN2)는 전압 레벨이 변화되지 않기 때문에, 상기 제 2 출력 노드(ON2)로부터 출력되는 상기 출력 신호(OUT)에 피크를 형성시키지 못할 수 있다. 따라서, 주파수가 높아질수록 상기 출력 신호(OUT)와 상기 출력 신호의 상보 신호(OUTB)에 대한 교류 이득에는 불균형이 발생될 수 있다. 또한, 도 4a에 도시된 것과 같이, 상기 제 1 및 제 2 캐패시터(141, 142)의 캐패시턴스를 증가시키는 경우, 상기 출력 신호의 상보 신호(OUTB)를 생성하는 교류 이득의 크기 및 대역폭은 증가될 수 있다. 하지만, 상기 출력 신호(OUT)를 생성하는 교류 이득의 크기 및 대역폭은 오히려 감소될 수 있다.
상기 증폭 회로(100)가 게인 부스터(150)를 구비하는 경우, 제 2 입력 신호(IN2)로서 기준전압이 입력되더라도 도 4b에 도시된 것과 같이 상기 출력 신호(OUT)를 생성하는 교류 이득을 증가시킬 수 있다. 상기 게인 부스터(150)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 공통 노드(CN2)의 전압 레벨을 변화시킴으로써, 상기 제 2 출력 노드(ON2)로부터 출력되는 상기 출력 신호(OUT)에 피크를 형성시킬 수 있다. 이 때, 상기 제 1 캐패시터(141)의 캐패시턴스가 증가할수록 상기 출력 신호의 상보 신호(OUTB)를 생성하는 교류 이득의 크기 및 대역폭이 증가될 수 있다. 반대로, 상기 제 2 캐패시터(142)의 캐패시턴스가 증가할수록 상기 출력 신호(OUT)를 생성하는 교류 이득의 크기 및 대역폭은 감소할 수 있다. 따라서, 도 2에 도시된 것과 같이, 상기 제 1 프로그램 가능한 캐패시터(241)의 캐패시턴스가 증가될수록 상기 제 2 프로그램 가능한 캐패시터(242)의 캐패시턴스를 감소시켜, 상기 증폭 회로(200)의 교류 이득을 증가시킬 수 있다. 또한, 도 3에 도시된 것과 같이, 제 2 공통 노드(CN2)와 저전압 레일 사이에 연결되는 캐패시터를 제거하여 상기 증폭 회로(300)의 교류 이득을 증가시킬 수도 있다.
도 5는 본 발명의 실시예에 따른 반도체 시스템(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(5)은 제 1 반도체 장치(510) 및 제 2 반도체 장치(520)를 포함할 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 반도체 장치(520)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(510)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(510)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(520)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(520)는 제 1 버스(501) 및 제 2 버스(502)를 통해 상기 제 1 반도체 장치(510)와 연결될 수 있다. 상기 제 1 및 제 2 버스(501, 502)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(501)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 1 버스(501)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(520)로 전송할 수 있고, 상기 제 2 반도체 장치(520)는 상기 제 1 버스(501)와 연결되어 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(502)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 버스(502)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(520)로 전송하거나 상기 제 2 버스(502)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(520)는 상기 제 2 버스(502)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(510)로 전송하거나 상기 제 2 버스(502)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 상보 신호(TS1B, TS2B)와 함께 차동 신호 쌍으로서 상기 제 1 및 제 2 버스(501, 502)를 통해 각각 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 싱글 엔디드(single-ended) 신호로서 상기 제 1 및 제 2 버스(501, 502)를 통해 각각 전송될 수 있다.
상기 제 1 반도체 장치(510)는 제 1 전송 회로(511, TX), 제 2 전송 회로(513, TX) 및 수신 회로(514, RX)를 포함할 수 있다. 상기 제 1 전송 회로(511)는 상기 제 1 버스(501)와 연결되고, 상기 제 1 반도체 장치(510)의 내부 신호에 기초하여 상기 제 1 버스(501)를 구동하여 상기 제 2 반도체 장치(520)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(513)는 상기 제 2 버스(502)와 연결되고, 상기 제 1 반도체 장치(510)의 내부 신호에 기초하여 상기 제 2 버스(502)를 구동하여 상기 제 2 반도체 장치(520)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(514)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 버스(502)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(514)는 상기 제 2 버스(502)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(510)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 차동 신호 쌍이 전송될 때, 상기 수신 회로(514)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(514)는 상기 제 2 신호(TS2)와 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 기준전압(VREF1)은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(514)는 도 1 내지 도 3에 도시된 증폭 회로(100, 200, 300)를 포함할 수 있다.
상기 제 2 반도체 장치(520)는 제 1 수신 회로(522, RX), 전송 회로(523, TX) 및 제 2 수신 회로(524, RX)를 포함할 수 있다. 상기 제 1 수신 회로(522)는 상기 제 1 버스(501)와 연결되고, 상기 제 1 버스(501)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(522)는 상기 제 1 버스(501)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(520)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 1 버스(501)를 통해 차동 신호 쌍이 전송될 때, 상기 제 1 수신 회로(522)는 상기 제 1 신호(TS1)와 상기 제 1 신호의 상보 신호(TS1B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 버스(501)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(522)는 상기 제 1 신호(TS1)와 제 2 기준전압(VREF2)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 기준전압(VREF2)은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(523)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 반도체 장치(520)의 내부 신호에 기초하여 상기 제 2 버스(502)를 구동하여 상기 제 1 반도체 장치(510)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(524)는 상기 제 2 버스(502)와 연결되고, 상기 제 2 버스(502)를 통해 상기 제 1 반도체 장치(520)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(524)는 상기 제 2 버스(502)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(520)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(524)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(502)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(524)는 상기 제 2 신호(TS2)와 상기 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 및 제 2 수신 회로(522, 524)는 도 1 내지 도 3에 도시된 증폭 회로(100, 200, 300)를 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 수신 회로(600)의 구성을 보여주는 도면이다. 상기 수신 회로(600)는 도 5에 도시된 수신 회로(514), 제 1 수신 회로(522) 및 제 2 수신 회로(524)로 각각 적용될 수 있다. 상기 수신 회로(600)는 연속 시간 선형 등화기(610, Continuous Time Linear Equalizer, CTLE) 및 등화 회로(620)를 포함할 수 있다. 상기 수신 회로(600)는 외부 버스(601) 또는 채널과 연결되고, 상기 외부 버스(601)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 수신 회로(600)는 상기 전송 신호(TS)로부터 내부 신호(IS)를 생성할 수 있다. 상기 외부 버스(601) 또는 채널의 고주파수 손실(high frequency loss), 리플렉션(reflection) 또는 크로스 토크(crosstalk)로 인한 심볼간 간섭 (Inter Symbol Interference, ISI)이 상기 전송 신호(TS)에 발생될 수 있다. 따라서, 이전에 전송된 신호로 인해 다음에 전송될 신호에 프리커서(precursor) 간섭을 발생시킬 수 있다. 상기 연속 시간 선형 등화기(610) 및 등화 회로(620)는 상기 프리커서 간섭을 최소화시키기 위해 사용될 수 있다.
상기 연속 시간 선형 등화기(610)는 상기 외부 버스(601)와 연결되어 상기 외부 버스(601)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 연속 시간 선형 등화기(610)는 상기 전송 신호(TS)를 차동 증폭 하여 수신 신호 쌍(RS, RSB)을 생성할 수 있다. 상기 수신 신호 쌍은 수신 신호(RS)와 상보 신호(RSB)를 포함할 수 있다. 상기 연속 시간 선형 등화기(610)는 직류 이득을 감소시키는 대신 교류 이득을 증가시켜 상기 전송 신호(TS)의 레벨이 천이되는 것을 정확하게 증폭하여 상기 수신 신호(RS)를 생성할 수 있다. 상기 전송 신호(TS)는 상보 신호(TSB)와 함께 차동 신호 쌍으로 전송될 수도 있고, 싱글 엔디드 신호로 전송될 수 있다. 상기 연속 시간 선형 등화기(610)는 상기 전송 신호(TS)와 상보 신호(TSB)를 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있고, 싱글 엔디드 신호로서 전송된 상기 전송 신호(TS)와 기준전압(VREF)을 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있다. 도 1 내지 도 3에 도시된 증폭 회로(100, 200, 300)는 상기 연속 시간 선형 등화기(610)로 적용될 수 있다.
상기 등화 회로(620)는 상기 수신 신호 쌍(RS, RSB)을 수신하여 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(620)는 상기 수신 신호 쌍(RS, RSB)에서 발생할 수 있는 프리커서 간섭을 제거시켜 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(620)는 상기 수신 회로(600)가 적용되는 반도체 장치의 특성에 따라 다양한 형태로 구현될 수 있다. 상기 등화 회로(620)는 결정 피드백 등화 회로 (decision feedback equalization circuit) 및 피드 포워드 등화 회로 (feed forward equalization circuit) 중 하나 이상을 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (24)
- 고전압 레일과 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되는 로드부;
상기 제 1 출력 노드와 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부;
상기 제 2 출력 노드와 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키고, 상기 제 2 출력 노드를 통해 출력 신호가 출력되는 제 2 입력부;
상기 제 1 공통 노드와 제 2 공통 노드 사이에 연결되는 소스 저항;
상기 제 1 공통 노드와 저전압 레일 사이에 연결되는 제 1 캐패시터;
상기 제 2 공통 노드와 상기 저전압 레일 사이에 연결되는 제 2 캐패시터; 및
일 단으로 상기 제 1 입력 신호를 수신하고, 타 단이 상기 제 2 공통 노드와 연결되는 부스팅 캐패시터를 포함하는 증폭 회로. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 로드부는 상기 고전압 레일과 상기 제 1 출력 노드 사이에 연결되는 제 1 저항 소자; 및
상기 고전압 레일과 상기 제 2 출력 노드 사이에 연결되는 제 2 저항 소자를 포함하는 증폭 회로. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 입력부는 게이트로 상기 제 1 입력 신호를 수신하고, 드레인이 상기 제 1 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 1 트랜지스터를 포함하는 증폭 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 2 입력부는 게이트로 상기 제 2 입력 신호를 수신하고, 드레인이 상기 제 2 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 2 트랜지스터를 포함하는 증폭 회로. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 소스 저항은 가변 저항 값을 갖는 프로그램 가능한 저항 소자인 증폭 회로. - 삭제
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 입력 신호는 싱글 엔디드 신호이고, 상기 제 2 입력 신호는 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 기준전압인 증폭 회로. - 고전압 레일과 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되는 로드부;
상기 제 1 출력 노드와 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부;
상기 제 2 출력 노드와 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키고, 상기 제 2 출력 노드를 통해 출력 신호가 출력되는 제 2 입력부;
상기 제 1 공통 노드와 제 2 공통 노드 사이에 연결되는 소스 저항;
상기 제 1 공통 노드와 저전압 레일 사이에 연결되는 제 1 프로그램 가능한 캐패시터;
상기 제 2 공통 노드와 상기 저전압 레일 사이에 연결되는 제 2 프로그램 가능한 캐패시터; 및
일 단으로 상기 제 1 입력 신호를 수신하고, 타 단이 상기 제 2 공통 노드와 연결되는 부스팅 캐패시터를 포함하는 증폭 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 로드부는 상기 고전압 레일과 상기 제 1 출력 노드 사이에 연결되는 제 1 저항 소자; 및
상기 고전압 레일과 상기 제 2 출력 노드 사이에 연결되는 제 2 저항 소자를 포함하는 증폭 회로. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 입력부는 게이트로 상기 제 1 입력 신호를 수신하고, 드레인이 상기 제 1 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 1 트랜지스터를 포함하는 증폭 회로. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 2 입력부는 게이트로 상기 제 2 입력 신호를 수신하고, 드레인이 상기 제 2 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 2 트랜지스터를 포함하는 증폭 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 소스 저항은 가변 저항 값을 갖는 프로그램 가능한 저항 소자인 증폭 회로. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 프로그램 가능한 캐패시터는 상기 제 2 프로그램 가능한 캐패시터와 서로 다른 캐패시턴스를 갖는 증폭 회로. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 프로그램 가능한 캐패시터의 캐패시턴스가 증가할수록 상기 제 2 프로그램 가능한 캐패시터의 캐패시턴스는 감소되는 증폭 회로. - 삭제
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 입력 신호는 싱글 엔디드 신호이고, 상기 제 2 입력 신호는 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 기준전압인 증폭 회로. - 고전압 레일과 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되는 로드부;
상기 제 1 출력 노드와 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부;
상기 제 2 출력 노드와 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키고, 상기 제 2 출력 노드로부터 출력 신호가 출력되는 제 2 입력부;
상기 제 1 공통 노드와 제 2 공통 노드 사이에 연결되는 소스 저항;
상기 제 1 공통 노드와 저전압 레일 사이에 연결되는 캐패시터; 및
일 단으로 상기 제 1 입력 신호를 수신하고, 타 단이 상기 제 2 공통 노드와 연결되는 부스팅 캐패시터를 포함하는 증폭 회로. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 로드부는 상기 고전압 레일과 상기 제 1 출력 노드 사이에 연결되는 제 1 저항 소자; 및
상기 고전압 레일과 상기 제 2 출력 노드 사이에 연결되는 제 2 저항 소자를 포함하는 증폭 회로. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 제 1 입력부는 게이트로 상기 제 1 입력 신호를 수신하고, 드레인이 상기 제 1 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 1 트랜지스터를 포함하는 증폭 회로. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 제 2 입력부는 게이트로 상기 제 2 입력 신호를 수신하고, 드레인이 상기 제 2 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 2 트랜지스터를 포함하는 증폭 회로. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 소스 저항은 가변 저항 값을 갖는 프로그램 가능한 저항인 증폭 회로. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 캐패시터는 가변 캐패시턴스를 갖는 프로그램 가능한 캐패시터인 증폭 회로. - 삭제
- ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 제 1 입력 신호는 싱글 엔디드 신호이고, 상기 제 2 입력 신호는 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 기준전압인 증폭 회로.
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2018
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043710A (en) | 1997-11-14 | 2000-03-28 | Mitel Semiconductor Limited | Low-voltage amplifiers |
Non-Patent Citations (1)
| Title |
|---|
| 논문1 |
Also Published As
| Publication number | Publication date |
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| US10778163B2 (en) | 2020-09-15 |
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| CN110719080A (zh) | 2020-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |