KR102073367B1 - 버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기 - Google Patents

버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기 Download PDF

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Abstract

본 발명은 버퍼 증폭기에 관한 것이다. 본 발명의 버퍼 증폭기는, 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부, 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 내부 신호를 출력하는 제2 차동 증폭기를 구비한 입력부, 그리고 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 구비한 출력부로 구성된다. 제1 차동 증폭기 및 제2 차동 증폭기는 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 제1 내부 신호 및 제2 내부 신호를 각각 구동한다. 제3 차동 증폭기는 외부 전원 전압을 이용하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 구동한다.

Description

버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기{BUFFER AMPLIFIER AND TRANS IMPEDANCE AMPLIFIER INCLUDING BUFFER AMPLIFIER}
본 발명은 전자 소자에 관한 것으로, 더 상세하게는 버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기에 관한 것이다.
통상적으로, 집적회로(IC, integrated circuit) 칩은 버퍼 증폭기를 포함한다. 버퍼 증폭기는 집적회로 칩의 최종단, 예를 들어 출력단에 제공된다. 버퍼 증폭기는 집적회로 칩의 최종단에 연결되는 회로, 예를 들어 다른 집적회로 칩의 입력 임피던스가 집적회로 칩에 영향을 주는 것을 방지하도록 구성된다. 예를 들어, 버퍼 증폭기는 낮은 출력 임피던스를 갖고, 그리고 높은 전류 구동 특성을 갖도록 구성된다.
집적회로 칩에 버퍼 증폭기가 제공되지 않는 경우, 최종단에 연결된 다른 집적회로 칩의 영향에 의해 집적회로 칩에서 전압 강하가 발생할 수 있다. 따라서, 최종단에 연결된 다른 집적회로 칩에 신호가 정상적으로 전달되지 않고, 다른 집적회로 칩이 정상적인 신호 처리를 수행할 수 없다. 따라서, 집적회로 칩의 최종단에 버퍼 증폭기가 통상적으로 제공된다.
버퍼 증폭기의 예로서, 인버터 방식의 버퍼 증폭기, 에미터 커플 로직(ECL, Emitter Couple Logic) 방식의 버퍼 증폭기, 전류 모드 로직(CML, Current Mode Logic) 방식의 버퍼 증폭기 등이 제안되었다.
인버터 방식의 버퍼 증폭기는 전류 구동 특성이 우수한 장점을 갖는다. 그러나, 인버터 방식의 버퍼 증폭기의 입력 임피던스 및 출력 임피던스 또한 높은 값을 가지므로, 인버터 방식의 버퍼 증폭기는 고속 동작에 적합하지 않다. 또한, 인버터 방식의 버퍼 증폭기는 전류 소모가 크고, 차동 구조에 적용하가 어려운 문제가 있다.
ECL 방식의 버퍼 증폭기는 선형성이 높고, 그리고 출려 임피던스가 낮아 고속 동작에 유리한 장점을 갖는다. 그러나, ECL 방식의 버퍼 증폭기는 전압 이득이 낮은 단점을 갖는다. 또한, ECL 방식의 버퍼 증폭기가 CMOS 공정에 따라 생성되는 경우, ECL 방식의 버퍼 증폭기의 출력 신호가 비선형 특성을 갖는 문제가 있다.
CML 방식의 버퍼 증폭기는 노이즈 특성과 전압 이득 특성이 우수한 장점을 갖는다. 그러나, 부하로 저항 또는 인덕터가 사용될 경우, CML 방식의 버퍼 증폭기는 설계 면적이 크게 증가하는 문제를 갖는다. 또한, CML 방식의 버퍼 증폭기는 이득 평탄도가 좋지 않고, 그리고 전압 강하가 커서 출력 전압을 높일 수 없는 문제를 갖는다.
버퍼 증폭기를 포함하는 집적회로 칩의 하나로, 트랜스 임피던스 증폭기(TIA, Trans Impedance Amplifier)가 있다. 버퍼 증폭기는 TIA의 최종단에 제공될 수 있다. TIA는 포토 다이오드로부터 출력되는 광전력 신호를 증폭하여 리미팅 증폭기(Limiting Amplifier)에 전달하는 기능을 수행한다. TIA는 대역폭의 제한 없이 저왜곡 특성을 갖는 신호를 전달하는 것이 선호된다. 그러나, 전류 구동 특성을 향상시키기 위하여 TIA의 버퍼 증폭기의 입력 트랜지스터들의 면적이 크게 설계되면, TIA의 대역폭이 제한되는 문제가 있다.
TIA의 버퍼 증폭기가 소비하는 전류량은 TIA가 소비하는 전류량의 대부분을 차지한다. 따라서, 버퍼 증폭기의 출력 전류의 특징(예를 들어, 변화)이 TIA의 칩 전원에 영향을 준다. 예를 들어, TIA의 칩 전원이 출력 전류의 특징(예를 들어, 변화)에 의해 왜곡될 수 있다. TIA의 칩 전원은 TIA의 다른 구성 요소들(예를 들어, TIA의 입력단)에도 제공된다. 즉, TIA의 칩 전원의 왜곡이 TIA의 다른 구성 요소들에 피드백될 수 있으며, 이로 인해 TIA의 구성 요소들에 의해 처리되는 신호가 왜곡되는 문제가 있다.
본 발명의 목적은, 향상된 신호 전달 성능을 갖고, 감소된 입력 커패시턴스를 갖고, 선형성을 제공하고, 저왜곡 특성을 갖는 버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기를 제공하는 데에 있다.
본 발명의 실시 예에 따른 버퍼 증폭기는, 내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부; 제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고 상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고, 상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고, 상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동한다.
실시 예로서, 상기 리플리카 바이어스부는, 제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제1 트랜지스터; 상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제2 트랜지스터; 상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고 상기 제2 노드와 접지 노드 사이에 연결되며 제어 전압에 응답하여 동작하는 전류 소스를 포함하고, 상기 제1 노드의 전압이 상기 바이어스 전압으로 출력된다.
실시 예로서, 상기 제1 내지 제3 차동 증폭기들은 상기 제어 전압에 응답하여 동작하는 전류 소스들에 기반하여 동작한다.
실시 예로서, 상기 제1 차동 증폭기는, 제1 저항 및 제2 임피던스 소자를 통해 제1 외부 전원 노드에 연결되는 드레인, 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제1 차동 입력 신호가 공급되는 게이트를 구비한 제1 트랜지스터; 그리고 제2 저항 및 제1 임피던스 소자를 통해 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 드레인의 신호 및 상기 제2 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 제공된다.
실시 예로서, 상기 제2 차동 증폭기는, 상기 제1 저항 및 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제3 트랜지스터; 그리고 상기 제2 저항 및 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제2 차동 입력 신호가 공급되는 게이트를 구비한 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인의 신호 및 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 제공된다.
실시 예로서, 상기 제3 차동 증폭기는, 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인에 연결되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제5 트랜지스터; 그리고 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인에 연결되는 게이트, 그리고 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제6 트랜지스터를 포함하고, 상기 제6 트랜지스터의 드레인의 신호가 상기 제1 차동 출력 신호로 제공되고, 상기 제5 트랜지스터의 드레인의 신호가 상기 제2 차동 출력 신호로 제공된다.
실시 예로서, 상기 제3 차동 증폭기에 연결되는 소스궤환 임피던스 소자를 더 포함하고, 상기 소스궤환 임피던스 소자는, 상기 제5 트랜지스터의 소스와 상기 제6 트랜지스터의 소스 사이에 직렬 연결되는 제3 저항 및 제4 저항; 상기 제5 트랜지스터의 소스와 접지 노드 사이에 연결되는 제1 커패시터; 그리고 상기 제6 트랜지스터의 소스와 접지 노드 사이에 연결되는 제2 커패시터를 포함한다.
실시 예로서, 상기 리플리카 바이어스부는, 제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제7 트랜지스터; 상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제8 트랜지스터; 상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고 상기 제2 노드와 접지 노드 사이에 연결되며, 상기 제1 전류 소스 및 상기 제2 전류 소스와 동일한 양의 전류를 생성하는 전류 소스를 포함하고, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 사이즈는 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 사이즈와 동일하다.
실시 예로서, 상기 저항을 통해 흐르는 전류의 양은, 상기 제1 저항을 통해 흐르는 전류의 양 및 상기 제2 저항을 통해 흐르는 전류의 양과 동일하다.
실시 예로서, 상기 제1 임피던스 소자는 상기 제2 외부 전원 노드와 컨쥬게이트 출력 매칭값을 갖고, 상기 제2 임피던스 소자는 상기 제1 외부 전원 노드와 컨쥬게이트 출력 매칭값을 갖는다.
본 발명의 실시 예에 따른 트랜스 임피던스 증폭기는, 외부로부터 수신되는 전류 신호를 전압 신호로 변환 및 증폭하도록 구성되는 트랜스 임피던스 증폭 소자; 상기 전압 신호를 제1 차동 신호 및 제2 차동 신호로 변환 및 증폭하도록 구성되는 S2D (Single to Differential) 증폭기; 제1 직류 오프셋 제거 신호 및 제2 직류 오프셋 제거 신호에 응답하여 상기 제1 차동 신호 및 상기 제2 차동 신호의 직류 성분을 제거하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 제1 차동 입력 신호 및 제2 차동 입력 신호로 증폭하는 전압 증폭기; 그리고 상기 제1 차동 입력 신호 및 상기 제2 차동 입력 신호를 제1 차동 출력 신호 및 제2 차동 출력 신호로 출력하는 버퍼를 포함하고, 상기 버퍼는, 내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부; 상기 제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 상기 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고 상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고, 상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고, 상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동한다.
실시 예로서, 상기 제1 차동 증폭기는, 제1 저항 및 제2 임피던스 소자를 통해 제1 외부 전원 노드에 연결되는 드레인, 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제1 차동 입력 신호가 공급되는 게이트를 구비한 제1 트랜지스터; 그리고 제2 저항 및 제1 임피던스 소자를 통해 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 드레인의 신호 및 상기 제2 트랜지스터의 드레인의 신호가 상기 제1 내부 신호로 제공되고, 상기 제1 트랜지스터의 드레인의 신호가 상기 제2 직류 오프셋 제거 신호로 제공된다.
실시 예로서, 상기 제2 차동 증폭기는, 상기 제1 저항 및 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제3 트랜지스터; 그리고 상기 제2 저항 및 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제2 차동 입력 신호가 공급되는 게이트를 구비한 제4 트랜지스터를 포함하고, 상기 제3 트랜지스터의 드레인의 신호 및 상기 제4 트랜지스터의 드레인의 신호가 상기 제2 내부 신호로 제공되고, 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 직류 오프셋 제거 신호로 제공된다.
실시 예로서, 상기 트랜스 임피던스 증폭기, 상기 S2D 증폭기, 상기 전압 증폭기, 그리고 상기 버퍼 증폭기는 집적회로 칩을 형성하고, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 상기 집적회로 칩의 외부로 노출되는 출력 패드들에 각각 연결된다.
실시 예로서, 상기 제1 외부 전원 노드 및 상기 제2 외부 전원 노드는 상기 집적회로 칩의 외부에 제공되고, 상기 제1 임피던스 소자는 상기 제2 외부 전원 노드 및 상기 출력 패드들 중 상기 제2 차동 출력 신호가 출력되는 출력 패드 사이에 연결되고, 상기 제2 임피던스 소자는 상기 제1 외부 전원 노드 및 상기 출력 패드들 중 상기 제1 차동 출력 신호가 출력되는 출력 패드 사이에 연결된다.
실시 예로서, 상기 내부 전원 전압은 상기 집적회로 칩의 내부에서 사용되는 전원 전압이고, 상기 트랜스 임피던스 증폭기, 상기 S2D 증폭기, 그리고 상기 전압 증폭기는 상기 내부 전원 전압에 기반하여 동작하고, 상기 외부 전원 전압은 상기 집적회로 칩의 외부에서 사용되는 전원 전압이고, 상기 버퍼 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하도록 구성된다.
실시 예로서, 상기 전압 증폭기는 제2 입력부 및 제2 출력부를 포함하고, 상기 제2 입력부는, 상기 제1 차동 신호가 공급되는 드레인, 상기 제2 직류 오프셋 제거 신호가 공급되는 게이트, 그리고 제1 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제1 트랜지스터; 상기 제2 차동 신호가 공급되는 드레인, 상기 제1 직류 오프셋 제거 신호가 공급되는 게이트, 그리고 상기 제1 트랜지스터의 소스와 연결되며 제2 전류 소스를 통해 접지 노드와 연결되는 소스를 구비한 제2 트랜지스터를 포함하고, 상기 제2 출력부는, 제1 저항을 통해 상기 내부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인에 연결되며 상기 제1 차동 신호가 공급되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제3 트랜지스터; 제2 저항을 통해 상기 내부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인에 연결되며 상기 제2 차동 신호가 공급되는 게이트, 그리고 상기 제3 트랜지스터의 소스에 연결되며 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 차동 입력 신호로 제공되고, 상기 제3 트랜지스터의 드레인의 신호가 상기 제2 차동 입력 신호로 제공된다.
본 발명의 실시 예에 따른 버퍼증폭기는 2단의 차동 DC 더블 밸런스드 증폭단을 포함하며, 소자의 미스매치(mismatch), 대역폭 감쇄 및 전력소모 등을 최소화 한다. 본 발명의 실시 예에 따른 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기는 대역폭 감쇄를 예방하여 광대역 신호 전송을 수행할 수 있다. 또한, 트랜스 임피던스 증폭기는 버퍼 증폭기의 출력포트를 통해 외부로부터 매칭 및 전원 전류를 공급받도록 구성되고, 전력 매칭 에러가 최소화됨과 함께 내부 피드백 경로가 차단되된다. 따라서, 트랜스 임피던스 증폭기는 왜곡 없이 선형성이 확보된 신호를 출력할 수 있다. 또한, 트랜스 임피던스 증폭기는 버퍼 증폭기의 입력단으로부터 출력된 신호를 증폭단에 피드백하여 직류 오프셋 신호를 저감하도록 구성된다. 따라서, 향상된 신호 전달 성능을 갖고, 감소된 입력 커패시턴스를 갖고, 선형성을 제공하고, 저왜곡 특성을 갖는 버퍼 증폭기 및 버퍼 증폭기를 포함하는 트랜스 임피던스 증폭기가 제공된다.
도 1은 예시적인 버퍼 증폭기를 보여주는 회로도이다.
도 2는 본 발명의 제1 실시 예에 따른 버퍼 증폭기를 보여주는 회로도이다.
도 3은 본 발명의 제2 실시 예에 따른 버퍼 증폭기를 보여주는 회로도이다.
도 4는 본 발명의 실시 예에 따른 트랜스 임피던스 증폭기를 보여준다.
도 5는 직류 오프셋 제거 신호를 수신하는 본 발명의 실시 예에 따른 전압 증폭기를 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 예시적인 버퍼 증폭기(100)를 보여주는 회로도이다. 도 1을 참조하면, 버퍼 증폭기(100)는 제1 내지 제4 트랜지스터들(M1~M4), 제1 및 제2 전류 소스들(I1, I2), 제1 및 제2 임피던스 소자들(Z1, Z2), 그리고 제1 및 제2 저항 소자들(R1, R2)을 포함한다.
제1 전류 소스(I1)는 제1 및 제4 트랜지스터들(M1, M4)의 소스들과 접지 노드의 사이에 연결된다. 제2 전류 소스(I2)는 제2 및 제3 트랜지스터들(M2, M3)의 소스들 및 접지 노드의 사이에 연결된다. 접지 노드는 접지 전(Vss)이 공급되는 노드일 수 있다.
제1 및 제4 트랜지스터들(M1, M4)의 게이트들은 제1 입력(Vinp) 및 제2 입력(Vinm)에 연결된다. 제1 입력(Vinp) 및 제2 입력(Vinm)은 차동 입력들일 수 있다. 제1 및 제4 트랜지스터들(M1, M4)의 드레인들은 제1 및 제2 임피던스 소자들(Z1, Z2)을 통해 전원 노드에 연결되고, 제2 및 제3 트랜지스터들(M2, M3)의 게이트들에 연결된다. 제2 및 제3 트랜지스터들(M2, M3)의 드레인들은 제1 및 제2 저항 소자들(R1, R2)을 통해 전원 노드에 연결되고, 제1 출력(Voutp) 및 제2 출력(Voutm)이 출력되는 출력 노드들로 기능할 수 있다. 전원 노드는 전원 전압(Vdd)이 공급되는 노드일 수 있다.
제1 전류 소스(I1) 및 제1 전류 소스(I1)와 연관된 제1 및 제4 트랜지스터들(M1, M4)은 제1 입력(Vinp) 및 제2 입력(Vinm)의 차이(예를 들어, 전압 차이)를 증폭할 수 있다. 제2 전류 소스(I2) 및 제2 전류 소스(I2)와 연관된 제2 및 제3 트랜지스터들(M2, M3)은 제1 출력(Voutp) 및 제2 출력(Voutm)이 출력되는 출력 노드들에 연결되는 다른 집적회로 칩을 구동하기 위한 전력 매칭을 수행하고, 전류 증폭을 수행할 수 있다.
제2 전류 소스(I2)와 제2 및 제3 트랜지스터들(M2, M3)을 이용하여 전력 매칭이 수행되도록, 제2 및 제3 트랜지스터들(M2, M3)에 연결된 제1 및 제2 저항 소자들(R1, R2)은 낮은 저항값들을 갖도록 구성된다. 예를 들어, 제1 및 제2 저항 소자들(R1, R2) 각각은 약 50옴에 해당하는 저항값을 갖도록 구성될 수 있다. 제1 및 제2 저항 소자들(R1, R2)이 낮은 저항값을 가지면, 제2 전류 소스(I2)와 제2 및 제3 트랜지스터들(M2, M3)에 의해 달성되는 증폭 이득 또한 낮은 값을 갖는다. 버퍼 증폭기(100)의 증폭 이득을 증가시키기 위하여, 제1 전류 소스(I1) 와 제1 및 제4 트랜지스터들(M1, M4)이 높은 증폭 이득을 갖도록, 제1 및 제2 임피던스 소자들(Z1, Z2)의 임피던스 값들이 설정된다.
버퍼 증폭기(100)의 제1 출력(Voutp) 및 제2 출력(Voutm)이 변화함에 따라, 전원 전압(Vdd)이 변화할 수 있다. 예를 들어, 제1 출력(Voutp) 및 제2 출력(Voutm)으로서 높은 전류가 출력되는 경우, 전원 전압(Vdd)의 레벨이 일시적으로 낮아질 수 있다. 즉, 전원 전압(Vdd)에서 왜곡이 발생할 수 있다.
전원 전압(Vdd)의 왜곡이 제1 입력(Vinp) 및 제2 입력(Vinm)에 영향을 줄 수 있다. 예를 들어, 버퍼 증폭기(100)의 전단에 제공되는 구성 요소가 버퍼 증폭기(100)와 전원 전압(Vdd)을 공유할 수 있다. 이때, 전원 전압(Vdd)의 왜곡은 버퍼 증폭기(100)의 전단에 제공되는 구성 요소에 영향을 줄 수 있다. 전원 전압(Vdd)의 왜곡은 버퍼 증폭기(100)의 전단에 제공되는 구성 요소의 출력, 즉 제1 입력(Vinp) 및 제2 입력(Vinm)에 영향을 줄 수 있다. 이때, 제1 입력(Vinp) 및제2 입력(Vinm)의 왜곡은 제1 전류 소스(I1)와 제1 및 제4 트랜지스터들(M1, M4)에 의해 증폭되고, 버퍼 증폭기(100)의 선형성이 감소할 수 있다.
버퍼 증폭기(100)의 입력단을 형성하는 제1 및 제4 트랜지스터들(M1, M4)은 버퍼 증폭기(100)의 전력 특성에 영향을 준다. 예를 들어, 제1 및 제4 트랜지스터들(M1, M4)의 사이즈들이 증가할수록, 버퍼 증폭기(100)는 향상된 저전력 특성을 가질 수 있다. 예를 들어, 버퍼 증폭기(100)는 전원 전압(Vdd)의 레벨이 감소하여도 정상적으로 동작할 수 있다.
제1 및 제4 트랜지스터들(M1, M4)의 사이즈들이 증가하면 제1 및 제4 트랜지스터들(M1, M4)의 게이트들 및 채널들에 의해 형성되는 커패시턴스가 증가한다. 따라서, 버퍼 증폭기(100)의 입력 커패시턴스가 증가한다. 버퍼 증폭기(100)의 입력 커패시턴스가 증가하면, 버퍼 증폭기(100)의 대역폭이 감소할 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 버퍼 증폭기(200)를 보여주는 회로도이다. 도 2를 참조하면, 버퍼 증폭기(200)는 입력단(210), 출력단(220), 그리고 리플리카 바이어스단(230)을 포함한다.
입력단(210)은 제1 입력(Vinp) 및 제2 입력(Vinm)을 수신하고, 수신된 제1 입력(Vinp) 및 제2 입력(Vinm)을 증폭하도록 구성된다. 예를 들어, 입력단(210)은 제1 입력(Vinp) 및 제2 입력(Vinm)의 전압 차이를 증폭할 수 있다. 입력단(210)은 높은 증폭이득 및 낮은 입력 커패시턴스를 갖도록 구성된다.
출력단(220)은 입력단(210)에 의해 증폭된 신호를 처리하여 제1 출력(Voutp) 및 제2 출력(Voutm)으로 출력하도록 구성된다. 출력단(220)은 제1 출력(Voutp) 및 제2 출력(Voutm)이 출력되는 출력 노드들과 연결되는 다른 집적회로 칩과의 출력 매칭을 수행하도록 구성된다. 또한, 출력단(220)은 버퍼 증폭기(200)의 선형성을 증가시키도록 구성된다.
리플리카 바이어스단(230)은 바이어스 전압(VB)을 생성하도록 구성된다. 리플리카 바이어스단(230)은 바이어스 전압(VB)을 입력단(210) 및 출력단(220)에 제공하도록 구성된다. 바이어스 전압(VB)은 직류 전압일 수 있다. 바이어스 전압(VB)을 이용하여, 입력단(210) 및 출력단(220)은 제1 입력(Vinp) 및 제2 입력(Vinm)을 제1 출력(Voutp) 및 제2 출력(Voutm)으로 증폭할 수 있다.
입력단(210)은 제1 및 제2 전류 소스들(I1, I2), 제1 내지 제4 트랜지스터들(M1~M4), 그리고 제1 내지 제6 임피던스 소자들(Z1~Z6)을 포함한다.
제1 전류 소스(I1)는 접지 노드와 제1 노드(n1) 사이에 연결된다. 접지 노드는 접지 전압(Vss)이 공급되는 노드일 수 있다.
제1 및 제2 트랜지스터들(M1, M2)의 소스들은 제1 노드(n1)에 공통으로 연결된다. 제1 트랜지스터(M1)의 게이트에 제1 입력(Vinp)이 공급된다. 제2 트랜지스터(M2)의 게이트에 바이어스 전압(VB)이 공급된다. 제1 트랜지스터(M1)의 드레인은 제1 임피던스 소자(Z1)를 통해 외부 전원 노드에 연결된다. 제2 트랜지스터(M2)의 드레인은 제2 임피던스 소자(Z2)를 통해 외부 전원 노드에 연결된다. 외부 전원 노드는 외부 전원 전압(VDD)이 직접 공급되는 노드일 수 있다. 제1 트랜지스터(M1)의 드레인은 입력단(210)의 제1 출력 노드로서 출력단(220)과 연결될 수 있다.
제2 전류 소스(I2)는 접지 노드와 제2 노드(n2) 사이에 연결된다. 제3 및 제4 트랜지스터들(M3, M4)의 소스들은 제2 노드(n2)에 공통으로 연결된다. 제3 트랜지스터(M3)의 게이트에 바이어스 전압(VB)이 공급된다. 제4 트랜지스터(M4)의 게이트에 제2 입력(Vinm)이 공급된다. 제3 트랜지스터(M3)의 드레인은 제3 임피던스 소자(Z3)를 통해 외부 전원 노드에 연결된다. 제4 트랜지스터(M4)의 드레인은 제4 임피던스 소자(Z4)를 통해 외부 전원 노드에 연결된다. 제4 트랜지스터(M4)의 드레인은 입력단(210)의 제2 출력 노드로서 출력단(220)과 연결될 수 있다.
제1 전류 소스(I1)와 제1 및 제2 트랜지스터들(M1, M2)은 제1 입력(Vinp)과 바이어스 전압(VB) 사이의 차이를 증폭하도록 구성된다. 제2 전류 소스(I2)와 제3 및 제4 트랜지스터들(M3, M4)은 제2 입력(Vinm)과 바이어스 전압(VB) 사이의 차이를 증폭하도록 구성된다. 즉, 입력단(210)은 바이어스 전압(VB)을 매개로 하여, 제1 입력(Vinp) 및 제2 입력(Vinm)의 차이를 증폭할 수 있다.
제1 트랜지스터(M1)의 게이트 및 채널에 의해 형성되는 제1 커패시턴스, 그리고 제2 트랜지스터(M2)의 게이트 및 채널에 의해 형성되는 제2 커패시턴스는 제1 입력(Vinp)이 공급되는 제1 트랜지스터(M1)의 게이트와 바이어스 전압(VB)이 공급되는 제2 트랜지스터(M2)의 게이트 사이에 직렬 연결된다. 제2 트랜지스터(M2)의 게이트는 바이어스 전압(VB)을 공급하는 리플리카 바이어스단(230)의 노드를 통해, 리플리카 바이어스단(230)의 접지 노드에 연결된다. 즉, 제1 커패시턴스와 제2 커패시턴스는 제1 입력(Vinp)이 공급되는 노드와 접지 노드 사이에 직렬 연결된다. 이로 인해, 제1 입력(Vinp)이 공급되는 노드에서 보여지는 버퍼 증폭기(200)의 입력 커패시턴스는 제1 커패시턴스보다 작다. 예를 들어, 제1 및 제2 트랜지스터들(M1, M2)의 사이즈가 동일한 경우 제1 및 제2 커패시턴스들은 동일한 값을 갖고, 입력 커패시턴스는 제1 커패시턴스의 1/2일 수 있다.
마찬가지로, 제4 트랜지스터(M4)의 게이트 및 채널에 의해 형성되는 제4 커패시턴스, 그리고 제3 트랜지스터(M3)의 게이트 및 채널에 의해 형성되는 제3 커패시턴스는 제2 입력(Vinm)이 공급되는 제4 트랜지스터(M4)의 게이트와 바이어스 전압(VB)이 공급되는 제3 트랜지스터(M3)의 게이트 사이에 직렬 연결된다. 제3 트랜지스터(M3)의 게이트는 바이어스 전압(VB)을 공급하는 리플리카 바이어스단(230)의 노드를 통해, 리플리카 바이어스단(230)의 접지 노드에 연결된다. 즉, 제4 커패시턴스와 제3 커패시턴스는 제2 입력(Vinm)이 공급되는 노드와 접지 노드 사이에 직렬 연결된다. 이로 인해, 제2 입력(Vinm)이 공급되는 노드에서 보여지는 버퍼 증폭기(200)의 입력 커패시턴스는 제4 커패시턴스보다 작다. 예를 들어, 제3 및 제4 트랜지스터들(M3, M4)의 사이즈가 동일한 경우 제3 및 제4 커패시턴스들은 동일한 값을 갖고, 입력 커패시턴스는 제4 커패시턴스의 1/2일 수 있다.
반면, 도 1에서, 제1 입력(Vinp) 및 제2 입력(Vinm)은 제1 및 제4 트랜지스터들(M1, M4)의 게이트들에 공급된다. 제1 입력(Vinp) 및 제2 입력(Vinm)이 차동 신호이므로, 제1 및 제4 트랜지스터들(M1, M4)의 소스들은 가상 접지로 기능한다. 따라서, 도 1의 버퍼 증폭기(100)에서, 제1 입력(Vinp)이 공급되는 노드에서 보여지는 입력 커패시턴스는 제1 트랜지스터(M1)에 의해 형성되는 커패시턴스일 수 있다. 또한, 도 1의 버퍼 증폭기(100)에서, 제2 입력(Vinm)이 공급되는 노드에서 보여지는 입력ㄷ 커패시턴스는 제4 트랜지스터(M4)에 의해 형성되는 커패시턴스일 수 있다.
따라서, 도 1을 참조하여 설명된 버퍼 증폭기(100)와 비교하면, 버퍼 증폭기(200)는 동일한 증폭 이득을 유지하되, 감소된 입력 커패시턴스를 갖는다. 따라서, 버퍼 증폭기(200)의 대역폭이 확장되고, 버퍼 증폭기(200)의 동작 성능이 향상된다.
출력단(220)은 제3 및 제4 전류 소스들(I3, I4), 그리고 제5 및 제6 트랜지스터들(M5, M6)을 포함한다.
제3 전류 소스(I3)는 제5 트랜지스터(M5)의 소스와 접지 노드 사이에 연결된다. 제4 전류 소스(I4)는 제6 트랜지스터(M6)의 소스와 접지 노드 사이에 연결된다.
제5 트랜지스터(M5)의 게이트는 입력단(210)의 제1 트랜지스터(M1)의 드레인에 연결된다. 제5 트랜지스터(M5)의 소스는 제3 전류 소스(I3) 및 제7 임피던스 소자(Z7)에 연결된다. 제5 트랜지스터(M5)의 드레인은 제5 임피던스 소자(Z5)를 통해 외부 전원 노드에 연결되며, 제1 출력(Voutp)을 출력할 수 있다. 제5 임피던스 소자(Z5)는 외부 전원 노드와 컨쥬게이트 출력 매칭값을 가질 수 있다.
제6 트랜지스터(M6)의 게이트는 입력단(210)의 제4 트랜지스터(M4)의 드레인에 연결된다. 제6 트랜지스터(M6)의 소스는 제4 전류 소스(I4) 및 제7 임피던스 소자(Z7)에 연결된다. 제6 트랜지스터(M6)의 드레인은 제6 임피던스 소자(Z6)를 통해 외부 전원 노드에 연결되며, 제2 출력(Voutm)을 출력할 수 있다. 제6 임피던스 소자(Z6)는 외부 전원 노드와 컨쥬게이트 출력 매칭값을 가질 수 있다.
제7 임피던스 소자(Z7)는 제5 및 제6 트랜지스터들(M5, M6)의 소스들 사이에 연결되며, 소스 궤환(source degeneration) 임피던스 소자일 수 있다. 제7 임피던스 소자(Z7)는, 입력단(210)에 바이어스 전압(VB)이 개입됨으로 인해 발생하는 신호들의 비대칭성을 보상하고, 버퍼 증폭기(200)의 선형성을 향상시킬 수 있다. 또한, 제7 임피던스 소자(Z7)는, 출력단(220)이 고주파 대역에서 신호를 더 증폭하도록, 부스팅 기능을 제공할 수 있다.
버퍼 증폭기(200)에서, 제1 및 제2 임피던스 소자들(Z1, Z2)은 제1 외부 전원 노드에 연결될 수 있다. 제1 외부 전원 노드는, 버퍼 증폭기(200)가 속한 집적회로 칩의 외부로부터 외부 전원 전압(VDD)이 직접 공급되는 노드일 수 있다. 제1 외부 전원 노드는 버퍼 증폭기(200) 또는 버퍼 증폭기(200)가 속한 집적회로 칩의 다른 구성 요소에 외부 전원 전압(VDD)을 공급하지 않고, 제1 및 제2 임피던스 소자들(Z1, Z2)에만 외부 전원 전압(VDD)을 공급할 수 있다. 제1 외부 전원 노드는 버퍼 증폭기(200)가 속한 집적회로 칩의 외부로 노출되며, 외부 전원 전압(VDD)을 전달하는 배선과 연결되는 패드일 수 있다.
제3 및 제4 임피던스 소자들(Z3, Z4)은 제2 외부 전원 노드에 연결될 수 있다. 제2 외부 전원 노드는 제1 외부 전원 노드와 분리된 노드일 수 있다. 제2 외부 전원 노드는 제1 외부 전원 노드와 별도로 제공되고, 버퍼 증폭기(200)가 속한 집적회로 칩의 외부로 노출되며, 외부 전원 전압(VDD)을 전달하는 배선과 연결되는 패드일 수 있다.
제5 임피던스 소자(Z5)는 제3 외부 전원 노드에 연결될 수 있다. 제3 외부 전원 노드는 제1 및 제2 외부 전원 노드들과 분리된 노드일 수 있다. 제3 외부 전원 노드는 제1 및 제2 외부 전원 노드들과 별도로 제공되고, 버퍼 증폭기(200)가 속한 집적회로 칩의 외부로 노출되며, 외부 전원 전압(VDD)을 전달하는 배선과 연결되는 패드일 수 있다.
제6 임피던스 소자(Z6)는 제4 외부 전원 노드에 연결될 수 있다. 제4 외부 전원 노드는 제1 내지 제3 외부 전원 노드들과 분리된 노드일 수 있다. 제4 외부 전원 노드는 제1 내지 제3 외부 전원 노드들과 별도로 제공되고, 버퍼 증폭기(200)가 속한 집적회로 칩의 외부로 노출되며, 외부 전원 전압(VDD)을 전달하는 배선과 연결되는 패드일 수 있다.
즉, 버퍼 증폭기(200)에서 필요한 전원들은 버퍼 증폭기(200)가 속한 집적회로 칩의 외부 장치로부터 직접 그리고 병렬적으로 공급되며, 집적회로 칩의 어떠한 구성 요소와도 공유되지 않는다. 따라서, 버퍼 증폭기(200)에 의해 버퍼 증폭기(200)가 속한 집적회로 칩의 내부 전원이 왜곡되는 것이 방지되고, 버퍼 증폭기(200) 및 버퍼 증폭기(200)가 속한 집적회로 칩의 선형성이 향상된다.
도 3은 본 발명의 제2 실시 예에 따른 버퍼 증폭기(300)를 보여주는 회로도이다. 도 3을 참조하면, 버퍼 증폭기(300)는 입력단(310), 출력단(320), 그리고 리플리카 바이어스단(330)을 포함한다.
입력단(310)은 제1 입력(Vinp) 및 제2 입력(Vinm)을 수신하고, 수신된 제1 입력(Vinp) 및 제2 입력(Vinm)을 증폭하도록 구성된다. 예를 들어, 입력단(310)은 제1 입력(Vinp) 및 제2 입력(Vinm)의 전압 차이를 증폭할 수 있다. 입력단(310)은 높은 증폭이득 및 낮은 입력 커패시턴스를 갖도록 구성된다.
출력단(320)은 입력단(310)에 의해 증폭된 신호를 처리하여 제1 출력(Voutp) 및 제2 출력(Voutm)으로 출력하도록 구성된다. 출력단(320)은 제1 출력(Voutp) 및 제2 출력(Voutm)이 출력되는 출력 노드들과 연결되는 다른 집적회로 칩과의 출력 매칭을 수행하도록 구성된다. 또한, 출력단(320)은 버퍼 증폭기(300)의 선형성을 증가시키도록 구성된다.
리플리카 바이어스단(330)은 바이어스 전압(VB)을 생성하도록 구성된다. 리플리카 바이어스단(330)은 바이어스 전압(VB)을 입력단(310) 및 출력단(320)에 제공하도록 구성된다. 바이어스 전압(VB)은 직류 전압일 수 있다. 바이어스 전압(VB)을 이용하여, 입력단(310) 및 출력단(320)은 제1 입력(Vinp) 및 제2 입력(Vinm)을 제1 출력(Voutp) 및 제2 출력(Voutm)으로 증폭할 수 있다.
입력단(310)은 제1 및 제2 전류 소스들(I1, I2), 그리고 제1 및 제2 저항들(R1, R2)을 포함한다.
제1 전류 소스(I1)는 제1 및 제2 트랜지스터들(M1, M2)의 소스들에 공통으로 연결될 수 있다. 제1 전류 소스(I1)는 제어 전압(VC)에 응답하여 동작하는 트랜지스터를 포함할 수 있다.
제1 트랜지스터(M1)의 게이트에 제1 입력(Vinp)이 공급된다. 제1 트랜지스터(M1)의 소스는 제1 전류 소스(I1) 및 제2 트랜지스터M(M2)의 소스에 연결된다. 제1 트랜지스터(M1)의 드레인은 제1 저항(R1), 제3 트랜지스터(M3)의 드레인, 그리고 출력단(320)의 제5 트랜지스터(M5)의 드레인에 연결된다. 제1 트랜지스터(M1)의 드레인의 신호는 입력단(310)의 제1 출력으로서 출력단(320)에 전달된다. 또한, 제1 트랜지스터(M1)의 드레인의 신호는 제1 오프셋 제어 신호(M_DCoffset)로서, 외부로 출력될 수 있다.
제2 트랜지스터(M2)의 게이트에 바이어스 전압(VB)이 공급된다. 제2 트랜지스터(M2)의 소스는 제1 전류 소스(I1) 및 제1 트랜지스터(M1)의 소스에 연결된다. 제2 트랜지스터(M2)의 드레인은 출력단(320)의 제6 트랜지스터(M6)의 드레인에 연결된다.
제1 저항(R1)의 제1 단은 제1 트랜지스터(M1)의 드레인, 제3 트랜지스터(M3)의 드레인 및 제5 트랜지스터(M5)의 게이트에 연결된다. 제1 저항(R1)의 제2 단은 출력단(330)의 제6 임피던스 소자(Z6)에 연결되고, 제6 트랜지스터(M6)의 드레인에 연결된다. 제1 저항(R1)의 제2단의 신호는 제1 출력(Voutp)으로 출력될 수 있다.
제2 전류 소스(I2)는 제3 및 제4 트랜지스터들(M3, M)의 소스들에 공통으로 연결될 수 있다. 제2 전류 소스(I2)는 제어 전압(VC)에 응답하여 동작하는 트랜지스터를 포함할 수 있다.
제4 트랜지스터(M4)의 게이트에 제2 입력(Vinm)이 공급된다. 제4 트랜지스터(M4)의 소스는 제2 전류 소스(I2) 및 제3 트랜지스터M(M3)의 소스에 연결된다. 제4 트랜지스터(M4)의 드레인은 제2 저항(R2), 제2 트랜지스터(M2)의 드레인, 그리고 출력단(330)의 제6 트랜지스터(M6)의 게이트에 연결된다. 제4 트랜지스터(M4)의 드레인의 신호는 입력단(310)의 제2 출력으로서 출력단(320)에 전달될 수 있다. 또한, 제4 트랜지스터(M4)의 드레인의 신호는 제2 오프셋 제어 신호(P_DCoffset)로서, 외부로 출력될 수 있다.
제3 트랜지스터(M3)의 게이트에 바이어스 전압(VB)이 공급된다. 제3 트랜지스터(M3)의 소스는 제2 전류 소스(I2) 및 제4 트랜지스터(M4)의 소스에 연결된다. 제3 트랜지스터(M3)의 드레인은 출력단(320)의 제5 트랜지스터(M5)의 드레인에 연결된다.
제2 저항(R2)의 제1 단은 제4 트랜지스터(M4)의 드레인, 제2 트랜지스터(M2)의 드레인 및 제6 트랜지스터(M6)의 게이트에 연결된다. 제2 저항(R2)의 제2 단은 출력단(330)의 제5 임피던스 소자(Z5)에 연결되고, 제5 트랜지스터(M5)의 드레인에 연결된다. 제2 저항(R2)의 제2단의 신호는 제2 출력(Voutm)으로 출력될 수 있다.
출력단(320)은 제3 및 제4 전류 소스들(I3, I4), 제5 및 제6 트랜지스터들(M5, M6), 그리고 제7 임피던스 소자(Z7)를 포함한다.
제3 전류 소스(I3)는 제5 트랜지스터(M5)의 소스와 접지 노드 사이에 연결된다. 제3 전류 소스(I3)는 제어 전압(VC)에 응답하여 동작하는 트랜지스터를 포함할 수 있다. 제4 전류 소스(I4)는 제6 트랜지스터(M6)의 소스와 접지 노드 사이에 연결된다. 제4 전류 소스(I4)는 제어 전압(VC)에 응답하여 동작하는 트랜지스터를 포함할 수 있다.
제5 트랜지스터(M5)의 소스는 제3 전류 소스(I3) 및 제7 임피던스 소자(Z7)에 연결된다. 제5 트랜지스터(M5)의 게이트는 입력단(310)의 제1 트랜지스터(M1)의 드레인 및 제3 트랜지스터(M3)의 드레인에 연결된다. 제5 트랜지스터(M5)의 드레인은 제2 저항(R5)의 제2 단에 연결되고, 제5 임피던스 소자(Z5)를 통해 외부 전원 노드에 연결된다. 제5 트랜지스터(M5)의 드레인의 신호는 제2 출력(Voutm)으로 출력될 수 있다.
제6 트랜지스터(M6)의 소스는 제4 전류 소스(I4) 및 제7 임피던스 소자(Z7)에 연결된다. 제6 트랜지스터(M6)의 게이트는 제2 트랜지스터(M2)의 드레인 및 제4 트랜지스터(M4)의 드레인에 연결된다. 제6 트랜지스터(M6)의 드레인은 제1 저항(R1)의 제2 단에 연결되며, 제6 임피던스 소자(Z6)를 통해 외부 전원 노드에 연결된다.
도 2 및 도 3을 참조하면, 출력단(320)은 도 2의 출력단(220)과 동일한 구조를 갖고, 동일한 방법으로 동작할 수 있다.
입력단(310)의 제1 트랜지스터(M1)와 외부 전원 노드 사이에 직렬 연결된 제1 저항(R1) 및 제6 임피던스 소자(Z6)는 입력단(210)의 제1 임피던스 소자(Z1)에 대응할 수 있다. 입력단(310)의 제2 트랜지스터(M2)와 외부 전원 노드 사이에 직렬 연결된 제2 저항(R2) 및 제5 임피던스 소자(Z2)는 입력단(210)의 제2 임피던스 소자(Z2)에 대응할 수 있다. 입력단(310)의 제3 트랜지스터(M3)와 외부 전원 노드 사이에 직렬 연결된 제1 저항(R1) 및 제6 임피던스 소자(Z6)는 입력단(210)의 제3 임피던스 소자(Z3)에 대응할 수 있다. 입력단(310)의 제4 트랜지스터(M4)와 외부 전원 노드 사이에 직렬 연결된 제2 저항(R2) 및 제5 임피던스 소자(Z5)는 입력단(210)의 제4 임피던스 소자(Z4)에 대응할 수 있다.
입력단(310)의 제1 및 제2 트랜지스터들(M1, M2)은 제1 차동 증폭기를 형성한다. 입력단(310)의 제3 및 제4 트랜지스터들(M3, M4)은 제2 차동 증폭기를 형성한다. 제1 차동 증폭기는 제1 입력(Vinp)과 바이어스 전압(VB)의 차이를 증폭하고, 제2 차동 증폭기는 제2 입력(Vinm)과 바이어스 전압(VB)의 차이를 증폭한다. 제1 차동 증폭기와 제2 차동 증폭기는 서로 교차 연결된다. 제1 차동 증폭기와 제2 차동 증폭기는 서로 교차하여 전류를 재사용하도록 구성된다. 따라서, 버퍼 증폭기(200)와 비교하여, 버퍼 증폭기(300)의 전류 소모가 적다.
또한, 제1 차동 증폭기와 제2 차동 증폭기는 증폭이득을 교차로 나누어 형성한다. 따라서, 제1 차동 증폭기와 제2 차동 증폭기는 하나의 단일 차동 증폭기처럼 동작하며, 입력단(310)의 비대칭성이 개선된다. 즉, 버퍼 증폭기(200)와 비교하여, 버퍼 증폭기(300)의 선형성이 더 뛰어나다.
버퍼 증폭기(200)는 네 개의 외부 전원 노드들을 사용하는 반면, 버퍼 증폭기(300)는 두 개의 외부 전원 노드들을 사용한다. 따라서, 버퍼 증폭기(200)와 비교하여, 버퍼 증폭기(300)를 포함하는 집적회로 칩의 핀의 수가 감소된다.
제7 임피던스 소자(Z7)는 소스궤환(source degeneration) 임피던스 소자일 수 있다. 제7 임피던스 소자(Z7)는 제5 트랜지스터(M5)의 소스와 제6 트랜지스터(M6)의 소스 사이에 직렬 연결되는 제3 및 제4 저항들, 제5 트랜지스터(M5)의 소스와 접지 노드 사이에 연결되는 제1 커패시터(C1), 그리고 제6 트랜지스터(M6)의 소스와 접지 노드 사이에 연결되는 제2 커패시터(C2)를 포함한다. 제1 및 제2 커패시터들(C1, C2)은 고주파 대역에서 낮은 임피던스들을 갖는다. 즉, 제7 임피던스 소자(Z7)의 임피던스는 저주파 영역에서 높고, 고주파 영역에서 낮을 수 있다. 즉, 제7 임피던스 소자(Z7)는 저주파 대역의 증폭이득보다 높은 증폭이득을 고주파 대역에 제공할 수 있다. 제7 임피던스 소자(Z7)가 증폭이득을 부스트하는 주파수(예를 들어, degeneration peaking이 발생하는 주파수)가 버퍼 증폭기(300)의 대역폭의 가장자리에 매치되면, 버퍼 증폭기(300)의 대역폭이 증가할 수 있다. 예시적으로, 제7 임피던스 소자(Z7)의 주파수(예를 들어, degeneration peaking이 발생하는 주파수)는 제3 및 제4 저항들(R3, R4)의 저항값들과 제1 및 제2 커패시터들(C1, C2)의 커패시턴스들에 의해 정해질 수 있다.
도 4는 본 발명의 실시 예에 따른 트랜스 임피던스 증폭기(400)를 보여준다. 트랜스 임피던스 증폭기(400)는 포토 다이오드로부터 출력되는 광전력 신호를 증폭하여 리미팅 증폭기(Limiting Amplifier)에 전달할 수 있다. 도 4를 참조하면, 트랜스 임피던스 증폭기(400)는 바이어스 회로(410), 트랜스 임피던스 증폭 소자(420), 저역통과 필터(430), 전압 증폭기들(440~470), 버퍼 증폭기(480), 직류 오프셋 제거 회로들(491, 493), 그리고 임피던스 소자들(Z5, Z6)을 포함한다.
트랜스 임피던스 증폭기(400)의 바이어스 회로(410), 트랜스 임피던스 증폭 소자(420), 저역통과 필터(430), 전압 증폭기들(440~470), 버퍼 증폭기(480), 및 직류 오프셋 제거 회로들(491, 493)은 하나의 집적회로 칩(10)에 포함될 수 있다. 트랜스 임피던스 증폭 소자(420)는 집적회로 칩(10)의 입력단을 형성하고, 버퍼 증폭기(480)는 집적회로 칩(10)의 출력단을 형성할 수 있다.
바이어스 회로(410), 트랜스 임피던스 증폭 소자(420), 증폭기들(440~470)및 버퍼 증폭기(480)는 집적회로 칩의 내부에서 생성된 내부 전원 전압(Vdd)을 공급받는다. 또한, 버퍼 증폭기(480)는 외부 전원 노드를 통해 수신되는 외부 전원 전압(VDD)를 공급받는다.
바이어스 회로(410)는 기준전류를 미러링(mirroring)할 수 있도록 제어 전압(VC)을 생성한다. 생성된 제어 전압(VC)을 이용하여, 트랜스 임피던스 증폭기(400)의 각 구성 요소에서 미러링된 전류(mirrored current)가 생성될 수 있다.
트랜스 임피던스 증폭 소자(420)는 외부의 장치(예를 들어, 포토다이오드)로부터 전류 신호(Iin)를 수신한다. 트랜스 임피던스 증폭 소자(420)는 수신된 전류 신호(Iin)를 전압 신호로 변환 및 증폭하여 저역통과 필터(430) 및 제1 전압 증폭기(440)로 출력한다.
저역 통과 필터(430) 및 제1 전압 증폭기(440)는 S2D(Single to Differential) 증폭기를 형성할 수 있다. S2D 증폭기에서, 단일 입력 신호가 차동 출력 신호들(Vpi, Vmi)로 변환된다. 예를 들어, 제1 전압 증폭기(440)의 양의 입력단에 트랜스 임피던스 증폭 소자(420)의 출력이 직접 전달된다. 제1 전압 증폭기(440)의 음의 입력단에, 트랜스 임피던스 증폭 소자(420)의 출력이 저역통과 필터(430)에 의해 필터링된 신호가 전달된다. 저역통과 필터(430)는 트랜스 임피던스 증폭 소자(420)의 출력 중 직류(DC) 성분을 추출하여 제1 전압 증폭기(440)의 음의 입력단에 전달할 수 있다. 제1 전압 증폭기(440)는 트랜스 임피던스 증폭 소자(420)의 출력 및 트랜스 임피던스 증폭 소자(420)의 출력의 직류 성분을 비교하여 차동 출력 신호들(Vpi, Vmi)을 출력할 수 있다. 차동 출력 신호들(Vpi, Vmi)은 제2 전압 증폭기(450)로 전달된다.
제2 전압 증폭기(450)는 제1 전압 증폭기(440)로부터 수신되는 차동 출력 신호들(Vpi, Vmi)을 증폭한다. 제2 전압 증폭기(450)는 증폭된 차동 신호들(Vmo, Vpo)을 제3 전압 증폭기(460)로 출력한다. 여기서, 제2 전압 증폭기(450)는 직류 오프셋 제거 회로들(491, 493)로부터 출력되는 직류 오프셋 제거 신호들(dm, dp)에 응답하여, 수신된 차동 신호들(Vpi, Vmi)의 직류 오프셋 성분을 제거한다.
제3 전압 증폭기(460)는 제2 전압 증폭기(450)에서 출력되는 차동 신호들(Vmo, Vpo)를 증폭한다. 제3 전압 증폭기(460)는 증폭된 차동 신호를 제4 전압 증폭기(470)로 출력한다.
제4 전압 증폭기(470)는 제3 전압 증폭기(460)로부터 출력되는 차동 신호들을 증폭한다. 제4 전압 증폭기(470)에 의해 증폭된 신호들은 차동 입력 신호들(Vinp, Vinm)로서 버퍼 증폭기(480)로 전달된다.
여기서, 제1 전압 증폭기(440) 내지 제4 전압 증폭기(470)의 갯수는 예시적인 것이며 한정되지 않는다. 트랜스 임피던스 증폭기(400)에서 요구되는 증폭이득에 따라, 적어도 하나 이상의 전압 증폭기들이 트랜스 임피던스 증폭기(400) 내부에 제공될 수 있다. 또한, 직류 오프셋을 제거하기 위하여, 직류 오프셋 제거 신호들(dp, dm)들의 위상을 고려하여 전압 증폭기들의 수가 변경될 수 있으며, 전압 증폭기들의 입력들이 조절될 수 있다.
버퍼 증폭기(480)는 차동 입력 신호들(Vinp, Vinm)을 수신하는 두 개의 입력 단자들(I1, I2) 및 차동 출력 신호들(Voutp, Voutm)을 출력하는 두 개의 출력 단자들(O1, O2)을 포함한다. 버퍼 증폭기(480)는 제4 전압 증폭기(470)로부터 출력되는 차동 입력 신호들(Vinp, Vinm)을 증폭하여 차동 출력 신호들(Voutp, Voutm)을 생성한다. 차동 출력 신호들(Voutp, Voutm)은 트랜스 임피던스 증폭기(400)의 외부의 장치, 예를 들어 외부의 집적 회로 장치로 출력된다. 버퍼 증폭기(480)는 외부의 장치로의 전력신호 전달율을 최적화하기 위하여, 출력 신호의 전력 매칭(가령 50? conjugate matching)을 수행할 수 있다. 또한, 버퍼 증폭기(480)는 외부 전원 노드들로부터 공급되는 외부 전원 전압(VDD)을 이용하여 차동 출력 신호들(Voutp, Voutm)을 구동함으로써, 차동 출력 신호들(Voutp, Voutm)에 의해 집적회로 칩(10)의 내부 전원(Vdd)이 왜곡되는 것을 방지할 수 있다.
예시적으로, 버퍼 증폭기(480)는 도 2를 참조하여 설명된 버퍼 증폭기(200) 또는 도 3을 참조하여 설명된 버퍼 증폭기(300)를 포함할 수 있다. 버퍼 증폭기(480)의 출력 단자들(O1, O2)과 외부 전원 노드들 사이에 연결된 임피던스 소자들(Z5, Z6)은 도 2 또는 도 6을 참조하여 설명된 제5 및 제6 임피던스 소자들(Z5, Z6)에 대응할 수 있다.
임피던스 소자들(Z5, Z6)은 집적회로 칩(10)에 포함되지 않고 외부에 배치될 수 있다. 임피던스 소자들(Z5, Z6)이 집적회로 칩(10)의 외부에 제공되면, 집적회로 칩(10)의 사이즈가 감소된다.
임피던스 소자들(Z5, Z6)의 임피던스들은 차동 출력 신호들(Voutp, Voutm)을 수신하는 외부의 장치, 예를 들어 리미팅 앰프의 입력 임피던스에 따라 결정될 수 있다. 예를 들어, 임피던스 소자들(Z5, Z6)의 임피던스들은 리미팅 앰프의 입력 임피던스와 임피던스 매칭을 달성하도록 결정될 수 있다. 임피던스 소자들(Z5, Z6)이 집적회로 칩(10)의 외부에 배치되면, 임피던스 소자들(Z5, Z6)의 임피던스들이 용이하게 보정될 수 있으며, 따라서 임피던스 매칭이 용이해진다. 예를 들어, 임피던스 매칭에 필요한 임피던스들을 갖는 임피던스 소자들(Z5, Z6)을 집적회로 칩(10)에 연결하는 것 만으로, 임피던스 매칭이 달성될 수 있다.
집적회로 칩(10)은 차동 출력 신호들(Voutp, Voutm)을 출력하는 두 개의 출력 패드들을 구비할 수 있다. 집적 회로 칩(10)의 두 개의 출력 패드들은 임피던스 소자들(Z5, Z6)을 통해 외부 전원 노드에 연결된다. 집적회로 칩(10)은 출력 패드들에 연결된 외부 전원 노드들로부터 공급되는 외부 전원 전압(VDD)을 이용하여 차동 출력 신호들(Voutp, Voutm)을 구동할 수 있다. 즉, 집적회로 칩(10)은 출력 패드들을 통해 차동 출력 신호들(Voutp, Voutm)을 출력하며, 출력 패드들을 통해 차동 출력 신호들(Voutp, Voutm)을 구동하기 위한 전원 또한 공급받는다. 따라서, 임피던스 소자들(Z5, Z6)이 집적회로 칩(10)의 외부에 제공되면, 집적회로 칩(10)이 외부 전원 전압(VDD)을 사용하여도 집적회로 칩(10)의 패드들의 수가 증가되지 않으며, 집적회로 칩(10)의 면적이 최소화될 수 있다.
제1 직류 오프셋 제거 회로(491)는 버퍼 증폭기(480)로부터 제1 오프셋 제거 신호(M_DCoffset)를 수신하고, 직류 오프셋 제거 신호(dm)를 제2 전압 증폭기(450)로 출력한다. 예를 들어, 제1 직류 오프셋 제거 회로(491)는 제1 오프셋 제거 신호(M_DCoffset)를 저역 통과 필터링하여 직류 성분을 추출할 수 있다. 제1 직류 오프셋 제거 회로(491)는 추출된 직류 성분을 직류 오프셋 제거 신호(dm)로 출력할 수 있다.
제2 직류 오프셋 제거 회로(493)는 버퍼 증폭기(480)로부터 제2 오프셋 제거 신호(P_DCoffset)를 수신하고, 직류 오프셋 제거 신호(dp)를 제2 전압 증폭기(450)로 출력한다. 예를 들어, 제2 직류 오프셋 제거 회로(493)는 제2 오프셋 제거 신호(P_DCoffset)를 저역 통과 필터링하여 직류 성분을 추출할 수 있다. 제2 직류 오프셋 제거 회로(493)는 추출된 직류 성분을 직류 오프셋 제거 신호(dp)로 출력할 수 있다.
도 4에서, 직류 오프셋 제거 회로들(491, 493)은 직류 오프셋 제거 신호들(dp, dm)을 제2 전압 증폭기(450)로 전달하는 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 직류 오프셋 제거 회로들(491, 493)은 트랜스 임피던스 증폭기(400)에 제공되는 전압 증폭기들 중 하나로 직류 오프셋 제거 신호들(dp, dm)을 전송함으로써, 트랜스 임피던스 증폭기(400)의 입력 신호의 직류 오프셋을 제거할 수 있다.
도 5는 직류 오프셋 제거 신호를 수신하는 본 발명의 실시 예에 따른 전압 증폭기(450)를 보여주는 회로도이다. 도 5를 참조하면, 제2 전압 증폭기(450)는 직류 오프셋 제거 회로들(491, 493)로부터 직류 오프셋 제거 신호들(dm, dp)을 수신한다. 제2 전압 증폭기(450)는 직류 오프셋 제거 신호들(dm, dp)을 사용하여 차동 신호들(Vpi, Vmi)에 포함된 직류 오프셋 성분을 제거한다. 제2 전압 증폭기(450)는 제1 증폭부(451) 및 제2 증폭부(453)를 포함한다.
제1 증폭부(451)는 트랜지스터들(M14~M17)을 포함한다. 제14 트랜지스터(M14)의 게이트에 제1 직류 오프셋 제거 신호(dm)가 공급된다. 제14 트랜지스터(M14)의 드레인은 제2 증폭부(453)의 제18 트랜지스터(M18)의 게이트에 연결되며, 제1 차동 신호(Vpi)가 공급된다. 제14 트랜지스터(M14)의 소스는 제16 트랜지스터(M16)의 드레인, 제15 트랜지스터(M15)의 소스, 그리고 제17 트랜지스터(M17)의 드레인에 연결된다. 제15 트랜지스터(M15)의 게이트에 제2 직류 오프셋 제거 신호(dp)가 공급된다. 제15 트랜지스터(M15)의 드레인은 제2 증폭부(453)의 제19 트랜지스터(M19)의 게이트에 연결되며, 제2 차동 신호(Vmi)가 공급된다. 제15 트랜지스터(M15)의 소스는 제17 트랜지스터(M17)의 드레인, 제14 트랜지스터(M14)의 소스, 그리고 제16 트랜지스터(M16)의 드레인에 연결된다.
제16 트랜지스터(M16)의 게이트에 제어 전압(VC)이 공급된다. 제16 트랜지스터(M16)의 드레인은 제14 트랜지스터(M14)의 소스, 제15 트랜지스터(M15)의 소스, 그리고 제17 트랜지스터(M17)의 드레인에 연결된다. 제16 트랜지스터(M16)의 소스는 접지 노드에 연결된다. 제17 트랜지스터(M17)의 게이트에 제어 전압(VC)이 공급된다. 제17 트랜지스터(M17)의 드레인은 제15 트랜지스터(M15)의 소스, 제14 트랜지스터(M14)의소스, 그리고 제16 트랜지스터(M16)의 드레인에 연결된다. 제17 트랜지스터(M17)의 소스는 접지 노드에 연결된다. 제16 트랜지스터(M16) 및 제17 트랜지스터(M17)는 각각 전류 소스로 동작할 수 있다.
제2 증폭부(453)는 트랜지스터들(M18~M21) 및 저항들(R5, R6)을 포함한다. 제18 트랜지스터(M18)의 게이트는 제14 트랜지스터(M14)의 드레인에 연결되며, 제1 차동 신호(Vpi)가 공급된다. 제18 트랜지스터(M18)의 드레인은 제5 저항(R5)을 통해 내부 전원 노드에 연결되며, 드레인의 신호는 차동 신호(Vmo)로 출력된다. 내부 전원 노드는 집적회로 칩(10)의 내부 전원 전압(Vdd)이 공급되는 노드일 수 있다. 제18 트랜지스터(M18)의 소스는 제20 트랜지스터(M20)의 드레인 및 제21 트랜지스터(M21)의 드레인에 연결된다. 제19 트랜지스터(M19)의 게이트는 제15 트랜지스터(M15)의 드레인에 연결되며, 제2 차동 신호(Vmi)가 공급된다. 제19 트랜지스터(M19)의 드레인은 제6 저항(R6)을 통해 내부 전원 노드에 연결되며, 드레인의 신호는 차동 신호(Vpo)로 출력된다. 제19 트랜지스터(M19)의 소스는 제21 트랜지스터(M21)의 드레인 및 제20 트랜지스터(M20)의 드레인에 연결된다.
제20 트랜지스터(M20)의 게이트에 제어 전압(VC)이 공급된다. 제20 트랜지스터(M20)의 드레인은 제18 트랜지스터(M18)의 소스 및 제19 트랜지스터(M19)d의 소스에 연결된다. 제20 트랜지스터(M20)의 소스는 접지 노드에 연결된다. 제21 트랜지스터(M21)의 게이트에 제어 전압(VC)이 공급된다. 제21 트랜지스터(M21)의 드레인은 제19 트랜지스터(M19)의 소스 및 제18 트랜지스터(M18)의 소스에 연결된다. 제21 트랜지스터(M21)의 소스는 접지 노드에 연결된다. 제20 트랜지스터(M20) 및 제21 트랜지스터(M21)는 각각 전류 소스로 동작한다.
제1 증폭단(451)에서, 직류 오프셋 제거 회로들(491, 493)을 통해 피드백된 직류 오프셋 제거 신호들(dm, dp)을 이용하여, 차동 신호(Vpi, Vmi)에 포함된 직류 오프셋(DC offset) 성분이 제거된다. 예를 들어, 직류 오프셋 제거 신호들(dm, dp)은, 버퍼 증폭기(200 또는 300)의 차동 입력 신호들(Vinp, Vinm)을 각각 바이어스 전압(VB)과 비교하는 제1 차동 증폭기의 신호와 제2 차동 증폭기의 신호의 직류 성분들을 각각 가리킨다. 제1 차동 증폭기의 직류 성분과 제2 차동 증폭기의 직류 성분에 따라 제1 증폭부(451)의 전류량을 조절함으로써, 차동 신호(Vpi Vmi)에 포함된 직류 오프셋 성분이 제거될 수 있다. 예시적으로, 직류 오프셋 성분을 제거하는 감도는 피드백되는 신호의 증폭이득에 비례한다. 따라서, 가장 큰 증폭이득을 갖는 버퍼 증폭기(480)의 입력단의 신호들이 피드백되어 제1 증폭단(451)에 제공될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 버퍼 증폭기
M1~M4; 제1 내지 제4 트랜지스터들
I1, I2; 제1 및 제2 전류 소스들
Z1, Z2; 제1 및 제2 임피던스 소자들
R1, R2; 제1 및 제2 저항 소자들
200; 버퍼 증폭기
210; 입력단
220; 출력단
230; 리플리카 바이어스단
300; 버퍼 증폭기
310; 입력단
320; 출력단
330; 리플리카 바이어스단
400; 트랜스 임피던스 증폭기
410; 바이어스 회로
420; 트랜스 임피던스 증폭 소자
430; 저역통과 필터
440~470; 전압 증폭기들
480; 버퍼 증폭기
491, 493; 직류 오프셋 제거 회로들

Claims (17)

  1. 내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부;
    제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고
    상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고,
    상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고,
    상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하고,
    상기 제1 내지 제3 차동 증폭기들 및 상기 리플리카 바이어스부는 동일한 제어 전압에 응답하여 동작하는 전류 소스들로부터 생성되는 전류들에 기반하여 동작하는 버퍼 증폭기.
  2. 제1 항에 있어서,
    상기 리플리카 바이어스부는,
    제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제1 트랜지스터;
    상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제2 트랜지스터;
    상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고
    상기 제2 노드와 접지 노드 사이에 연결되며 제어 전압에 응답하여 동작하는 전류 소스를 포함하고,
    상기 제1 노드의 전압이 상기 바이어스 전압으로 출력되는 버퍼 증폭기.
  3. 제1 항에 있어서,
    상기 제1 차동 증폭기는,
    제1 저항 및 제2 임피던스 소자를 통해 제1 외부 전원 노드에 연결되는 드레인, 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제1 차동 입력 신호가 공급되는 게이트를 구비한 제1 트랜지스터; 그리고
    제2 저항 및 제1 임피던스 소자를 통해 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 드레인의 신호 및 상기 제2 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 각각 제공되는 버퍼 증폭기.
  4. 제3 항에 있어서,
    상기 제2 차동 증폭기는,
    상기 제1 저항 및 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제3 트랜지스터; 그리고
    상기 제2 저항 및 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제2 차동 입력 신호가 공급되는 게이트를 구비한 제4 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 드레인의 신호 및 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 각각 제공되는 버퍼 증폭기.
  5. 제4 항에 있어서,
    상기 제3 차동 증폭기는,
    상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인에 연결되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제5 트랜지스터; 그리고
    상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인에 연결되는 게이트, 그리고 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제6 트랜지스터를 포함하고,
    상기 제6 트랜지스터의 드레인의 신호가 상기 제1 차동 출력 신호로 제공되고,
    상기 제5 트랜지스터의 드레인의 신호가 상기 제2 차동 출력 신호로 제공되는 버퍼 증폭기.
  6. 제5 항에 있어서,
    상기 제3 차동 증폭기에 연결되는 소스궤환 임피던스 소자를 더 포함하고,
    상기 소스궤환 임피던스 소자는,
    상기 제5 트랜지스터의 소스와 상기 제6 트랜지스터의 소스 사이에 직렬 연결되는 제3 저항 및 제4 저항;
    상기 제5 트랜지스터의 소스와 접지 노드 사이에 연결되는 제1 커패시터; 그리고
    상기 제6 트랜지스터의 소스와 접지 노드 사이에 연결되는 제2 커패시터를 포함하는 버퍼 증폭기.
  7. 제4 항에 있어서,
    상기 리플리카 바이어스부는,
    제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제7 트랜지스터;
    상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제8 트랜지스터;
    상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고
    상기 제2 노드와 접지 노드 사이에 연결되며, 상기 제1 전류 소스 및 상기 제2 전류 소스와 동일한 양의 전류를 생성하는 전류 소스를 포함하고,
    상기 제7 트랜지스터 및 상기 제8 트랜지스터 각각의 사이즈는 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 각각의 사이즈와 동일한 버퍼 증폭기.
  8. 제7 항에 있어서,
    상기 저항을 통해 흐르는 전류의 양은, 상기 제1 저항을 통해 흐르는 전류의 양 및 상기 제2 저항을 통해 흐르는 전류의 양과 동일한 버퍼 증폭기.
  9. 제3 항에 있어서,
    상기 제1 임피던스 소자는 상기 제2 외부 전원 노드와 컨쥬게이트 출력 매칭값을 갖고,
    상기 제2 임피던스 소자는 상기 제1 외부 전원 노드와 컨쥬게이트 출력 매칭값을 갖는 버퍼 증폭기.
  10. 내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부;
    제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고
    상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고,
    상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고,
    상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하고,
    상기 리플리카 바이어스부는,
    제1 노드에 연결되는 드레인 및 게이트와 제2 노드에 연결되는 소스를 구비한 제1 트랜지스터;
    상기 제1 노드에 연결되는 드레인 및 게이트와 상기 제2 노드에 연결되는 소스를 구비한 제2 트랜지스터;
    상기 제1 노드와 상기 내부 전원 노드 사이에 연결되는 저항; 그리고
    상기 제2 노드와 접지 노드 사이에 연결되며 제어 전압에 응답하여 동작하는 전류 소스를 포함하고,
    상기 제1 노드의 전압이 상기 바이어스 전압으로 출력되는 버퍼 증폭기.
  11. 외부로부터 수신되는 전류 신호를 전압 신호로 변환 및 증폭하도록 구성되는 트랜스 임피던스 증폭 소자;
    상기 전압 신호를 제1 차동 신호 및 제2 차동 신호로 변환 및 증폭하도록 구성되는 S2D (Single to Differential) 증폭기;
    제1 직류 오프셋 제거 신호 및 제2 직류 오프셋 제거 신호에 응답하여 상기 제1 차동 신호 및 상기 제2 차동 신호의 직류 성분을 제거하고, 상기 제1 차동 신호 및 상기 제2 차동 신호를 제1 차동 입력 신호 및 제2 차동 입력 신호로 증폭하는 전압 증폭기; 그리고
    상기 제1 차동 입력 신호 및 상기 제2 차동 입력 신호를 제1 차동 출력 신호 및 제2 차동 출력 신호를 출력하는 버퍼를 포함하고,
    상기 버퍼는,
    내부 전원 노드로부터 수신되는 내부 전원 전압을 분배하여 바이어스 전압을 생성하는 리플리카 바이어스부;
    상기 제1 차동 입력 신호와 상기 바이어스 전압을 비교하여 제1 내부 신호를 출력하는 제1 차동 증폭기 및 상기 제2 차동 입력 신호와 상기 바이어스 전압을 비교하여 제2 내부 신호를 출력하는 제2 차동 증폭기를 포함하는 입력부; 그리고
    상기 제1 내부 신호와 상기 제2 내부 신호를 비교하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 출력하는 제3 차동 증폭기를 포함하는 출력부를 포함하고,
    상기 제1 차동 증폭기 및 상기 제2 차동 증폭기는 상기 내부 전원 노드와 분리된 외부 전원 노드로부터 수신되는 외부 전원 전압을 이용하여 상기 제1 내부 신호 및 상기 제2 내부 신호를 각각 구동하고,
    상기 제3 차동 증폭기는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하는 트랜스 임피던스 증폭기.
  12. 제11 항에 있어서,
    상기 제1 차동 증폭기는,
    제1 저항 및 제2 임피던스 소자를 통해 제1 외부 전원 노드에 연결되는 드레인, 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제1 차동 입력 신호가 공급되는 게이트를 구비한 제1 트랜지스터; 그리고
    제2 저항 및 제1 임피던스 소자를 통해 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 드레인의 신호 및 상기 제2 트랜지스터의 드레인의 신호가 상기 제1 내부 신호와 상기 제2 내부 신호로 각각 제공되고,
    상기 제1 트랜지스터의 드레인의 신호가 상기 제2 직류 오프셋 제거 신호로 제공되는 트랜스 임피던스 증폭기.
  13. 제12 항에 있어서,
    상기 제2 차동 증폭기는,
    상기 제1 저항 및 상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 바이어스 전압이 공급되는 게이트를 구비한 제3 트랜지스터; 그리고
    상기 제2 저항 및 상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제2 전류 소스를 통해 접지 노드에 연결되는 소스, 그리고 상기 제2 차동 입력 신호가 공급되는 게이트를 구비한 제4 트랜지스터를 포함하고,
    상기 제3 트랜지스터의 드레인의 신호 및 상기 제4 트랜지스터의 드레인의 신호가 상기 제1 내부 신호 및 상기 제2 내부 신호로 각각 제공되고,
    상기 제4 트랜지스터의 드레인의 신호가 상기 제1 직류 오프셋 제거 신호로 제공되는 트랜스 임피던스 증폭기.
  14. 제13 항에 있어서,
    상기 트랜스 임피던스 증폭 소자, 상기 S2D 증폭기, 상기 전압 증폭기, 그리고 상기 버퍼는 집적회로 칩을 형성하고,
    상기 제3 차동 증폭기는,
    상기 제1 임피던스 소자를 통해 상기 제2 외부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인 및 상기 제3 트랜지스터의 드레인에 연결되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제5 트랜지스터; 그리고
    상기 제2 임피던스 소자를 통해 상기 제1 외부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인 및 상기 제4 트랜지스터의 드레인에 연결되는 게이트, 그리고 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제6 트랜지스터를 포함하고,
    상기 제6 트랜지스터의 드레인의 신호가 상기 제1 차동 출력 신호로 제공되고,
    상기 제5 트랜지스터의 드레인의 신호가 상기 제2 차동 출력 신호로 제공되고,
    상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 드레인은 상기 집적회로 칩의 외부로 노출되는 출력 패드들에 각각 연결되는 트랜스 임피던스 증폭기.
  15. 제14 항에 있어서,
    상기 제1 외부 전원 노드 및 상기 제2 외부 전원 노드는 상기 집적회로 칩의 외부에 제공되고,
    상기 제1 임피던스 소자는 상기 제2 외부 전원 노드 및 상기 출력 패드들 중 상기 제2 차동 출력 신호가 출력되는 출력 패드 사이에 연결되고,
    상기 제2 임피던스 소자는 상기 제1 외부 전원 노드 및 상기 출력 패드들 중 상기 제1 차동 출력 신호가 출력되는 출력 패드 사이에 연결되는 트랜스 임피던스 증폭기.
  16. 제14 항에 있어서,
    상기 내부 전원 전압은 상기 집적회로 칩의 내부에서 사용되는 전원 전압이고,
    상기 트랜스 임피던스 증폭 소자, 상기 S2D 증폭기, 그리고 상기 전압 증폭기는 상기 내부 전원 전압에 기반하여 동작하고,
    상기 외부 전원 전압은 상기 집적회로 칩의 외부에서 사용되는 전원 전압이고,
    상기 버퍼는 상기 외부 전원 전압을 이용하여 상기 제1 차동 출력 신호 및 상기 제2 차동 출력 신호를 구동하도록 구성되는 트랜스 임피던스 증폭기.
  17. 제11 항에 있어서,
    상기 전압 증폭기는 제2 입력부 및 제2 출력부를 포함하고,
    상기 제2 입력부는,
    상기 제1 차동 신호가 공급되는 드레인, 상기 제2 직류 오프셋 제거 신호가 공급되는 게이트, 그리고 제1 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제1 트랜지스터;
    상기 제2 차동 신호가 공급되는 드레인, 상기 제1 직류 오프셋 제거 신호가 공급되는 게이트, 그리고 상기 제1 트랜지스터의 소스와 연결되며 제2 전류 소스를 통해 접지 노드와 연결되는 소스를 구비한 제2 트랜지스터를 포함하고,
    상기 제2 출력부는,
    제1 저항을 통해 상기 내부 전원 노드에 연결되는 드레인, 상기 제1 트랜지스터의 드레인에 연결되며 상기 제1 차동 신호가 공급되는 게이트, 그리고 제3 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제3 트랜지스터;
    제2 저항을 통해 상기 내부 전원 노드에 연결되는 드레인, 상기 제2 트랜지스터의 드레인에 연결되며 상기 제2 차동 신호가 공급되는 게이트, 그리고 상기 제3 트랜지스터의 소스에 연결되며 제4 전류 소스를 통해 접지 노드에 연결되는 소스를 구비한 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 드레인의 신호가 상기 제1 차동 입력 신호로 제공되고,
    상기 제3 트랜지스터의 드레인의 신호가 상기 제2 차동 입력 신호로 제공되는 트랜스 임피던스 증폭기.
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