JP5938147B2 - 広いコモンモード入力範囲を有する受信器 - Google Patents
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Description
本発明の実施形態は概してトランジスタの増幅に関し、より特定的には差動増幅器に関する。
差動増幅器は、入力を受付け、その間の差を判定する回路である。典型的な差動増幅器は2つの入力を取り、2つの入力間の電圧差を表わす信号を生成する。多くの回路は、アナログ−デジタルコンバータ(ADC)またはトランシーバ回路などの差比較器を用いる。
要約
1つの実施形態では、差動増幅器が提供される。第1の導電型のトランジスタの第1の差動対は、ゲートが差動増幅器の第1および第2の入力端子に結合されている。第2の導電型のトランジスタの第2の差動対は、ゲートが第1および第2の入力端子に結合されている。第1の対の調整可能な電流源はトランジスタの第1の差動対に結合され、第1のバイアス電流制御信号に応答してトランジスタの第1の差動対のそれぞれのテール電流を調整するように構成される。第2の対の調整可能な電流源はトランジスタの第2の差動対に結合され、第1のバイアス電流制御信号に応答してトランジスタの第2の差動対のそれぞれのテール電流を調整するように構成される。第3の対の調整可能な電流源はトランジスタの第2の差動対に結合され、第2のバイアス電流制御信号に応答してトランジスタの第2の差動対を通るそれぞれの電流を調整するように構成される。
異なる通信規格により、コモンモード電圧は、異なる送信器同士の間で大きく異なり得る。たとえば、ある規格は高いコモンモード電圧を用いる一方で、あるものは低いコモンモード電圧を用いる。これらのさまざまな差動送信回路に対応するため、柔軟な受信器設計は、異なるコモンモード電圧を有する信号を処理できる必要がある。
Claims (13)
- 差動増幅器であって、
第1および第2の入力端子と、
第1の導電型を有し、ゲートが前記第1および第2の入力端子にそれぞれ結合されるトランジスタの第1の差動対と、
第2の導電型を有し、ゲートが前記第1および第2の入力端子にそれぞれ結合されるトランジスタの第2の差動対とを備え、前記第1の差動対はNMOS差動対であり、前記第2の差動対はPMOS差動対であり、さらに、
トランジスタの前記第1の差動対に結合され、第1のバイアス電流制御信号に応答してトランジスタの前記第1の差動対のそれぞれのテール電流を調整するように構成される第1の対の調整可能な電流源と、
トランジスタの前記第2の差動対に結合され、前記第1のバイアス電流制御信号に応答してトランジスタの前記第2の差動対のそれぞれのテール電流を調整するように構成される第2の対の調整可能な電流源と、
トランジスタの前記第2の差動対に結合され、第2のバイアス電流制御信号に応答してトランジスタの前記第2の差動対を通るそれぞれの電流を調整するように構成される第3の対の調整可能な電流源と、
制御回路とを備え、前記制御回路は、
高いコモンモードを示す信号に応答して、
前記第1のバイアス電流制御信号に応答して、前記第1の対の調整可能な電流源を用いてトランジスタの前記第1の差動対をバイアスすることによってトランジスタの前記第1の差動対の動作をイネーブルし、かつ
前記第1のバイアス電流制御信号を前記第3の対の調整可能な電流源から切り離し、かつ前記第2のバイアス電流制御信号を前記第2の対の調整可能な電流源から切り離すことによって、トランジスタの前記第2の差動対の動作をディスエーブルし、
低いコモンモードを示す信号に応答して、
前記第1のバイアス電流制御信号に応答して前記第2の対の調整可能な電流源を用いてトランジスタの前記第2の差動対をバイアスし、かつ第2のバイアス電流制御信号に応答して前記第3の対の調整可能な電流源を用いてトランジスタの前記第2の差動対をバイアスすることによって、トランジスタの前記第2の差動対の動作をイネーブルし、かつ
前記第1のバイアス電流制御信号を前記第1の対の調整可能な電流源から切り離すことによってトランジスタの前記第1の差動対の動作をディスエーブルするように構成される、差動増幅器。 - 前記第1および第2の対の調整可能な電流源に結合され、かつ前記第1のバイアス電流制御信号を生成するように構成される一定相互コンダクタンスバイアス生成器をさらに備える、請求項1に記載の差動増幅器。
- 前記第3の対の調整可能な電流源に結合され、かつ前記第1のバイアス電流制御信号から前記第2のバイアス電流制御信号を生成するように構成されるバイアス生成回路をさらに備える、請求項1または2に記載の差動増幅器。
- トランジスタの前記第1の差動対の第1のトランジスタはドレインおよびソースを有し、前記ドレインは第1の電流源から電流を受けるように結合されかつ前記差動増幅器の第1の出力端子に結合され、前記ソースは前記第1の対の調整可能な電流源の第1のものに結合され、
トランジスタの前記第1の差動対の第2のトランジスタはドレインおよびソースを有し、前記ドレインは第2の電流源から電流を受けるように結合されかつ前記差動増幅器の第2の出力端子に結合され、前記ソースは前記第1の対の調整可能な電流源の第2のものに結合され、
トランジスタの前記第2の差動対の第1のトランジスタは、ソースが前記第3の対の調整可能な電流源の第1のものに結合され、ドレインが前記第2の対の調整可能な電流源の第1のものに結合され、
トランジスタの前記第2の差動対の第2のトランジスタは、ソースが前記第3の対の調整可能な電流源の第2のものに結合され、ドレインが前記第2の対の調整可能な電流源の第2のものに結合される、請求項1から3のいずれかに記載の差動増幅器。 - トランジスタの前記第2の差動対の前記第1のトランジスタの前記ドレインと前記差動増幅器の前記第1の出力端子との間に結合される第1のMOSFETをさらに備え、前記第1のMOSFETは、ゲートが第3のバイアス電流制御信号を受けるように結合され、さらに
トランジスタの前記第2の差動対の前記第2のトランジスタの前記ドレインと前記差動増幅器の前記第2の出力端子との間に結合された第2のMOSFETをさらに備え、前記第2のMOSFETは、ゲートが第3のバイアス電流制御信号を受けるように結合される、請求項4に記載の差動増幅器。 - 前記制御回路は、前記高いコモンモードを示す前記信号に応答して前記第1および第2のMOSFETのゲートから前記第3のバイアス電流制御信号を切離すようにさらに構成される、請求項4または5に記載の差動増幅器。
- トランジスタの前記第1の差動対の前記ソース同士の間に結合される第1のプログラマブル抵抗器と、
トランジスタの前記第2の差動対の前記ソース同士の間に結合される第2のプログラマブル抵抗器とをさらに備え、前記第1および第2のプログラマブル抵抗器は、利得制御信号に応答して前記差動増幅器の利得および周波数応答を調整するように構成される、請求項4から6のいずれかに記載の差動増幅器。 - トランジスタの前記第1および第2の差動対に結合されるゼロ周波数調整回路をさらに備え、前記ゼロ周波数調整回路は、周波数制御信号に応答して前記差動増幅器のゼロ周波数を調整するように構成される、請求項4から7のいずれかに記載の差動増幅器。
- 前記ゼロ周波数調整回路は、トランジスタの前記第1および第2の差動対のそれぞれのソースと接地電圧との間に結合される第1、第2、第3、および第4のプログラマブルキャパシタを含む、請求項8に記載の差動増幅器。
- 前記第1の入力端子と前記第2の入力端子との間に結合される終端抵抗器回路をさらに備える、請求項1から9のいずれかに記載の差動増幅器。
- 前記第1および第2の入力端子に結合される静電放電回路をさらに備える、請求項1から10のいずれかに記載の差動増幅器。
- 差動信号を増幅する方法であって、
前記差動信号をPMOS差動対の入力に与えることと、
前記差動信号をNMOS差動対の入力に与えることと、
高いコモンモードを示すコモンモード制御信号に応答して、
第1のバイアス電流制御信号に応答して、第1の対の調整可能な電流源を用いて前記NMOS差動対をバイアスすることによって前記NMOS差動対をイネーブルし、かつ
第2の対の調整可能な電流源から前記第1のバイアス電流制御信号を除去し、かつ第3の対の調整可能な電流源第2のバイアス電流制御信号を除去することによって、前記PMOS差動対をディスエーブルすることと、
低いコモンモードを示す前記コモンモード制御信号に応答して、
前記第1のバイアス電流制御信号に応答して前記第2の対の調整可能な電流源を用いて前記PMOS差動対をバイアスし、かつ前記第2のバイアス電流制御信号に応答して前記第3の対の調整可能な電流源を用いて前記PMOS差動対をバイアスすることによって、前記PMOS差動対をイネーブルし、かつ
前記第1の対の調整可能な電流源から前記第1のバイアス電流制御信号を除去することによって前記NMOS差動対をディスエーブルすることと、を備える、方法。 - 前記低いコモンモードを示す前記コモンモード制御信号に応答して、第3のバイアス電流制御信号を1対のトランジスタに印加することによって、PMOS差動増幅器の第1および第2の出力をそれぞれ前記1対のトランジスタを有するNMOS差動増幅器の第1および第2の出力に結合することと、
前記低いコモンモードを示す前記コモンモード制御信号に応答して、前記第3のバイアス電流制御信号を1対のトランジスタから除去することによって、前記1対のトランジスタを有する前記NMOS差動増幅器の前記第1および第2の出力から前記PMOS差動増幅器の前記第1および第2の出力を切離すこととをさらに備える、請求項12に記載の方法。
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