KR101911134B1

KR101911134B1 - 광대역 공통 모드 입력 범위를 갖는 수신기

Info

Publication number: KR101911134B1
Application number: KR1020157004672A
Authority: KR
Inventors: 쇽 웨이 림; 쳉시앙 시에; 자파르 사보즈
Original assignee: 자일링크스 인코포레이티드
Priority date: 2012-07-27
Filing date: 2013-03-21
Publication date: 2018-10-23
Also published as: CN104541450A; JP5938147B2; KR20150039786A; EP2878079B1; US20140029143A1; EP2878079A1; US9306509B2; CN104541450B; WO2014018124A1; JP2015523040A

Abstract

일 실시예에서, 차동 증폭기(130)가 제공된다. 제1 전도성 타입의 제1 차동 트랜지스터 쌍(132/134) 및 제2 전도성 타입의 제2 트랜지스터 쌍(146/148)은 차동 증폭기의 제1 및 제2 입력 단자를 결합한다. 제1 바이어스 전류 제어 신호에 응답하여 제1 차동 트랜지스터 쌍의 각자의 꼬리 전류들을 조절하도록 제1 조절 가능 전류 소스 쌍(136/138)이 구성된다. 제1 바이어스 전류 제어 신호에 응답하여 제2 차동 트랜지스터 쌍의 각자의 꼬리 전류들을 조절하도록 제2 조절 가능 전류 소스 쌍(152/154)이 구성된다. 제2 바이어스 전류 제어 신호에 응답하여 제2 차동 트랜지스터 쌍을 통해 각자의 전류들을 조절하도록 제3 조절 가능 전류 소스 쌍(142/144)이 구성된다.

Description

광대역 공통 모드 입력 범위를 갖는 수신기{RECEIVER HAVING A WIDE COMMON MODE INPUT RANGE}

본 발명의 실시예는 일반적으로 트랜지스터 증폭에 관한 것으로서, 더 구체적으로 차동 증폭기들에 관한 것이다.

차동 증폭기는 입력을 받아 들여서 이들 사이의 차이를 결정하는 회로이다. 통상의 차동 증폭기들은 2개의 입력을 취하여 2개의 입력 사이의 전압차를 나타내는 신호를 발생시킨다. 다수의 회로들은 아날로그-디지털 컨버터들(ADC) 또는 송수신기 회로들과 같은 차이 비교기(difference comparator)들을 이용한다.

차동 증폭기들은 상이한 회로 사이에서 신호들을 전달하기 위해 통신 시스템들에서 공통적으로 사용된다. 잡음 내성(noise-immunity) 이유로 인해, 대부분의 통신 표준들은 상이한 시그널링을 활용한다. 차동 시그널링에서, 2개의 노드 간의 차동 전압의 형태로 데이터가 송신된다.

이상적인 차동 증폭기는 2개의 입력 사이의 전압차만을 증폭한다. 양 입력에 공통적인 전압들은 이상적으로 거절된다. 그러나, 상이한 통신 표준으로 인해, 다양한 송신기들에 활용되는 공통 모드 전압은 상이한 송신기들 사이에 매우 다양할 수 있다. 예를 들어, 몇몇 표준들은 700mV와 1300mV 사이의 범위에 있는 높은 공통 모드 전압을 명시한다. 한편, 예를 들어, 몇몇 표준들은 145mV와 350mV 사이의 범위에 있는 낮은 공통 모드 전압을 명시한다. 이들 다양한 차동 송신 회로들을 수용하기 위해, 유연한 수신기 설계는 접지(0mV)와 종단 전압(약 1200mV) 사이의 상이한 공통 모드 전압들을 받아 들일 수 있어야 한다.

몇몇 이전 접근법들은 입력 신호 라인 상에 온-칩 AC 커플링 커패시터들을 구현하여 입력 단자와 수신기 회로 사이의 정전 용량성 격리를 제공한다. 정전 용량성 격리는 수신기의 입력 공통 모드 전압이 입력 단자들에 대한 공통 모드 전압과 독립적으로 설정될 수 있게 한다. 그러나, AC 커플링 커패시터 없이 수신기가 송신기에 직접 연결되는 DC 커플링이 QPI(QuickPath Interconnect)와 같은 통신 표준/프로토콜에 필요하면, 입력 공통 모드 전압은 독립적으로 조절되지 못할 수도 있다. 수신기의 아날로그 전단에 도달하기 전에, 송신기로부터의 신호들은 일반적으로 손실이 있고 저대역 통과 필터처럼 거동하는 백플레인(backplane)/케이블을 통해 이동하는데, 여기서 고주파수 성분들은 감쇠되고, 저주파수 신호들은 크게 영향을 받지 않는다. 이 송신은 결과적으로 또한 심볼간 간섭(ISI)을 초래하는데, 여기서 랜덤 심볼 시퀀스가 송신되는 경우 현재의 심볼은 인접 심볼에 영향을 미칠 것이다. 결과적으로, 수신기에 의해 프로세싱된 신호들의 수직 아이 오프닝(eye opening)이 감소되고 시스템의 비트 에러율이 저하된다.

본 발명의 하나 이상의 실시예들은 전술된 이슈 중 하나 이상을 다룰 수 있다.

일 실시예에서, 차동 증폭기가 제공된다. 제1 전도성 타입의 제1 차동 트랜지스터 쌍이 차동 증폭기의 제1 입력 단자 및 제2 입력 단자에 결합된 게이트들을 갖는다. 제2 전도성 타입의 제2 차동 트랜지스터 쌍이 제1 입력 단자 및 제2 입력 단자에 결합된 게이트들을 갖는다. 제1 조절 가능 전류 소스 쌍이 제1 차동 트랜지스터 쌍에 결합되고, 제1 바이어스 전류 제어 신호에 응답하여 제1 차동 트랜지스터 쌍의 각자의 꼬리 전류들을 조절하도록 구성된다. 제2 조절 가능 전류 소스 쌍이 제2 차동 트랜지스터 쌍에 결합되고, 제1 바이어스 전류 제어 신호에 응답하여 제2 차동 트랜지스터 쌍의 각자의 꼬리 전류들을 조절하도록 구성된다. 제3 조절 가능 전류 소스 쌍이 제2 차동 트랜지스터 쌍에 결합되고, 제2 바이어스 전류 제어 신호에 응답하여 제2 차동 트랜지스터 쌍을 통해 각자의 전류를 조절하도록 구성된다.

다른 실시예에서, 아날로그 전단 회로가 제공된다. 아날로그 전단 회로는 전송 매체로부터 상이한 신호를 수신하기 위한 입력들을 갖는 제1 전자기 방전 회로를 포함한다.

종단 저항기들이 제1 전자기 방전 회로의 차동 출력들에 결합되고, 아날로그 전단의 임피던스를 전송 매체의 임피던스에 매칭하도록 구성된다. 차동 증폭기 회로를 포함하는 등화기 회로는 종단 저항기의 차동 출력들로부터 차동 신호를 수신하도록 결합된다. 차동 증폭기 회로는 종단 저항기의 차동 출력에 연결된 입력들을 갖는 NMOS 차동 쌍을 포함한다. NMOS 차동 쌍은 차동 신호를 수신하여 높은 공통 모드 전압을 이용하여 증폭하도록 구성된다. NMOS 차동 쌍은 제1 바이어스 전류 제어 신호에 응답하여 제1 조절 가능 전류 소스 쌍에 의해 동작 중에 바이어스(biasing)된다.

차동 증폭기 회로는 또한 종단 저항기의 차동 출력에 연결된 입력들을 갖는 PMOS 차동 쌍을 포함한다. PMOS 차동 쌍은 차동 신호를 수신하여 낮은 공통 모드 전압을 이용하여 증폭하도록 구성된다. PMOS 차동 쌍은 제1 바이어스 전류 제어 신호에 응답하여 제2 조절 가능 전류 소스 쌍에 의해 그리고 제2 바이어스 전류 제어 신호에 따라 제3 조절 가능 전류 소스에 의해 동작 중에 바이어스된다. 차동 증폭기 회로는 낮은 공통 모드로 동작하는 경우 PMOS 차동 쌍의 동작을 인에이블하고 NMOS 차동 쌍의 동작을 디스에이블하도록 구성된 제어 회로를 포함한다. 제어 회로는 높은 공통 모드에서 동작하는 경우 NMOS 차동 쌍의 동작을 인에이블하고, PMOS 차동 쌍의 동작을 디스에이블하도록 더 구성된다.

또 다른 실시예에서, 차동 신호를 증폭하는 방법이 제공된다. 차동 신호는 PMOS 차동 쌍의 입력들 및 NMOS 차동 쌍의 입력들에 제공된다. 높은 공통 모드를 나타내는 공통 모드 제어 신호에 응답하여, 제1 바이어스 전류 제어 신호에 따라 제1 조절 가능 전류 소스 쌍을 이용하여 NMOS 차동 쌍을 바이어스함으로써 NMOS 차동 쌍이 인에이블되고, PMOS 차동 쌍이 디스에이블된다. 낮은 공통 모드를 나타내는 공통 모드 제어 신호에 응답하여, 제1 바이어스 전류 제어 신호에 따라 제2 조절 가능 전류 소스 쌍을 이용하여 PMOS 차동 쌍을 바이어스하고 제2 바이어스 전류 제어 신호에 따라 제3 조절 가능 전류 소스 쌍을 이용하여 PMOS 차동 쌍을 바이어스함으로써 PMOS 차동 쌍이 인에이블되고, NMOS 차동 쌍이 디스에이블된다.

다른 다양한 실시예들이 다음의 상세한 설명 및 청구항들에 개시되어 있다는 점이 이해될 것이다.

본 발명의 다양한 양태 및 이점들은 다음과 같은 도면들을 참조하여 다음의 상세할 설명을 검토할 때 명백해질 것이다.
도 1은 하나 이상의 실시예에 따라 구성된 차동 증폭기의 블록도를 도시한다.
도 2는 바이어스 전류 제어 신호들을 발생시키고 도 1에 도시된 PMOS 및 NMOS 차동 쌍들을 인에이블 및 디스에이블하는데 사용될 수 있는 공통 모드 제어 회로 및 바이어스 전류 제어 회로를 도시한다.
도 3은 하나 이상의 실시예에 따라 P-Bias 및 C-Bias 바이어스 전류 제어 신호들을 발생시키는데 사용될 수 있는 전류 미러들을 도시한다.
도 4는 하나 이상의 실시예에 따라 구현된 예시적인 아날로그 전단 회로의 블록도를 도시한다.
도 5는 하나 이상의 실시예와 부합하는 송수신기 회로들을 포함하도록 구현될 수 있는 예시적인 프로그래머블 집적 회로의 블록도이다.

상이한 통신 표준으로 인해, 공통 모드 전압은 상이한 송신기들 사이에 매우 다양할 수 있다. 예를 들어, 일부 표준들은 높은 공통 모드 전압을 사용하고, 다른 표준들은 낮은 공통 모드 전압을 사용한다. 이들 다양한 차동 송신 회로들을 수용하기 위해, 유연한 수신기 설계는 상이한 공통 모드 전압들을 갖는 신호들을 프로세싱할 수 있어야 한다.

하나 이상의 실시예는 광대역 공통 모드 입력 범위에 걸쳐 동작하도록 구성 가능한 차동 증폭기를 제공한다. 차동 증폭기는 병렬로 연결된 상보형(complementary) PMOS 및 NMOS 소스 축퇴(degenerated) 차동 쌍들을 이용하여 구현된다. 차동 쌍들 각각은 공통 모드 범위의 일부에 대해 차동 입력 신호를 비교하도록 구성된다. 예를 들어, PMOS 차동 쌍은 낮은 공통 모드 전압을 갖는 신호들을 비교하도록 구성될 수 있고, NNOS 차동 쌍은 높은 공통 모드 전압을 갖는 신호들을 비교하도록 구성될 수 있다. 2개의 차동 쌍의 출력 전류 경로들은 공유 저항 부하에 걸쳐 합해져서 광대역 공통 모드 입력 범위에 걸친 차동 비교를 제공한다.

도 1은 하나 이상의 실시예에 따라 구성된 차동 증폭기(130)의 블록도를 도시한다. 차동 증폭기는 높은 공통 모드 전압을 갖는 입력 차동 신호들의 비교를 위한 NMOS 차동 트랜지스터 쌍(132 및 134)을 포함하고, 낮은 공통 모드 전압을 갖는 입력 차동 신호들의 비교를 위한 PMOS 차동 트랜지스터 쌍(146 및 148)을 포함한다.

NMOS 차동 쌍의 트랜지스터들(132 및 134)은 각자의 차동 입력(Vin)에 의해 구동되고, 바이어스 트랜지스터(136 및 138)를 통해 각자의 꼬리 전류(tail current)를 발생시킨다. 꼬리 전류들 사이의 차이는 수신된 차동 입력들의 전압 차를 나타낸다. 전류들이 저항기(166 및 168)를 통과함에 따라 꼬리 전류들의 차이로부터 전압차(Vout)가 발생된다. 저항기(166 및 168)는 또한 NMOS 차동 트랜지스터 쌍(132 및 134)에 대한 전원 역할을 한다. NMOS 차동 쌍의 트랜지스터들(132 및 134)에 의해 발생되는 꼬리 전류들은, 각자 NMOS 트랜지스터(136 및 138)에 의해 구현되는 제1 조절 가능한 전류 소스 쌍에 의해 바이어스된다. 전류는 트랜지스터들의 게이트 전압들을 조절함으로써 조절된다.

PMOS 차동 쌍의 트랜지스터들(146 및 148)은 각자의 차동 입력(Vin)에 의해 구동되고, 각자의 꼬리 전류를 발생시킨다. PMOS 차동 쌍의 트랜지스터들(146 및 148)의 꼬리 전류들은, 각자 NMOS 바이어스 트랜지스터(152 및 154)에 의해 구현되는 제2 조절 가능한 전류 소스 쌍에 의해 바이어스된다. PMOS 차동 쌍의 트랜지스터들(132 및 134)을 통한 전류들은 또한, 각자 PMOS 트랜지스터(142 및 144)에 의해 구현되는 제3 조절 가능한 전류 소스 쌍에 의해 바이어스된다.

동작 중에, PMOS 및 NMOS 차동 쌍은 높은 공통 모드 전압 또는 낮은 공통 모드 전압을 위한 차동 비교를 제공하기 위해 선택적으로 인에이블된다. PMOS 및 NMOS 차동 쌍들은 3개의 바이어스 전류 제어 신호 세트(N-Bias, P-Bias, 및 C-Bias)에 의해 인에이블/디스에이블된다. 앞서 지시된 바와 같이, NMOS 차동 쌍(132 및 134)은 높은 공통 모드 전압을 갖는 차동 신호들을 비교하기 위해 사용되고, PMOS 차동 쌍(146 및 148)은 낮은 공통 모드 전압을 갖는 신호들을 비교하기 위해 사용된다.

높은 공통 모드 신호들을 수신하기 위해 동작되는 경우, 바이어스 트랜지스터들(136 및 138)은 고정 트랜스컨덕턴스 바이어스 회로(constant transconductance biasing circuit)에 의해 발생된 바이어스 전류 제어 신호(N-Bias)에 대해 바이어스된다. 바이어스의 결과로서, 입력 신호들은 NMOS 트랜지스터들(132 및 134)의 포화 동작 범위 내에 집중된다. 고정 트랜스컨덕턴스 바이어스은 트랜지스터의 모든 PVT(process-variation-temperature) 코너들에 걸쳐서 NMOS 차동 쌍을 위해 일정한 이득을 제공한다. PMOS 차동 쌍(146 및 148)은 동작 중인 바이어스 트랜지스터들(142, 144, 152, 및 154) 및 캐스케이드 트랜지스터들(162 및 164)의 게이트들로부터 P-Bias 전압 및 C-Bias 전압을 제거함으로써 디스에이블된다. P-Bias 및 C-Bias 바이어스 전류 제어 신호들은 N-Bias 바이어스 전류 제어 신호를 미러링(mirroring)함으로써 발생된다. 동작 중인 바이어스 트랜지스터들의 게이트로부터의 P-Bias 및 C-Bias 신호들의 제거는 트랜지스터들이 개방 상태에서 동작하게 하며, 이는 전류가 PMOS 차동 쌍(146 및 148)을 통과하는 것을 방지한다. 앞서 지시된 바와 같이, 이 모드에서, NMOS 차동 쌍의 트랜지스터들(132 및 134)에 의해 발생된 꼬리 전류들이 저항기(166 및 168)를 통과함에 따라 전압 차(Vout)가 발생된다.

낮은 공통 모드 전압을 갖는 신호를 증폭하기 위해 동작되는 경우, NMOS 차동 쌍은 바이어스 트랜지스터들(136 및 138)의 게이트들로부터 N-Bias를 제거함으로써 디스에이블된다. 트랜지스터들의 게이트들로부터의 N-Bias 신호의 제거는 트랜지스터들이 개방 상태에서 동작하게 하며, 이는 전류가 NMOS 차동 쌍(132 및 134)을 통과하는 것을 방지한다. PMOS 차동 쌍의 바이어스 트랜지스터(152 및 154)는 N-바이어스 신호와 바이어스된다. P-Bias는 트랜지스터들(142 및 144)을 바이어스하여 PMOS 차동 쌍(146 및 148)의 포화 동작 범위 내에 입력 신호들(Vin)을 집중시키기 위해 사용된다. P-Bias가 고정 트랜스컨덕턴스 N-Bias 신호를 미러링함으로써 발생되기 때문에, PMOS 차동 쌍은 또한 고정 트랜스컨덕턴스 거동을 보일 것이다.

캐스케이드 트랜지스터들(162 및 164)은 PMOS 차동 쌍의 출력을 차동 증폭기의 출력들(Vout)에 결합하고, C-Bias 신호에 의해 바이어스되는 경우, 저항기들(166 및 168)을 통해 PMOS 차동 쌍의 꼬리 전류들을 조종하여 차동 전압(Vout)을 발생시키기 위해 제공된다. 베이스라인 전류는 저항기들(166 및 168), 캐스케이드 트랜지스터들(162 및 164), 및 바이어스 트랜지스터들(152 및 154)을 통해 접지 전압으로 흐른다. 바이어스 트랜지스터들(152 및 154)의 고정된 바이어스 전류로 인해, 저항기들(166 및 168)을 통해 지나는 전류는 PMOS 차동 쌍(146 및 148)에 의해 발생된 꼬리 전류들에 반비례한다. 이러한 방식에서, PMOS 차동 쌍의 꼬리 전류들은 전압 차(Vout)로 변환된다.

PMOS 및 NMOS 차동 쌍마다, 차동 트랜지스터 쌍에 대한 소스 단자 사이에 연결된 각자의 축퇴 저항기(170 및 172)에 의해 조절된다. 축퇴 저항기들(170 및 172)의 저항성 부하(resistive load)는 상이한 쌍들의 고주파수 이득을 제어하기 위해 이득 제어 신호(미도시)를 통해 동작 중에 동적으로 조절될 수 있다. 축퇴 저항기들은 또한 차동 쌍의 주파수 제로를 조절하기 위해 사용될 수 있다. 일부 실시예에서, 제로 주파수 조절 회로는 축퇴 저항기(170 및 172)에 의해 제공된 것뿐 아니라 주파수 제로의 추가 조절을 제공하기 위해 포함될 수 있다. 일 구현예에서, 도 1에 도시된 바와 같이, 제로 주파수 조절 회로는 NMOS 및 PMOS 차동 쌍(132, 134, 146, 및 148)의 각자의 소스와 접지 전압 사이에 결합된 4개의 프로그래머블 커패시터(182, 184, 186, 및 188)를 포함한다. 커패시터들의 정전 용량 값은 각자의 정전 용량 제어 신호들을 통해 조절되어, 예를 들어 차동 증폭기의 제로 주파수를 조절할 수 있다.

차이 출력에서의 왜곡 또는 잡음을 회피하기 위해, 일부 실시예들은 모니터링 정류로부터의 피드백에 기반하여 이득을 자동으로 조절하여 안정적인 전체 이득을 유지하도록 구성된 이득 제어 회로(미도시)를 포함할 수 있다. 이는 예를 들어, 디지털 피드백 루프에 의해 달성될 수 있다. 디지털 신호들은 시그널 아이즈(signal eyes)라고 알려진 것을 생성하는데, 이들은 단위 간격에서 모든 신호 파형들의 앙상블에 의해 생성된다. 시그널 아이즈는 최적의 이득이 등화기(equalizer)에 사용된다고 결정하는데 사용될 수 있다. 이득 변화는 신호 진폭 변화를 초래하여 사후 등화 시그널 아이의 수직 사이즈를 변화시킨다. 출력 시그널 아이 사이즈의 사후 등화는 원하는 목표 시그널 아이에 대해 비교된다. 그 후, 비교 결과들은 디지털 필터링을 거쳐 필요한 이득 조절 양을 결정한다.

그 다음, 동작 중인 차동 쌍의 이득을 조절하기 위해 제어 신호들이 발생된다. 이러한 종류의 루프가 통상 자동 이득 제어(AGC) 루프 또는 가변 이득 증폭기(VGA) 루프라고 지칭된다. 당업자는 다른 AGC 방법들이 본 발명의 하나 이상의 실시예들에 사용하기에 적합할 수 있다는 점을 인식할 것이다.

도 2는 바이어스 전류 제어 신호들을 발생시키고 도 1에 도시된 PMOS 및 NMOS 차동 쌍들을 인에이블 및 디스에이블하는데 사용될 수 있는 공통 모드 제어 회로 및 바이어스 전류 제어 회로를 도시한다. 바이어스 제어 회로(220)는 N-Bias 바이어스 전류 제어 신호를 발생시키도록 구성된 고정 트랜스컨덕턴스(GM) 바이어스 회로(222)를 포함한다. 제1 바이어스 발생기(224)가 N-Bias 전압을 미러링하여 P-Bias 바이어스 전류 제어 신호를 발생시킨다. 제2 바이어스 발생기(226)가 N-Bias 전압을 미러링하여 C-Bias 바이어스 전류 제어 신호를 발생시킨다. 바이어스 전류 제어 신호들은 바이어스 및 캐스케이드 트랜지스터들에 선택적으로 인가되거나 이로부터 제거되어 전술된 바와 같이 NMOS 및 PMOS 차동 쌍들을 인에이블 또는 디스에이블한다. 바이어스 전류 제어 신호들은 PMOS_EN 및 NMOS_EN 인에이블 신호들에 의해 제어되는 스위치들(230, 232, 234, 및 236)에 의해 바이어스 및 캐스케이드 트랜지스터들에 선택적으로 인가되거나 이로부터 제거된다. PMOS_EN 및 NMOS_EN 인에이블 신호들은 공통 모드 제어 회로(210)에 의해 조절되어 높은 또는 낮은 공통 모드들을 위한 도 1에 도시된 차동 증폭기를 구성한다.

높은 공통 모드에서 차동 증폭기를 동작시키기 위해, 제어 회로(210)는 스위치(230)를 폐쇄하도록 NMOS_EN를 설정하고, 스위치들(232, 234, 및 236)을 개방하도록 PMOS_EN를 설정한다. 그 결과, 도 1의 바이어스 트랜지스터들(136 및 138)은 N-Bias 신호에 의해 바이어스되어 NMOS 차동 쌍(132 및 134)의 동작을 인에이블하고, 바이어스 전류 제어 신호들이 트랜지스터들(142, 144, 152, 154, 162, 및 164)로부터 제거되어 PMOS 차동 쌍(146 및 148)을 디스에이블한다. 반대로, 낮은 공통 모드에서 차동 증폭기를 동작시키기 위해, 제어 회로는 스위치(230)를 폐쇄하도록 NMOS_EN를 설정하고, 스위치들(232, 234, 및 236)을 개방하도록 PMOS_EN를 설정한다. 그 결과, N-Bias 신호는 트랜지스터(136 및 138)로부터 제거되어 NMOS 차동 쌍(132 및 134)을 디스에이블하고, 바이어스 전류 제어 신호들이 트랜지스터들(142, 144, 152, 154, 162, 및 164)에 전달되어 PMOS 차동 쌍(146 및 148)을 인에이블한다.

도 3은 하나 이상의 실시예에 따라 P-Bias 및 C-Bias 신호들을 발생시키는데 사용될 수 있는 전류 미러들을 도시한다. P-Bias 발생기(302)는 N-Bias 신호를 미러링함으로써 P-Bias 신호를 발생시키도록 구성되어, 도 2에 도시된 제1 발생기(224)를 구현하는데 사용될 수 있다. NMOS 트랜지스터(306)는 N-Bias 신호에 따라 전류를 통과시킨다. PMOS 트랜지스터(304)는 저항기에 연결되어 NMOS 트랜지스터(306)에 의해 통과된 전류와 매칭하는데 충분한 게이트 전압을 발생시킨다. PMOS 트랜지스터(304)의 게이트 전압은 P-Bias 신호로서 사용된다.

캐스케이드 바이어스 발생기(310)는 N-Bias 신호를 미러링함으로써 C-Bias 신호를 발생시키도록 구성되어, 도 2에 도시된 제2 바이어스 발생기(226)를 구현하는데 사용될 수 있다. NMOS 트랜지스터(310)는 N-Bias 신호에 따라 전류를 통과시킨다. NMOS 트랜지스터(308)는 저항기에 연결되어 NMOS 트랜지스터(310)에 의해 통과된 전류와 매칭하는데 충분한 게이트 전압을 발생시킨다. NMOS 트랜지스터(308)의 게이트 전압은 C-Bias 신호로서 사용된다.

도 4는 본 발명의 여러 실시예에 따라 구현된 예시적인 아날로그 전단 회로의 블록도를 도시한다. 이 예시에서, 1차 정전기 방전(ESD) 회로(404)에 의해 차동 신호가 수신 및 프로세싱된다. ESD 회로(404)는 전송 매체 상의 갑작스러운 원치 않는 전기 전류의 경우 아날로그 전단에 대한 손상을 방지한다. 이 예시에서, 1차 ESD 회로(404)는 신호 라인마다 직렬 연결된 다이오드 쌍을 이용하여 구현된다. 직렬 연결된 다이오드 쌍 각각은 접지 전압과 종단 전압 사이에 직렬 연결된다. 신호 라인은 2개의 다이오드 사이에 연결된다. 신호 라인 상의 전압이 종단 전압을 초과하면, 다이오드 쌍 중 제1 다이오드가 신호 라인으로부터 종단 전압 공급 라인으로의 전류를 통과시켜서 신호 라인의 전압을 감소시킨다. 반대로, 신호 라인 상의 전압이 접지 전압 미만이면, 다이오드 쌍의 제2 다이오드가 접지 전압 라인으로부터 신호 라인으로의 전류를 통과시켜서 신호 라인의 전압을 증가시킨다.

종단 저항기들(406)이 1차 ESD 회로(404) 다음에 포함된다. 종단 저항기들(406)은 아날로그 전단의 임피던스를 전송 매체의 임피던스에 매칭시키고 신호 반사를 감소시킨다. 이 예시에서, 수동 종단 저항 회로를 이용하여 임피던스가 매칭된다. 상이한 애플리케이션들은 상이한 타입의 종단 저항 값을 요구할 수 있다. 이더넷(Ethernet)과 같은 일부 응용 분야에서, 신호 라인과 접지 전압 사이에 저항기가 제공된다. SCSI와 같은 다른 응용 분야에서, 종단 전압과 신호 라인 사이에 저항기가 제공된다. 이 예시에서, 특정 분야에서 요구되는 바와 같이, 종단 저항기들(406)은 종단 전압, 접지, 프로그래머블 공통 모드 전압(Vp)), 또는 낫 커넥트(not connect, Hi-Z)에 저항기들을 연결시키도록 프로그래밍될 수 있는 스위치를 포함했다.

2차 능동 ESD 회로(408)가 종단 저항기 다음에 연결되어 정전기 펄스로부터 회로를 더 보호한다. 차동 증폭기 회로(차동 쌍(414 및 416))를 이용하여 구현된 등화기 회로(412)는 2차 능동 ESD(408)로부터 신호들을 수신하여 프로세싱한다. 등화기 회로(412)는 입력 공통 모드 전압과 독립적으로, 수신 차동 입력의 차이를 생성한다. 전술된 바와 같이, 등화기 회로(412)는 전술된 바와 같이 구현된 PMOS 및 NMOS 차동 쌍(414 및 416) 중 하나를 포함한다. PMOS 차동 쌍(414)은 낮은 공통 모드 전압을 갖는 차동 신호들의 비교를 제공하고, NNOS 차동 쌍(416)은 높은 공통 모드 전압을 갖는 차동 신호들의 비교를 제공한다.

일부 실시예에서, 등화기 회로(412)는 다중 스테이지 연속 시간 선형 등화기(continuous time linear equalizer, CTLE)로서 구현될 수 있다. 예를 들어, 일 실시예에서, 다중 스테이지 CTLE는 3개의 차동 증폭기 스테이지들을 이용하여 구현될 수 있으며, 여기서 제2 및 제3 스테이지는 전술된 바와 같이 NMOS 차동 쌍(416)만을 포함한다. 제1 스테이지는 입력 공통 모드 조절 및 고주파수 신호 부스트를 제공하도록 구성되고, 제2 스테이지는 긴 꼬리 제거(long tail cancellation)를 제공하도록 구성되고, 제3 스테이지는 신호의 이득을 조절하도록 구성된다.

공통 모드의 구성 가능성으로 인해, 하나 이상의 실시예는 프로그래머블 IC에 특히 적합한 것으로 간주되는데, 이들은 상이한 통신 표준들과 입력 공통 모드 전압들을 활용하는 상이한 응용 분야에 사용될 수 있다.

도 5는 예시적인 프로그래머블 집적 회로의 블록도이다. 프로그래머블 IC는 입출력 통신을 위한 복수의 송수신기 회로들을 포함할 수 있다. 송수신기 회로들의 아날로그 전단은 전술된 바와 같이 차동 증폭기를 이용하여 구현되어 입력 공통 모드가 광대역 공통 모드 범위에서 구현되도록 허용할 수 있다.

FPGA들은 어레이에서 여러 상이한 타입의 프로그래머블 로직 블록들을 포함할 수 있다. 예를 들어, 도 5는 멀티-기가비트 송수신기들(MGTs)을 포함하는 다수의 상이한 프로그래머블 타일들(programmable tiles)(501), 구성 가능 로직 블록들(CLBs)(502), 랜덤 액세스 메모리 블록들(BRAMs)(503), 입출력 블록들(IOBs)(504), 구성 및 클럭 로직(CONFIG/CLOCKS)(505), 디지털 신호 프로세싱 블록들(DSPs)(506), 특수 입출력 블록들(I/O)(507)(예를 들어, 클럭 포트들), 및 디지털 클럭 매니저들, 아날로그-디지털 컨버터들, 시스템 모니터링 로직 등과 같은 다른 프로그래머블 로직(508)을 포함하는 FPGA 아키텍처(500)을 예시한다. 일부 FPGA들은 또한 전용 프로세서 블록들(PROC)(510) 및 내부 및 외부 재구성 포트들(미도시)을 포함한다.

일부 FPGA들에서, 각각의 프로그래머블 타일은 각각의 인접 타일 내의 대응 인터커넥트 요소와의 표준화된 연결부들을 갖는 프로그래머블 인터커넥트 요소(INT)(511)를 포함한다. 그러므로, 함께 취해진 프로그래머블 인터커넥트 요소들은 예시된 FPGA를 위한 프로그래머블 인터커넥트 구조체를 형성한다. 프로그래머블 인터커넥트 요소(INT)(511)는 도 5의 상단에 포함된 예시들에 의해 도시된 바와 같이, 동일한 타일 내에 구성 가능 로직 요소(CLE)와의 연결부들을 포함한다.

예를 들어, CLB(502)는 단일의 프로그래머블 인터커넥트 요소(INT)(511)에 추가하여, 사용자 로직을 구현하기 위해 프로그래밍될 수 있는 구성 가능한 로직 요소(CLE)(512)를 포함할 수 있다. BRAM(503)은 하나 이상의 프로그래머블 인터커넥트 요소들뿐 아니라 BRAM 로직 요소(BRL)(513)를 포함할 수 있다. 통상적으로, 타일 내에 포함된 인터커넥트 요소들의 개수는 타일의 높이에 의존한다. 도시된 실시예에서, BRAM 타일은 5개의 CLB와 동일한 높이를 가지만, 다른 개수(예를 들어, 4개)가 사용될 수도 있다. DSP 타일(506)은 적절한 개수의 프로그래머블 인터커넥트 요소들뿐 아니라 DSP 로직 요소(DSPL)(514)를 포함할 수 있다. IOB(504)는 예를 들어, 프로그래머블 인터커넥트 요소(INT)(511)의 하나의 예시뿐 아니라 입출력 로직 요소(IOL)(515)의 2개의 예시를 포함할 수 있다. 당업자에게 명확한 바와 같이, 예를 들어, I/O 로직 요소(515)에 연결된 실제 I/O 접합 패드들이 다양한 예시된 로직 블록들 위해 적층된 금속을 이용하여 제조되고, 통상적으로 입출력 로직 요소(515)의 영역으로 한정되지 않는다.

도시된 실시예에서, (도 5에 음영으로 도시된) 다이의 중심 근처의 컬럼 영역은 구성, 클럭, 및 다른 제어 로직에 사용된다.

이러한 컬럼컬럼 연장되는 수평 영역들(509)은 FPGA의 폭에 따라 클럭 및 구성 신호들을 분배하는데 사용된다.

도 5에 예시된 아키텍처를 활용하는 일부 FPGA들은 FPGA의 큰 부분을 차지하는 정사각형 컬럼 구조를 방해하는 추가적인 로직 블록들을 포함한다. 추가적인 로직 블록들은 프로그래머블 블록 및/또는 전용 로직일 수 있다. 예를 들어, 도 5에 도시된 프로세서 블록(PROC)(510)의 범위는 CLB들 및 BRAM들의 여러 컬럼에 이른다.

도 5는 예시적인 FPGA 아키텍처만을 예시하려 한다는 점에 유의한다. 예를 들어, 컬럼 내의 로직 블록들의 개수, 컬럼들의 상대적 폭, 컬럼들의 개수 및 순서, 컬럼에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적 사이즈, 및 도 5의 상단에 포함된 인터커넥트/로직 구현예는 순전히 예시일 뿐이다. 예를 들어, 실제 FPGA에서, CLB들의 복수의 인접한 컬럼은 CLB가 나타날 때마다 통상적으로 포함되어 사용자 로직의 효율적인 구현을 용이하게 한다.

하나 이상의 실시예는 FPGA의 측면에서 설명된다. 그러나, 당업자는 본 발명이 상이한 FPGA 아키텍처들, FPGA들 이외의 다른 타입의 프로그래머블 로직 디바이스(PLD)들, 프로그래머블 로직 회로망을 포함하는 집적 회로들에 구현되고/거나, 휘발성 및 비휘발성 기술들에 기반하여 다양한 애플리케이션 요건들에 적합할 수 있다는 점을 이해할 것이다.

하나 이상의 실시예는 차동 증폭기 회로들을 활용하는 다양한 분야에 적용 가능하다고 고려된다. 그 밖의 양태 및 실시예들은 여기에 개시된 본 발명의 명세서 및 실시를 고려함으로써 당업자에게 명백해질 것이다. 본 명세서 및 예시된 실시예들이 단지 예시적인 것으로서 간주되어야 하며, 본 발명의 진정한 범위는 다음의 청구항에 의해 나타내진다.

210: 공통 모드 제어 회로
220: 바이어스 전류 제어
222: 고정 GM 바이어스
224: 바이어스 발생기(P-Bias)
226: 바이어스 발생기(C-Bias)
302: P-Bias 발생기
310: 캐스케이드 바이어스 발생기
414: PMOS 차동 쌍
416: NMOS 차동 쌍
505: 구성/클록들
508: 그 외
509: 구성/클록 분배

Claims

차동 증폭기에 있어서,
제1 및 제2 입력 단자;
상기 제1 및 제2 입력 단자에 각자 결합되는 게이트들 및 제1 전도성 타입을 갖는 제1 차동 트랜지스터 쌍;
상기 제1 및 제2 입력 단자에 각자 결합되는 게이트들 및 제2 전도성 타입을 갖는 제2 차동 트랜지스터 쌍 - 상기 제1 차동 트랜지스터 쌍은 NMOS 차동 쌍이고, 상기 제2 차동 트랜지스터 쌍은 PMOS 차동 쌍임 -;
상기 제1 차동 트랜지스터 쌍에 결합되고 제1 바이어스 전류 제어 신호에 응답하여 상기 제1 차동 트랜지스터 쌍의 각자의 꼬리 전류(tail currents)를 조절하도록 구성된 제1 조절 가능 전류 소스 쌍 - 상기 제1 조절 가능 전류 소스 쌍은 제1 저항기(resistor) 및 제2 저항기를 포함함 -;
상기 제2 차동 트랜지스터 쌍에 결합되고 상기 제1 바이어스 전류 제어 신호에 응답하여 상기 제2 차동 트랜지스터 쌍의 각자의 꼬리 전류를 조절하도록 구성된 제2 조절 가능 전류 소스 쌍;
상기 제2 차동 트랜지스터 쌍에 결합되고 제2 바이어스 전류 제어 신호에 응답하여 상기 제2 차동 트랜지스터 쌍을 통해 각자의 전류를 조절하도록 구성된 제3 조절 가능 전류 소스 쌍; 및
제어 회로
를 포함하고,
상기 제어 회로는,
높은 공통 모드를 나타내는 신호에 응답하는 경우,
상기 제1 바이어스 전류 제어 신호에 응답하여 상기 제1 조절 가능 전류 소스 쌍을 이용하여 상기 제1 차동 트랜지스터 쌍을 바이어싱함으로써 상기 제1 차동 트랜지스터 쌍의 동작을 인에이블하고,
상기 제3 조절 가능 전류 소스 쌍으로부터 상기 제2 바이어스 전류 제어 신호를 분리시키고, 제3 바이어스 전류 제어 신호에 응답하여 상기 제1 저항기 및 상기 제2 저항기로부터 상기 제2 차동 트랜지스터 쌍의 출력들을 분리시키고, 상기 제2 조절 가능 전류 소스 쌍으로부터 상기 제1 바이어스 전류 제어 신호를 분리시킴으로써, 상기 제2 차동 트랜지스터 쌍의 동작을 디스에이블하며,
낮은 공통 모드를 나타내는 상기 신호에 응답하는 경우,
상기 제1 바이어스 전류 제어 신호에 응답하여 상기 제2 조절 가능 전류 소스 쌍을 이용하여 상기 제2 차동 트랜지스터 쌍을 바이어싱하고, 제2 바이어스 전류 제어 신호에 응답하여 상기 제3 조절 가능 전류 소스 쌍을 이용하여 상기 제2 차동 트랜지스터 쌍을 바이어싱하고, 상기 제3 바이어스 전류 제어 신호에 응답하여 상기 제1 저항기 및 상기 제2 저항기에 상기 제2 차동 트랜지스터 쌍의 출력들을 연결함으로써, 상기 제2 차동 트랜지스터 쌍의 동작을 인에이블하고,
상기 제1 조절 가능 전류 소스 쌍으로부터 상기 제1 바이어스 전류 제어 신호를 분리시킴으로써 상기 제1 차동 트랜지스터 쌍의 동작을 디스에이블하도록 구성되는 것인, 차동 증폭기.
제1항에 있어서, 상기 제1 조절 가능 전류 소스 쌍 및 상기 제2 조절 가능 전류 소스 쌍에 결합되고, 상기 제1 바이어스 전류 제어 신호를 발생시키도록 구성된 고정(constant) 트랜스컨덕턴스 바이어스 발생기를 더 포함하는, 차동 증폭기.
제1항 또는 제2항에 있어서, 상기 제3 조절 가능 전류 소스 쌍에 결합되고 상기 제1 바이어스 전류 제어 신호로부터 상기 제2 바이어스 전류 제어 신호를 발생시키도록 구성된 바이어스 발생 회로를 더 포함하는, 차동 증폭기.
제1항 또는 제2항에 있어서,
상기 제1 차동 트랜지스터 쌍의 제1 트랜지스터는 드레인 및 소스를 갖고, 상기 드레인은, 제1 전류 소스로부터 전류를 수신하도록 결합되고 상기 차동 증폭기의 제1 출력 단자에 결합되고, 상기 소스는 상기 제1 조절 가능 전류 소스 쌍의 제1 조절 가능 전류 소스에 결합되고;
상기 제1 차동 트랜지스터 쌍의 제2 트랜지스터는 드레인 및 소스를 갖고, 상기 드레인은, 제2 전류 소스로부터 전류를 수신하도록 결합되고, 상기 차동 증폭기의 제2 출력 단자에 결합되고, 상기 소스는 상기 제1 조절 가능 전류 소스 쌍의 제2 조절 가능 전류 소스에 결합되고;
상기 제2 차동 트랜지스터 쌍의 제1 트랜지스터는, 상기 제3 조절 가능 전류 소스 쌍의 제1 조절 가능 전류 소스에 결합된 소스를 갖고, 상기 제2 조절 가능 전류 소스 쌍의 제1 조절 가능 전류 소스에 결합된 드레인을 갖고;
상기 제2 차동 트랜지스터 쌍의 제2 트랜지스터는, 상기 제3 조절 가능 전류 소스 쌍의 제2 조절 가능 전류 소스에 결합된 소스를 갖고, 상기 제2 조절 가능 전류 소스 쌍의 제2 조절 가능 전류 소스에 결합된 드레인을 갖는 것인, 차동 증폭기.
제4항에 있어서,
상기 제2 차동 트랜지스터 쌍의 제1 트랜지스터의 드레인과 상기 차동 증폭기의 제1 출력 단자 사이에 결합되고 상기 제3 바이어스 전류 제어 신호를 수신하도록 결합된 게이트를 갖는 제1 MOSFET; 및
상기 제2 차동 트랜지스터 쌍의 제2 트랜지스터의 드레인과 상기 차동 증폭기의 제2 출력 단자 사이에 결합되고 상기 제3 바이어스 전류 제어 신호를 수신하도록 결합된 게이트를 갖는 제2 MOSFET을
더 포함하는, 차동 증폭기.
제5항에 있어서, 상기 제어 회로는 또한, 상기 높은 공통 모드를 나타내는 신호에 응답하여 상기 제1 및 제2 MOSFET의 게이트들로부터 상기 제3 바이어스 전류 제어 신호를 분리하도록 구성되는 것인, 차동 증폭기.
제4항에 있어서,
상기 제1 차동 트랜지스터 쌍의 소스들 사이에 결합된 제3 저항기; 및
상기 제2 차동 트랜지스터 쌍의 소스들 사이에 결합된 제4 저항기
를 더 포함하고,
상기 제3 저항기 및 상기 제4 저항기는 프로그래머블(programmable)하고, 이득 제어 신호에 응답하여 상기 차동 증폭기의 이득 및 주파수 응답을 조절하도록 구성되는 것인, 차동 증폭기.
제4항에 있어서, 상기 제1 및 제2 차동 트랜지스터 쌍에 결합되어 주파수 제어 신호에 응답하여 상기 차동 증폭기의 제로 주파수를 조절하도록 구성된 제로 주파수 조절 회로를 더 포함하는, 차동 증폭기.
제8항에 있어서, 상기 제로 주파수 조절 회로는 상기 제1 및 제2 차동 트랜지스터 쌍의 각자의 소스와 접지 전압 사이에 결합된 제1, 제2, 제3, 및 제4 프로그래머블 커패시터를 포함하는 것인, 차동 증폭기.
제1항 또는 제2항에 있어서, 상기 제1 입력 단자와 상기 제2 입력 단자 사이에 결합된 종단 저항 회로를 더 포함하는, 차동 증폭기.
제1항 또는 제2항에 있어서, 상기 제1 입력 단자와 상기 제2 입력 단자에 결합된 정전기 방전 회로를 더 포함하는, 차동 증폭기.
차동 신호를 증폭하는 방법에 있어서,
PMOS 차동 쌍의 입력들에 상기 차동 신호를 제공하는 단계;
NMOS 차동 쌍의 입력들에 상기 차동 신호를 제공하는 단계;
높은 공통 모드를 나타내는 공통 모드 제어 신호에 응답하는 경우,
제1 바이어스 전류 제어 신호에 응답하여 제1 조절 가능 전류 소스 쌍을 이용하여 상기 NMOS 차동 쌍을 바이어싱함으로써 상기 NMOS 차동 쌍을 인에이블하고,
제2 조절 가능 전류 소스 쌍으로부터 상기 제1 바이어스 전류 제어 신호를 제거하고, 제3 바이어스 전류 제어 신호에 응답하여 상기 제1 조절 가능 전류 소스 쌍의 제1 저항기 및 제2 저항기로부터 상기 PMOS 차동 쌍의 출력들을 분리시키고, 제3 조절 가능 전류 소스 쌍으로부터 제2 바이어스 전류 제어 신호를 제거함으로써, 상기 PMOS 차동 쌍을 디스에이블하는 단계; 및
낮은 공통 모드를 나타내는 상기 공통 모드 제어 신호에 응답하는 경우,
상기 제1 바이어스 전류 제어 신호에 응답하여 상기 제2 조절 가능 전류 소스 쌍을 이용하여 상기 PMOS 차동 쌍을 바이어싱하고, 상기 제3 바이어스 전류 제어 신호에 응답하여 상기 제1 저항기 및 상기 제2 저항기에 상기 PMOS 차동 쌍의 출력들을 연결하고, 상기 제2 바이어스 전류 제어 신호에 응답하여 상기 제3 조절 가능 전류 소스 쌍을 이용하여 상기 PMOS 차동 쌍을 바이어싱함으로써, 상기 PMOS 차동 쌍을 인에이블하고,
상기 제1 조절 가능 전류 소스 쌍으로부터 상기 제1 바이어스 전류 제어 신호를 제거함으로써 상기 NMOS 차동 쌍을 디스에이블하는 단계
를 포함하는, 차동 신호를 증폭하는 방법.
제12항에 있어서,
상기 낮은 공통 모드를 나타내는 상기 공통 모드 제어 신호에 응답하는 경우, 트랜지스터 쌍에 상기 제3 바이어스 전류 제어 신호를 인가함으로써 상기 트랜지스터 쌍을 이용하여 상기 NMOS 차동 쌍의 제1 및 제2 출력에 상기 PMOS 차동 쌍의 제1 및 제2 출력을 각자 결합하는 단계; 및
상기 높은 공통 모드를 나타내는 상기 공통 모드 제어 신호에 응답하는 경우, 상기 트랜지스터 쌍으로부터 상기 제3 바이어스 전류 제어 신호를 제거함으로써 상기 트랜지스터 쌍을 이용하여 상기 NMOS 차동 쌍의 제1 및 제2 출력으로부터 상기 PMOS 차동 쌍의 제1 및 제2 출력을 분리시키는 단계를
더 포함하는, 차동 신호를 증폭하는 방법.
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