JP7081783B2

JP7081783B2 - 増幅回路

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Publication number: JP7081783B2
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Authority: JP
Inventors: 裕治源代
Original assignee: THine Electronics Inc
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Priority date: 2017-10-06
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Publication date: 2022-06-07
Anticipated expiration: 2037-10-06
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Description

本発明は、増幅回路に関するものである。

スキャナー、ファクシミリ送受信機および複写機などの画像取得装置において、一方向に受光素子が配列されたリニアセンサを当該配列方向に垂直な方向に移動させることで、２次元画像を取得する。また、画像取得装置において、リニアセンサからの出力信号は増幅回路等により所定の処理が為される。ここで用いられる増幅回路は、入力レンジが広いこと、ノイズが低いこと、入力インピーダンスが高いこと、等が要求される。

増幅回路には様々な構成がある。そのうちでも最も基本的なものが反転増幅回路である。反転増幅回路は、演算増幅器と、電圧信号が入力される入力端と演算増幅器の反転入力端子との間に設けられた第１抵抗器と、演算増幅器の反転入力端子と出力端子との間に設けられた第２抵抗器と、を備える。反転増幅回路は入力レンジが広い点で好ましい。しかし、反転増幅器の入力インピーダンスは第１抵抗器の抵抗値となり、この抵抗値が１００ｋΩを越える場合には反転増幅回路の帯域の点で問題があるので、入力インピーダンスを高くするには限界がある。反転増幅回路はノイズ低減の点でも限界がある。また、rail-to-rail入力を用いる増幅回路（例えば非特許文献１のFig.4.4.2を参照）も、入力レンジが広い点で好ましいものの、ノイズ低減の点で限界がある。他にも様々な構成の増幅回路が知られている（例えば非特許文献２のFig.1および非特許文献３のFig.4を参照）。

Johan Huijsing, "Operational Amplifiers, Theory and Design, Second Edition",ISBN 978-94-007-0595-1, Springer 2011. Phanumas Khumsat, PiamsukAnantaseth, Pasin Isarasena, "A Low-Voltage Class-AB CMOS Variable GainAmplifier," 2007 50th Midwest Symposium on Circuits and Systems, pp.253-256,2007. Adrian Leuciuc, "A widelinear range low-voltage transconductor," Proceedings of the 2003 InternationalSymposium on Circuits and Systems, pp. I-161 - I-164, vol.1, DOI: 10.1109/ISCAS.2003.1205, May 2003.

従来の増幅回路は、スキャナー、ファクシミリ送受信機および複写機などの画像取得装置においてリニアセンサからの出力信号を処理する際に要求される仕様を調和的に満足することができなかった。

本発明は、上記問題点を解消する為になされたものであり、広入力レンジ、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる増幅回路を提供することを目的とする。

本発明の増幅回路は、ＶＩ変換器、第１ＩＶ変換器および第２ＩＶ変換器を備える。ＶＩ変換器は、(1) ノードＮ１とノードＮ２との間に設けられた第１抵抗回路と、(2) 第１入力端に接続されたゲートと、ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、を有する第１ＭＯＳトランジスタと、(3) 第２入力端に接続されたゲートと、ノードＮ２に接続されたソースと、ノードＮ４に接続されたドレインと、を有する第２ＭＯＳトランジスタと、(4) 第１基準電位入力端とノードＮ１との間に設けられ、第１基準電位入力端からノードＮ１へ一定量の電流を流す第１定電流源と、(5) 第１基準電位入力端とノードＮ２との間に設けられ、第１基準電位入力端からノードＮ２へ一定量の電流を流す第２定電流源と、(6) ノードＮ３と第２基準電位入力端との間に設けられ、ノードＮ３から第２基準電位入力端へ一定量の電流を流す第３定電流源と、(7) ノードＮ４と第２基準電位入力端との間に設けられ、ノードＮ４から第２基準電位入力端へ一定量の電流を流す第４定電流源と、を含む。第１ＩＶ変換器は、ノードＮ３に接続され、入力される第１電流信号を第１電圧信号に変換して該第１電圧信号を出力する。第２ＩＶ変換器は、ノードＮ４に接続され、入力される第２電流信号を第２電圧信号に変換して該第２電圧信号を出力する。

本発明において、ＶＩ変換器は、ノードＮ３とノードＮ４との間に設けられた第２抵抗回路を更に含むのが好適である。

本発明の増幅回路は、ノードＮ３から第１ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ_１を加えて、第１ＩＶ変換器に入力される第１電流信号の電流量を調整するとともに、ノードＮ４から第２ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ_２を加えて、第２ＩＶ変換器に入力される第２電流信号の電流量を調整する電流調整部を更に備えるのが好適である。この電流調整部が加える電流量ΔＩ_１，ΔＩ_２が可変であるのが好適である。ΔＩ_１，ΔＩ_２は、正、零および負の何れであってもよい。

本発明において、第１抵抗回路は、抵抗値が可変である合成抵抗回路であるのが好適である。この合成抵抗回路は、第１端と第２端との間に設けられた第１回路網を備えるのが好適である。この第１回路網は、ノードＮ１１とノードＮ１２との間に設けられた抵抗器Ｒ１と、ノードＮ１２とノードＮ１３との間に設けられた抵抗器Ｒ２と、ノードＮ１３とノードＮ１４との間に設けられた抵抗器Ｒ３と、ノードＮ１４とノードＮ１１との間に設けられた抵抗器Ｒ４と、ノードＮ１１とノードＮ１３との間に設けられた抵抗器Ｒ５と、ノードＮ１４とノードＮ１１との間に抵抗器Ｒ４に対して直列に設けられたスイッチＳＷ０と、ノードＮ１２とノードＮ１３との間に抵抗器Ｒ２に対して直列に設けられたスイッチＳＷ１とを含む。ノードＮ１２が第１端に接続され、ノードＮ１４が第２端に接続されている。

合成抵抗回路は、抵抗器Ｒ１の抵抗値をｒ_１とし、抵抗器Ｒ２の抵抗値をｒ_２とし、抵抗器Ｒ３の抵抗値をｒ_３とし、抵抗器Ｒ４の抵抗値をｒ_４としたときに、抵抗比（ｒ_３／ｒ_１）と抵抗比（ｒ_４／ｒ_２）とが互いに等しいのが好適である。

合成抵抗回路は、第１端と第２端との間に第１回路網に対して並列に設けられた第２回路網を更に備えるのが好適である。この第２回路網は、ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、ノードＮ２４とノードＮ２１との間に設けられた抵抗器Ｒ９と、ノードＮ２１とノードＮ２３との間に設けられた抵抗器Ｒ１０と、ノードＮ２１とノードＮ２２との間に抵抗器Ｒ６に対して直列に設けられたスイッチＳＷ２と、ノードＮ２４とノードＮ２１との間に抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、ノードＮ２２とノードＮ２３との間に抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４とを含む。ノードＮ２２が第１端に接続され、ノードＮ２４が第２端に接続されている。

合成抵抗回路は、第１端と第２端との間に第１回路網に対して並列に設けられた第３回路網を更に備えるのが好適である。この第３回路網は、ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、ノードＮ２４とノードＮ２１との間に設けられた抵抗器Ｒ９と、ノードＮ２１とノードＮ２３との間に設けられた抵抗器Ｒ１０と、ノードＮ２１とノードＮ２３との間に抵抗器Ｒ１０に対して直列に設けられたスイッチＳＷ２と、ノードＮ２４とノードＮ２１との間に抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、ノードＮ２２とノードＮ２３との間に抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４とを含む。ノードＮ２２が第１端に接続され、ノードＮ２４が第２端に接続されている。

合成抵抗回路は、第１端と第２端との間に第１回路網に対して並列に設けられた第４回路網を更に備えるのが好適である。この第４回路網は、ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、ノードＮ２４とノードＮ２１との間に設けられた抵抗器Ｒ９と、ノードＮ２１とノードＮ２３との間に設けられた抵抗器Ｒ１０と、ノードＮ２４と第２端との間に設けられたスイッチＳＷ２と、ノードＮ２４とノードＮ２１との間に抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、ノードＮ２２とノードＮ２３との間に抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４とを含む。ノードＮ２２が第１端に接続されている。

本発明の増幅回路は、広入力レンジ、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができる。

図１は、第１構成例の増幅回路１Ａの構成を示す図である。図２は、入力電圧値差（Ｖinp－Ｖinn）とドレイン電流Ｉ_ｄ１，Ｉ_ｄ２との関係を示す図である。図３は、第２構成例の増幅回路１Ｂの構成を示す図である。図４は、第１構成例の合成抵抗回路２Ａの回路図である。図５は、第１構成例の合成抵抗回路２Ａにおける制御信号の各値に対する合成抵抗値を纏めた表である。図６は、第２構成例の合成抵抗回路２Ｂの回路図である。図７は、第２構成例の合成抵抗回路２Ｂにおける制御信号の各値に対する合成抵抗値を纏めた表である。図８は、第３構成例の合成抵抗回路２Ｃの回路図である。図９は、第４構成例の合成抵抗回路２Ｄの回路図である。図１０は、第４構成例の合成抵抗回路２Ｄにおける制御信号の各値に対する合成抵抗値を纏めた表である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（増幅回路の第１構成例）
図１は、第１構成例の増幅回路１Ａの構成を示す図である。増幅回路１Ａは、第１入力端１ａおよび第２入力端１ｂに電圧信号を入力し、この入力電圧信号の値および第１抵抗回路２の抵抗値に応じた値の電圧信号を第１出力端１ｃおよび第２出力端１ｄから出力する。増幅回路１Ａは、ＶＩ変換器１０Ａ、第１ＩＶ変換器１１および第２ＩＶ変換器１２を備える。増幅回路１Ａは、電流調整部１３を更に備えるのが好適である。

ＶＩ変換器１０Ａは、第１抵抗回路２、第１ＭＯＳトランジスタ３１、第２ＭＯＳトランジスタ３２、第１定電流源４１、第２定電流源４２、第３定電流源４３および第４定電流源４４を含む。第１抵抗回路２は、ノードＮ１とノードＮ２との間に設けられている。第１抵抗回路２の抵抗値は固定であってもよい。第１抵抗回路２は単一の抵抗器であってもよい。第１抵抗回路２は、抵抗値が可変である合成抵抗回路であってもよい。

第１ＭＯＳトランジスタ３１のゲートは、第１入力端１ａに接続されている。第１ＭＯＳトランジスタ３１のソースは、ノードＮ１に接続されている。第１ＭＯＳトランジスタ３１のドレインは、ノードＮ３に接続されている。第２ＭＯＳトランジスタ３２のゲートは、第２入力端１ｂに接続されている。第２ＭＯＳトランジスタ３２のソースは、ノードＮ２に接続されている。第２ＭＯＳトランジスタ３２のドレインは、ノードＮ４に接続されている。第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２は、互いに同じ特性を有する。

第１定電流源４１は、第１基準電位入力端とノードＮ１との間に設けられている。第１定電流源４１は、第１基準電位入力端からノードＮ１へ一定量の電流を流す。第２定電流源４２は、第１基準電位入力端とノードＮ２との間に設けられている。第２定電流源４２は、第１基準電位入力端からノードＮ２へ一定量の電流を流す。第３定電流源４３は、ノードＮ３と第２基準電位入力端との間に設けられている。第３定電流源４３は、ノードＮ３から第２基準電位入力端へ一定量の電流を流す。第４定電流源４４は、ノードＮ４と第２基準電位入力端との間に設けられている。第４定電流源４４は、ノードＮ４から第２基準電位入力端へ一定量の電流を流す。第１定電流源４１、第２定電流源４２、第３定電流源４３および第４定電流源４４それぞれが流す電流量Ｉは、互いに同じである。

例えば、第１基準電位が第２基準電位に対し高い場合は、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２はＰＭＯＳトランジスタである。或いは、第１基準電位が第２基準電位に対し低い場合は、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２はＮＭＯＳトランジスタである。

このＶＩ変換器１０Ａにおいて、第１入力端１ａに電圧値Ｖinpが入力され、第２入力端１ｂに電圧値Ｖinnが入力される。ＶinpとＶinnとが互いに異なるとき、ノードＮ１とノードＮ２との間に電位差が生じて、第１抵抗回路２に電流が流れる。この第１抵抗回路２に流れる電流量Ｉ_ｒが電流量Ｉと比べて小さければ、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのゲート-ソース間の電位差Ｖgsは互いに略等しい。

したがって、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのソース電位の差（すなわち、ノードＮ１とノードＮ２との間の電位差）は、ＶinpとＶinnとの差と略等しい。第１抵抗回路２の抵抗値をｒ_ｒとすると、ノードＮ１から第１抵抗回路２を経てノードＮ２へ流れる電流量Ｉ_ｒは、下記（１）式で近似的に表される。この電流量Ｉ_ｒは、ＶinpとＶinnとの間の大小関係に応じて、正、零および負の何れかとなる。

ノードＮ１から第１ＭＯＳトランジスタ３１を経てノードＮ３へ流れる電流量Ｉ_ｄ１（第１ＭＯＳトランジスタ３１のドレイン電流）は、第１定電流源４１が流す電流量Ｉに対して、第１抵抗回路２に流れる電流量Ｉ_ｒを減じた値となり、下記（２）式で表される。この電流量Ｉ_ｄ１のうち、ノードＮ３から第３定電流源４３へ流れる電流量はＩであるから、ノードＮ３から第１ＩＶ変換器１１へ出力される電流信号の電流量は－Ｉ_ｒとなる。

ノードＮ２から第２ＭＯＳトランジスタ３２を経てノードＮ４へ流れる電流量Ｉ_ｄ２（第２ＭＯＳトランジスタ３２のドレイン電流）は、第２定電流源４２が流す電流量Ｉに対して、第１抵抗回路２に流れる電流量Ｉ_ｒを加えた値となり、下記（３）式で表される。この電流量Ｉ_ｄ２のうち、ノードＮ４から第４定電流源４４へ流れる電流量はＩであるから、ノードＮ４から第２ＩＶ変換器１２へ出力される電流信号の電流量は＋Ｉ_ｒとなる。

第１ＩＶ変換器１１は、演算増幅器５１および抵抗器５２を含む。抵抗器５２は、演算増幅器５１の反転入力端子と出力端子との間に設けられている。演算増幅器５１の反転入力端子は、ＶＩ変換器１０ＡのノードＮ３に接続されている。演算増幅器５１の非反転入力端子は、基準電位Ｖcmが入力される。第１ＩＶ変換器１１は、演算増幅器５１の反転入力端子に入力される第１電流信号を第１電圧信号に変換して、該第１電圧信号を演算増幅器５１の出力端子から出力する。演算増幅器５１の出力端子は第１出力端１ｃに接続されている。

第２ＩＶ変換器１２は、演算増幅器６１および抵抗器６２を含む。抵抗器６２は、演算増幅器６１の反転入力端子と出力端子との間に設けられている。演算増幅器６１の反転入力端子は、ＶＩ変換器１０ＡのノードＮ４に接続されている。演算増幅器６１の非反転入力端子は、基準電位Ｖcmが入力される。第２ＩＶ変換器１２は、演算増幅器６１の反転入力端子に入力される第２電流信号を第２電圧信号に変換して、該第２電圧信号を演算増幅器６１の出力端子から出力する。演算増幅器６１の出力端子は第２出力端１ｄに接続されている。

第１ＩＶ変換器１１および第２ＩＶ変換器１２は、互いに同じＩＶ変換特性を有する。抵抗器５２および抵抗器６２それぞれの抵抗値は固定であってもよい。抵抗器５２および抵抗器６２は、抵抗値が可変である合成抵抗回路であってもよい。

電流調整部１３は、ノードＮ３から第１ＩＶ変換器１１へ出力される電流信号の電流量（－Ｉ_ｒ）に対して電流量ΔＩ_１を加えて、第１ＩＶ変換器１１に入力される第１電流信号の電流量Ｉ_１を調整する。この第１電流信号の電流量Ｉ_１は下記（４）式で表される。また、電流調整部１３は、ノードＮ４から第２ＩＶ変換器１２へ出力される電流信号の電流量（＋Ｉ_ｒ）に対して電流量ΔＩ_２を加えて、第２ＩＶ変換器１２に入力される第２電流信号の電流量Ｉ_２を調整する。この第２電流信号の電流量Ｉ_２は下記（５）式で表される。

電流調整部１３が加える電流量ΔＩ_１，ΔＩ_２は、正、零および負の何れであってもよい。例えば、ΔＩ_１が負であれば、第１電流信号の電流量Ｉ_１はΔＩ_１の絶対値分だけ減少する。ΔＩ_１，ΔＩ_２それぞれの絶対値が互いに等しく、一方が正であって他方が負であるのが好適である。ΔＩ_１，ΔＩ_２は可変であるのが好適である。

抵抗器５２および抵抗器６２それぞれの抵抗値をｒ_ｆとすると、第１出力端１ｃから出力される第１電圧信号の電圧値Ｖoutpは下記（６）式で表される。また、第２出力端１ｄから出力される第２電圧信号の電圧値Ｖoutnは下記（７）式で表される。

第１入力端１ａおよび第２入力端１ｂに差動信号（Ｖinp，Ｖinn）が入力されると、第１出力端１ｃおよび第２出力端１ｄから差動信号（Ｖoutp，Ｖoutn）が出力される。第２入力端１ｂに入力される電圧値Ｖinnが固定されていて、第１入力端１ａにシングルエンド信号（Ｖinp）が入力されてもよく、この場合にも、第１出力端１ｃおよび第２出力端１ｄから差動信号（Ｖoutp，Ｖoutn）が出力される。

第１出力端１ｃおよび第２出力端１ｄそれぞれから出力される電圧値の差（Ｖoutp－Ｖoutn）は、下記（８）式で表される。（８）式の右辺第１項において、２ｒ_ｆ／ｒ_ｒは、第１入力端１ａおよび第２入力端１ｂそれぞれに入力される電圧値の差（Ｖinp－Ｖinn）に乗ぜられる係数であり、増幅回路１Ａの利得に相当する。利得は、第１抵抗回路２の抵抗値ｒ_ｒに逆比例する。第１抵抗回路２の抵抗値ｒ_ｒが可変であれば、利得も可変である。また、（８）式の右辺第２項は、出力される差動信号に付加されるオフセットに相当する。電流調整部１３が加える電流量ΔＩ_１，ΔＩ_２が可変であれば、オフセットも可変である。

この増幅回路１Ａにおける入力電圧値差（Ｖinp－Ｖinn）とドレイン電流Ｉ_ｄ１，Ｉ_ｄ２との関係が図２に示されている。この図に示されるように、第１抵抗回路２の抵抗値ｒ_ｒを大きくすることで、入力電圧値差の広い範囲において、入力電圧値差に対してドレイン電流Ｉ_ｄ１，Ｉ_ｄ２は線形に増減する。また、第１抵抗回路２の抵抗値ｒ_ｒを大きくすることは、利得を小さくすることになる。つまり、入力電圧値の差が相対的に広い範囲に及ぶ場合には、第１抵抗回路２の抵抗値ｒ_ｒを相対的に大きくすればよく、これにより利得を相対的に小さくすることができる。逆に、入力電圧値の差が相対的に狭い範囲に留まる場合には、第１抵抗回路２の抵抗値ｒ_ｒを相対的に小さくすればよく、これにより利得を相対的に大きくすることができる。また、第１抵抗回路２の抵抗値ｒ_ｒを調整することにより利得を変更しても、出力される電圧信号のノイズの変化は小さい。さらに、第１ＭＯＳトランジスタ３１および第２ＭＯＳトランジスタ３２それぞれのゲートに入力電圧信号が印加されるので、入力インピーダンスは高い。このように、増幅回路１Ａは、広入力レンジ、低ノイズおよび高入力インピーダンスの要求を調和的に満たすことができ、スキャナー、ファクシミリ送受信機および複写機などの画像取得装置においてリニアセンサからの出力信号を処理する際に好適に用いられ得る。

ＶＩ変換器１０Ａの単体で考えると、ＶＩ変換器１０Ａの出力端であるノードＮ３，Ｎ４は高インピーダンスとなる。しかし、ＶＩ変換器１０Ａの後段に第１ＩＶ変換器１１および第２ＩＶ変換器１２が設けられていることにより、前段のＶＩ変換器１０ＡのノードＮ３，Ｎ４から後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２へ電流が流れても、ノードＮ３，Ｎ４の電位はＶcmに維持されるので、ノードＮ３，Ｎ４は低インピーダンスとなる。

増幅回路１Ａの後段に設けられる負荷回路の駆動電圧が増幅回路１Ａの駆動電圧より低い場合、第１ＩＶ変換器１１および第２ＩＶ変換器１２に与えられる基準電位Ｖcmを適切な値に設定すればよい。すなわち、第１ＩＶ変換器１１および第２ＩＶ変換器１２はレベル変換段を兼ねることができる。

増幅回路１Ａにおいて、前段のＶＩ変換器１０Ａと後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２との間は電流インターフェースで接続されている。このことから、後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２に入力される電流量Ｉ_１，Ｉ_２を電流調整部１３により調整することができて、出力信号のオフセットを調整することができる。また、第１ＩＶ変換器１１および第２ＩＶ変換器１２の入力インピーダンスが低いので、寄生容量が大きくても、その影響は小さい。

後段の第１ＩＶ変換器１１および第２ＩＶ変換器１２は、前段のＶＩ変換器１０Ａに対して独立に設計することができるので、負荷に応じた駆動能力を有する構成とすることができる。

（増幅回路の第２構成例）
図３は、第２構成例の増幅回路１Ｂの構成を示す図である。増幅回路１Ｂは、ＶＩ変換器１０Ｂ、第１ＩＶ変換器１１および第２ＩＶ変換器１２を備える。増幅回路１Ｂは、電流調整部１３を更に備えるのが好適である。

図１に示された第１構成例の増幅回路１Ａの構成と比較すると、図３に示される第２構成例の増幅回路１Ｂは、ＶＩ変換器１０Ａに替えてＶＩ変換器１０Ｂを備える点で相違する。第１構成例におけるＶＩ変換器１０Ａと比較すると、第２構成例におけるＶＩ変換器１０Ｂは、第２抵抗回路３を更に含む点で相違する。第２抵抗回路３は、ノードＮ３とノードＮ４との間に設けられている。第２抵抗回路３の抵抗値は、固定であってもよいし、可変であってもよい。

第１構成例におけるＶＩ変換器１０Ａの出力端であるノードＮ３，Ｎ４の電位は、理論的には、基準電位Ｖcmに固定されて、変動しない。しかし、実際には、入力電圧信号が高周波成分を含んでいると、ノードＮ３，Ｎ４の電位の変動が無視できない場合がある。ノードＮ３，Ｎ４の電位の変動は、出力電圧値差（Ｖoutp－Ｖoutn）の整定遅れとして現れる。

これに対して、第２構成例におけるＶＩ変換器１０Ｂは、ノードＮ３とノードＮ４との間に第２抵抗回路３が設けられていることにより、ノードＮ３，Ｎ４の電位の変動を抑制することができて、出力電圧値差（Ｖoutp－Ｖoutn）の整定を早めることができる。

第２抵抗回路３は、理論的には電位差がないノードＮ３，Ｎ４間に設けられているので、入力電圧信号が高周波成分を含まない場合には、増幅動作または性能に対する寄与が小さい。入力電圧信号が高周波成分を含む場合には、第２抵抗回路３は、回路動作の遅れに因り生じるノードＮ３，Ｎ４間の電位差を緩和して、理想的な増幅動作に近づけることができる。

（増幅回路の変形例）
本発明の増幅回路は、上記第１，第２の構成例の増幅回路１Ａ，１Ｂに限定されるものではなく、種々の変形が可能である。例えば、第１ＩＶ変換器１１および第２ＩＶ変換器１２は任意の構成とすることができる。

第１抵抗回路２は、前述したとおり抵抗値が可変である合成抵抗回路であってもよい。その場合、第１抵抗回路２は、抵抗器とスイッチとを直列に接続したものを構成単位として、複数の構成単位を並列に接続した構成を有するものであってもよい。第１抵抗回路２は、抵抗器とスイッチとを並列に接続したものを構成単位として、複数の構成単位を直列に接続した構成を有するものであってもよい。第１抵抗回路２は、以下に説明する合成抵抗回路２Ａ～２Ｄであるのが好適である。

（合成抵抗回路の第１構成例）
図４は、第１構成例の合成抵抗回路２Ａの回路図である。合成抵抗回路２Ａは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａを備える。第１回路網２０Ａは、抵抗器Ｒ１～Ｒ５およびスイッチＳＷ０，ＳＷ１を含む。

抵抗器Ｒ１は、ノードＮ１１とノードＮ１２との間に設けられている。抵抗器Ｒ２およびスイッチＳＷ１は、互いに直列に接続されて、ノードＮ１２とノードＮ１３との間に設けられている。抵抗器Ｒ３は、ノードＮ１３とノードＮ１４との間に設けられている。抵抗器Ｒ４およびスイッチＳＷ０は、互いに直列に接続されて、ノードＮ１４とノードＮ１１との間に設けられている。抵抗器Ｒ５は、ノードＮ１１とノードＮ１３との間に設けられている。ノードＮ１２は第１端２ａに接続されている。ノードＮ１４は第２端２ｂに接続されている。合成抵抗回路２Ａは、第１端２ａと第２端２ｂとの間で、２個のスイッチＳＷ０，ＳＷ１それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。

２個のスイッチＳＷ０，ＳＷ１それぞれのオン／オフを制御する制御信号を２ビットの２進数（ｂ１，ｂ０）で表すことができる。スイッチＳＷ０は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。

抵抗器Ｒ１の抵抗値をｒ_１とする。抵抗器Ｒ２の抵抗値をｒ_２とする。抵抗器Ｒ３の抵抗値をｒ_３とする。抵抗器Ｒ４の抵抗値をｒ_４とする。抵抗器Ｒ５の抵抗値をｒ_５とする。制御信号が値００ｂであるとき、スイッチＳＷ１およびスイッチＳＷ０の双方がオフ状態となって、合成抵抗回路２Ａの合成抵抗値ｒ_00bは下記（９）式で表される。制御信号が値０１ｂであるとき、スイッチＳＷ１がオフ状態となり、スイッチＳＷ０がオン状態となって、合成抵抗回路２Ａの合成抵抗値ｒ_01bは下記（１０）式で表される。制御信号が値１０ｂであるとき、スイッチＳＷ１がオン状態となり、スイッチＳＷ０がオフ状態となって、合成抵抗回路２Ａの合成抵抗値ｒ_10bは下記（１１）式で表される。制御信号が値１１ｂであるとき、スイッチＳＷ１およびスイッチＳＷ０の双方がオン状態となって、合成抵抗回路２Ａの合成抵抗値ｒ_11bは下記（１２）式で表される。（１０）式および（１１）式において、演算子// は、ｘ//ｙ＝ｘｙ／(ｘ＋ｙ) なる式により、抵抗値ｘの抵抗器と抵抗値ｙの抵抗器とが並列接続されてなる抵抗回路の合成抵抗値を求める演算を表す。

これらの合成抵抗値ｒ_00b，ｒ_01b，ｒ_10b，ｒ_11bが所望の値となるように、抵抗器Ｒ１～Ｒ５の抵抗値ｒ_１～ｒ_５を設定すればよい。例えば、下記（１３）式で表されるように合成抵抗値ｒ_00b，ｒ_01b，ｒ_10b，ｒ_11bが公比ｍの等比数列となるように、抵抗器Ｒ１～Ｒ５の抵抗値ｒ_１～ｒ_５を設定することができる。

未知数（抵抗値ｒ_１～ｒ_５）が５個あるのに対して、方程式（上記（９）式～（１２）式）が４個あるので、抵抗値ｒ_１～ｒ_５を一意的に決定することができない場合がある。そこで、抵抗比（ｒ_３／ｒ_１）と抵抗比（ｒ_４／ｒ_２）とを互いに等しくするという制約、すなわち、下記（１４）式で表される関係を満たすという制約を設けるのが好ましい。このような制約を設けることで未知数を４個にすることができる。なお、抵抗値ｒ_１～ｒ_５の決定に際して数式処理ソフトを用いることができる。

抵抗器Ｒ１～Ｒ５の抵抗値ｒ_１～ｒ_５の一例は次のとおりである。
ｒ_１＝3842.04Ω
ｒ_２＝7670.18Ω
ｒ_３＝1200.54Ω
ｒ_４＝2399.02Ω
ｒ_５＝ 906.028Ω

図５は、これらの抵抗値を有する抵抗器Ｒ１～Ｒ５を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０，ＳＷ１のオン／オフの状態をも示している。なお、この図に記した合成抵抗値は等比数列から僅かに異なっているが、これは、実際の可変利得増幅回路に合成抵抗回路を適用した場合に利得が正確に等比数列になるように各抵抗値を補正していることに因る。このような補正は回路毎に行うのが好ましい。

なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。

本構成例の合成抵抗回路２Ａは、２個のスイッチを用いて４とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ａを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

（合成抵抗回路の第２構成例）
図６は、第２構成例の合成抵抗回路２Ｂの回路図である。合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第２回路網２０Ｂを備える。図４に示された第１構成例の合成抵抗回路２Ａの構成と比較すると、図６に示される第２構成例の合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間に第２回路網２０Ｂを更に備える点で相違する。第２回路網２０Ｂは、第１回路網２０Ａに対して並列に設けられている。第２回路網２０Ｂは、抵抗器Ｒ６～Ｒ１０およびスイッチＳＷ２～ＳＷ４を含む。

抵抗器Ｒ６およびスイッチＳＷ２は、互いに直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられている。抵抗器Ｒ７およびスイッチＳＷ４は、互いに直列に接続されて、ノードＮ２２とノードＮ２３との間に設けられている。抵抗器Ｒ８は、ノードＮ２３とノードＮ２４との間に設けられている。抵抗器Ｒ９およびスイッチＳＷ３は、互いに直列に接続されて、ノードＮ２４とノードＮ２１との間に設けられている。抵抗器Ｒ１０は、ノードＮ２１とノードＮ２３との間に設けられている。ノードＮ２２は第１端２ａに接続されている。ノードＮ２４は第２端２ｂに接続されている。合成抵抗回路２Ｂは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。

一例として、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができる。スイッチＳＷ０は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。スイッチＳＷ２は、ｂ２＝０であるときオフ状態となり、ｂ２＝１であるときオン状態となる。スイッチＳＷ３は、ｂ０＆ｂ２＝０であるときオフ状態となり、ｂ０＆ｂ２＝１であるときオン状態となる。スイッチＳＷ４は、ｂ１＆ｂ２＝０であるときオフ状態となり、ｂ１＆ｂ２＝１であるときオン状態となる。演算子＆は、論理積を求める演算を表す。

この例ではデコード回路が用いられる。デコード回路は、３ビットの２進数（ｂ２，ｂ１，ｂ０）で表される制御信号を入力する。そして、このデコード回路は、ビットｂ０とビットｂ２との論理積の値を出力してスイッチＳＷ３に与え、また、ビットｂ１とビットｂ２との論理積の値を出力してスイッチＳＷ４に与える。

ｂ２＝０であるとき、第２回路網２０Ｂ内の３個のスイッチＳＷ２～ＳＷ４の何れもオフ状態となるので、合成抵抗回路２Ｂの合成抵抗値は、第１構成例の場合と同様に、ビットｂ１，ｂ０の各値に応じた第１回路網２０Ａの合成抵抗値となる。ｂ２＝１であるとき、合成抵抗回路２Ｂの合成抵抗値は、並列接続された第１回路網２０Ａと第２回路網２０Ｂとの合成抵抗値となる。ｂ２＝１であるときの第２回路網２０Ｂの合成抵抗値は、ビットｂ１，ｂ０の各値に応じた値となる。第２回路網２０Ｂの抵抗器Ｒ_６～Ｒ_１０の抵抗値ｒ_６～ｒ_１０は、第１構成例における第１回路網２０Ａの抵抗値ｒ_１～ｒ_５の設定方法と同様にして設定することができる。

抵抗器Ｒ１～Ｒ１０の抵抗値ｒ_１～ｒ_１０の一例は次のとおりである。
ｒ_１＝3842.04Ω
ｒ_２＝7670.18Ω
ｒ_３＝1200.54Ω
ｒ_４＝2399.02Ω
ｒ_５＝ 906.028Ω
ｒ_６＝3497.20Ω
ｒ_７＝5948.26Ω
ｒ_８＝1172.25Ω
ｒ_９＝1993.024Ω
ｒ₁₀＝797.874Ω

図７は、これらの抵抗値を有する抵抗器Ｒ１～Ｒ１０を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０～ＳＷ４のオン／オフの状態をも示している。

本構成例の合成抵抗回路２Ｂは、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｂを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

（合成抵抗回路の第３構成例）
図８は、第３構成例の合成抵抗回路２Ｃの回路図である。合成抵抗回路２Ｃは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第３回路網２０Ｃを備える。図６に示された第２構成例の合成抵抗回路２Ｂの構成と比較すると、図８に示される第３構成例の合成抵抗回路２Ｃは、第２回路網２０Ｂに替えて第３回路網２０Ｃを備える点で相違する。第３回路網２０Ｃは、第１回路網２０Ａに対して並列に設けられている。第３回路網２０Ｃは、抵抗器Ｒ６～Ｒ１０およびスイッチＳＷ２～ＳＷ４を含む。

第２構成例における第２回路網２０Ｂでは、スイッチＳＷ２は、抵抗器Ｒ６と直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられていた。これに対して、第３構成例における第３回路網２０Ｃでは、スイッチＳＷ２は、抵抗器Ｒ１０と直列に接続されて、ノードＮ２１とノードＮ２３との間に設けられている。合成抵抗回路２Ｃは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。

第３構成例の合成抵抗回路２Ｃは、第２構成例の合成抵抗回路２Ｂと同様に、図７に示されるように、一例として、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができ、抵抗器Ｒ１～Ｒ１０の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。

本構成例の合成抵抗回路２Ｃも、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路の構成が簡易であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｃを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

（合成抵抗回路の第４構成例）
図９は、第４構成例の合成抵抗回路２Ｄの回路図である。合成抵抗回路２Ｄは、第１端２ａと第２端２ｂとの間に第１回路網２０Ａおよび第４回路網２０Ｄを備える。図６に示された第２構成例の合成抵抗回路２Ｂの構成と比較すると、図９に示される第４構成例の合成抵抗回路２Ｄは、第２回路網２０Ｂに替えて第４回路網２０Ｄを備える点で相違する。第４回路網２０Ｄは、第１回路網２０Ａに対して並列に設けられている。第４回路網２０Ｄは、抵抗器Ｒ６～Ｒ１０およびスイッチＳＷ２～ＳＷ４を含む。

第２構成例における第２回路網２０Ｂでは、スイッチＳＷ２は、抵抗器Ｒ６と直列に接続されて、ノードＮ２１とノードＮ２２との間に設けられていた。これに対して、第４構成例における第４回路網２０Ｄでは、スイッチＳＷ２は、ノードＮ２４と第２端２ｂとの間に設けられている。合成抵抗回路２Ｄは、第１端２ａと第２端２ｂとの間で、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフの状態に応じた合成抵抗値を有することができる。

一例として、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができる。スイッチＳＷ０およびスイッチＳＷ３は、ｂ０＝０であるときオフ状態となり、ｂ０＝１であるときオン状態となる。スイッチＳＷ１およびスイッチＳＷ４は、ｂ１＝０であるときオフ状態となり、ｂ１＝１であるときオン状態となる。スイッチＳＷ２は、ｂ２＝０であるときオフ状態となり、ｂ２＝１であるときオン状態となる。この例では、制御信号をデコードする回路は不要である。

ｂ２＝０であるとき、第４回路網２０Ｄ内のスイッチＳＷ２がオフ状態となるので、合成抵抗回路２Ｄの合成抵抗値は、第１構成例の場合と同様に、ビットｂ１，ｂ０の各値に応じた第１回路網２０Ａの合成抵抗値となる。ｂ２＝１であるとき、合成抵抗回路２Ｄの合成抵抗値は、並列接続された第１回路網２０Ａと第４回路網２０Ｄとの合成抵抗値となる。ｂ２＝１であるときの第４回路網２０Ｄの合成抵抗値は、ビットｂ１，ｂ０の各値に応じた値となる。

第４構成例の合成抵抗回路２Ｄは、第２構成例の合成抵抗回路２Ｂと同様に、５個のスイッチＳＷ０～ＳＷ４それぞれのオン／オフを制御する制御信号を３ビットの２進数（ｂ２，ｂ１，ｂ０）で表すことができ、抵抗器Ｒ１～Ｒ１０の各抵抗値を設定することで制御信号の各値に対する合成抵抗値を設定することができる。図１０は、これらの抵抗値を有する抵抗器Ｒ１～Ｒ１０を用いたときの制御信号の各値に対する合成抵抗値を纏めた表である。この図は、制御信号の各値に対するスイッチＳＷ０～ＳＷ４のオン／オフの状態をも示している。

なお、２ノード間に抵抗器とスイッチとが直列に設けられていてスイッチのオン抵抗値が無視できない場合には、抵抗器の抵抗値とスイッチのオン抵抗値との和が上記の値となるように抵抗器の抵抗値を設定するのが好ましい。スイッチＳＷ２のオン抵抗値が無視できない場合には、ノードＮ２２，Ｎ２４間の合成抵抗値とスイッチＳＷ２のオン抵抗値との和が所望値となるように抵抗器Ｒ６～Ｒ１０の抵抗値ｒ_６～ｒ_１０を設定するのが好ましい。

本構成例の合成抵抗回路２Ｄは、５個のスイッチを用いて少なくとも８とおりの所望の合成抵抗値を有することができる。スイッチの個数が少ないので、寄生容量の影響を低減することができる。デコード回路が不要であり、また、抵抗マトリックスが小さいので、合成抵抗回路２Ｄを半導体基板上に形成する場合にレイアウト面積を小さくすることができる。

（合成抵抗回路の変形例）
合成抵抗回路は、上記第１～第４の構成例の合成抵抗回路２Ａ～２Ｄに限定されるものではなく、種々の変形が可能である。例えば、第２構成例において、ノードＮ２１とノードＮ２２との間にスイッチＳＷ２を設ける構成に替えて、ノードＮ２３とノードＮ２４との間にスイッチＳＷ２を設ける構成としてもよく、このような構成としても等価である。また、第４構成例において、ノードＮ２４と第２端２ｂとの間にスイッチＳＷ２を設ける構成に替えて、ノードＮ２２と第１端２ａとの間にスイッチＳＷ２を設ける構成としてもよく、このような構成としても等価である。

合成抵抗回路は、第１回路網２０Ａに対して、第２回路網２０Ｂ，第３回路網２０Ｃおよび第４回路網２０Ｄのうちの何れか同種または異種の２以上の回路網を並列に設ける構成としてもよい。合成抵抗回路は、第１回路網２０Ａに対して抵抗器を直列または並列に設ける構成としてもよい。また、合成抵抗回路は、第１回路網２０Ａに対して、互いに直列または並列に接続された抵抗器およびスイッチを並列に設ける構成としてもよい。

抵抗器Ｒ１～Ｒ１０は、単一の抵抗器であってもよいし、複数の抵抗器を直列または並列に接続した構成であってもよい。半導体基板上に抵抗器を形成する場合、実現し易い抵抗値の範囲があるので、その範囲から外れる抵抗値を実現するには、その範囲内の抵抗値を有する複数の抵抗器を直列または並列に接続した構成とするのが好ましい。

１Ａ，１Ｂ…増幅回路、１ａ…第１入力端、１ｂ…第２入力端、１ｃ…第１出力端、１ｄ…第２出力端、２…第１抵抗回路、２Ａ～２Ｄ…合成抵抗回路、２ａ…第１端、２ｂ…第２端、１０Ａ，１０Ｂ…ＶＩ変換器、１１…第１ＩＶ変換器、１２…第２ＩＶ変換器、１３…電流調整部、２０Ａ…第１回路網、２０Ｂ…第２回路網、２０Ｃ…第３回路網、２０Ｄ…第４回路網、３１…第１ＭＯＳトランジスタ、３２…第２ＭＯＳトランジスタ、４１…第１定電流源、４２…第２定電流源、４３…第３定電流源、４４…第４定電流源、５１…演算増幅器、５２…抵抗器、６１…演算増幅器、６２…抵抗器、Ｎ１～Ｎ４，Ｎ１１～Ｎ１４，Ｎ２１～Ｎ２４…ノード、Ｒ１～Ｒ１０…抵抗器、ＳＷ０～ＳＷ４…スイッチ。

Claims

ＶＩ変換器、第１ＩＶ変換器および第２ＩＶ変換器を備え、
前記ＶＩ変換器は、
ノードＮ１とノードＮ２との間に設けられた第１抵抗回路と、
第１入力端に接続されたゲートと、前記ノードＮ１に接続されたソースと、ノードＮ３に接続されたドレインと、を有する第１ＭＯＳトランジスタと、
第２入力端に接続されたゲートと、前記ノードＮ２に接続されたソースと、ノードＮ４に接続されたドレインと、を有する第２ＭＯＳトランジスタと、
第１基準電位入力端と前記ノードＮ１との間に設けられ、第１基準電位入力端から前記ノードＮ１へ一定量の電流を流す第１定電流源と、
第１基準電位入力端と前記ノードＮ２との間に設けられ、第１基準電位入力端から前記ノードＮ２へ一定量の電流を流す第２定電流源と、
前記ノードＮ３と第２基準電位入力端との間に設けられ、前記ノードＮ３から第２基準電位入力端へ一定量の電流を流す第３定電流源と、
前記ノードＮ４と第２基準電位入力端との間に設けられ、前記ノードＮ４から第２基準電位入力端へ一定量の電流を流す第４定電流源と、
を含み、
前記第１ＩＶ変換器は、
前記ノードＮ３に接続された反転入力端子と、基準電位Ｖcmが入力される非反転入力端子と、出力端子と、を有する第１演算増幅器と、
前記第１演算増幅器の前記反転入力端子と前記出力端子との間に設けられた第１抵抗器と、
を含み、前記第１演算増幅器の前記反転入力端子に入力される第１電流信号を第１電圧信号に変換して該第１電圧信号を前記第１演算増幅器の前記出力端子から出力し、
前記第２ＩＶ変換器は、
前記ノードＮ４に接続された反転入力端子と、基準電位Ｖcmが入力される非反転入力端子と、出力端子と、を有する第２演算増幅器と、
前記第２演算増幅器の前記反転入力端子と前記出力端子との間に設けられた第２抵抗器と、
を含み、前記第２演算増幅器の前記反転入力端子に入力される第２電流信号を第２電圧信号に変換して該第２電圧信号を前記第２演算増幅器の前記出力端子から出力する、
増幅回路。
前記ＶＩ変換器は、前記ノードＮ３と前記ノードＮ４との間に設けられた第２抵抗回路を更に含む、
請求項１に記載の増幅回路。
前記ノードＮ３から前記第１ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ_１を加えて、前記第１ＩＶ変換器に入力される前記第１電流信号の電流量を調整するとともに、前記ノードＮ４から前記第２ＩＶ変換器へ出力される電流信号の電流量に対して電流量ΔＩ_２を加えて、前記第２ＩＶ変換器に入力される前記第２電流信号の電流量を調整する電流調整部を更に備える、
請求項１または２に記載の増幅回路。
前記電流調整部が加える電流量ΔＩ_１，ΔＩ_２が可変である、
請求項３に記載の増幅回路。
前記第１抵抗回路は、抵抗値が可変である合成抵抗回路である、
請求項１～４の何れか１項に記載の増幅回路。
前記合成抵抗回路は、第１端と第２端との間に設けられた第１回路網を備え、
前記第１回路網は、
ノードＮ１１とノードＮ１２との間に設けられた抵抗器Ｒ１と、
前記ノードＮ１２とノードＮ１３との間に設けられた抵抗器Ｒ２と、
前記ノードＮ１３とノードＮ１４との間に設けられた抵抗器Ｒ３と、
前記ノードＮ１４と前記ノードＮ１１との間に設けられた抵抗器Ｒ４と、
前記ノードＮ１１と前記ノードＮ１３との間に設けられた抵抗器Ｒ５と、
前記ノードＮ１４と前記ノードＮ１１との間に前記抵抗器Ｒ４に対して直列に設けられたスイッチＳＷ０と、
前記ノードＮ１２と前記ノードＮ１３との間に前記抵抗器Ｒ２に対して直列に設けられたスイッチＳＷ１と、
を含み、
前記ノードＮ１２が前記第１端に接続され、
前記ノードＮ１４が前記第２端に接続されている、
請求項５に記載の増幅回路。
前記抵抗器Ｒ１の抵抗値をｒ_１とし、前記抵抗器Ｒ２の抵抗値をｒ_２とし、前記抵抗器Ｒ３の抵抗値をｒ_３とし、前記抵抗器Ｒ４の抵抗値をｒ_４としたときに、抵抗比（ｒ_３／ｒ_１）と抵抗比（ｒ_４／ｒ_２）とが互いに等しい、
請求項６に記載の増幅回路。
前記合成抵抗回路は、前記第１端と前記第２端との間に前記第１回路網に対して並列に設けられた第２回路網を更に備え、
前記第２回路網は、
ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、
前記ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、
前記ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、
前記ノードＮ２４と前記ノードＮ２１との間に設けられた抵抗器Ｒ９と、
前記ノードＮ２１と前記ノードＮ２３との間に設けられた抵抗器Ｒ１０と、
前記ノードＮ２１と前記ノードＮ２２との間に前記抵抗器Ｒ６に対して直列に設けられたスイッチＳＷ２と、
前記ノードＮ２４と前記ノードＮ２１との間に前記抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、
前記ノードＮ２２と前記ノードＮ２３との間に前記抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４と、
を含み、
前記ノードＮ２２が前記第１端に接続され、
前記ノードＮ２４が前記第２端に接続されている、
請求項６または７に記載の増幅回路。
前記合成抵抗回路は、前記第１端と前記第２端との間に前記第１回路網に対して並列に設けられた第３回路網を更に備え、
前記第３回路網は、
ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、
前記ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、
前記ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、
前記ノードＮ２４と前記ノードＮ２１との間に設けられた抵抗器Ｒ９と、
前記ノードＮ２１と前記ノードＮ２３との間に設けられた抵抗器Ｒ１０と、
前記ノードＮ２１と前記ノードＮ２３との間に前記抵抗器Ｒ１０に対して直列に設けられたスイッチＳＷ２と、
前記ノードＮ２４と前記ノードＮ２１との間に前記抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、
前記ノードＮ２２と前記ノードＮ２３との間に前記抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４と、
を含み、
前記ノードＮ２２が前記第１端に接続され、
前記ノードＮ２４が前記第２端に接続されている、
請求項６～８の何れか１項に記載の増幅回路。
前記合成抵抗回路は、前記第１端と前記第２端との間に前記第１回路網に対して並列に設けられた第４回路網を更に備え、
前記第４回路網は、
ノードＮ２１とノードＮ２２との間に設けられた抵抗器Ｒ６と、
前記ノードＮ２２とノードＮ２３との間に設けられた抵抗器Ｒ７と、
前記ノードＮ２３とノードＮ２４との間に設けられた抵抗器Ｒ８と、
前記ノードＮ２４と前記ノードＮ２１との間に設けられた抵抗器Ｒ９と、
前記ノードＮ２１と前記ノードＮ２３との間に設けられた抵抗器Ｒ１０と、
前記ノードＮ２４と前記第２端との間に設けられたスイッチＳＷ２と、
前記ノードＮ２４と前記ノードＮ２１との間に前記抵抗器Ｒ９に対して直列に設けられたスイッチＳＷ３と、
前記ノードＮ２２と前記ノードＮ２３との間に前記抵抗器Ｒ７に対して直列に設けられたスイッチＳＷ４と、
を含み、
前記ノードＮ２２が前記第１端に接続されている、
請求項６～９の何れか１項に記載の増幅回路。