JP4913392B2 - アッテネータ - Google Patents

Description

本発明は制御信号に応じて利得を制御するアッテネータに関し、特にデジタル制御信号によりステップ状に利得を切り替える半導体集積回路化したアッテネータに関する。

近年の平面ＴＶ等の機器では、画面の大型化に伴い表示画面の画質に対する要求が厳しくなってきている。そのため、これらの機器は、機器内でアナログビデオ信号をデジタル信号に変換した後に、高画質化のための複雑なフィルタ処理などの信号処理を行っている。

さらに、機器に使用される基板面積を縮小するために、これらの信号処理機能を１つのＬＳＩ（Large Scale Integrated circuit）に収めたものが実用化されている。このようなＬＳＩは、アナログビデオ入力信号をデジタル信号に変換するアナログ・デジタル変換器（以後、ＡＤ変換器と略す）と主要な信号処理を行うロジック回路を有し、さらに、アナログビデオ入力信号がＡＤ変換器の入力範囲内に収まるようにするためのアナログ信号処理回路を設けている。

このアナログ信号処理回路では、アナログビデオ入力信号波形におけるピーク電位がＡＤ変換器の入力範囲内に納まるようにするため、直流的な動作点を維持するクランプ回路と、過大な信号振幅を適度な値に減衰させるためのアッテネータとを有する。

このアッテネータの利得は、ＡＤ変換器から出力されるデジタル化されたビデオ信号の振幅が適度な値となるように制御される必要があるため、ＡＤ変換器出力を受けるロジック回路で生成したデジタル制御信号で制御される。従って、このアッテネータは、一般的にデジタル回路とのインターフェースが容易に行えるように、デジタル制御信号入力を持つものが用いられる。特許文献１にこのようなアッテネータの一例が開示されている。

特許文献１に開示される従来例１のアッテネータ１００の回路図を図９に示す。図９に示すように、アッテネータ１００は、入力端子１０１、制御入力端子１０２、出力端子１０３、入力バッファ１１０、スイッチ群１２０、Ｒ−２Ｒ抵抗ラダー回路１３０を有している。

入力バッファ１１０は、出力と反転入力Ｖ−を接続して全帰還を掛けた演算増幅器からなるボルテージフォロワで構成され、入力端子１０１に受けた入力信号を非反転入力Ｖ＋に受け、インピーダンス変換してスイッチ群１２０に出力する。

スイッチ群１２０は、４つのスイッチＳＷ１１〜ＳＷ１４を有している。スイッチＳＷ１１〜ＳＷ１４は、それぞれ端子Ａ、Ｂ、Ｃを有しており、制御入力端子１０２より入力される制御信号Ｓ１１〜Ｓ１４に応じて、端子Ａと端子Ｂのうちいずれか一方が端子Ｃに接続される。ＳＷ１１〜ＳＷ１４の各端子Ａと各端子Ｂは、それぞれ入力バッファ１１０の出力と接地電位に接続される。

Ｒ−２Ｒ抵抗ラダー回路１３０は、抵抗値がＲの抵抗Ｒ１６〜Ｒ１８と、抵抗値がＲの２倍となる２Ｒの抵抗Ｒ１１〜Ｒ１５とを有している。抵抗Ｒ１５〜Ｒ１８は、出力端子１０３と接地電位との間に直列に接続され、直列接続された抵抗Ｒ１５〜Ｒ１８のそれぞれの接続点、及び抵抗Ｒ１８と出力端子との間の接続点には、それぞれ抵抗Ｒ１１〜Ｒ１４を介してスイッチＳＷ１１〜ＳＷ１４の端子Ｃが接続される。

次に、上記構成のアッテネータについての動作について説明する。入力端子１０１に入力された信号は、入力バッファ１１０を介して、スイッチＳＷ１１〜ＳＷ１４の各端子Ａに共通に与えられる。入力バッファ１１０は、入力端子１０１から入力される入力信号を高い入力抵抗で受けるとともに、出力に接続されたスイッチ群１２０を介して接続されるＲ−２Ｒ抵抗ラダー回路１３０を駆動する。このように、入力バッファ１１０は、Ｒ−２Ｒ抵抗ラダー回路１３０とアッテネータの入力端子１０１とが直接接続されないようにすることで、入力端子１０１の入力抵抗を高いものにしている。
スイッチＳＷ１１〜ＳＷ１４は、それぞれ制御信号Ｓ１１〜Ｓ１４が電源電位ＶＤＤ（以後、ハイレベルと略す）の場合には端子Ａと端子Ｃが接続されて入力バッファの出力が端子Ｃに出力され、接地電位（以後、ロウレベルと略す）の場合には端子Ｂと端子Ｃが接続されて接地電位が端子Ｃに出力される。これにより、スイッチＳＷ１１〜ＳＷ１４の各端子Ｃは、Ｓ１１〜Ｓ１４がハイレベルである場合には入力端子１０１に入力された信号を出力するが、ロウレベルの場合には、無信号となる。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４のそれぞれの端子Ｃから抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４に出力された信号が、出力端子１０３に出力されるまでの信号における利得は、それぞれ１／１６［倍］、１／８［倍］、１／４［倍］、１／２［倍］になるので、たとえば、制御信号Ｓ１１のみがハイレベルであった場合には、入力端子１０１から出力端子１０３までの利得は、抵抗Ｒ１１を介して出力端子１０３に出力されるまでの利得である１／１６［倍］になる。同様に、Ｓ１２のみ、Ｓ１３のみ、Ｓ１４のみがハイレベルのときの利得は、それぞれ抵抗Ｒ１２、Ｒ１３、Ｒ１４を介して出力端子１０３に出力されるまでの利得である１／８［倍］、１／４［倍］、１／２［倍］になる。

制御信号Ｓ１１〜Ｓ１４のハイレベルとロウレベルの任意の組み合わせで得られる利得は、ハイレベルとなっている制御信号が与える利得をすべて加え合わせたものとなる。ここで、制御信号Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４それぞれについて、ハイレベルであった場合に"１"およびロウレベルであった場合に"０"となる係数をＷ１、Ｗ２、Ｗ３、Ｗ４とすると、入力端子１０１から出力端子１０３までのアッテネータの利得Ｇは、（１）式で表すことができる。
Ｇ＝（８・Ｗ４＋４・Ｗ３＋２・Ｗ２＋Ｗ１）／１６ ［倍］ ・・・（１）
（１）式は、アッテネータの利得Ｇが、制御信号Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４がハイレベルであるかロウレベルであるかにより制御されることを示す。つまり、アッテネータ１００は、制御入力端子１０２に与えられた制御信号に応じて、入力端子１０１から出力端子１０３までの利得を切り替えることができる。

また、従来例１は、Ｒ−２Ｒ抵抗ラダー回路に信号を供給する経路に設けたスイッチを切り替えることで利得を切り替えるものであったが、演算増幅器と、入力信号を受ける入力抵抗、及び、演算増幅器に負帰還をかけるための帰還抵抗を備えた反転増幅回路において、入力抵抗と帰還抵抗にタップを備えた直列抵抗回路を用い、この直列抵抗回路のタップを制御信号に応じて選択することにより、この直列抵抗回路の全体から入力抵抗と帰還抵抗に配分する抵抗の値を変えて利得を切り替える技術と、その改良技術として、帰還抵抗は固定抵抗として、入力抵抗の代わりに制御電流により変換利得を制御するバイポーラトランジスタからなる電圧電流変換回路を用い、制御電流を可変することで利得を制御する技術が、それぞれ特許文献２に開示されている。特許文献２に開示されている従来例２のアッテネータ３００の回路図を図１０に、従来例３のアッテネータ２００の回路図を図１１に、それぞれ示す。

図１０に示すアッテネータ３００は、非反転入力が接地電位に接続された演算増幅器３１０と、入力端子ＩＮと出力端子ＯＵＴとの間に直列に接続されて直列抵抗回路を成す抵抗Ｒ３０１〜Ｒ３０６とを有する反転増幅回路である。また、抵抗Ｒ３０１〜３０６のそれぞれの接続点と、演算増幅器３１０の反転入力との間にはタップスイッチＳＷ３０１〜ＳＷ３０５がそれぞれ接続されている。

アッテネータ３００は、タップ切換制御に応じて、タップスイッチＳＷ３０１〜ＳＷ３０５のいずれか一つを導通させることにより、抵抗Ｒ３０１〜Ｒ３０６を直列接続した直列抵抗回路の全体から入力抵抗と帰還抵抗に配分する抵抗の値を変えることにより、入力抵抗と帰還抵抗の比で決定される反転増幅回路の利得を変えて、入力端子ＩＮから出力端子ＯＵＴまでの利得を制御する。例えば、タップスイッチＳＷ３０１を導通させた場合の入力抵抗と帰還抵抗の値は、それぞれＲ３０１とＲ３０２＋Ｒ３０３＋Ｒ３０４＋Ｒ３０５＋Ｒ３０６で、アッテネータ全体の利得は、-（Ｒ３０２＋Ｒ３０３＋Ｒ３０４＋Ｒ３０５＋Ｒ３０６）／Ｒ３０１［倍］になる。また。タップスイッチＳＷ３０５を導通させた場合の入力抵抗と帰還抵抗の値は、それぞれＲ３０１＋Ｒ３０２＋Ｒ３０３＋Ｒ３０４＋Ｒ３０５とＲ３０６で、アッテネータ全体の利得は、−Ｒ３０６／（Ｒ３０１＋Ｒ３０２＋Ｒ３０３＋Ｒ３０４＋Ｒ３０５）［倍］になる。このように、アッテネータ３００は、タップ切換制御に応じて、利得を切り替えることができる。

従来例２の改良技術である従来例３のアッテネータ２００は、入力端子ＩＮを介して受けた入力信号を電流に変換して出力する電圧電流変換回路２０１と、非反転入力Ｖ＋を接地するとともに反転入力Ｖ−に電圧電流変換回路２０１の出力電流を受けて出力端子ＯＵＴに出力する演算増幅器２１０と、演算増幅器２１０の出力と反転入力Ｖ−の間に接続した帰還抵抗ＲＯＵＴを備え、電圧電流変換回路２０１の変換利得を制御することで、アッテネータ２００の利得を制御するものである。アッテネータ２００の利得の制御について説明する。

電圧電流変換回路２０１は、入力抵抗ＲＩＮと、バイポーラトランジスタＱ１、Ｑ２とアクティブロードＱ５、Ｑ６及び電流源ＩＡを有する第１の差動増幅器と、バイポーラトランジスタＱ３，Ｑ４とアクティブロードＱ７、Ｑ８及び電流源ＩＢを有する第２の差動増幅器とを有する。バイポーラトランジスタＱ１のベースとコレクタ及びバイポーラトランジスタＱ４のベースは、入力抵抗ＲＩＮを介して、入力端子ＩＮに接続され、バイポーラトランジスタＱ４のコレクタは、電圧電流変換回路２０１の出力に接続される。電圧電流変換回路２０１の変換利得は、電圧電流変換回路２０１が有する電流源ＩＡとＩＢの出力電流をそれぞれＩＡ及びＩＢとすると、その比であるＩＢ／ＩＡになる。電圧電流変換回路の出力電流ＩＯＵＴは、入力抵抗ＲＩＮを流れる電流ＩＩＮにこの変換利得（ＩＢ／ＩＡ）を乗じた以下の（２）式によって表される。
ＩＯＵＴ＝ＩＩＮ×（ＩＢ／ＩＡ） ・・・（２）

アッテネータの出力電圧ＶＯＵＴは、帰還抵抗ＲＯＵＴと電圧電流変換回路２０１の出力電流ＩＯＵＴを用いてＶＯＵＴ＝ＲＯＵＴ×ＩＯＵＴとなること、及び、アッテネータの入力電圧ＶＩＮは、電圧電流変換回路２０１の入力抵抗ＲＩＮと、入力抵抗ＲＩＮに流れる入力電流ＩＩＮを用いてＶＩＮ＝ＲＩＮ×ＩＩＮとなることを用いると、及び、（２）式を用いると、アッテネータ２００の利得Ｇ２＝ＶＯＵＴ／ＶＩＮは、（３）式によって表すことができる。
Ｇ２＝（ＲＯＵＴ／ＲＩＮ）×（ＩＢ／ＩＡ） ・・・（３）
（３）式より、従来例３のアッテネータ２００は、電流源ＩＡとＩＢの出力電流に応じて、利得を変えることができる。

なお、電圧電流変換回路２０１の第１の差動増幅器のアクティブロードＱ５、Ｑ６は、バイポーラトランジスタＱ２のコレクタ電流と等しい電流をＱ１のコレクタに供給することで、電流源ＩＡの出力電流の一部が入力抵抗ＲＩＮを介して入力端子に定常的に流れることによる入力ＤＣオフセット電圧の発生を防止するものである。また、第２の差動増幅器のアクティブロードＱ７、Ｑ８は、バイポーラトランジスタＱ３のコレクタ電流と等しい電流をＱ４のコレクタに供給することで、電流源ＩＢの出力電流の一部が電圧電流変換回路２０１の出力に定常的に流れることによる出力ＤＣオフセット電流の発生を防止するものである。
特開平５−９５２３９号公報 実開平５−４６１１３号公報

しかしながら、従来例１のアッテネータ１００では、高い入力抵抗を得るために、利得の切り変えを行うスイッチ群の前段に全帰還を掛けた演算増幅器からなる入力バッファ１１０を設けているため、演算増幅器が入力ＤＣオフセット電圧を持つ場合においては、この入力ＤＣオフセットが重畳された入力信号に対して利得の切換が行われるため、出力端子には利得の切換に伴って変動するオフセット電圧が生ずることになる。

また、従来例２のアッテネータ３００においても、反転増幅回路に演算増幅器３１０を使用しているため、演算増幅器３１０が入力ＤＣオフセット電圧を持つ場合には、そのオフセット電圧がアッテネータ３００の有する利得分だけ増幅されて出力されるため、出力端子には利得の切換に伴って変動するオフセット電圧が生ずることになる。

また、従来例２のアッテネータ３００、および、従来例３のアッテネータ２００では、それぞれにおいては、電圧電流変換回路２０１内において、第１の差動増幅器をなすバイポーラトランジスタＱ１とＱ２の間、及び、アクティブロードＱ５とＱ６の間において特性が完全に一致していない場合には、電流源ＩＡの出力電流の一部が入力抵抗ＲＩＮを介して入力端子に定常的に流れることで入力ＤＣオフセット電圧を発生し、入力信号に重畳されてしまうので、第２の差動増幅器の電流源ＩＢの出力電流を変えて利得を変えた場合には、出力端子には利得の変化に応じて変動するＤＣオフセット電圧が出力される。また、第２の差動増幅器をなすバイポーラトランジスタＱ３とＱ４の間、及び、アクティブロードＱ７とＱ８の間において特性が完全に一致していない場合には、電流源ＩＢの出力電流の一部が電圧電流変換回路２０１の出力に定常的に流れることによる出力ＤＣオフセット電流が発生し、その出力ＤＣオフセット電流は利得の変化を行うための電流源ＩＢの変化に応じて変動してしまうため、第２の差動増幅器の電流源ＩＢの出力電流を変えて利得を変えた場合には、出力端子には利得の変化に応じて変動するＤＣオフセット電圧が出力される。

これらの従来例１、従来例２、及び、従来例３のアッテネータにおいては、利得の切換、または、制御に応じて変動するＤＣオフセット電圧が出力されてしまうため、利得をデジタル制御信号でステップ状に変化させた場合には、出力端子にはステップ状のノイズを発生してしまう問題があった。

また、従来例２のアッテネータ３００、および、従来例３アッテネータ２００では、それぞれ入力端子ＩＮに入力抵抗が直接接続されていることから入力端子に電流が流れてしまうことが避けられず、そのため、高い入力抵抗を得ることは困難である。従来例１と同様に、入力バッファを追加することにより入力抵抗を高めることは可能ではあるが、その場合は、追加した入力バッファがＤＣオフセット電圧をさらに入力信号に加えることになるため、出力端子での利得の切換に伴って変動するオフセット電圧の変動がより大きくなり、出力端子に生ずるＤＣオフセット電圧変動と、それに起因するノイズはさらに大きなものとなる問題があった。

本発明にかかるアッテネータは、制御信号に応じて入力信号と所定の電位とのいずれか一方を出力する複数のスイッチを有するスイッチ群と、前記スイッチの出力受けて所定の出力抵抗値で出力する複数のバッファ回路を備えたバッファ回路群と、前記所定の出力抵抗値に実質的に等しい又は１／２倍である抵抗値を有する２種類の負荷回路からなる直列回路において前記バッファ回路の出力を受ける負荷回路の接続点（タップ）を設けた負荷回路群とを、有するものである。

本発明のアッテネータによれば、バッファ回路がスイッチ群の後段に設けられており、バッファ回路の出力から出力端子に至る経路には利得の切換を行うものは設けていない。そのため、従来のアッテネータでは、スイッチ群の前段に設けた入力バッファのオフセット電圧がスイッチで切り替えられて生じた電位変動によりノイズが発生していたのに対して、本発明のアッテネータは、スイッチを切り替えた場合であっても、出力端子には、電位の変動によって生ずるノイズは発生しない。

本発明のアッテネータによれば、利得を変化させた場合において、出力ＤＣオフセット電圧の変動、及び、それに起因するノイズの発生を、無くすことができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるアッテネータ１の回路図を示す。

アッテネータ１は、入力端子１０、制御入力端子１１、スイッチ群２０、バッファ回路群３０、負荷回路群４０を有している。入力端子１０は、所定の振幅を有する入力信号が入力される。制御入力端子１１は、スイッチ群２０の状態を制御する制御信号Ｓ１〜Ｓ４が入力される。出力端子１２は、本実施の形態の出力端子であり、入力信号を制御信号に応じた利得で増幅して、出力する。

スイッチ群２０は、端子Ａ、Ｂ、Ｃを備えたスイッチＳＷ１〜４を有する。スイッチＳＷ１〜４は、それぞれ、制御信号Ｓ１〜Ｓ４に応じて、端子Ａまたは端子Ｂに入力された信号のどちらか一方を選択して端子Ｃに出力する。本実施の形態では、端子Ａは、入力端子１０を介して入力信号が入力され、端子Ｂは、所定の電位（接地電位）に接続されている。また、スイッチは制御信号がハイレベルの場合に端子Ａを選択し、ロウレベルの場合に端子Ｂを選択して入力信号又は所定の電位のいずれか一方を出力する。スイッチの詳細な回路については後述する。

バッファ回路群３０は、スイッチＳＷ１〜４からの出力信号を所定の出力抵抗で出力する複数のバッファ回路３１〜３４を有している。本実施の形態では、バッファ回路３１〜３４は、差動型トランスコンダクタンス増幅器ＯＴＡ１〜４を有する。差動型トランスコンダクタンス増幅器ＯＴＡ１〜４は、反転入力端子Ｉ−、非反転入力端子Ｉ＋、反転出力端子Ｏ−、非反転入力端子Ｏ＋を有し、非反転入力端子Ｉ＋はバッファ回路３１〜３４の入力とされ、反転出力端子Ｏ−は所定の電位である第１の電位（例えば、接地電位）に接続され、非反転出力端子Ｏ＋はそれぞれの反転入力端子Ｉ−に接続されて負帰還をかけるとともに、バッファ回路３１〜３４の出力として取り出される。なお、以上のような差動型トランスコンダクタンス増幅器ＯＴＡ１〜４の各端子の接続形式は、簡単のため、以下、第１の接続形式と省略して記す。バッファ回路３１〜３４の入力は、それぞれ対応するスイッチＳＷ１〜４の端子Ｃに接続され、バッファ回路３１〜３４の出力は、負荷回路群４０に出力される。差動型トランスコンダクタンス増幅器ＯＴＡ１〜４の回路の詳細は、後述する。

負荷回路群４０は、バッファ回路３１〜３４の所定の出力抵抗に対して実質的に半分の抵抗値を有する第１の負荷回路と、バッファ回路の出力抵抗と実質的に同じ抵抗値を有する第２の負荷回路とを有している。本実施の形態においては、第１の負荷回路として負荷回路４２〜４４を用い、第２の負荷回路として負荷回路４１を用いる。負荷回路４１〜４４は、それぞれ負帰還接続されたＯＴＡを負荷として利用している。また、この負荷回路４１〜４４は、出力端子１２と接地電位との間に直列に接続されている。直列接続された負荷回路のそれぞれの接続点には対応するバッファ回路の出力が接続されている。本実施の形態では、接地電位から出力端子１２に向かって、負荷回路４１〜４４が縦続接続されており、接地電位と負荷回路４１との接続点を除く他の接続点には、それぞれバッファ回路３１〜３４の出力が接続される。

本実施の形態では、負荷回路４１は差動型トランスコンダクタンス増幅器ＯＴＡ５を、負荷回路４２は差動型トランスコンダクタンス増幅器ＯＴＡ６と７を、負荷回路４３は差動型トランスコンダクタンス増幅器ＯＴＡ８と９を、負荷回路４４は差動型トランスコンダクタンス増幅器１０と１１をそれぞれ有しており、負荷回路４２〜４４がそれぞれ有する２個の差動型トランスコンダクタンス増幅器は並列に接続されている。差動型トランスコンダクタンス増幅器ＯＴＡ５〜１１は、非反転入力端子Ｉ＋と反転出力端子Ｏ−と接続され、反転入力端子Ｉ−と非反転出力端子Ｏ＋とが接続される。なお、以上のような差動型トランスコンダクタンス増幅器ＯＴＡ５〜１１の各端子の接続形式は、簡単のため、以下、第２の接続形式と省略して記す。

負荷回路４２〜４４が有する２個の差動型トランスコンダクタンス増幅器において、２個の非反転入力端子Ｉ＋は２個の反転出力端子Ｏ−とともに接続されて負荷回路の入力となり、また、２個の反転入力端子Ｉ−と２個の非反転出力端子Ｏ＋とともに接続されて負荷回路の出力となる。負荷回路４４、４３、４２、の入力は、それぞれ負荷回路４３、４２，４１の出力に接続される。

負荷回路４１が有する差動型トランスコンダクタンス増幅器においては、非反転入力端子Ｉ＋は反転出力端子Ｏ−とともに接続されて負荷回路の入力となり、また、反転入力端子Ｉ−は非反転出力端子Ｏ＋とともに接続されて負荷回路の出力となる。負荷回路４１の入力は接地電位に接続され、出力は負荷回路４２の入力に接続される。

ここで、スイッチの回路について詳細に説明する。スイッチの回路図を図２に示す。図２に示すように、スイッチは、端子Ａ、Ｂ、Ｃ、制御信号入力端子Ｓ、インバータＩＮＶ１、ＩＮＶ２、トランスファゲートＴＧ１、ＴＧ２を有している。

インバータＩＮＶ１は、第２の電位（例えば、電源電位ＶＤＤ）と接地電位ＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭ１５とＰＭＯＳトランジスタＭ１６とを有している。ＮＭＯＳトランジスタＭ１５のゲートとＰＭＯＳトランジスタＭ１６のゲートとは互いに接続され、制御信号入力端子Ｓから入力される制御信号を反転した信号を出力する。また、ＩＮＶ２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタＭ１７とＰＭＯＳトランジスタＭ１８とを有している。ＮＭＯＳトランジスタＭ１７のゲートとＰＭＯＳトランジスタＭ１８のゲートとは互いに接続され、ＩＮＶ１から入力される信号を反転した信号を出力する。

トランスファゲートＴＧ１は、ＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２とを有しており、ＮＭＯＳトランジスタＭ１１のソースとＰＭＯＳトランジスタＭ１２のドレインとが端子Ａに接続され、ＮＭＯＳトランジスタＭ１１のドレインとＰＭＯＳトランジスタＭ１２のソースとが端子Ｃに接続されている。また、ＮＭＯＳトランジスタＭ１１のゲートは、インバータＩＮＶ２の出力に接続され、ＰＭＯＳトランジスタＭ１２のゲートは、インバータＩＮＶ１の出力に接続されている。このような接続により、トランスファゲートＴＧ１は、制御信号がロウレベルである場合に非導通状態となり、ハイレベルである場合に導通状態となる。

トランスファゲートＴＧ２は、ＮＭＯＳトランジスタＭ１３とＰＭＯＳトランジスタＭ１４とを有しており、ＮＭＯＳトランジスタＭ１３のソースとＰＭＯＳトランジスタＭ１４のドレインとが端子Ｂに接続され、ＮＭＯＳトランジスタＭ１３のドレインとＰＭＯＳトランジスタＭ１４のソースとが端子Ｃに接続されている。また、ＮＭＯＳトランジスタＭ１３のゲートは、インバータＩＮＶ１の出力に接続され、ＰＭＯＳトランジスタＭ１４のゲートは、インバータＩＮＶ２の出力に接続されている。このような接続により、トランスファゲートＴＧ２は、制御信号がロウレベルである場合に導通状態となり、ハイレベルである場合に非導通状態となる。

上記説明より、スイッチは、制御信号がロウレベルである場合は端子Ｂの信号を端子Ｃに出力し、ハイレベルである場合は端子Ａの信号を端子Ｃに出力する。

次に、差動型トランスコンダクタンス増幅器ＯＴＡ１〜１１の内部回路について詳細に説明する。差動型トランスコンダクタンス増幅器ＯＴＡ１〜１１の内部回路を図３に示す。図３に示すように、差動型トランスコンダクタンス増幅器５０はＰＭＯＳトランジスタ５１、５２、電流源５３〜５５を有している。ＰＭＯＳトランジスタ５１、５２は、ソースが共通接続され、差動対を構成している。ＰＭＯＳトランジスタ５１のゲートには、非反転入力端子Ｉ＋が接続され、ドレインと接地電位ＶＳＳとの間には第１の電流源（電流源５３）が接続されている。電流源５３とＰＭＯＳトランジスタ５１のドレインとの接続点は反転出力端子Ｏ−が接続されている。ＰＭＯＳトランジスタ５２のゲートには、反転入力端子Ｉ−が接続され、ドレインと接地電位ＶＳＳとの間には第２の電流源（電流源５４）が接続されている。電流源５４とＰＭＯＳトランジスタ５２のドレインとの接続点は非反転出力端子Ｏ＋が接続されている。また、ＰＭＯＳトランジスタ５１、５２のソースの接続点と電源電位ＶＤＤとの間には電流源５５が接続されている。ここで、電流源５３〜５５が出力する電流をそれぞれＩ５３〜Ｉ５５とすると、各電流は、Ｉ５５／２＝Ｉ５３＝Ｉ５４となる関係を有している。

次に、差動型トランスコンダクタンス増幅器５０の動作について説明する。差動型トランスコンダクタンス増幅器５０において、反転入力端子Ｉ−の電圧に対する非反転入力端子Ｉ＋の電圧の差電圧をｖｉｎとした場合、ＰＭＯＳトランジスタ５１、５２は、ＰＭＯＳトランジスタ５１、５２によって構成される差動対が有するトランスコンダクタンスｇｍに比例したドレイン電流を流す。トランスコンダクタンスｇｍは、ＰＭＯＳトランジスタ５１と５２とのソース抵抗の和の逆数である。また、ＰＭＯＳトランジスタ５１のドレイン電流（例えば、第１のドレイン電流）は、（Ｉ５５／２−ｇｍ・ｖｉｎ）となり、ＰＭＯＳトランジスタ５２のドレイン電流（例えば、第２のドレイン電流）は、（Ｉ５５／２＋ｇｍ・ｖｉｎ）となる。差動型トランスコンダクタンス増幅器５０は、このドレイン電流と電流Ｉ５３、Ｉ５４との差に基づき、反転出力端子Ｏ−から（Ｉ５５／２−ｇｍ・ｖｉｎ）−Ｉ５３＝−ｇｍ・ｖｉｎとなる電流を出力し、非反転出力端子Ｏ＋から（Ｉ５５／２＋ｇｍ・ｖｉｎ）−Ｉ５４＝ｇｍ・ｖｉｎとなる電流を出力する。ここで、電流の極性は、各端子より流れ出す方向を正とする。

このことより、反転出力端子Ｏ−を接地電位に接続し、非反転出力端子Ｏ＋と反転入力端子Ｉ−とを接続した負帰還接続のバッファ回路に差動型トランスコンダクタンス増幅器５０を用いた場合、バッファ回路は、入力電圧と出力電圧との差電圧がｖｉｎであった場合に、ｇｍ・ｖｉｎとなる電流を出力する素子であることがわかる。つまり、バッファ回路は、入力端子と出力端子の電位差とその電位差に対して流れる電流との関係から、１／ｇｍの抵抗値の出力抵抗を有する素子と見なすことが可能である。ここで、ＯＴＡ５０の入力端子は、ＰＭＯＳトランジスタのゲートとなるため、入力端子から電流が流入することはない。つまり、バッファ回路３１〜３４は、それぞれ入力抵抗が無限大であって、入力電圧を電圧利得が１倍、かつ、出力抵抗が０Ωとなるボルテージフォロワの出力に１／ｇｍの抵抗値の出力抵抗を直列に接続した回路として等価的に表すことができる。

また、反転出力端子Ｏ−と非反転入力端子Ｉ＋とを接続し、非反転出力端子Ｏ＋と反転入力端子Ｉ−とを接続した負帰還接続の負荷回路に差動型トランスコンダクタンス増幅器５０を用いた場合、負荷回路は、入力電圧と出力電圧との差電圧がｖｉｎであった場合に、非反転出力端子Ｏ＋からｇｍ・ｖｉｎとなる電流が流入し、反転出力端子Ｏ−からｇｍ・ｖｉｎとなる電流が流出する素子であることがわかる。つまり、負荷回路は、入力端子と出力端子の電位差とその電位差に対して流れる電流との関係から、１／ｇｍの抵抗値を有する抵抗素子と見なすことが可能である。以上から、負荷回路４１は、１／ｇｍの抵抗値を有する抵抗として等価的に表すことができる。また、負荷回路４２〜４４は、反転出力端子Ｏ−と非反転入力端子Ｉ＋とを接続し、非反転出力端子Ｏ＋と反転入力端子Ｉ−とを接続した２つの差動型トランスコンダクタンス増幅器５０を並列に接続したものであるため、１／ｇｍの抵抗値を有する２本の抵抗を並列にしたものとして等価的に表すことができ、その抵抗値は１／（２・ｇｍ）となる。

ここで、図１に示すアッテネータ１のバッファ回路３１〜３４と負荷回路４１〜４４とを等価回路に置き換えた回路図を図４に示す。図４に示すように、バッファ回路３１〜３４は、それぞれボルテージフォロワＶＦ１〜ＶＦ４と抵抗値が２Ｒとなる抵抗Ｒ１〜Ｒ４とがそれぞれ直列に接続された回路として表される。負荷回路４１は抵抗値が２Ｒである抵抗として、また、負荷回路４２〜４４は、それぞれ抵抗値がＲとなる抵抗Ｒ６〜Ｒ８によって表すことができる。なお、ここでは、説明を簡単にするため、抵抗値１／（２・ｇｍ）を抵抗値Ｒに置き換えている。図４に示す回路図より、本実施の形態のアッテネータがＲ−２Ｒ抵抗ラダー方式の回路であることがわかる。さらに、本実施の形態のアッテネータは、入力端子１０とスイッチ群２０との間に入力バッファがなく、スイッチＳＷ１〜ＳＷ４の出力端子となる端子Ｃに入力バッファとなるボルテージフォロワが接続されている。

次に、実施の形態１にかかるアッテネータ１の動作について説明する。アッテネータ１は、制御入力端子１１から入力される制御信号Ｓ１〜Ｓ４に基づいてスイッチ群２０のスイッチＳＷ１〜ＳＷ４をそれぞれ制御する。これによって、スイッチ群２０に接続されるバッファ回路３１〜３４と負荷回路４１〜４４との組み合わせを変更して入力信号に対して所定の利得を有する出力信号を出力端子より出力する。

バッファ回路３１〜３４の入力から出力端子１２までの利得は、それぞれ１／１６［倍］、１／８［倍］、１／４［倍］、１／２［倍］なので、例えば、制御信号Ｓ１のみがハイレベルであった場合、入力端子１０から出力端子１２までの利得は、スイッチＳＷ１、バッファ回路３１を経由する経路によって得られる利得である１／１６［倍］となる。同様に、Ｓ２のみ、Ｓ３のみ、Ｓ４のみがハイレベルのときの利得は、それぞれバッファ回路３２〜３４を介して入力を与えた場合の利得である１／８［倍］、１／４［倍］、１／２［倍］となる。

制御信号Ｓ１〜Ｓ４のハイレベルとロウレベルの任意の組み合わせで得られる利得は、ハイレベルとなっている制御信号が与える利得をすべて加え合わせたものとなる。ここで、制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４それぞれについて、ハイレベルであった場合に"１"およびロウレベルであった場合に"０"となる係数を、Ｗ１、Ｗ２、Ｗ３、Ｗ４とすると、入力端子１０から出力端子１２までのアッテネータの利得Ｇは、（４）式で表すことができる。
Ｇ＝（８・Ｗ４＋４・Ｗ３＋２・Ｗ２＋Ｗ１）／１６［倍］ ・・・（４）
（４）式より、アッテネータ１は、制御入力端子１１に与えられた制御信号に応じて、入力端子１０から出力端子１２までの利得を切り替えられることがわかる。

上記説明より、実施の形態１にかかるアッテネータ１は、差動型トランスコンダクタンス増幅器を用いたバッファ回路群３０と負荷回路群４０とによって、抵抗値が１／ｇｍの抵抗と抵抗値が１／（２・ｇｍ）の抵抗とを実現して、Ｒ−２Ｒ抵抗ラダー方式で入力信号に対して所定の利得を有する出力信号を生成する。また、バッファ回路３１〜３４は、入力抵抗が無限大であって、電圧利得が１倍、かつ、出力抵抗が０Ωとなるボルテージフォロワとボルテージフォロワの出力に直列に接続される抵抗値が１／ｇｍの抵抗として等価回路で表すことができる。これによって、スイッチ群２０の後段にバッファ回路群３０が高い入力抵抗を有することが可能になり、入力バッファを入力端子１０とスイッチ群２０との間に設けることなく、スイッチ群２０を直接入力端子１０に接続することが可能である。

また、従来のアッテネータでは、利得切換を行う回路の前段に演算増幅器などのＤＣオフセット電圧を発生する回路ブロックを配置していたことで、利得切換を行う回路にこのＤＣオフセット電圧が入力されてしまい、利得の切換を行う時にノイズを発生させていた。これに対して、実施の形態１にかかるアッテネータ１は、利得の切換を行うスイッチ群２０の入力は入力端子１０に直結できるため、ＤＣオフセット電圧を発生するものが入力端子１０とスイッチ群２０の間に存在せず、ノイズの原因となるＤＣオフセット電圧がスイッチ群２０に加わらないので、利得切換を行う時のノイズの発生を無くすことができる。

本発明にかかるアッテネータ１は、バッファ回路３１〜３４と負荷回路４１〜４４とを同一構成の差動型トランスコンダクタンス増幅器を用いて構成している。そのため、同一構成の差動型トランスコンダクタンス増幅器によって生成される抵抗値を良く揃えることができるため、比較的精度の高い抵抗比を実現することが可能である。

そのため、回路に高精度の抵抗素子を必要としない。つまり、製造工程において、高精度の抵抗素子を半導体基板上に形成する必要がないため、その抵抗を形成するための工程を省くことができ、製造工程を簡略化することが可能である。

実施の形態２
実施の形態１にかかるアッテネータ１は、抵抗値が１／ｇｍの出力抵抗を有するバッファ回路と抵抗値が１／ｇｍあるいは１／（２・ｇｍ）の負荷回路とによってＲ−２Ｒ抵抗ラダー方式の回路を実現するものである。これに対して、実施の形態２にかかるアッテネータ２は、抵抗値が２／ｇｍの出力抵抗を有するバッファ回路と抵抗値が１／ｇｍの抵抗とによってＲ−２Ｒ抵抗ラダー方式の回路を実現するものである。実施の形態２にかかるアッテネータ２を図５に示す。実施の形態１と同様のブロックについては同一の符号を付して説明を省略する。

図５に示すように、実施の形態２にかかるアッテネータ２は、実施の形態１にかかるアッテネータ１のバッファ回路群３０と負荷回路群４０をバッファ回路群３０´と負荷回路群４０´に置き換えたものである。

バッファ回路群３０´は、実施の形態１にかかるアッテネータ１のバッファ回路群３０が有するバッファ回路３１〜３４を順にバッファ回路３１´〜３４´に置き換えたものである。バッファ回路３１´〜３４´は、それぞれ反転出力端子Ｏ−が第１の電位（例えば、接地電位）に接続され、反転入力端子Ｉ−と非反転出力端子Ｏ＋とが接続される第１の接続形式で各端子が接続された差動型トランスコンダクタンス増幅器（例えば、ＯＴＡ１２〜１５）と、反転出力端子Ｏ−と非反転入力端子Ｉ＋とが接続され、非反転出力端子Ｏ＋と反転入力端子Ｉ−とが接続される第２の接続形式で各端子が接続された差動型トランスコンダクタンス増幅器（例えば、ＯＴＡ１６〜１９）とを有している。ここで、ＯＴＡ１２〜１５は、それぞれ非反転入力端子Ｉ＋がスイッチ群２０の対応するスイッチの端子Ｃに接続されており、非反転出力端子Ｏ＋が出力となっている。また、差動型トランスコンダクタンス増幅器ＯＴＡ１６〜１９の非反転入力端子Ｉ＋はそれぞれ差動型トランスコンダクタンス増幅器ＯＴＡ１２〜１５の非反転出力端子Ｏ＋に接続され、差動型トランスコンダクタンス増幅器ＯＴＡ１６〜１９の非反転出力端子はそれぞれバッファ３１´〜３４´の出力として負荷回路群４０´に出力される。

バッファ回路３１´〜３４´における各差動型トランスコンダクタンス増幅器の接続より、バッファ回路３１´〜３４´は、それぞれ入力抵抗が無限大であって、電圧利得が１倍、かつ、出力抵抗が０Ωとなるボルテージフォロワとボルテージフォロワの出力に直列に接続される抵抗値が１／ｇｍの出力抵抗と、さらに、この出力抵抗に直列に接続された抵抗値が１／ｇｍの抵抗を有する等価回路で表すことができる。つまり、バッファ回路３１´〜３４´は、それぞれ入力抵抗が無限大であって、電圧利得が１倍、かつ、出力抵抗が０Ωとなるボルテージフォロワとボルテージフォロワの出力に直列に接続される抵抗値が２／ｇｍの出力抵抗とを有する等価回路で表すことができる。これは、実施の形態１におけるバッファ回路３１〜３４の等価回路において、出力抵抗の値１／ｇｍを、その２[倍]の値である２／ｇｍに置き換えたものと同じである。

また、負荷回路群４０´は、実施の形態１にかかるアッテネータ１の負荷回路群４０が有する負荷回路４１〜４４を順に負荷回路４１´〜４４´に置き換えたものである。

負荷回路４１´は、反転出力端子Ｏ−と非反転入力端子Ｉ＋とが接続され、非反転出力端子Ｏ＋と反転入力端子Ｉ−とが接続される第２の接続形式で各端子が接続された差動型トランスコンダクタンス増幅器ＯＴＡ２０、２１が直列に接続されている。このことから、負荷回路４１´は、２／ｇｍの抵抗値を有する抵抗として等価回路で表すことができる。これは、実施の形態１における負荷回路４１の等価回路の抵抗の値である１／ｇｍを、その２[倍]の値である２／ｇｍに置き換えたものと同じである。

負荷回路４２´〜４４´は、それぞれ反転出力端子Ｏ−と非反転入力端子Ｉ＋とが接続され、非反転出力端子Ｏ＋と反転入力端子Ｉ−とが接続される第２の接続形式で各端子が接続された差動型トランスコンダクタンス増幅器（例えば、ＯＴＡ２２〜２４）を有しており、このことから、負荷回路４２´〜４４´は、１／ｇｍの抵抗値を有する抵抗として等価回路で表すことができる。これは、実施の形態１における負荷回路４２〜４４の等価回路の抵抗の値である１／（２・ｇｍ）を、その２倍の値である１／ｇｍに置き換えたものと同じである。

以上の説明から、実施の形態２におけるアッテネータ２は、等価回路上は、図４に示す実施の形態１のアッテネータ１の等価回路における抵抗の値Ｒ（＝１／（２・ｇｍ））と２Ｒ（＝１／ｇｍ）を、それぞれ一律２Ｒおよび４Ｒに変えただけのものであり、抵抗の接続は、実施の形態１のアッテネータ１と同じＲ−２Ｒ抵抗ラダー方式の回路形式を保っている。このことから、実施の形態２にかかるアッテネータ２は、実施の形態１にかかるアッテネータ１と同様に、Ｒ−２Ｒ抵抗ラダー方式のアッテネータとして動作し、その利得Ｇは、実施の形態１にかかるアッテネータ１と同じく、Ｇ＝（８・Ｗ４＋４・Ｗ３＋２・Ｗ２＋Ｗ１）／１６［倍］と表される。

一方、実施の形態１にかかるアッテネータ１と実施の形態２にかかるアッテネータ２とでは、バッファ回路と負荷回路で用いる差動型トランスコンダクタンス増幅器の接続が異なることで、実施の形態２で使用する差動形トランスコンダクタンス増幅器の非反転入力端子Ｉ＋と反転入力端子Ｉ−の間に印加される信号の振幅は、実施の形態１で使用した場合と比較して小さくすることができる。これにより、アッテネータの入力端子で受け付けることができる入力信号振幅の最大値を、実施の形態１にかかるアッテネータの２［倍］に拡大することができる。以下、詳細に説明する。

図６に実施の形態１にかかるアッテネータ１における各差動型トランスコンダクタンス増幅器の非反転入力端子Ｉ＋と反転入力端子Ｉ−との間に入力される信号の振幅を示す。図６に示す数値は、入力信号の振幅を１とした場合に、各差動型トランスコンダクタンス増幅器の非反転入力端子Ｉ＋と反転入力端子Ｉ−との間に入力される信号の振幅の大きさである。また、制御信号Ｓ１〜Ｓ４の状態によっても、この振幅は変化するため、図６では信号の状態も示してある。図６より、実施の形態１にかかるアッテネータ１の差動型トランスコンダクタンス増幅器の入力端子間に入力される信号の最大振幅は、入力信号に対して１７０／２５６［倍］であることがわかる。

また、図７に実施の形態２にかかるアッテネータ２における各差動型トランスコンダクタンス増幅器の非反転入力端子Ｉ＋と反転入力端子Ｉ−との間に入力される信号の振幅を示す。図７に示す数値は、図６の場合と同様に、入力信号の振幅を２５６とした場合に、各差動型トランスコンダクタンス増幅器の非反転入力端子Ｉ＋と反転入力端子Ｉ−との間に入力される信号の振幅の大きさである。また、制御信号Ｓ１〜Ｓ４の状態によっても、この振幅は変化するため、図７においても図６と同様に信号の状態を示してある。図７より、実施の形態１にかかるアッテネータ１の差動型トランスコンダクタンス増幅器の入力端子間に入力される信号の最大振幅は、入力信号に対して８５／２５６［倍］であることがわかる。

上記説明より、実施の形態１と実施の形態２とで同じ入力信号電圧の範囲（入力レンジ）を有する差動型トランスコンダクタンス増幅器を用いた場合、実施の形態１のアッテネータ１は、許容できる入力信号電圧の範囲が差動型トランスコンダクタンス増幅器の入力信号電圧の範囲に対して２５６／１７０［倍］であるのに対して、実施の形態２のアッテネータ２は、差動型トランスコンダクタンス増幅器の入力信号電圧の範囲に対して２５６／８５［倍］である。つまり、実施の形態２のアッテネータ２は、実施の形態１のアッテネータ１と比較して、（２５６／８５）÷（２５６／１７０）＝２［倍］の入力信号電圧を入力端子１０で受けることが可能である。

実施の形態３
実施の形態３にかかる差動型トランスコンダクタンス増幅器６０の回路図を図８に示す。実施の形態３にかかるアッテネータは、実施の形態１にかかるアッテネータ１で用いていた図３に示す差動型トランスコンダクタンス増幅器５０を図８に示す差動型トランスコンダクタンス増幅器６０に置き換えたものである。したがって、ここでは、差動型トランスコンダクタンス増幅器６０の回路について詳細に説明を行い、アッテネータについての説明は省略する。

図８に示すように、実施の形態３にかかる差動型トランスコンダクタンス増幅器６０は、ＰＭＯＳトランジスタ６１、６２、インピーダンス素子６３、電流源６４〜６７、非反転入力端子Ｉ＋、反転入力端子Ｉ−、非反転出力端子Ｏ＋、反転出力端子Ｏ−を有している。ＰＭＯＳトランジスタ６１、６２によって差動対が構成されており、ＰＭＯＳトランジスタ６１、６２の各ソースはインピーダンス素子６３を介して接続されている。インピーダンス素子６３は、本実施の形態ではＰＭＯＳトランジスタ６３ａ、６３ｂを有している。ＰＭＯＳトランジスタ６３ａは、ソースがＰＭＯＳトランジスタ６２のソースに接続されており、ドレインがＰＭＯＳトランジスタ６１のソースに接続されている。ＰＭＯＳトランジスタ６３ｂは、ソースがＰＭＯＳトランジスタ６１のソースに接続されており、ドレインがＰＭＯＳトランジスタ６２のソースに接続されている。また、ＰＭＯＳトランジスタ６１のソースと電源電位ＶＤＤとの間には電流源６６が接続されており、ＰＭＯＳトランジスタ６２のソースと電源電位ＶＤＤとの間には電流源６７が接続されている。さらに、ＰＭＯＳトランジスタ６１のドレインと接地電位ＶＳＳとの間には第１の電流源（例えば、電流源６４）が接続され、ＰＭＯＳトランジスタ６２のドレインと接地電位ＶＳＳとの間には第２の電流源（例えば、電流源６５）が接続されている。

非反転入力端子Ｉ＋は、ＰＭＯＳトランジスタ６１とＰＭＯＳトランジスタ６３ｂとのゲートにそれぞれに接続されている。反転入力端子Ｉ−は、ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３ａとのゲートにそれぞれ接続されている。反転出力端子Ｏ−は、ＰＭＯＳトランジスタ６１のドレインと電流源６４との接続点に接続されており、非反転出力端子Ｏ＋は、ＰＭＯＳトランジスタ６２と電流源６５との接続点に接続されている。ここで、電流源６４〜６７は、同じ電流値の電流Ｉを出力する回路である。

次に、動作について説明する。差動型トランスコンダクタンス増幅器６０の反転入力端子Ｉ−を基準とした非反転入力端子の入力信号電圧ｖｉnは、ＰＭＯＳトランジスタ６１、６２のゲート間に印加される。ＰＭＯＳトランジスタ６１、６２のゲート間に印加された入力信号電圧は、ＰＭＯＳトランジスタ６１のソース抵抗、インピーダンス素子６３、及びＰＭＯＳトランジスタ６２のソース抵抗からなる直列抵抗回路に印加され、その直列抵抗回路の抵抗値に反比例した電流に変換される。この直列抵抗回路の抵抗値の逆数をｇｍとすると、入力信号電圧が変換された電流の値は、ｇｍ・ｖｉｎとなる。ＰＭＯＳトランジスタ６１、６２のドレインに流れる電流（例えば、第１のドレイン電流及び第２のドレイン電流）は、入力信号電圧が変換された電流と、ＰＭＯＳトランジスタ６１、６２のソースに接続された電流源６６、６７の出力電流Ｉを加え合わせたものとなるので、それぞれ、Ｉ−ｇｍ・ｖｉｎとＩ＋ｇｍ・ｖｉｎとなり、さらに、電流源６４、６５の出力電流と加え合わせてそれぞれ反転出力端子Ｏ−と非反転出力端子Ｏ＋に出力される。ここで、電流源６４、６５の出力電流は、ＰＭＯＳトランジスタ６１、６２それぞれのドレイン電流Ｉ−ｇｍ×ｖｉｎとＩ＋ｇｍ×ｖｉｎそれぞれに含まれる電流源６６、６７の出力電流Ｉを打ち消すように加算されるので、反転出力端子Ｏ−と非反転出力端子Ｏ＋の出力電流は、それぞれ入力電圧が変換された電流−ｇｍ・ｖｉｎ、及び、ｇｍ・ｖｉｎになる。つまり、差動型トランスコンダクタンス増幅器６０は、非反転入力端子Ｉ＋と反転入力端子Ｉ−間に受けた入力信号電圧ｖｉｎを、内蔵のＰＭＯＳトランジスタ６１、６２のソース抵抗と、内蔵のインピーダンス素子６３の抵抗の和の逆数で決定されるトランスコンダクタンスｇｍに比例した電流に変換して、非反転出力端子Ｏ＋および反転出力端子Ｏ−からｇｍ・ｖｉｎ及び−ｇｍ・ｖｉｎの値の電流に変換して出力する。

一方、実施の形態３にかかるアッテネータにおいては、実施の形態１と比較して、アッテネータの入力信号電圧の範囲を拡大することができるので、以下、詳細に説明する。

実施の形態１における差動型トランスコンダクタンス増幅器５０で差動対を成すＰＭＯＳトランジスタ５１と５２のソース抵抗の和は、入力信号電圧に依存して変化するので、その逆数であるトランスコンダクタンスも入力信号電圧に依存して変化する。このため、差動型トランスコンダクタンス増幅器５０をアッテネータ１に用いた実施の形態１においては、差動型トランスコンダクタンス増幅器５０を用いて等価的に構成したＲ−２Ｒ抵抗ラダー回路の抵抗の値が入力信号電圧に依存して変化するため、アッテネータ１の出力信号電圧にはひずみ成分が含まれる。このため、実施の形態１において許容できる入力信号電圧の範囲は、この出力信号電圧に含まれるひずみ成分の量が許容できる範囲に限定される。一方、実施の形態３における差動型トランスコンダクタンス増幅器６０のトランスコンダクタンスは、実施の形態１における差動型トランスコンダクタンス増幅器５０の差動対と同様の差動対を成すＰＭＯＳトランジスタ６１と６２に加えて、さらに、ＰＭＯＳトランジスタ６１と６２のソース間に接続したインピーダンス素子６３を有しているので、そのトランスコンダクタンスは、ＰＭＯＳトランジスタ６１と６２のソース抵抗の和にインピーダンス素子６３の抵抗を加えたものの逆数となっている。ここで、入力信号電圧の変化に対して、ＰＭＯＳトランジスタ６１と６２のソース抵抗の和は、入力信号電圧が０の時に最小で、入力信号電圧の絶対値の増加に伴い増加するよう変化するのに対して、インピーダンス素子６３の抵抗は、入力信号電圧が０の時に最大で、入力信号電圧の絶対値の増加に伴い減少するように設定されているので、差動型トランスコンダクタンス６０のトランスコンダクタンスの入力信号電圧に対する変化は、インピーダンス素子６３が無い差動型トランスコンダクタンス増幅器５０と比較して、小さくすることができる。これにより、同一の入力信号電圧を受けた場合において、差動型トランスコンダクタンス増幅器６０を用いた本実施の形態３では、実施の形態１と比較して、出力信号電圧に含まれるひずみ成分の量を低減することができ、また、出力信号電圧に含まれるひずみ成分の量が実施の形態１と同じでよい場合は、入力信号電圧の範囲をさらに拡大することが可能である。

以上においては、実施の形態３にかかるアッテネータは、実施の形態１にかかるアッテネータ１で用いていた図３に示す差動型トランスコンダクタンス増幅器５０を図８に示す差動型トランスコンダクタンス増幅器６０に置き換えたものであるが、同様に、実施の形態２にかかるアッテネータ２において、差動型トランスコンダクタンス増幅器５０を差動型トランスコンダクタンス増幅器６０に置き換えることも可能であり、それにより、実施の形態３にかかるアッテネータよりも受け付けられる入力信号電圧の範囲をさらに大きなものにすることが可能である。

なお、本発明は上記実施の形態に限られたものではなく、適宜変形することが可能である。例えば、ＰＭＯＳトランジスタによる差動対を有する差動型トランスコンダクタンス増幅器に代えて、ＮＭＯＳトランジスタによる差動対を有する差動型トランスコンダクタンス増幅器を用いることで本発明を実現することも可能である。また、上記実施の形態においては、４個のスイッチと、４個のバッファ回路と、４個の負荷回路を有する回路について説明したが、スイッチ、バッファ回路、負荷回路の数は、適宜変更することが可能である。

実施の形態１にかかるアッテネータの回路図である。 実施の形態１にかかるスイッチの回路図である。 実施の形態１にかかるＯＴＡの回路図である。 実施の形態１にかかるアッテネータの等価回路図である。 実施の形態２にかかるアッテネータの回路図である。 実施の形態１にかかるＯＴＡの入力端子にかかる信号の振幅を示す表である。 実施の形態２にかかるＯＴＡの入力端子にかかる信号の振幅を示す表である。 実施の形態３にかかるＯＴＡの回路図である。 従来例１のアッテネータの回路図である。 従来例３のアッテネータの回路図である。 従来例２のアッテネータの回路図である。

符号の説明

１ アッテネータ
２ アッテネータ
１０ 入力端子
１１ 制御入力端子
１２ 出力端子
２０ スイッチ群
３０、３０´ バッファ回路群
３１〜３４、３１〜３４´ バッファ回路
４０、４０´ 負荷回路群
４１〜４４、４１´〜４４´ 負荷回路
５０、６０ ＯＴＡ
５１、５２、６１、６２、６３ａ、６３ｂ ＰＭＯＳトランジスタ
５３〜５５、６４〜６７ 電流源
６３ インピーダンス素子
Ｍ１１〜Ｍ１８ ＭＯＳトランジスタ
Ｒ１１〜Ｒ１８ 抵抗
ＳＷ１〜ＳＷ４ スイッチ
ＴＧ１、ＴＧ２ トランスファゲート
ＩＮＶ１、ＩＮＶ２ インバータ
ＶＦ１〜ＶＦ４ ボルテージフォロワ

Claims (6)

1. 制御信号に応じて入力信号と所定の電位とのいずれか一方を出力する複数のスイッチを有するスイッチ群と、
   非反転入力端子が対応する前記スイッチに接続され、反転出力端子が第１の電位に接続され、反転入力端子と非反転出力端子とが接続される第１の接続形式の差動型トランスコンダクタンス増幅器を有するバッファ回路群と、
   非反転入力端子と反転出力端子とが接続され、反転入力端子と非反転出力端子とが接続されると共に、当該非反転出力端子と当該反転入力端子とが前記第１の接続形式の差動型トランスコンダクタンス増幅器の前記非反転出力端子に接続される第２の接続形式の差動型トランスコンダクタンス増幅器を有し、並列に接続された２つの前記第２の接続形式の差動型トランスコンダクタンス増幅器を有する第１の負荷回路と、１つの前記第２の接続形式の差動型トランスコンダクタンス増幅器を有する第２の負荷回路とを縦続接続した負荷回路群と、
   を有するアッテネータ。
2. 前記第１の接続形式の差動型トランスコンダクタンス増幅器により生成される等価抵抗と前記第２の接続形式の差動型トランスコンダクタンス増幅器により生成される等価抵抗とによりラダー抵抗網を構成することを特徴とする請求項１記載のアッテネータ。
3. 制御信号に応じて入力信号と所定の電位とのいずれか一方を出力する複数のスイッチを有するスイッチ群と、
   非反転入力端子が対応する前記スイッチに接続され、反転出力端子が第１の電位に接続され、反転入力端子と非反転出力端子とが接続される第１の接続形式の差動型トランスコンダクタンス増幅器と、前記非反転入力端子と反転出力端子とが接続され、反転入力端子と非反転出力端子とが接続される第２の接続形式の差動型トランスコンダクタンス増幅器とが縦続接続されるバッファ回路群と、
   非反転出力端子及び反転入力端子が、前記バッファ回路群が含む前記第２の接続形式の差動型トランスコンダクタンス増幅器の前記非反転出力端子と接続される前記第２の接続形式の差動型トランスコンダクタンス増幅器を有する第１の負荷回路と、非反転出力端子及び反転入力端子が、前記バッファ回路群が含む前記第２の接続形式の差動型トランスコンダクタンス増幅器の前記非反転出力端子と接続される前記第２の接続形式の差動型トランスコンダクタンス増幅器及びこれと直列に接続された前記第２の接続形式の差動型トランスコンダクタンス増幅器を有する第２の負荷回路とが縦続接続されている負荷回路群と、
   を有するアッテネータ。
4. 前記第１、第２の接続形式の差動型トランスコンダクタンス増幅器は、それぞれ差動対を構成する第１、第２のトランジスタと、前記第１、第２のトランジスタのドレインにそれぞれ接続され、実質的に等しい電流を出力する第１、第２の電流源とを有し、
   前記第１、第２のトランジスタは、それぞれ前記第１、第２のトランジスタのゲートに入力される信号の電位差と前記差動対のトランスコンダクタンスとの積に基づき第１、第２のドレイン電流を生成し、反転出力端子から前記第１の電流源が生成する電流と前記第１のドレイン電流との差分電流を流入し、非反転出力端子から前記第２の電流源が生成する電流と前記第２のドレイン電流との差分電流を流出することを特徴とする請求項１又は３に記載のアッテネータ。
5. 前記第１、第２の接続形式の差動型トランスコンダクタンス増幅器は、さらに前記第１、第２のトランジスタのソース間に接続されるインピーダンス素子が接続されることを特徴とする請求項４に記載のアッテネータ。
6. 前記インピーダンス素子は、ドレインが前記第１のトランジスタのソースに接続され、ソースが前記第２のトランジスタのソースに接続され、ゲートが非反転入力端子に接続される第３のトランジスタと、ソースが前記第１のトランジスタのソースに接続され、ドレインが前記第２のトランジスタのソースに接続され、ゲートが反転入力端子に接続される第４のトランジスタとを有することを特徴とする請求項５に記載のアッテネータ。

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