JPS59216306A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS59216306A JPS59216306A JP58090682A JP9068283A JPS59216306A JP S59216306 A JPS59216306 A JP S59216306A JP 58090682 A JP58090682 A JP 58090682A JP 9068283 A JP9068283 A JP 9068283A JP S59216306 A JPS59216306 A JP S59216306A
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- JP
- Japan
- Prior art keywords
- gain
- source follower
- amplifier circuit
- circuit
- stage differential
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、増幅回路、よシ詳しくは絶縁ゲート形電界効
果トランジスタを用いた大負荷容量広帯域増幅回路に関
するものである。
果トランジスタを用いた大負荷容量広帯域増幅回路に関
するものである。
絶縁ゲート形電界効果トランジスタ（説明はＭｅｔａｌ
Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）
ランジスタすなわちＭＯＳ）ランジスタを例にとって行
なう）を用いたアナログ集積回路においては、高速アナ
ログ信号を出力するために、大きな負荷容量を駆動でき
、かつ利得が１に近い広帯域増幅回路が必要になること
がある。このような増幅回路では、高速かつ大容量負荷
となるため多段増幅を用いたボルテージホロワは帰還の
位相回路が大きくなって発振するため使用できない。そ
のため、従来は、第１図に示す１段差動増幅器を用いた
ボルテージホロワが用いられていた。
Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）
ランジスタすなわちＭＯＳ）ランジスタを例にとって行
なう）を用いたアナログ集積回路においては、高速アナ
ログ信号を出力するために、大きな負荷容量を駆動でき
、かつ利得が１に近い広帯域増幅回路が必要になること
がある。このような増幅回路では、高速かつ大容量負荷
となるため多段増幅を用いたボルテージホロワは帰還の
位相回路が大きくなって発振するため使用できない。そ
のため、従来は、第１図に示す１段差動増幅器を用いた
ボルテージホロワが用いられていた。
第１図の増幅回路では、ゲートを信号入力端子１とする
ＮチャンネルＭＯＳトランジスタ２と信号出力端子３に
ゲートを接続されたＮチャンネルＭＯＳ）ランジスタ４
が共通ソースの差動ペアを構成している。トランジスタ
２と４の共通ソースは、ゲートをバイアス電源５に、ソ
ースを負側電源６に接続されたＮチャネルＭＯＳの電流
源トランジスタ７のドレインに接続されている。共通ソ
ースの差動ペアトランジスタ２と４のドレインは、それ
ぞれ、カレントミラーを構成する二つのＰチャンネルＭ
Ｏ８）ランジスタ８と９のそれぞれのドレインに接続さ
れている。トランジスタ８と９のゲートはトランジスタ
７のドレインに、ソースは正側電源１０に接続されてい
る。トランジスタ４と９のドレインの接続点が、トラン
ジスタ２゜４．５，７．８で構成される１段差動増幅器
１１の出力、すなわち、信号出力端子３となっている。
ＮチャンネルＭＯＳトランジスタ２と信号出力端子３に
ゲートを接続されたＮチャンネルＭＯＳ）ランジスタ４
が共通ソースの差動ペアを構成している。トランジスタ
２と４の共通ソースは、ゲートをバイアス電源５に、ソ
ースを負側電源６に接続されたＮチャネルＭＯＳの電流
源トランジスタ７のドレインに接続されている。共通ソ
ースの差動ペアトランジスタ２と４のドレインは、それ
ぞれ、カレントミラーを構成する二つのＰチャンネルＭ
Ｏ８）ランジスタ８と９のそれぞれのドレインに接続さ
れている。トランジスタ８と９のゲートはトランジスタ
７のドレインに、ソースは正側電源１０に接続されてい
る。トランジスタ４と９のドレインの接続点が、トラン
ジスタ２゜４．５，７．８で構成される１段差動増幅器
１１の出力、すなわち、信号出力端子３となっている。
なお、一段差動器１１の負極性の入力端子は、トランジ
スタ４のゲートである。したがって、１段差動増幅器１
１の出力が負極性入力端子に直接接続されており、第１
図の増幅回路はボルテージホロワとなっている。
スタ４のゲートである。したがって、１段差動増幅器１
１の出力が負極性入力端子に直接接続されており、第１
図の増幅回路はボルテージホロワとなっている。
動
第１図の増幅回路では、１段差−幅器１１の利得が小さ
いため、入力端子１から出力端子３までの利得が１より
もかなり小さくなってしまうという問題がある。この問
題に対しては、信号出力端子３と１段差動増幅器１１の
負極性入力端子すなわらトランジスタ４のゲートの間に
抵抗分圧回路を挿入して、負帰還量を減らして利得ｋｌ
に合せることが考えられる。しかしながら、この方法で
は、抵抗分圧回路が１段差動増幅器１１の負荷となりそ
の利得を下げてしまい、全体の利得安定度を下げてしま
うとい９問題がある。さらに、製造プロセスや温度の変
動で１段差動増幅器１１の利得が変っても抵抗分圧回路
の分圧比が変らないので、全体の利得が変ってしまうと
いう問題もおる。
いため、入力端子１から出力端子３までの利得が１より
もかなり小さくなってしまうという問題がある。この問
題に対しては、信号出力端子３と１段差動増幅器１１の
負極性入力端子すなわらトランジスタ４のゲートの間に
抵抗分圧回路を挿入して、負帰還量を減らして利得ｋｌ
に合せることが考えられる。しかしながら、この方法で
は、抵抗分圧回路が１段差動増幅器１１の負荷となりそ
の利得を下げてしまい、全体の利得安定度を下げてしま
うとい９問題がある。さらに、製造プロセスや温度の変
動で１段差動増幅器１１の利得が変っても抵抗分圧回路
の分圧比が変らないので、全体の利得が変ってしまうと
いう問題もおる。
したがって、本発明の目的は、製造プロセス、温度等の
変動があっても利得が変動しない高速大容量負荷増幅回
路を提供することにある。
変動があっても利得が変動しない高速大容量負荷増幅回
路を提供することにある。
上記の目的を達成するために本発明では、１段差増幅器
の出力端子からソースホロワを介した帰還回路を用いて
１段差動増幅器の負極性入力端子に帰還を施し、ソース
ホロワによる利得低下を用いて帰還量を減らすことによ
り増幅器の利得変動の影響を打消している。この構成に
よれば、１段差動増幅器の利得変動に対応してソースホ
ロワの利得も変動するので、全体としての利得安定度が
改善される。
の出力端子からソースホロワを介した帰還回路を用いて
１段差動増幅器の負極性入力端子に帰還を施し、ソース
ホロワによる利得低下を用いて帰還量を減らすことによ
り増幅器の利得変動の影響を打消している。この構成に
よれば、１段差動増幅器の利得変動に対応してソースホ
ロワの利得も変動するので、全体としての利得安定度が
改善される。
以下、本発明を図面を用いて詳細に説明する。
第２図は、本発明の一つの実施例の構成を示す回路図で
ある。第２図の増幅回路は、第１図の増幅回路の信号出
力端子３と１段差動増幅器１１の負極性入力端子との間
にＮチャンネルＭＯ８）ランジスタ２０によるソースホ
ロワを挿入したものである。トランジスタ２０のゲート
は信号出力端子３すなわち１段差動増幅器１１の出力端
子に、ドレインは正側電源１０に、ソースは定電流源ト
ランジスタ２７のドレインと１段差動増幅器１１の負極
性入力端子すなわちトランジスタ４のゲートに接続され
ている。定電流源トランジスタ２７は、Ｎチャンネルで
、ソースが負側電源６に、ゲートがバイアス電源２５に
接続されている。バイアス電源２５は、バイアス電源５
と共通にすることもできる。
ある。第２図の増幅回路は、第１図の増幅回路の信号出
力端子３と１段差動増幅器１１の負極性入力端子との間
にＮチャンネルＭＯ８）ランジスタ２０によるソースホ
ロワを挿入したものである。トランジスタ２０のゲート
は信号出力端子３すなわち１段差動増幅器１１の出力端
子に、ドレインは正側電源１０に、ソースは定電流源ト
ランジスタ２７のドレインと１段差動増幅器１１の負極
性入力端子すなわちトランジスタ４のゲートに接続され
ている。定電流源トランジスタ２７は、Ｎチャンネルで
、ソースが負側電源６に、ゲートがバイアス電源２５に
接続されている。バイアス電源２５は、バイアス電源５
と共通にすることもできる。
第２図の増幅回路の利得は、各トランジスタの定数を次
の条件を満足するように選ぶことによシ１に等しくする
ことができる。まず、第１図の増幅回路の利得の１から
のずれ（低下分）ΔＧ１は、トランジスタ２と４の相互
コンダクタンスを等しく０Ｍ４）ランジスタ４，７．９
の出力コンダクタンスを０４．Ｇ７．Ｇ９とすると となる。一方、第２図のソースホロワの利得すなわち出
力端子３からトランジスタ４のゲートまでの利得の１か
らのずれΔＧＥは、トランジスタ２０の相互コンダクタ
ンスをＧＭＦ、）ランジスタ２０．２７の出力コンダク
タンスｔｌ−ＧＦ、 ＧＣとすると、 となる。したがって、第１図の増幅回路の利得の１から
のずれを第２図のソースホロワによる帰還量低下で補償
して第２図の増幅回路の利得ｔ−ｉにする条件は、 ΔＧＦ＝ΔＧ１ ・・・・川・・ （３）とすることで
ある。（３）の条件をほぼ満足する設計をした場合、製
造プロセス条件や温度が設計条件からずれても、０Ｍ４
とＧＭＦ及びＧ４．Ｇ７とＧＦ、ＧＣは同じＮチャンネ
ルのもので、１、Ｐチャンネルの０９の寄与が大きくな
ければ、ΔＧＦとΔＧ１の変動がほぼ同じとなり、第２
図の増幅回路の利得は１からほとんどずれない。特に、
トランジスタ７．９．２７のゲート長を大きくしてＧ７
．Ｇ９．ＧＣをＧ４．ＧＦに比べて無視できるようにし
、さらにトランジスタ４と２０のゲート長と動作電流＠
度を等しくすれば、ΔＧ１とΔＧＦを良く一致させるこ
とができる。
の条件を満足するように選ぶことによシ１に等しくする
ことができる。まず、第１図の増幅回路の利得の１から
のずれ（低下分）ΔＧ１は、トランジスタ２と４の相互
コンダクタンスを等しく０Ｍ４）ランジスタ４，７．９
の出力コンダクタンスを０４．Ｇ７．Ｇ９とすると となる。一方、第２図のソースホロワの利得すなわち出
力端子３からトランジスタ４のゲートまでの利得の１か
らのずれΔＧＥは、トランジスタ２０の相互コンダクタ
ンスをＧＭＦ、）ランジスタ２０．２７の出力コンダク
タンスｔｌ−ＧＦ、 ＧＣとすると、 となる。したがって、第１図の増幅回路の利得の１から
のずれを第２図のソースホロワによる帰還量低下で補償
して第２図の増幅回路の利得ｔ−ｉにする条件は、 ΔＧＦ＝ΔＧ１ ・・・・川・・ （３）とすることで
ある。（３）の条件をほぼ満足する設計をした場合、製
造プロセス条件や温度が設計条件からずれても、０Ｍ４
とＧＭＦ及びＧ４．Ｇ７とＧＦ、ＧＣは同じＮチャンネ
ルのもので、１、Ｐチャンネルの０９の寄与が大きくな
ければ、ΔＧＦとΔＧ１の変動がほぼ同じとなり、第２
図の増幅回路の利得は１からほとんどずれない。特に、
トランジスタ７．９．２７のゲート長を大きくしてＧ７
．Ｇ９．ＧＣをＧ４．ＧＦに比べて無視できるようにし
、さらにトランジスタ４と２０のゲート長と動作電流＠
度を等しくすれば、ΔＧ１とΔＧＦを良く一致させるこ
とができる。
第２図において、共通ソースの差動ペアトランジスタ２
と４及びソースホロワのトランジスタ２０は、ウェルの
中に形成されているものとしてそのウェルをそれぞれの
ソースに接続して基板効果の影響を軽減している。高速
化のために、ウェルを負側電源６に接続することも可能
であるが、その場合には、ΔＧｌとΔＧＦを一致させる
ために、トランジスタ２，４．２０のすべてのウェルを
負側電源に接続することが望ましい。
と４及びソースホロワのトランジスタ２０は、ウェルの
中に形成されているものとしてそのウェルをそれぞれの
ソースに接続して基板効果の影響を軽減している。高速
化のために、ウェルを負側電源６に接続することも可能
であるが、その場合には、ΔＧｌとΔＧＦを一致させる
ために、トランジスタ２，４．２０のすべてのウェルを
負側電源に接続することが望ましい。
次に、第３図は、本発明の他の実施例の回路図でちゃ、
入力信号に対する緩衝効果を増強したものである。第３
図の増幅回路は、第２図の増幅回路の１段差動増幅器１
１の正極性と負極性の入力端子にＰチャンネルＭＯ８）
ランジスタ３０と４０によるソースホロワを挿入したも
のである。
入力信号に対する緩衝効果を増強したものである。第３
図の増幅回路は、第２図の増幅回路の１段差動増幅器１
１の正極性と負極性の入力端子にＰチャンネルＭＯ８）
ランジスタ３０と４０によるソースホロワを挿入したも
のである。
トランジスタ３７と４７は、ソースホロワの負荷用定電
流源トランジスタであり、ドレインがソースホロワトラ
ンジスタ３０と４０のソースにそれぞれ接続され、ソー
スが正側電源１０に、ゲートがバイアス用電源３５に接
続されている。
流源トランジスタであり、ドレインがソースホロワトラ
ンジスタ３０と４０のソースにそれぞれ接続され、ソー
スが正側電源１０に、ゲートがバイアス用電源３５に接
続されている。
第３図の構成によれば、入力信号がｙチャネルのソース
ホロワにより緩衝されるので信号出力端子３によシ大き
な負荷容量を接続することができる。信号入力端子１側
のｙチャンネルソースホロワの基板効果による利得低下
は、帰還路側のＰチャンネルソースホロワによる利得低
下で相殺される。
ホロワにより緩衝されるので信号出力端子３によシ大き
な負荷容量を接続することができる。信号入力端子１側
のｙチャンネルソースホロワの基板効果による利得低下
は、帰還路側のＰチャンネルソースホロワによる利得低
下で相殺される。
なお、帰還路側の２段ソースホロワにおける位相回転に
よる発振を防ぐために、出力端子３と１段差動増幅器の
負極性入力端子の間に容量５０を接続して高周波で帰還
路を短絡するようにすることもできる。
よる発振を防ぐために、出力端子３と１段差動増幅器の
負極性入力端子の間に容量５０を接続して高周波で帰還
路を短絡するようにすることもできる。
以上、本発明を具体的に説明してきたが、本発明を次の
ように拡張できることは明らかである。
ように拡張できることは明らかである。
これまで０Ｍ０８回路でＮチャンネルの差動ベアを例に
説明したが、ＮチャンネルとＰチャンネルを入れ替え、
かつ、電源の極性を反転して同様の効果を持つ回路を構
成すること。また、０Ｍ０８回路ではなく、Ｎチャンネ
ルまたはＰチャンネルの単１チャンネルトランジスタ回
路で同様の回路を構成すること。この場合には、定電流
源はデプレッションＭＯ８）ランジスタで、カレントミ
ラーｔｖ部ｔｍ、ｖベルシフト回路とデプレッションＭ
Ｏ８）ランジスタも利用した公知の構成で実現できる。
説明したが、ＮチャンネルとＰチャンネルを入れ替え、
かつ、電源の極性を反転して同様の効果を持つ回路を構
成すること。また、０Ｍ０８回路ではなく、Ｎチャンネ
ルまたはＰチャンネルの単１チャンネルトランジスタ回
路で同様の回路を構成すること。この場合には、定電流
源はデプレッションＭＯ８）ランジスタで、カレントミ
ラーｔｖ部ｔｍ、ｖベルシフト回路とデプレッションＭ
Ｏ８）ランジスタも利用した公知の構成で実現できる。
さらに、これまでの説明では、本発明の増幅回路の利得
を１としてきたけれども、帰還路のソースホロワの出力
に抵抗分圧回路を挿入することにより１以上の利得を持
たせること。
を１としてきたけれども、帰還路のソースホロワの出力
に抵抗分圧回路を挿入することにより１以上の利得を持
たせること。
以上詳しく説明したように、本発明によれば、高い利得
安定性を持つ高速大容量負荷増幅回路を実現でき、特に
、絶縁ゲート形電界効果トランジスタ集積回路の高性能
化をはかることができる。
安定性を持つ高速大容量負荷増幅回路を実現でき、特に
、絶縁ゲート形電界効果トランジスタ集積回路の高性能
化をはかることができる。
第１図は、従来の増幅回路の構成を示す図面、第２図と
第３図は、本発明の増幅回路の構成を示す図面である。
第３図は、本発明の増幅回路の構成を示す図面である。
Claims (1)
- １、 １段差動増幅器の正極性入力端子を信号入力端子
とし、上記１段差動増幅器の出力端子を信号出力端子と
し、上記信号出力端子からソースホロワを介した回路に
よって上記１段差動増幅器の負極性入力端子に帰還を施
して構成されたことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090682A JPS59216306A (ja) | 1983-05-25 | 1983-05-25 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090682A JPS59216306A (ja) | 1983-05-25 | 1983-05-25 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216306A true JPS59216306A (ja) | 1984-12-06 |
| JPH0449808B2 JPH0449808B2 (ja) | 1992-08-12 |
Family
ID=14005299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090682A Granted JPS59216306A (ja) | 1983-05-25 | 1983-05-25 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216306A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002232243A (ja) * | 2001-02-01 | 2002-08-16 | Hitachi Ltd | 半導体集積回路装置 |
| WO2004093308A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 水晶発振回路 |
| JP2007158567A (ja) * | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | アッテネータ |
| JP2007208361A (ja) * | 2006-01-31 | 2007-08-16 | Seiko Instruments Inc | 電圧レベルシフト回路、および半導体集積回路 |
| WO2010002570A2 (en) * | 2008-06-30 | 2010-01-07 | Raytheon Company | Differential source follower source leader addressable node readout circuit |
| JP2013090136A (ja) * | 2011-10-18 | 2013-05-13 | Asahi Kasei Electronics Co Ltd | ソースフォロア回路 |
| US9306541B2 (en) | 2011-04-11 | 2016-04-05 | Nec Corporation | Semiconductor integrated circuit |
-
1983
- 1983-05-25 JP JP58090682A patent/JPS59216306A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002232243A (ja) * | 2001-02-01 | 2002-08-16 | Hitachi Ltd | 半導体集積回路装置 |
| WO2004093308A1 (ja) * | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 水晶発振回路 |
| US7042299B2 (en) | 2003-04-15 | 2006-05-09 | Fujitsu Limited | Crystal oscillation circuit |
| JP2007158567A (ja) * | 2005-12-02 | 2007-06-21 | Nec Electronics Corp | アッテネータ |
| JP2007208361A (ja) * | 2006-01-31 | 2007-08-16 | Seiko Instruments Inc | 電圧レベルシフト回路、および半導体集積回路 |
| WO2010002570A2 (en) * | 2008-06-30 | 2010-01-07 | Raytheon Company | Differential source follower source leader addressable node readout circuit |
| WO2010002570A3 (en) * | 2008-06-30 | 2010-05-06 | Raytheon Company | Differential source follower source leader addressable node readout circuit |
| US8080775B2 (en) | 2008-06-30 | 2011-12-20 | Raytheon Company | Differential source follower source leader addressable node readout circuit |
| US9306541B2 (en) | 2011-04-11 | 2016-04-05 | Nec Corporation | Semiconductor integrated circuit |
| JP6036686B2 (ja) * | 2011-04-11 | 2016-11-30 | 日本電気株式会社 | 半導体集積回路 |
| JP2013090136A (ja) * | 2011-10-18 | 2013-05-13 | Asahi Kasei Electronics Co Ltd | ソースフォロア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449808B2 (ja) | 1992-08-12 |
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